JP2002329840A - 回路シミュレーション方法及び装置 - Google Patents
回路シミュレーション方法及び装置Info
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Abstract
(57)【要約】
【課題】 キャパシタを含む回路動作素を再現する回路
シミュレーションを行うための回路シミュレーション方
法及び装置に関し、キャパシタを含む回路を正確にシミ
ュレーションできる回路シミュレーション方法及び装置
を提供することを目的とする。 【解決手段】 回路を構成するキャパシタを構成する複
数キャパシタ要素毎に分極変化の時間依存性及び電圧依
存性を予め設定し、キャパシタを含む回路の動作を再現
する。
シミュレーションを行うための回路シミュレーション方
法及び装置に関し、キャパシタを含む回路を正確にシミ
ュレーションできる回路シミュレーション方法及び装置
を提供することを目的とする。 【解決手段】 回路を構成するキャパシタを構成する複
数キャパシタ要素毎に分極変化の時間依存性及び電圧依
存性を予め設定し、キャパシタを含む回路の動作を再現
する。
Description
【０００１】
【発明の属する技術分野】本発明は回路シミュレーショ
ン方法及び装置に係り、特に、キャパシタを含む回路動
作素を再現する回路シミュレーションを行うための回路
シミュレーション方法及び装置に関する。
ン方法及び装置に係り、特に、キャパシタを含む回路動
作素を再現する回路シミュレーションを行うための回路
シミュレーション方法及び装置に関する。
【０００２】
【従来の技術】キャパシタの任意の電圧履歴に対する分
極応答(マイナーループ)をシミュレーションにより再現
するためのモデルは、例えば、Bo Jiangらによって、並
列キャパシタモデル(Bo Jiang et al., Integrated Fer
roelectrics,Vol.16, pp.199-208,1997)で示されてい
る。
極応答(マイナーループ)をシミュレーションにより再現
するためのモデルは、例えば、Bo Jiangらによって、並
列キャパシタモデル(Bo Jiang et al., Integrated Fer
roelectrics,Vol.16, pp.199-208,1997)で示されてい
る。
【０００３】このモデルでは、一つの強誘電体キャパシ
タを、異なる抗電圧と分極反転電荷を持つ複数の強誘電
体キャパシタの並列接続と仮定してシミュレーションを
行う。
タを、異なる抗電圧と分極反転電荷を持つ複数の強誘電
体キャパシタの並列接続と仮定してシミュレーションを
行う。
【０００４】以下に、キャパシタ要素に分解するための
パラメータ抽出の方法を示す。
パラメータ抽出の方法を示す。
【０００５】図１は、誘電体として強誘電体であるSrBi
2Ta2O9膜を用いたキャパシタ(Pt/SrBi2Ta2O9(175nm)/P
t, 3.1×10-4 cm2)に対して、図２に示すような履歴の
電圧を印加したときの分極変化である。
2Ta2O9膜を用いたキャパシタ(Pt/SrBi2Ta2O9(175nm)/P
t, 3.1×10-4 cm2)に対して、図２に示すような履歴の
電圧を印加したときの分極変化である。
【０００６】負バイアス側から正バイアス側へ電圧を掃
引したときのマイナーループ(−１．５〔Ｖ〕→２
〔Ｖ〕、−１〔Ｖ〕→２〔Ｖ〕等)について、各曲線の
始点を基準とした分極変化量を電圧に対してプロットす
ると図３のようになる。図３からキャパシタ要素を求め
る。キャパシタ要素を求める手順を説明するため、一部
分を拡大して図４に示す。
引したときのマイナーループ(−１．５〔Ｖ〕→２
〔Ｖ〕、−１〔Ｖ〕→２〔Ｖ〕等)について、各曲線の
始点を基準とした分極変化量を電圧に対してプロットす
ると図３のようになる。図３からキャパシタ要素を求め
る。キャパシタ要素を求める手順を説明するため、一部
分を拡大して図４に示す。
【０００７】図４において、３本の曲線は、それぞれ−
０．５〔Ｖ〕、０〔Ｖ〕、＋０．５〔Ｖ〕より始まるマ
イナーループである。同図中の斜線の部分は上部の曲線
とその一つ下の曲線との差分を示す。
０．５〔Ｖ〕、０〔Ｖ〕、＋０．５〔Ｖ〕より始まるマ
イナーループである。同図中の斜線の部分は上部の曲線
とその一つ下の曲線との差分を示す。
【０００８】図４において、Ａの斜線部分を例にとる
と、このマイナーループは始点が０〔Ｖ〕であるため、
−Ｖcが０〔Ｖ〕、０．５〔Ｖ〕のキャパシタの寄与を
含む。このうち、−Ｖc／＋Ｖc＝０〔Ｖ〕／０．５
〔Ｖ〕のキャパシタは曲線の０．５〔Ｖ〕〜１〔Ｖ〕の
部分には寄与がなく、さらに差分をとることで、−Ｖc
／＋Ｖc＝０．５〔Ｖ〕／１〔Ｖ〕のキャパシタの寄与
も差し引かれる。このため、斜線部分Ａは、−Ｖc／＋
Ｖc＝０．５〔Ｖ〕／１〔Ｖ〕のキャパシタの大きさを
示すことになる。
と、このマイナーループは始点が０〔Ｖ〕であるため、
−Ｖcが０〔Ｖ〕、０．５〔Ｖ〕のキャパシタの寄与を
含む。このうち、−Ｖc／＋Ｖc＝０〔Ｖ〕／０．５
〔Ｖ〕のキャパシタは曲線の０．５〔Ｖ〕〜１〔Ｖ〕の
部分には寄与がなく、さらに差分をとることで、−Ｖc
／＋Ｖc＝０．５〔Ｖ〕／１〔Ｖ〕のキャパシタの寄与
も差し引かれる。このため、斜線部分Ａは、−Ｖc／＋
Ｖc＝０．５〔Ｖ〕／１〔Ｖ〕のキャパシタの大きさを
示すことになる。
【０００９】以上のようにして、各キャパシタ要素の反
転分極量が決定されていた。
転分極量が決定されていた。
【００１０】上記のようにして得られた並列キャパシタ
によるモデルをSPICEシミュレータで用いるための方法
は、「SPICEモデルへの応用 (A. Sheikholeslami et a
l. IEEE trans. Ultrasonics, Ferroelectrics, and Fr
eq. Control,47(2000)p.784」に示されている。
によるモデルをSPICEシミュレータで用いるための方法
は、「SPICEモデルへの応用 (A. Sheikholeslami et a
l. IEEE trans. Ultrasonics, Ferroelectrics, and Fr
eq. Control,47(2000)p.784」に示されている。
【００１１】このシミュレータでは、一つのキャパシタ
は図６に示すように電圧制御抵抗（Voltage-Controlled
Resistor；以下、ＶＣＲ）による双方向スイッチと、
抗電圧においてのみ「０」でない容量をもつ電圧制御キ
ャパシタ（Voltage-Controlled Capacitor；（以下、Ｖ
ＣＣ）とから構成される。
は図６に示すように電圧制御抵抗（Voltage-Controlled
Resistor；以下、ＶＣＲ）による双方向スイッチと、
抗電圧においてのみ「０」でない容量をもつ電圧制御キ
ャパシタ（Voltage-Controlled Capacitor；（以下、Ｖ
ＣＣ）とから構成される。
【００１２】図６に示すようにＶＣＲによるスイッチの
オン電圧がＶDで、図６に示すようにＶＣＣが電圧Ｖcで
「０」でない容量を持つとすると、この回路素子は図６
に示すように＋Ｖcおよび−Ｖcがそれぞれ(Ｖc＋ＶD)、
(Ｖc−ＶD)のヒステリシス特性を表すことができる。こ
れを複数個並列接続することにより、強誘電体キャパシ
タのヒステリシス特性を、マイナーループを含めて表す
ことができる。
オン電圧がＶDで、図６に示すようにＶＣＣが電圧Ｖcで
「０」でない容量を持つとすると、この回路素子は図６
に示すように＋Ｖcおよび−Ｖcがそれぞれ(Ｖc＋ＶD)、
(Ｖc−ＶD)のヒステリシス特性を表すことができる。こ
れを複数個並列接続することにより、強誘電体キャパシ
タのヒステリシス特性を、マイナーループを含めて表す
ことができる。
【００１３】
【発明が解決しようとする課題】しかるに、従来は、分
極反転速度が無限大であると仮定しシミュレーションを
行なっていた。分極反転速度が無限大の場合であると仮
定した場合には、印加電圧が抗電圧を超えると自発分極
は瞬時に反転する。
極反転速度が無限大であると仮定しシミュレーションを
行なっていた。分極反転速度が無限大の場合であると仮
定した場合には、印加電圧が抗電圧を超えると自発分極
は瞬時に反転する。
【００１４】ところが、実際の強誘電体の分極反転は、
図７に示すように有限の時間を要し、この傾向は印加電
圧が低いときに顕著である。
図７に示すように有限の時間を要し、この傾向は印加電
圧が低いときに顕著である。
【００１５】実際の強誘電体キャパシタを有する半導体
デバイスは、１０ｎｓのオーダーで動作している。この
ような、動作速度では、強誘電体キャパシタに常に十分
な電圧がかかるとは限らない。このため、このような半
導体デバイスに対して正確なシミュレーションを行うた
めには分極反転速度を考慮したモデルが必要となる。
デバイスは、１０ｎｓのオーダーで動作している。この
ような、動作速度では、強誘電体キャパシタに常に十分
な電圧がかかるとは限らない。このため、このような半
導体デバイスに対して正確なシミュレーションを行うた
めには分極反転速度を考慮したモデルが必要となる。
【００１６】本発明は上記の点に鑑みてなされたもの
で、キャパシタを含む回路を正確にシミュレーションで
きる回路シミュレーション方法及び装置を提供すること
を目的とする。
で、キャパシタを含む回路を正確にシミュレーションで
きる回路シミュレーション方法及び装置を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】本発明は、回路を構成す
るキャパシタを構成する複数キャパシタ要素毎に分極変
化の時間依存性及び電圧依存性を予め設定し、キャパシ
タを含む回路の動作を再現するようにする。
るキャパシタを構成する複数キャパシタ要素毎に分極変
化の時間依存性及び電圧依存性を予め設定し、キャパシ
タを含む回路の動作を再現するようにする。
【００１８】本発明によれば、分極変化の時間依存性及
び印加電圧依存性を含めて回路動作を再現できるので、
キャパシタの時間依存性及び電圧依存性を忠実に再現で
きるので、キャパシタを含む回路を正確に解析できる。
び印加電圧依存性を含めて回路動作を再現できるので、
キャパシタの時間依存性及び電圧依存性を忠実に再現で
きるので、キャパシタを含む回路を正確に解析できる。
【００１９】また、誘電体を含む要素の分極変化を、関
数Ｑ(Vi ／ Vj ，Vk) を（-Vc／+Vc）＝（Vi / Vj）と
されたキャパシタ要素に電圧 Vkを印加したときの分極
変化の時間に対する応答関数、及びＱM(Vl、Vm、 Vn)を
測定対象の要素に電圧Ｖl ，Ｖm ，Ｖnの順に電圧を印
加したときの、印加電圧が電圧Ｖm から電圧Ｖn に変化
するときの分極の時間に対する応答関数としたとき、応
答関数Ｑ(Vi ／ Vj ，Vk)を Ｑ(Vi ／ Vj ，Vk)＝ＱM(Vi，Vj-1，Vk)−ＱM(Vi，Vj
，Vk)−ＱM(Vi+1，Vj-1，Vk)＋ＱM(Vi+1，Vj，Vk) から抽出する。
数Ｑ(Vi ／ Vj ，Vk) を（-Vc／+Vc）＝（Vi / Vj）と
されたキャパシタ要素に電圧 Vkを印加したときの分極
変化の時間に対する応答関数、及びＱM(Vl、Vm、 Vn)を
測定対象の要素に電圧Ｖl ，Ｖm ，Ｖnの順に電圧を印
加したときの、印加電圧が電圧Ｖm から電圧Ｖn に変化
するときの分極の時間に対する応答関数としたとき、応
答関数Ｑ(Vi ／ Vj ，Vk)を Ｑ(Vi ／ Vj ，Vk)＝ＱM(Vi，Vj-1，Vk)−ＱM(Vi，Vj
，Vk)−ＱM(Vi+1，Vj-1，Vk)＋ＱM(Vi+1，Vj，Vk) から抽出する。
【００２０】本発明によれば、実際の測定結果に基づい
て時間依存性及び印加電圧依存性を設定できる。
て時間依存性及び印加電圧依存性を設定できる。
【００２１】さらに、本発明は、キャパシタ要素を、双
方向スイッチおよび、キャパシタ、抵抗からなる等価回
路で表し、双方向スイッチのスイッチング電圧によりヒ
ステリシスループの幅を設定し、キャパシタによりヒス
テリシスループの中心電圧および反転分極量を設定し、
抵抗により分極反転の時間依存を設定する。
方向スイッチおよび、キャパシタ、抵抗からなる等価回
路で表し、双方向スイッチのスイッチング電圧によりヒ
ステリシスループの幅を設定し、キャパシタによりヒス
テリシスループの中心電圧および反転分極量を設定し、
抵抗により分極反転の時間依存を設定する。
【００２２】本発明によれば、簡易なシミュレーション
モデルで時間依存性及び印加電圧依存性の設定を行なう
ことができる。
モデルで時間依存性及び印加電圧依存性の設定を行なう
ことができる。
【００２３】また、本発明は、一方の電流源は該キャパ
シタ要素にかかる電圧の関数、他方はその電圧および電
圧の時間変化の関数である電流を発生することにより、
前記キャパシタの分極変化の時間依存性および印加電圧
依存性を再現、例えば、一方の電流源は、それを流れる
電流がかかる電圧の絶対値が所定の電圧以上では電圧に
対して単調増加し、該所定の電圧以下では0となるよう
な抵抗を等価的に表し、２番目の電流源についてはある
一つの電圧区間でのみ有限の容量を持ち、それ以外では
０となるキャパシタを表すし、回路シミュレーションを
行なう。
シタ要素にかかる電圧の関数、他方はその電圧および電
圧の時間変化の関数である電流を発生することにより、
前記キャパシタの分極変化の時間依存性および印加電圧
依存性を再現、例えば、一方の電流源は、それを流れる
電流がかかる電圧の絶対値が所定の電圧以上では電圧に
対して単調増加し、該所定の電圧以下では0となるよう
な抵抗を等価的に表し、２番目の電流源についてはある
一つの電圧区間でのみ有限の容量を持ち、それ以外では
０となるキャパシタを表すし、回路シミュレーションを
行なう。
【００２４】本発明によれば、２つの電流源でキャパシ
タのシミュレーションを行なうことにより、キャパシタ
を表す等価回路を構成する素子数を減らすことができ、
安定で速く計算を行える。
タのシミュレーションを行なうことにより、キャパシタ
を表す等価回路を構成する素子数を減らすことができ、
安定で速く計算を行える。
【００２５】さらに、本発明は、キャパシタの持つ常誘
電成分を、キャパシタ要素とは別のキャパシタで表し、
キャパシタ要素に並列回路に配置する。
電成分を、キャパシタ要素とは別のキャパシタで表し、
キャパシタ要素に並列回路に配置する。
【００２６】本発明によれば、常誘電成分をキャパシタ
要素とは別にキャパシタによってのみモデル化を行うこ
とにより、常誘電成分を含めた正確なシミュレーション
を行える。
要素とは別にキャパシタによってのみモデル化を行うこ
とにより、常誘電成分を含めた正確なシミュレーション
を行える。
【００２７】
【発明の実施の形態】以下、本発明の一実施例を順を追
って説明する。
って説明する。
【００２８】まず、キャパシタを表現する複数のキャパ
シタ要素で表現するための並列キャパシタモデルにおけ
るキャパシタ要素毎の分極反転時間の抽出方法について
説明する。
シタ要素で表現するための並列キャパシタモデルにおけ
るキャパシタ要素毎の分極反転時間の抽出方法について
説明する。
【００２９】はじめに、記号の定義を行なう。
【００３０】Ｑ(Vi / Vj, Vk) は、図８に示すように
（-Vc / +Vc）＝（Vi / Vj）のキャパシタ要素に電圧 V
kを印加したときの分極応答を示しており、ＱM(Vl, Vm,
Vn)は、図９に示すように測定対象の強誘電体キャパシ
タにVl → Vm → Vnの順に電圧を印加したときの、Vm
→ Vn に対する分極応答を示しており、どちらも時間ｔ
の関数である。
（-Vc / +Vc）＝（Vi / Vj）のキャパシタ要素に電圧 V
kを印加したときの分極応答を示しており、ＱM(Vl, Vm,
Vn)は、図９に示すように測定対象の強誘電体キャパシ
タにVl → Vm → Vnの順に電圧を印加したときの、Vm
→ Vn に対する分極応答を示しており、どちらも時間ｔ
の関数である。
【００３１】まず、Ｑ(Vi / Vj, Vk)について説明す
る。
る。
【００３２】電圧ViからVkの間で分極変化に寄与する全
キャパシタ要素のヒステリシスループを図１０に示す
(実線・点線とも含む)。
キャパシタ要素のヒステリシスループを図１０に示す
(実線・点線とも含む)。
【００３３】ここで、ＱM(Vi, Vj, Vk)に寄与するキャ
パシタ要素を考えると、上の全要素のうち、（+Vc≦V
j）であるものは電圧を電圧Ｖjで保持する間に分極反転
が完了してしまうので、ＱM(Vi, Vj, Vk)の測定値には
寄与しない。従って、ＱM(Vi, Vj, Vk)は残りの、図１
０中の実線で示した部分の総和となる。
パシタ要素を考えると、上の全要素のうち、（+Vc≦V
j）であるものは電圧を電圧Ｖjで保持する間に分極反転
が完了してしまうので、ＱM(Vi, Vj, Vk)の測定値には
寄与しない。従って、ＱM(Vi, Vj, Vk)は残りの、図１
０中の実線で示した部分の総和となる。
【００３４】一般にＱM(Vi, Vj, Vk)に含まれるキャパ
シタ要素を求めると、上記の条件から
シタ要素を求めると、上記の条件から
【００３５】
【数１】 となる。測定によって得られるＱM(Vi, Vj, Vk)から次
式により各Q(Vi / Vj,Vk)が求められる。
式により各Q(Vi / Vj,Vk)が求められる。
【００３６】
【数２】 Ｖi,Ｖj,Ｖkの全ての組合せについて測定を行うことに
より、式（５）より各キャパシタ要素の分極反転時間と
各々の印加電圧依存を得ることができる。
より、式（５）より各キャパシタ要素の分極反転時間と
各々の印加電圧依存を得ることができる。
【００３７】なお、式（５）第１式において、Ｖi,Ｖj,
Ｖkがそれぞれ接近している場合、すなわち、ｊ＝ｉ＋
１の場合及びｋ＝ｊの場合とでは、関数ＱMに対して特
別な取扱いが必要となる。それらの扱いを以下に説明す
る。
Ｖkがそれぞれ接近している場合、すなわち、ｊ＝ｉ＋
１の場合及びｋ＝ｊの場合とでは、関数ＱMに対して特
別な取扱いが必要となる。それらの扱いを以下に説明す
る。
【００３８】まず、ｊ＝ｉ＋１の場合について説明す
る。ここでは、例えば、ｊ＝ｉ＋１,ｋ＝ｉ＋２,Ｖi＝
０〔Ｖ〕,Ｖi+1 ＝０．５〔Ｖ〕,Ｖi+2 ＝１〔Ｖ〕であ
る場合について説明する。 Ｑ(Vi / Vj, Vk)＝ＱM(Vi, Vj-1, Vk)−ＱM(Vi, Vj, V
k)−ＱM(Vi+1, Vj-1, Vk)＋ＱM(Vi+1, Vj, Vk) であるので、 となる。
る。ここでは、例えば、ｊ＝ｉ＋１,ｋ＝ｉ＋２,Ｖi＝
０〔Ｖ〕,Ｖi+1 ＝０．５〔Ｖ〕,Ｖi+2 ＝１〔Ｖ〕であ
る場合について説明する。 Ｑ(Vi / Vj, Vk)＝ＱM(Vi, Vj-1, Vk)−ＱM(Vi, Vj, V
k)−ＱM(Vi+1, Vj-1, Vk)＋ＱM(Vi+1, Vj, Vk) であるので、 となる。
【００３９】式（６）の第２式第３項[１]は、電圧履歴
が0.5〔Ｖ〕→０〔Ｖ〕→１〔Ｖ〕となっている。ここ
で、ＱM(Vi+1, Vj-1, Vk)は本来、（−Ｖc＞Ｖi+1）の
キャパシタ要素の寄与を表すので、この場合は電圧をＶ
j-1までは下げずにこれをＶi+1で置き換える。ここで、
ｊ＝ｉ＋１であるので、式（６）第２式第３項[１]と第
４項[２]とが打ち消し合うため、第３式が得られる。
が0.5〔Ｖ〕→０〔Ｖ〕→１〔Ｖ〕となっている。ここ
で、ＱM(Vi+1, Vj-1, Vk)は本来、（−Ｖc＞Ｖi+1）の
キャパシタ要素の寄与を表すので、この場合は電圧をＶ
j-1までは下げずにこれをＶi+1で置き換える。ここで、
ｊ＝ｉ＋１であるので、式（６）第２式第３項[１]と第
４項[２]とが打ち消し合うため、第３式が得られる。
【００４０】次に、ｋ＝ｊの場合について説明する。こ
こでは、例えば、 ｊ＝ｋ＝ｉ＋２,Ｖi＝０〔Ｖ〕,Ｖi+
1＝0.5〔Ｖ〕,Ｖi+2 ＝１〔Ｖ〕とした場合とすると、 となる。
こでは、例えば、 ｊ＝ｋ＝ｉ＋２,Ｖi＝０〔Ｖ〕,Ｖi+
1＝0.5〔Ｖ〕,Ｖi+2 ＝１〔Ｖ〕とした場合とすると、 となる。
【００４１】上記式（７）において第２式の第２項[３]
および第４項[４]は電圧履歴が１〔Ｖ〕 → １〔Ｖ〕
で、分極反転は起こらない。従って、第２項[３]と第４
項[４]が打ち消され、「０」となり、第３式が得られ
る。
および第４項[４]は電圧履歴が１〔Ｖ〕 → １〔Ｖ〕
で、分極反転は起こらない。従って、第２項[３]と第４
項[４]が打ち消され、「０」となり、第３式が得られ
る。
【００４２】前述のキャパシタについて、上の手順でキ
ャパシタ要素の分極反転速度の印加電圧依存を求めた結
果を図１１、１２に示す。ａ、ｂはそれぞれ、（−Ｖc
／＋Ｖc）＝（−１〔Ｖ〕／０．５〔Ｖ〕）、（−１
〔Ｖ〕／＋１〔Ｖ〕）のキャパシタ要素についての結果
である。いずれも印加電圧が小さいときには分極反転が
遅く、電圧が上がるとともに速くなる。
ャパシタ要素の分極反転速度の印加電圧依存を求めた結
果を図１１、１２に示す。ａ、ｂはそれぞれ、（−Ｖc
／＋Ｖc）＝（−１〔Ｖ〕／０．５〔Ｖ〕）、（−１
〔Ｖ〕／＋１〔Ｖ〕）のキャパシタ要素についての結果
である。いずれも印加電圧が小さいときには分極反転が
遅く、電圧が上がるとともに速くなる。
【００４３】また、同じ印加電圧について比較すると、
＋Ｖcが小さい、ａのキャパシタの方が＋Ｖcが大きい、
ｂのキャパシタよりも反転が速い。また、十分長い時間
の後には分極は印加電圧に依らず、キャパシタ要素によ
って決まる一定値となる。
＋Ｖcが小さい、ａのキャパシタの方が＋Ｖcが大きい、
ｂのキャパシタよりも反転が速い。また、十分長い時間
の後には分極は印加電圧に依らず、キャパシタ要素によ
って決まる一定値となる。
【００４４】このように、個々のキャパシタ要素につい
て分極反転応答速度の印加電圧依存性を求めることがで
きる。
て分極反転応答速度の印加電圧依存性を求めることがで
きる。
【００４５】次に、シミュレーションモデルへの組み込
みについて説明する。
みについて説明する。
【００４６】図１３は従来例でキャパシタ要素を表すた
めに用いられた回路素子に抵抗素子を導入したものであ
る。また、これまで図６に示すキャパシタ要素では、図
８に示すような矩形のヒステリシスループを持つと仮定
したが、測定を有限の電圧間隔で行っているので、実際
にはその間に抗電圧を持つキャパシタ要素が分布してい
る。これを考慮して、一つの区間では抗電圧の分布を一
様と仮定し、一つのキャパシタ要素は図１４のようなヒ
ステリシスループを持つと考える。なお、図１３に示す
キャパシタ要素Ｃ0〜Ｃｎは、図６に示す構成とされて
いる。
めに用いられた回路素子に抵抗素子を導入したものであ
る。また、これまで図６に示すキャパシタ要素では、図
８に示すような矩形のヒステリシスループを持つと仮定
したが、測定を有限の電圧間隔で行っているので、実際
にはその間に抗電圧を持つキャパシタ要素が分布してい
る。これを考慮して、一つの区間では抗電圧の分布を一
様と仮定し、一つのキャパシタ要素は図１４のようなヒ
ステリシスループを持つと考える。なお、図１３に示す
キャパシタ要素Ｃ0〜Ｃｎは、図６に示す構成とされて
いる。
【００４７】このようなキャパシタＣ0〜Ｃnと抵抗Ｒ0
〜Ｒnとの対が分極反転応答を再現するようにするた
め、抵抗Ｒ0〜Ｒnの値すなわち、電圧依存性を以下のよ
うにして測定結果から計算する。
〜Ｒnとの対が分極反転応答を再現するようにするた
め、抵抗Ｒ0〜Ｒnの値すなわち、電圧依存性を以下のよ
うにして測定結果から計算する。
【００４８】キャパシタにある電圧Ｖappを印加したと
き、キャパシタにかかる電圧は分極反転の開始時はＶj-
1、完了時はＶjである。従って、抵抗Ｒ0〜Ｒnにかかる
電圧はキャパシタの分極値Ｐを用いて、
き、キャパシタにかかる電圧は分極反転の開始時はＶj-
1、完了時はＶjである。従って、抵抗Ｒ0〜Ｒnにかかる
電圧はキャパシタの分極値Ｐを用いて、
【００４９】
【数３】 と表される。ここで、Ｐ0は最大分極値である。一方、
電流密度は（ｄP/dt）で表せるので、抵抗値Ｒ（Ｒ0〜
Ｒn）は、
電流密度は（ｄP/dt）で表せるので、抵抗値Ｒ（Ｒ0〜
Ｒn）は、
【００５０】
【数４】 で求められる。
【００５１】図１５に（−Ｖc／＋Ｖc）＝（−１〔Ｖ〕
／＋０．５〔Ｖ〕）と（−１〔Ｖ〕／＋１〔Ｖ〕）のキ
ャパシタ要素について、図１１の結果から求めた分極値
の時間変化率（dP/dt）と電圧ＶRとの関係を示す。
／＋０．５〔Ｖ〕）と（−１〔Ｖ〕／＋１〔Ｖ〕）のキ
ャパシタ要素について、図１１の結果から求めた分極値
の時間変化率（dP/dt）と電圧ＶRとの関係を示す。
【００５２】図１５に示すように分極反転が完了して分
極値の時間変化率（dP/dt）が「０」となる部分を除い
て、分極反転中の電流の電圧依存は一つの曲線で表され
る。
極値の時間変化率（dP/dt）が「０」となる部分を除い
て、分極反転中の電流の電圧依存は一つの曲線で表され
る。
【００５３】図１３に示すようなシミュレーションモデ
ル中の各抵抗Ｒ0〜Ｒnについて、図１５に示すような電
圧に対する分極変化量の特性を計算し、それに対応した
電圧−電流特性を設定をすれば、分極反転応答を忠実に
再現することができる。
ル中の各抵抗Ｒ0〜Ｒnについて、図１５に示すような電
圧に対する分極変化量の特性を計算し、それに対応した
電圧−電流特性を設定をすれば、分極反転応答を忠実に
再現することができる。
【００５４】次にSPICEシミュレータ上でモデル化する
場合の詳細について説明する。
場合の詳細について説明する。
【００５５】図１６は強誘電体キャパシタの等価回路を
示す。
示す。
【００５６】実際に図１６のような回路を記述してシミ
ュレーションを実行すると、計算値が収束せずプログラ
ムが中断するか、計算に非常に時間がかかるという問題
が生じる。これはこの回路が図中n1, n2と2つのノード
を持ち、さらにVCCS、VCRとも特性が電圧に対して急激
に変化するためと考えられる。
ュレーションを実行すると、計算値が収束せずプログラ
ムが中断するか、計算に非常に時間がかかるという問題
が生じる。これはこの回路が図中n1, n2と2つのノード
を持ち、さらにVCCS、VCRとも特性が電圧に対して急激
に変化するためと考えられる。
【００５７】また、図１６に示す回路では、常誘電成分
の取扱いについても触れられていない。
の取扱いについても触れられていない。
【００５８】図５は、式（５）から
【００５９】
【数５】 で表すことができる。
【００６０】式（８）において、QMの値には測定上、強
誘電体の分極反転による成分と、常誘電成分による分極
変化とが含まれる。しかし、式（５）の項Ａと項Ｃにつ
いて考えると、どちらも印加電圧が（Vj-1）からVkまで
変化する際の分極変化を表すので、常誘電成分について
は両者の間で打ち消し合う。式（５）項Ｂと項Ｄとにつ
いても同様である。
誘電体の分極反転による成分と、常誘電成分による分極
変化とが含まれる。しかし、式（５）の項Ａと項Ｃにつ
いて考えると、どちらも印加電圧が（Vj-1）からVkまで
変化する際の分極変化を表すので、常誘電成分について
は両者の間で打ち消し合う。式（５）項Ｂと項Ｄとにつ
いても同様である。
【００６１】しかし、ヒステリシスの幅が測定時の最小
電圧区間に等しい、すなわちj = i+ 1の場合は次のよう
になる。
電圧区間に等しい、すなわちj = i+ 1の場合は次のよう
になる。
【００６２】
【数６】 式（９）の項Ｅでは電圧履歴がVi+1 → Vi → Vk と途
中で逆転しているが、QM( )の定義からこれは-Vc≦Vi+1
のヒステリシスの分極変化を表すので、項Fと等しいと
考えると、項Ｅと項Ｆとは打ち消し合う。
中で逆転しているが、QM( )の定義からこれは-Vc≦Vi+1
のヒステリシスの分極変化を表すので、項Fと等しいと
考えると、項Ｅと項Ｆとは打ち消し合う。
【００６３】項Ｇと項Ｈとでは印加電圧の変化の幅が異
なるために常誘電成分は打ち消し合わず、（Vi - Vi+
1）間の値が強誘電成分とともに分極値Q( )に含まれ
る。常誘電成分による分極変化の速度は強誘電成分のよ
うに大きな電圧依存を示さないため、両者を一つのモデ
ルで表すとシミュレーション結果が実際と合わなくな
る。
なるために常誘電成分は打ち消し合わず、（Vi - Vi+
1）間の値が強誘電成分とともに分極値Q( )に含まれ
る。常誘電成分による分極変化の速度は強誘電成分のよ
うに大きな電圧依存を示さないため、両者を一つのモデ
ルで表すとシミュレーション結果が実際と合わなくな
る。
【００６４】そこで、より正確にシミュレーションを行
なうために、並列キャパシタの各特性を実際のモデル化
する際に、キャパシタ要素を表す回路を構成する素子数
を減らすことにより、安定で速く計算を行えるようにす
る。また、常誘電成分を測定値から分離してモデル化を
行うことにより、正確なシミュレーションを行えるよう
にする。
なうために、並列キャパシタの各特性を実際のモデル化
する際に、キャパシタ要素を表す回路を構成する素子数
を減らすことにより、安定で速く計算を行えるようにす
る。また、常誘電成分を測定値から分離してモデル化を
行うことにより、正確なシミュレーションを行えるよう
にする。
【００６５】以下、その実施例を詳細に説明する。
【００６６】まず、計算値の収束性の改善方法について
詳細に説明する。
詳細に説明する。
【００６７】図１７に本発明の一実施例の収束性改善方
法を説明するための図を示す。図１７（Ａ）は強誘電体
コンデンサの等価回路図、図１７（Ｂ）はヒステリシス
ループを表すための電圧VCRと反転速度を表すための電
圧VCCSとを一つの電圧VCCSにまとめて表した図、図１７
（Ｃ）はコンデンサの電圧に対する容量変化を示す図、
図１７（Ｄ）は図１７（Ａ）に示す等価回路を図１７
（Ｂ）に示す特性に基づいて単純化した等価回路図を示
す。
法を説明するための図を示す。図１７（Ａ）は強誘電体
コンデンサの等価回路図、図１７（Ｂ）はヒステリシス
ループを表すための電圧VCRと反転速度を表すための電
圧VCCSとを一つの電圧VCCSにまとめて表した図、図１７
（Ｃ）はコンデンサの電圧に対する容量変化を示す図、
図１７（Ｄ）は図１７（Ａ）に示す等価回路を図１７
（Ｂ）に示す特性に基づいて単純化した等価回路図を示
す。
【００６８】図１７（Ｂ）に示す電圧VCCSの特性は、ヒ
ステリシスループの電圧幅と分極変化(I=dP/dt)と電圧V
Rとの関係を示すものである。図１７（Ａ）に示す等価
回路は、ノードn1, n2の2つのノードを持ち、さらに電
圧VCCS、VCRとも特性が電圧に対して急激に変化するた
めに計算値が収束しないのに対し、図１７（Ｄ）に示す
等価回路では単一のノードｎ１だけで済むので、短時間
でシミュレーション結果を得ることができる。次に、常
誘電成分の取扱いについて詳細に説明する。図１８は最
小電圧区間での分極変化Q(Vi / Vi+1, Vk) のVkに対す
る依存を示す。
ステリシスループの電圧幅と分極変化(I=dP/dt)と電圧V
Rとの関係を示すものである。図１７（Ａ）に示す等価
回路は、ノードn1, n2の2つのノードを持ち、さらに電
圧VCCS、VCRとも特性が電圧に対して急激に変化するた
めに計算値が収束しないのに対し、図１７（Ｄ）に示す
等価回路では単一のノードｎ１だけで済むので、短時間
でシミュレーション結果を得ることができる。次に、常
誘電成分の取扱いについて詳細に説明する。図１８は最
小電圧区間での分極変化Q(Vi / Vi+1, Vk) のVkに対す
る依存を示す。
【００６９】図１８に示すように常誘電成分は印加電圧
に依らず速い応答を示すので、この部分を常誘電成分の
値とし、これを差し引いた分が強誘電成分となる。ま
た、常誘電成分だけを微小電圧振幅により別に測定し
て、差し引いても同じ結果が得られる。
に依らず速い応答を示すので、この部分を常誘電成分の
値とし、これを差し引いた分が強誘電成分となる。ま
た、常誘電成分だけを微小電圧振幅により別に測定し
て、差し引いても同じ結果が得られる。
【００７０】求めた常誘電成分を、図１９に示すように
抵抗を持たないキャパシタ要素Ｃａｐ１０として、キャ
パシタＣ０〜Ｃｎと抵抗Ｒ０〜Ｒｎとから構成されるキ
ャパシタ要素Ｃａｐ０〜Ｃａｐｎと並列に配置する。
抵抗を持たないキャパシタ要素Ｃａｐ１０として、キャ
パシタＣ０〜Ｃｎと抵抗Ｒ０〜Ｒｎとから構成されるキ
ャパシタ要素Ｃａｐ０〜Ｃａｐｎと並列に配置する。
【００７１】次に、上記本実施例の等価回路によるシミ
ュレーションの結果を詳細に説明する。
ュレーションの結果を詳細に説明する。
【００７２】以下は、強誘電体SrBi２Ta2O9を用いたキ
ャパシタのシミュレーション結果と実測値とを示すもの
である。
ャパシタのシミュレーション結果と実測値とを示すもの
である。
【００７３】図２０はキャパシタに印加する電圧を-3V
→ 0V → Vapplyと変化させたときの分極反転応答であ
り、図２０において実線は実測値、破線はシミュレーシ
ョン結果を示す。
→ 0V → Vapplyと変化させたときの分極反転応答であ
り、図２０において実線は実測値、破線はシミュレーシ
ョン結果を示す。
【００７４】図２１は三角波形の印加電圧によるヒステ
リシスループの周波数依存性を示すもので、図２１
（Ａ）はシミュレーション結果、図２１（Ｂ）は実測値
を示す。
リシスループの周波数依存性を示すもので、図２１
（Ａ）はシミュレーション結果、図２１（Ｂ）は実測値
を示す。
【００７５】図２０に示すようにシミュレーション結果
と実測値とが近似しており、正確にシミュレーションが
行なえることがわかる。このように、本実施例の回路シ
ミュレーション方法によれば、強誘電体キャパシタの動
的な特性を正しく再現できる。
と実測値とが近似しており、正確にシミュレーションが
行なえることがわかる。このように、本実施例の回路シ
ミュレーション方法によれば、強誘電体キャパシタの動
的な特性を正しく再現できる。
【００７６】以上、実施例によれば、任意の電圧履歴に
対する強誘電体キャパシタの分極変化を正確に再現する
ことができ、強誘電体キャパシタを使用した半導体デバ
イスの動作解析の精度の向上に寄与するところが大き
い。
対する強誘電体キャパシタの分極変化を正確に再現する
ことができ、強誘電体キャパシタを使用した半導体デバ
イスの動作解析の精度の向上に寄与するところが大き
い。
【００７７】なお、上記実施例では、SPICEシミュレー
タに用意されているVCCSとVCCとを組合せて用いたが、
これを他のプログラムで直接記述することも可能であ
る。例えば、2つの電流源を直列に接続した等価回路で
表すことが可能である。1番目の電流源は、それを流れ
る電流を電圧VD以上では電圧に対して単調増加し、VD以
下では0となるように制御して、抵抗を等価的に表し、2
番目の電流源は、電流をある一つの電圧区間でのみ有限
の容量を持ち、それ以外では0となるように制御してキ
ャパシタを等価的に表す。上記２つの電流源により、1
つのキャパシタ要素を表すことができる。
タに用意されているVCCSとVCCとを組合せて用いたが、
これを他のプログラムで直接記述することも可能であ
る。例えば、2つの電流源を直列に接続した等価回路で
表すことが可能である。1番目の電流源は、それを流れ
る電流を電圧VD以上では電圧に対して単調増加し、VD以
下では0となるように制御して、抵抗を等価的に表し、2
番目の電流源は、電流をある一つの電圧区間でのみ有限
の容量を持ち、それ以外では0となるように制御してキ
ャパシタを等価的に表す。上記２つの電流源により、1
つのキャパシタ要素を表すことができる。
【００７８】また、上記回路シミュレーションのための
処理は、コンピュータシステムにインストールされたプ
ログラムによって実行される。コンピュータシステムが
特許請求の範囲の回路シミュレーション装置に相当し、
各機能は、回路シュミレーションを実行するためのプロ
グラムによって実現されている。
処理は、コンピュータシステムにインストールされたプ
ログラムによって実行される。コンピュータシステムが
特許請求の範囲の回路シミュレーション装置に相当し、
各機能は、回路シュミレーションを実行するためのプロ
グラムによって実現されている。
【００７９】さらに、コンピュータスステムにインスト
ールされるプログラムは、例えば、ＣＤ−ＲＯＭ、フロ
ッピー（登録商標）ディスクなどの記録媒体によって提
供される。さらに、プログラムは、サーバから通信によ
って提供されるようにしてもよい。
ールされるプログラムは、例えば、ＣＤ−ＲＯＭ、フロ
ッピー（登録商標）ディスクなどの記録媒体によって提
供される。さらに、プログラムは、サーバから通信によ
って提供されるようにしてもよい。
【００８０】なお、本発明は実施例に限定されるもので
はなく、請求の範囲を逸脱することなく種々の変形例が
可能である。
はなく、請求の範囲を逸脱することなく種々の変形例が
可能である。
【００８１】
【発明の効果】上述の如く、本発明によれば、キャパシ
タの分極変化を時間依存性及び電圧依存性を簡易なシミ
ュレーションモデルによって付加することができるた
め、キャパシタを含む回路を正確にシミュレーションす
ることが可能となるなどの特長を有する。
タの分極変化を時間依存性及び電圧依存性を簡易なシミ
ュレーションモデルによって付加することができるた
め、キャパシタを含む回路を正確にシミュレーションす
ることが可能となるなどの特長を有する。
【００８２】また、本発明によれば、２つの電流源でキ
ャパシタのシミュレーションを行なうことにより、キャ
パシタを表す等価回路を構成する素子数を減らすことが
でき、安定で速く計算を行える等の特長を有する。
ャパシタのシミュレーションを行なうことにより、キャ
パシタを表す等価回路を構成する素子数を減らすことが
でき、安定で速く計算を行える等の特長を有する。
【００８３】さらに、本発明は、キャパシタの持つ常誘
電成分を、キャパシタ要素とは別のキャパシタで表し、
キャパシタ要素に並列回路に配置することにより、常誘
電成分を含めた正確なシミュレーションを行える。
電成分を、キャパシタ要素とは別のキャパシタで表し、
キャパシタ要素に並列回路に配置することにより、常誘
電成分を含めた正確なシミュレーションを行える。
【図１】印加電圧に対する分極の変化を示す図である。
【図２】時間に対する印加電圧の変化を示す図である。
【図３】印加電圧に対する分極変化量の変化を示す図で
ある。
ある。
【図４】キャパシタ要素を求める手順を説明するための
図である。
図である。
【図５】各キャパシタ要素の反転分極変化量の抽出結果
を示す図である。
を示す図である。
【図６】キャパシタの等価回路図である。
【図７】時間に対する反転分極変化量の変化を示す図で
ある。
ある。
【図８】印加電圧に対する分極量のヒステリシス特性を
示す図である。
示す図である。
【図９】時間に対する分極量及び印加電圧の変化を示す
図である。
図である。
【図１０】分極変化に寄与する全キャパシタ要素のヒス
テリシス特性を示す図である。
テリシス特性を示す図である。
【図１１】各キャパシタ要素の時間に対する反転分極変
化量の変化を示す図である。
化量の変化を示す図である。
【図１２】各キャパシタ要素の時間に対する反転分極変
化量の変化を示す図である。
化量の変化を示す図である。
【図１３】本発明の一実施例のキャパシタの等価回路図
である。
である。
【図１４】図１３に示す等価回路の印加電圧に対する分
極量のヒステリシス特性を示す図である。
極量のヒステリシス特性を示す図である。
【図１５】図１３に示す等価回路の抵抗電圧に対する分
極変化量の変化を示す図である。
極変化量の変化を示す図である。
【図１６】図１６は強誘電体キャパシタの等価回路図で
ある。
ある。
【図１７】本発明の一実施例の収束性改善方法を説明す
るための図である。
るための図である。
【図１８】最小電圧区間での分極変化Q(Vi / Vi+1, Vk)
のVkに対する依存性を示す図である。
のVkに対する依存性を示す図である。
【図１９】常誘電成分を考慮したキャパシタの等価回路
図である。
図である。
【図２０】キャパシタに印加する電圧を-3V → 0V → V
applyと変化させたときの分極反転応答を示す図であ
る。
applyと変化させたときの分極反転応答を示す図であ
る。
【図２１】三角波形の印加電圧によるヒステリシスルー
プの周波数依存性を示す図である。
プの周波数依存性を示す図である。
Ｒ0〜Ｒn 抵抗 Ｃ0〜Ｃｎ キャパシタ ＶＣＲ 電圧制御抵抗 ＶＣＣ 電圧制御キャパシタ Ｑ(Vi ／ Vj，Vk) 応答関数 ＱM(Vl，Vm，Vn) 応答関数
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 宏 東京都目黒区大岡山２丁目12番１号 東京 工業大学内 Ｆターム(参考） 5B046 AA08 BA03 JA04 5F038 AC15 EZ10
Claims (8)
- 【請求項１】 キャパシタを複数のキャパシタ要素を並
列接続した等価回路で表現し、回路動作を再現する回路
シミュレーション方法において、 前記キャパシタを構成する複数キャパシタ要素毎に分極
変化の時間依存性及び電圧依存性を設定し、 前記キャパシタを含む回路の動作を再現することを特徴
とする回路シミュレーション方法。 - 【請求項２】 前記複数キャパシタ要素の分極変化の時
間依存性及び電圧依存性を関数Ｑ(Vi／Vj，Vk) を（-Vc
／+Vc）＝（Vi ／ Vj）とされたキャパシタ要素に電圧
Vkを印加したときの分極変化の時間に対する応答関数、 関数ＱM(Vl, Vm, Vn)を測定対象のキャパシタ要素に電
圧Ｖl,Ｖm,Ｖnの順に電圧を印加したときに、電圧Ｖm
から電圧Ｖn に変化するときの分極の時間に対する応答
関数としたとき、 前記応答関数Ｑ(Vi／Vj，Vk)を Ｑ(Vi／Vj，Vk)＝ＱM(Vi，Vj-1，Vk)−ＱM(Vi，Vj，Vk)
−ＱM(Vi+1，Vj-1，Vk)＋ＱM(Vi+1，Vj，Vk) から抽出することを特徴とする請求項１記載の回路シミ
ュレーション方法。 - 【請求項３】 前記各キャパシタ要素を、双方向スイッ
チ、キャパシタ及び抵抗からなる等価回路で表現し、 前記双方向スイッチのスイッチング電圧によりヒステリ
シスループの幅を設定し、 前記キャパシタによりヒステリシスループの中心電圧お
よび反転分極量を設定し、 前記抵抗により分極反転の時間依存を設定することを特
徴とする請求項１又は２記載の回路シミュレーション方
法。 - 【請求項４】 前記各キャパシタ要素を、電圧によって
制御される２つの電流源の直列回路によって表し、 一方の電流源は該キャパシタ要素にかかる電圧の関数、
他方はその電圧および電圧の時間変化の関数である電流
を発生することにより、前記キャパシタの分極変化の時
間依存性および印加電圧依存性を再現することを特徴と
する請求項１乃至３のいずれか一項記載の回路シミュレ
ーション方法。 - 【請求項５】 一方の電流源は、それを流れる電流がか
かる電圧の絶対値が所定の電圧以上では電圧に対して単
調増加し、該所定の電圧以下では0となるような抵抗を
等価的に表し、 2番目の電流源についてはある一つの電圧区間でのみ有
限の容量を持ち、それ以外では0となるキャパシタを表
すことを特徴とする請求項４記載の回路シミュレーショ
ン方法。 - 【請求項６】 前記キャパシタの持つ常誘電成分を、前
記キャパシタ要素とは別のキャパシタで表し、 前記キャパシタ要素に並列回路に配置することを特徴と
する請求項１乃至５のいずれか一項記載の回路シミュレ
ーション方法。 - 【請求項７】 キャパシタを複数のキャパシタ要素を並
列接続した等価回路で表現し、回路動作を再現する回路
シミュレーション装置において、 前記キャパシタを構成する複数キャパシタ要素毎に分極
変化の時間依存性及び電圧依存性を設定し、 前記キャパシタを含む回路の動作を再現することを特徴
とする回路シミュレーション装置。 - 【請求項８】 前記各キャパシタ要素を、電圧によって
制御される２つの電流源の直列回路によって表し、 一方の電流源は該キャパシタ要素にかかる電圧の関数、
他方はその電圧および電圧の時間変化の関数である電流
を発生することにより、前記キャパシタの分極変化の時
間依存性および印加電圧依存性を再現することを特徴と
する請求項７記載の回路シミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001067621A JP4773625B2 (ja) | 2001-02-27 | 2001-03-09 | 回路シミュレーション方法及び装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-52791 | 2001-02-27 | ||
| JP2001052791 | 2001-02-27 | ||
| JP2001052791 | 2001-02-27 | ||
| JP2001067621A JP4773625B2 (ja) | 2001-02-27 | 2001-03-09 | 回路シミュレーション方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002329840A true JP2002329840A (ja) | 2002-11-15 |
| JP4773625B2 JP4773625B2 (ja) | 2011-09-14 |
Family
ID=26610211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001067621A Expired - Lifetime JP4773625B2 (ja) | 2001-02-27 | 2001-03-09 | 回路シミュレーション方法及び装置 |
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|---|---|
| JP (1) | JP4773625B2 (ja) |
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|---|---|---|---|---|
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| WO2007007371A1 (ja) * | 2005-07-07 | 2007-01-18 | Fujitsu Limited | 回路シミュレーション方法、回路シミュレーション装置及び回路シミュレーションプログラム |
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- 2001-03-09 JP JP2001067621A patent/JP4773625B2/ja not_active Expired - Lifetime
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| CN103282904A (zh) * | 2010-12-29 | 2013-09-04 | 株式会社村田制作所 | 等效电路模型，程序以及存储介质 |
| JP5510853B2 (ja) * | 2010-12-29 | 2014-06-04 | 株式会社村田製作所 | 等価回路モデル導出回路，等価回路モデル導出方法，プログラム及び記録媒体 |
| US9563728B2 (en) | 2010-12-29 | 2017-02-07 | Murata Manufacturing Co., Ltd. | Equivalent circuit model, program, and recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4773625B2 (ja) | 2011-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040521 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071009 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100819 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101025 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20101029 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101029 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110531 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110624 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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