JP2002324874A - 配線基板 - Google Patents

配線基板

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JP2002324874A
JP2002324874A JP2001128209A JP2001128209A JP2002324874A JP 2002324874 A JP2002324874 A JP 2002324874A JP 2001128209 A JP2001128209 A JP 2001128209A JP 2001128209 A JP2001128209 A JP 2001128209A JP 2002324874 A JP2002324874 A JP 2002324874A
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Hideto Yonekura
秀人 米倉
Hiroshi Matsudera
拓 松寺
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Kyocera Corp
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Abstract

(57)【要約】 【課題】隣接する配線層間の距離が短くなり、配線層間
の電気絶縁の信頼性が低い。 【解決手段】絶縁基体1の内部に複数の内部配線層2
を、表面に前記内部配線層2と電気的に接続する複数の
接続パッド3を形成して成る配線基板5であって、前記
内部配線層2をタングステンおよび/またはモリブデン
と銅とで形成するとともに、接続パッド3をタングステ
ンおよび/またはモリブデンと鉄族金属とで形成した。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子等を搭載
するための配線基板に関するものである。
【0002】
【従来の技術】従来、半導体素子等が搭載される配線基
板は、一般にアルミナセラミックスを絶縁基体とし、そ
の表面および内部にタングステンやモリブデンなどの高
融点金属からなる配線層を被着形成したセラミック配線
基板が多用されている。
【0003】半導体素子等は配線基板上に搭載されると
ともにその電極がボンディングワイヤ等の導電性接続部
材を介して絶縁基体表面の配線層と電気的に接続され、
電気信号が絶縁基体内部の配線層を介して外部の電気回
路との間で出し入れされる。
【0004】ところが、従来から多用されているセラミ
ック配線基板は配線層がタングステン等の高融点金属で
形成されており、該高融点金属は電気抵抗率が高い(電
気抵抗率(20℃)で、タングステン:5.5×10-6
Ω・cm、モリブデン:5.7×10-6Ω・cm)こと
から配線層を、半導体素子等の演算速度の高速化等に対
応して十分に低抵抗とすることができないという欠点が
あった。
【0005】そこで、この従来の欠点を解決する方法と
して、本出願人は先に酸化アルミニウムを主成分とする
相対密度が95%以上のセラミックスから成る絶縁基体
と、該絶縁基体の表面および/または内部に銅を10〜
70体積%、タングステンおよび/またはモリブデンを
30〜90体積%の割合で含有したメタライズ層(配線
層)を具備する配線基板およびその製造方法を提案した
(特開2001−188453号参照)。
【0006】この配線基板によれば、メタライズ層(配
線層)が低抵抗の銅を含有するため配線層を形成する導
体の電気抵抗を低く(電気抵抗率(20℃)で約3〜5
×10-6Ω・cm)することができ、また絶縁基体が酸
化アルミニウム質焼結体等から成り、かつ相対密度が高
く緻密であるため熱伝導性を高くすることもできる。
【0007】このような配線基板は、例えば、酸化アル
ミニウムを主成分とし、酸化マンガン(MnO2)を
2.0〜6.0重量%の割合で含有するセラミック成分
をシート状に成形して得た複数枚のセラミックグリーン
シートの表面に、銅粉末を10〜70体積%、平均粒径
が1〜10μmのタングステンおよび/またはモリブデ
ンを30〜90体積%の割合で含有してなる導体ペース
トを印刷塗布し、このセラミックグリーンシートを上下
に積層するとともに、非酸化性雰囲気中で1200〜1
500℃の温度で焼成することによって製作される。
【0008】
【発明が解決しようとする課題】しかしながら、半導体
素子等の高機能・高集積化にともない、その電極が高密
度で隣接間隔を非常に狭くして形成されるようになって
いること、これに対応して配線基板の配線層のうち半導
体素子等の電極とボンディングワイヤ等を介して接続さ
れる接続パッドとして作用する部位は、高密度で、隣接
間隔を、例えば75μm以下と、非常に狭くして形成す
る必要があること、さらに上記配線基板は、配線層を低
抵抗とすることができるものの、配線層に含有される銅
の融点以上の温度で焼成されるため、焼成時、銅が絶縁
基体中に移動、拡散し易いこと等から、上記配線基板に
おいては、配線層のうち、絶縁基体表面に形成され半導
体素子等の電極とボンディングワイヤ等を介して接続す
る部位において、拡散した銅により隣接する配線層間で
電気絶縁性の劣化や電気的短絡等の不具合が誘発される
という問題があった。
【0009】特に前記配線層のうちボンディングワイヤ
等の導電性接続部材が接続される部位は、通常、ボンデ
ィングワイヤ等の接続を容易とするためにニッケル、金
等のめっき層が被着されるため、めっき層の被着の際、
絶縁基体中に拡散した銅成分の露出表面にもめっき金属
が被着して絶縁基体表面にめっき広がりを生じ、隣接す
る配線層間で電気絶縁性の劣化や電気的短絡等の不具合
がより一層発生し易くなってしまうという問題があっ
た。
【0010】本発明は上記欠点に鑑み案出されたもの
で、その目的は絶縁基体の内部に形成した配線層を低抵
抗とし、かつ絶縁基体表面にボンディングワイヤ等の接
続パッドとして作用する配線層を高密度で、かつ隣接配
線層間で電気絶縁性の低下等の不具合を誘発することな
く形成することが可能な、低電気抵抗かつ小型・高密度
の配線基板を提供することにある。
【0011】
【課題を解決するための手段】本発明の配線基板は、絶
縁基体の内部に複数の内部配線層を、表面に前記内部配
線層と電気的に接続する複数の接続パッドを形成して成
る配線基板であって、前記内部配線層をタングステンお
よび/またはモリブデンと銅とで形成するとともに、接
続パッドをタングステンおよび/またはモリブデンと鉄
族金属とで形成したことを特徴とするものである。
【0012】また本発明の配線基板は、前記接続パッド
の隣接間隔が50μm〜75μmであることを特徴とす
るものである。
【0013】本発明の配線基板によれば、電気信号の主
要な導電路となる内部配線層がタングステンおよび/ま
たはモリブデンと銅とから成り、低抵抗の銅(電気抵抗
率(20℃)で1.7×10-6Ω・cm)を含有するこ
とから、半導体素子の演算速度の高速化に対応して内部
配線層を低抵抗とすることができ、内部配線層を伝播す
る信号の損失を低減し、半導体素子を正常に作動させる
ことができる。
【0014】また同時に本発明の配線基板によれば、接
続パッドがタングステンおよび/またはモリブデンと鉄
族金属とから成り低融点の銅を含有しないことから、接
続パッドが高密度で形成されたとしても、隣接する接続
パッド間で銅の移動、拡散に起因する電気絶縁性の低下
や電気的短絡等の不具合を誘発することはなく、配線基
板を小型・高密度化することができる。
【0015】さらに前記接続パッドは、含有する鉄族金
属の作用により内部配線層と同時焼成で形成することが
できる。
【0016】なお、前記絶縁基体の内部に形成される配
線層は、半導体素子等の電極と直接接続する必要がない
ことから、その隣接間隔を、絶縁基体表面の接続パッド
として作用する部位に比べて広くすることができ、隣接
配線層間の電気絶縁性の低下等の不具合を誘発すること
はほとんどない。
【0017】
【発明の実施の形態】次に、本発明の配線基板の一実施
例について、添付の図面を基に説明する。図1は、本発
明の配線基板を半導体素子搭載用の配線基板に用いた場
合の一実施例を示し、1は絶縁基体、2は内部配線層、
3は接続パッドであり、これらの絶縁基体1、内部配線
層2、接続パッド3により半導体素子4を搭載する配線
基板5が形成される。
【0018】(絶縁基体)本発明において、絶縁基体1
は半導体素子4を搭載、支持する基体として作用し、酸
化アルミニウム質焼結体、窒化アルミニウム質焼結体、
炭化珪素質焼結体等のセラミック焼結体により形成され
上面に半導体素子4が搭載される。
【0019】また前記絶縁基体1は、その熱伝導性およ
び機械的強度を良好とする上では、相対密度95%以上
の高緻密体から構成されるものであることが望ましい。
【0020】更に本発明では、前記絶縁基体1は、内部
配線層2との同時焼成による保形性を達成する上では、
1200℃乃至1500℃の低温で焼成することが必要
となるが、本発明によれば、このような低温での焼成に
おいても相対密度95%以上に緻密化することが望まし
い。
【0021】かかる観点から、本発明における絶縁基体
1は、例えば、酸化アルミニウムを主成分とするもの、
具体的には酸化アルミニウムを90重量%以上の割合で
含有するものが好適に使用され、第2の成分として、M
n化合物をMnO2換算で2.0乃至6.0重量%の割
合で含有するものが望ましい。即ち、マンガン化合物が
2.0重量%よりも少ないと、1200℃乃至1500
℃での緻密化が達成されにくく、また6.0重量%より
も多いと絶縁基体1の絶縁性が低下する。マンガン化合
物の最適な範囲はMnO2換算で3乃至7重量%であ
る。
【0022】また、この絶縁基体1中には、第3の成分
として、SiO2およびMgO、CaO、SrO等のア
ルカリ土類元素酸化物を低温焼結性を高めるために合計
で0.4乃至8重量%の割合で含有せしめることが望ま
しい。
【0023】さらに、この絶縁基体1中には、着色成分
や誘電率などの誘電特性の向上のためにW、Mo、Cr
などの金属を着色成分とし2重量%以下の割合で含んで
もよい。
【0024】上記酸化アルミニウム以外の成分は、酸化
アルミニウム主結晶相の粒界に非晶質相あるいは結晶相
として存在するが、熱伝導性を高める上で粒界中に助剤
成分を含有する結晶相が形成されていることが望まし
い。
【0025】また前記絶縁基体1を酸化アルミニウムを
主成分として形成した場合、酸化アルミニウム主結晶相
は、粒状または柱状の結晶として存在するが、これら主
結晶層の平均結晶粒径は、1.5乃至5.0μmである
ことが望ましい。
【0026】なお、主結晶相が柱状結晶から成る場合、
上記平均結晶粒径は、短軸径に基づくものである。この
主結晶相の平均結晶粒径が1.5μmよりも小さいと、
高熱伝導化が難しく、平均粒径が5.0μmよりも大き
いと基板材料として用いる場合に要求される十分な強度
が得られにくくなるためである。
【0027】このような絶縁基体1は、例えば、酸化ア
ルミニウムを主成分とする原料粉末に有機バインダーや
溶剤を添加してスラリー(泥漿状物)となすとともに、
これをドクターブレード法等でシート状に成形して得た
セラミックグリーンシートを非酸化性雰囲気中、120
0℃〜1500℃の温度で焼成することにより形成され
る。
【0028】(内部配線層)内部配線層2は、絶縁基体
1の内部に所定のパターンで形成され、後述するように
ビア導体6等を介して接続パッド3と電気的に接続して
おり、半導体素子4の電極を外部に導出する導電路とし
て作用する。
【0029】前記内部配線層2は、予め絶縁基体1とな
るセラミックグリーンシートに所定の貫通孔を、レーザ
ー加工法やパンチング加工法等で形成しておくととも
に、タングステンおよび/またはモリブデン粉末と、銅
粉末とを所定の割合で有機溶剤、バインダーとともに混
練してなる導電ペーストを前記セラミックグリーンシー
トの表面および貫通孔内にスクリーン印刷法等で印刷充
填することにより形成することができる。
【0030】この場合、前記内部配線層2は、半導体素
子等の電極と直接接続する必要がないことから、その隣
接間隔を後述する接続パッド3に比べて広くすることが
でき、焼成時、銅が絶縁基体1中に移動、拡散すること
による隣接配線層間の電気絶縁性の低下を防止するた
め、75μmを超える隣接間隔で形成することが好まし
い。また同時に前記内部配線層2は、配線基板の小型、
高密度化のためには、その隣接間隔を150μm以下と
することが好ましい。従って、前記内部配線層2は、隣
接間隔が150μm以下かつ75μmを超える範囲とな
るようにして形成することが好ましい。
【0031】また前記内部配線層2は、銅を10乃至7
0体積%、タングステンおよび/またはモリブデンを3
0乃至90体積%の割合で含有することが望ましい。こ
れは、内部配線層2の低抵抗化と、上記絶縁基体1との
同時焼結性を達成するとともに、内部配線層2の同時焼
成時の保形性を維持するためであり、上記銅量が10体
積%よりも少なく、タングステンやモリブデン量が90
体積%よりも多いと、内部配線層2を形成する導体の抵
抗が高く(電気抵抗率で約5.5×10-6Ω・cm以
上)なる。また銅量が70体積%よりも多く、タングス
テンやモリブデン量が30体積%よりも少ないと、内部
配線層2の保形性が低下し、内部配線層2においてにじ
みが発生したり、溶融した銅によって内部配線層が凝集
して断線が生じるとともに絶縁基体1と内部配線層2の
剥離が発生するためである。最適な組成範囲は、銅を4
0乃至60体積%、タングステンおよび/またはモリブ
デンを60乃至40体積%である。
【0032】また、本発明においては、内部配線層2に
おけるタングステンおよび/またはモリブデンは、平均
粒径1乃至10μmの球状或いは数個の粒子による焼結
粒子として銅からなるマトリックス中に分散含有してい
ることが望ましい。これは、上記平均粒径が1μmより
も小さい場合、内部配線層2の保形性が悪くなるととも
に組織が多孔質化し、内部配線層2の抵抗も高くなり、
10μmを超えると銅のマトリックスがタングステンや
モリブデンの粒子によって分断されてしまい内部配線層
2の抵抗が高くなったり、銅成分が分離してにじみなど
が発生するためである。タングステンおよび/またはモ
リブデンは平均粒径が1.3μm乃至5μm、特に1.
3乃至3μmの大きさで分散されていることが最も望ま
しい。
【0033】また上記内部配線層2中には、絶縁基体1
との密着性を改善するために、アルミナ、または絶縁基
体1と同じ成分のセラミックスを0.05乃至2体積%
の割合で含有させることも可能である。
【0034】(接続パッド)接続パッド3は絶縁基体1
表面に形成され、前記内部配線層2とビア導体6等を介
して電気的に接続しており、配線基板5に搭載された半
導体素子4の電極を接続するためのパッドとして作用
し、半導体素子4の電極がボンディングワイヤ7を介し
て接続される。
【0035】前記接続パッド3は、タングステンおよび
/またはモリブデンと鉄族金属とから形成され、タング
ステンおよび/またはモリブデンの粉末と鉄族金属の粉
末とを有機溶剤、バインダーとともに混練してなる導電
ペーストを絶縁基体1の最表層となるセラミックグリー
ンシートの表面にスクリーン印刷法等で印刷塗布してお
くことにより形成される。
【0036】前記接続パッド3を内部配線層2と同時焼
成によって形成する場合、その焼成温度が1200〜1
500℃の低温で焼成する必要がある。そのため本発明
ではこれを達成するため接続パッド3を、タングステン
および/またはモリブデンに、鉄族金属を含有せしめて
いる。
【0037】前記接続パッド3を、タングステンおよび
/またはモリブデンに、鉄族金属を含有せしめて形成す
ると低温での焼成性を高めて絶縁基体1と同時焼成によ
って、また絶縁基体1に対して密着強度を強固として形
成することができる。
【0038】前記接続パッド3は鉄族金属の量が酸化物
換算で0.1体積%未満の場合には接続パッド3の緻密
化が進行せず焼結不良になって絶縁基体1との接着強度
が低下する。逆に、5体積%を超える場合には、タング
ステン、モリブデンの粒子が異常成長し絶縁基体1との
接着強度が低下する。従って、上記鉄族金属の量は、酸
化物換算で0.1乃至5体積%、好適には0.5乃至2
体積%としておくことが望ましい。
【0039】なお、上記接続パッド3中の鉄族金属とし
ては、鉄、ニッケル、コバルトが挙げられるがこれらの
中でもニッケルが最も望ましい。また酸化物換算量は、
鉄(Fe)はFe23、ニッケル(Ni)はNiO、コ
バルト(Co)はCo34の形態で換算した量である。
【0040】また前記接続パッド3は、配線基板5に搭
載される半導体素子4の電極の高密度化に対応し、配線
基板5の小型、高密度化を図るためその隣接間隔を75
μm以下とすることが好ましく、60μm以下とするこ
とがより一層好ましい。
【0041】また同時に前記接続パッド3は、その隣接
間隔が50μm未満になると、導電ペーストをセラミッ
クグリーンシートの表面に印刷するときの導電ペースト
のわずかなニジミや、印刷用スクリーン製版のメッシュ
の関係から印刷パターン外縁に生じる凹凸等により、隣
接する接続パッド3間で電気絶縁性の低下等の不具合を
生じるおそれがある。
【0042】従って、前記接続パッド3は、その隣接間
隔を50μm〜75μmとすることが好ましく、50μ
m〜60μmとすることがより一層好ましい。
【0043】この場合、接続パッド3は、低融点の銅成
分を含有せず、焼成時接続パッド3から絶縁基体1中へ
の銅成分の移動、拡散が生じないことから、その隣接間
隔が75μm以下の高密度で形成したとしても、絶縁基
体1中への銅成分の移動、拡散に起因する隣接接続パッ
ド3間の電気絶縁性の低下等の問題を生じることはな
い。
【0044】またこの接続パッド3中には、酸化アルミ
ニウム等を主成分とする絶縁基体1との接着強度を高め
るために、酸化アルミニウム等の絶縁基体1と同種のセ
ラミック粉末を添加することも有効である。しかし、そ
の含有量が45体積%よりも多いと焼結不良を招くおそ
れがある。従って、接続パッド3に酸化アルミニウムを
添加する場合、その含有量は特に2〜35体積%が望ま
しい。
【0045】さらに前記接続パッド3は、その露出する
表面をニッケル、銅、金、パラジウム、白金またはその
合金等のめっき金属層で被覆するようにしておくと、接
続パッド3の酸化腐食を防止することができるととも
に、接続パッド3に対するボンディングワイヤ7のボン
ディング性を良好とすることができる。
【0046】従って、前記接続パッド3は、その露出表
面をニッケル、銅、金、パラジウム、白金等のめっき金
属層で被覆しておくことが好ましく、特に、図2に示す
ように、ニッケルまたは銅から成る下地めっき層8を1
〜10μm、金めっき層9を約3μm以下の厚みで、順
次被着させるようにしておくことが好ましい。
【0047】この場合、前記金めっき層9は、原子間力
顕微鏡により測定した100μm角の範囲におけるうね
りの平均高さを200nm〜800nm、かつその10
0μm角の範囲内での10μm角の範囲における粗さの
平均高さを40〜200nmとしておくと、ボンディン
グワイヤ7を接続パッド3に超音波法により接合する
際、ボンディングワイヤ7と金めっき層9の間の接触面
積を十分に確保するとともに、超音波エネルギーの印加
によって両者間に発生する摩擦エネルギーを極めて大き
なものとすることができ、ボンディングワイヤ7と金め
っき層9との間の金属拡散を十分に大きくし、ボンディ
ングワイヤ7を金めっき層9(接続パッド3)に強固に
接合させることができる。
【0048】従って、前記接続パッド3は、その最表層
が金めっき層9から成るめっき層を被着させるととも
に、前記金めっき層9の表面状態を、原子間力顕微鏡に
より測定した100μm角の範囲におけるうねりの平均
高さが200nm〜800nm、かつその100μm角
の範囲内での10μm角の範囲における粗さの平均高さ
が40〜200nmとしておくことが好ましい。なお、
このような金めっき層9は、シアン化金カリウム、シア
ン化ナトリウム、シアン化カリウム、リン酸水素カリウ
ム、リン酸水素2アンモニウム、硫酸アンモニウムから
成る溶液に鉛等の重金属およびアミノ酸系の試薬を追加
した電解金めっき浴を用いた電解めっき法や、金めっき
層9表面をブラスト等の機械的な表面粗化方法で加工す
ることにより形成することができる。
【0049】本発明の配線基板5においては、上述のよ
うに接続パッド3表面にめっき層を被着させる場合で
も、接続パッド3から絶縁基体1中への銅成分の移動、
拡散がないことから、めっき金属の絶縁基体1表面への
被着、広がりを効果的に防止することができ、隣接する
接続パッド3間の電気絶縁性の低下や電気的短絡、およ
び外観不良等の不具合を効果的に防止することができ
る。
【0050】また前記接続パッド3と内部配線層2とを
接続するビア導体6は、接続パッド3から直下の絶縁基
体1内部に向けて形成され、通常、接続パッド3と同様
の狭い隣接間隔(約50〜75μm)で形成する必要が
あることから、接続パッド3同様に銅を含有しない導体
で形成することが好ましい。
【0051】前記ビア導体6は、絶縁基体1の最表層と
なるセラミックグリーンシートの所定位置にビアホール
をレーザー加工法やパンチング加工法等で形成しておく
とともに、このビアホール内に、接続パッド3を形成す
る導体ペーストと同様の導体ペースト(タングステンお
よび/またはモリブデン粉末と鉄族金属粉末に有機溶
剤、バインダーを添加して混練したもの)をスクリーン
印刷法等で印刷充填しておくことにより形成される。
【0052】なお、前記接続パッド3およびビア導体6
は、その合計の厚みが約10μm〜100μm程度であ
り、内部配線層2の配線長に比べて非常に短いため、接
続パッド3およびビア導体6が導電経路に介在すること
による電気信号の劣化は無視できる程度に低く抑えるこ
とができる。
【0053】(製造方法)次に、上記配線基板5の製造
方法の一例を、絶縁基体1が酸化アルミニウム質焼結体
から成る場合について具体的に説明する。
【0054】まず、絶縁基体1を形成するために、セラ
ミックス焼結体の主成分となる酸化アルミニウム原料粉
末として、平均粒径が0.5μm乃至2.5μm、特に
0.5μm乃至2.0μmの粉末を用いる。これは、平
均粒径は0.5μmよりも小さいと、粉末の取扱いが難
しく、また粉末のコストが高くなり、2.5μmよりも
大きいと、1500℃以下の温度で焼成することが難し
くなるためである。
【0055】そして、上記酸化アルミニウム粉末に対し
て、第2の成分として、MnO2を2.0乃至8.0重
量%、特に3.0乃至7.0重量%の割合で添加する。
また適宜、第3の成分として、SiO2、MgO、Ca
O、SrO2粉末等を0.4乃至8重量%、第4の成分
として、W、Mo、Crなどの遷移金属の金属粉末や酸
化物粉末を着色成分として金属換算で2重量%以下の割
合で添加する。
【0056】なお、上記酸化物の添加にあたっては、酸
化物粉末以外に、焼成によって酸化物を形成し得る炭酸
塩、硝酸塩、酢酸塩などとして添加してもよい。
【0057】そして次に、この混合粉末を用いて絶縁基
体1を形成するためのセラミックグリーンシートを複数
枚作製するとともに所定の貫通孔をレーザー加工法やパ
ンチング加工法等により形成する。セラミックグリーン
シートは、周知の成形方法によって作製することができ
る。例えば、上記混合粉末に有機バインダーや溶媒を添
加してスラリーを調整した後、ドクターブレード法によ
って形成したり、混合粉末に有機バインダーを加え、プ
レス成形、圧延成形法等により所定の厚みのセラミック
グリーンシートを作製できる。
【0058】このようにして作製したセラミックグリー
ンシートに対して、まず、内部配線層2となる導体成分
として、平均粒径が1乃至10μmの銅粉末を10乃至
70体積%、特に40乃至60体積%、平均粒径が1乃
至10μmのタングステンおよび/またはモリブデン粉
末を30乃至90体積%、特に40乃至60体積%の割
合で添加してなる固形成分に対して有機バインダーや溶
剤を添加混合することにより作製した導体ペーストを調
整し、このペーストを前記セラミックグリーンシートの
内層となる表面および貫通孔内にスクリーン印刷、グラ
ビア印刷等の手法によって印刷塗布する。
【0059】なお、前記導体ペースト中には、絶縁基体
1との密着性を高めるために、酸化アルミニウム粉末
や、絶縁基体1を形成するセラミックス成分と同一の組
成物粉末を0.05〜体積%の割合で添加することも可
能である。
【0060】次に、接続パッド3およびビア導体6とな
る導体ペーストを、積層したときに最表層となるセラミ
ックグリーンシートの表面および貫通孔内に印刷塗布、
充填する。
【0061】なお、前記接続パッド3およびビア導体6
となる導体ペーストは、例えば、平均粒径が0.5〜5
μmのタングステンおよび/またはモリブデンに、酸化
ニッケル等の鉄族金属の酸化物粉末を0.1〜5体積
%、アルミナ粉末を0〜45体積%の割合で含有する固
形成分に対して、有機バインダーや溶剤を添加混合する
ことにより作製される。
【0062】その後、内部配線層2、接続パッド3、ビ
ア導体6となる導体ペーストを印刷塗布したセラミック
グリーンシートを位置合わせして積層圧着した後、この
積層体を、非酸化性雰囲気中、焼成最高温度が1200
〜1500℃の温度となる条件で焼成する。
【0063】このときの焼成温度が1200℃より低い
と、通常の原料を用いた場合において、酸化アルミニウ
ム質焼結体から成る絶縁基体1が相対密度95%以上ま
で緻密化できず、熱伝導性や強度が低下し、1500℃
よりも高いと、内部配線層2において、タングステンあ
るいはモリブデン自体の焼結が進み、銅との均一組織を
維持できなく、ひいては低抵抗を維持することが困難と
なりシート抵抗が高くなってしまう。また酸化物セラミ
ックスの主結晶相の粒径が大きくなり異常粒成長が発生
したり、銅がセラミックス中へ拡散するときのパスであ
る粒界の長さが短くなるとともに拡散速度も速くなる結
果、拡散距離を30μm以下に制御することが困難とな
るためである。好適には1350℃〜1450℃の範囲
がよい。
【0064】また、この焼成時の非酸化性雰囲気として
は、窒素、あるいは窒素と水素との混合雰囲気であるこ
とが望ましいが、特に、配線層中の銅の拡散を抑制する
上では、水素および窒素を含み露点+10℃以下、特に
−10℃以下の非酸化性雰囲気であることが望ましい。
なお、この雰囲気には所望により、アルゴンガス等の不
活性ガスを混入してもよい。焼成時の露点が+10℃よ
り高いと、焼成中に酸化物セラミックスと雰囲気中の水
分とが反応し酸化膜を形成し、この酸化膜と銅含有導体
の銅が反応してしまい、導体の低抵抗化の妨げとなるの
みでなく、銅の拡散を助長してしまうためである。
【0065】さらにまた、上記のように焼成温度および
雰囲気を制御して焼成することによって、絶縁基体1の
表面の算術平均粗さRaを1μm以下、特に0.7μm
以下の平滑性に優れた表面を形成できる。
【0066】かくして本発明の配線基板によれば、絶縁
基体1の上面に半導体素子4を搭載するとともに半導体
素子4の各電極を接続パッド3にボンディングワイヤ7
を介して電気的に接続し、しかる後、必要に応じて前記
半導体素子4を金属やセラミックスから成る蓋体や封止
樹脂(不図示)等を用いて気密封止することによって製
品としての半導体装置が完成する。
【0067】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能であり、例えば、上記実施例では、本発
明の配線基板を半導体素子搭載用の配線基板に適用した
場合について説明したが、これを混成集積回路基板等に
適用してもよい。
【0068】
【発明の効果】本発明の配線基板によれば、電気信号の
主要な導電路となる内部配線層がタングステンおよび/
またはモリブデンと銅とから成り、低抵抗の銅(電気抵
抗率(20℃)で1.7×10-6Ω・cm)を含有する
ことから、半導体素子の演算速度の高速化に対応して内
部配線層を低抵抗とすることができ、内部配線層を伝播
する信号の損失を低減し、半導体素子を正常に作動させ
ることができる。
【0069】また同時に本発明の配線基板によれば、接
続パッドがタングステンおよび/またはモリブデンと鉄
族金属とから成り低融点の銅を含有しないことから、接
続パッドが高密度で形成されたとしても、隣接する接続
パッド間で銅の移動、拡散に起因する電気絶縁性の低下
や電気的短絡等の不具合を誘発することはなく、配線基
板を小型・高密度化することができる。
【0070】さらに前記接続パッドは、含有する鉄族金
属の作用により内部配線層と同時焼成で形成することが
できる。
【0071】なお、前記絶縁基体の内部に形成される配
線層は、半導体素子等の電極と直接接続する必要がない
ことから、その隣接間隔を、絶縁基体表面の接続パッド
として作用する部位に比べて広くすることができ、隣接
配線層間の電気絶縁性の低下等の不具合を誘発すること
はほとんどない。
【図面の簡単な説明】
【図1】本発明の配線基板の一実施例を示す断面図であ
る。
【図2】図1に示す配線基板の要部拡大図である。
【符号の説明】
1・・・・・絶縁基体 2・・・・・内部配線層 3・・・・・接続パッド 4・・・・・半導体素子 5・・・・・配線基板 6・・・・・ビア導体 7・・・・・ボンディングワイヤ 8・・・・・下地めっき層 9・・・・・金めっき層
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4E351 AA07 BB01 BB31 CC12 CC22 DD04 DD17 DD19 DD52 EE01 EE11 GG06 GG12 5E346 AA15 CC17 CC32 CC35 CC36 DD34 EE21 FF18 GG06 GG09 GG15 HH02 HH25

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】絶縁基体の内部に複数の内部配線層を、表
    面に前記内部配線層と電気的に接続する複数の接続パッ
    ドを形成して成る配線基板であって、 前記内部配線層をタングステンおよび/またはモリブデ
    ンと銅とで形成するとともに、接続パッドをタングステ
    ンおよび/またはモリブデンと鉄族金属とで形成したこ
    とを特徴とする配線基板。
  2. 【請求項2】前記接続パッドの隣接間隔が50μm〜7
    5μmであることを特徴とする請求項1記載の配線基
    板。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018204944A1 (de) * 2017-05-11 2018-11-15 Plansee Se Flexibles bauteil mit schichtaufbau mit metallischer lage
CN110651373A (zh) * 2017-05-11 2020-01-03 普兰西股份有限公司 包含具有金属性层片的层结构的柔性部件
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