JP2002324008A

JP2002324008A - メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法

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Publication number: JP2002324008A
Application number: JP2001129160A
Authority: JP
Inventors: Yukio Terasaki; 幸夫寺崎; Naoki Mukoda; 直樹向田
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2001-04-26
Filing date: 2001-04-26
Publication date: 2002-11-08
Anticipated expiration: 2021-04-26
Also published as: JP3621051B2

Abstract

(57)【要約】【課題】データの書き込みに必要な一連の処理をより
高速に行うことができるメモリコントローラを提供す
る。【解決手段】本発明によるメモリコントローラは、既
にデータが格納されている第１のブロックに対応する論
理アドレスに対して新たなデータの書き込みが指示され
たことに応答して、第１のブロックに格納されているデ
ータの一部を第２のブロックに転送する第１の手段と、
新たなデータを第２のブロックに書き込む第２の手段
と、第１のブロックと第２のブロックの対応関係を保持
する第３の手段とを備える。本発明によれば、転送元ブ
ロックである第１のブロックと転送先ブロックである第
２のブロックとの対応関係を保持することによって、ブ
ロック間転送の後半部分の動作の省略していることか
ら、一連の書き込み動作をより高速に行うことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリコントロー
ラ、フラッシュメモリシステム及びフラッシュメモリの
制御方法に関し、特に、フラッシュメモリに対する一連
のデータ書き込み処理をより高速に行うことができるメ
モリコントローラ、フラッシュメモリシステム及びフラ
ッシュメモリの制御方法に関する。

【０００２】

【従来の技術】近年、メモリカードやシリコンディスク
などに用いられる半導体メモリとして、フラッシュメモ
リ、特にＮＡＮＤ型フラッシュメモリが用いられること
が多い。ＮＡＮＤ型フラッシュメモリは、メモリセルを
消去状態（論理値＝１）から書込状態（論理値＝０）に
変化させる場合は、これをメモリセル単位で行うことが
可能である一方、メモリセルを書込状態（０）から消去
状態（１）に変化させる場合は、これをメモリセル単位
で行うことができず、複数のメモリセルからなる所定の
消去単位でしかこれを行うことができない。かかる一括
消去動作は、一般的に「ブロック消去」と呼ばれる。

【０００３】このように、フラッシュメモリでは、ブロ
ック単位でしかメモリセルを書込状態から消去状態に変
化させることができないので、既にデータの書き込まれ
たブロックに対して新しいデータを書き込むためには、
一旦、このブロックに含まれるメモリセルを全て消去状
態とし、その後に新しいデータを書き込むという処理が
必要となる。したがって、すでにデータが格納されてい
るブロックに新しいデータを書き込む場合、このブロッ
クにすでに格納されているデータが消失するのを防ぐた
めには、このブロックに含まれるデータを、他の消去済
みブロックに移動させる必要がある。

【０００４】このため、すでにデータが格納されている
ブロックに新しいデータを書き込むようホストコンピュ
ータから指示されると、当該新しいデータと、このブロ
ックにすでに格納されているデータとが、消去済みブロ
ックに書き込まれる。かかる処理は、「ブロック間転
送」と呼ばれる。その後、転送元のブロックに含まれる
メモリセルが全て消去状態とされ、これにより、転送元
のブロックは新たに消去済みブロックとなる。

【０００５】このように、従来のフラッシュメモリシス
テムにおいては、すでにデータが格納されているブロッ
クに新しいデータを書き込むよう、ホストコンピュータ
から要求されるたびにブロック間転送を実行する必要が
あった。

【０００６】

【発明が解決しようとする課題】しかしながら、一連の
ブロック間転送処理には、多くの時間を要するという問
題がある。

【０００７】すなわち、ブロック間転送処理において
は、転送元ブロックに格納されているデータをメモリコ
ントローラが読み出し、かかるデータを転送先のブロッ
クに書き込むという処理を１ページずつ行う必要がある
ため、転送元ブロックの各ページに格納されているデー
タを全て転送先のブロックに転送するには、１ブロック
を構成するページ数にほぼ比例した時間が必要となって
しまう。

【０００８】したがって、ホストコンピュータから書き
込みを要求されたデータがたとえ１ページ分のデータで
あっても、当該データを書き込むべきブロックにすでに
何らかのデータが格納されていれば、一連の処理が完了
するまでには多大な時間が必要となっていた。

【０００９】このため、ホストコンピュータからデータ
の書き込みが要求された場合に、当該データの書き込み
に必要な一連の処理をより高速に行うことができるメモ
リコントローラ、フラッシュメモリシステム及びフラッ
シュメモリの制御方法が望まれていた。

【００１０】したがって、本発明の目的は、ホストコン
ピュータからデータの書き込みを要求された場合に、当
該データを書き込むべきブロックにすでに何らかのデー
タが格納されている場合であっても、与えられたデータ
の書き込みに必要な一連の処理をより高速に行うことが
できるメモリコントローラ及びこのようなメモリコント
ローラを備えるフラッシュメモリシステムを提供するこ
とである。

【００１１】また、本発明の他の目的は、ホストコンピ
ュータからデータの書き込みを要求された場合に、当該
データを書き込むべきブロックにすでに何らかのデータ
が格納されている場合であっても、与えられたデータの
書き込みに必要な一連の処理をより高速に行うことがで
きるフラッシュメモリの制御方法を提供することであ
る。

【００１２】

【課題を解決するための手段】本発明のかかる目的は、
複数のブロックからなるメモリにアクセスするメモリコ
ントローラであって、既にデータが格納されている第１
のブロックに対応する論理アドレスに対して新たなデー
タの書き込みが指示されたことに応答して、前記第１の
ブロックに格納されているデータの一部を第２のブロッ
クに転送する第１の手段と、前記新たなデータを前記第
２のブロックに書き込む第２の手段と、前記第１のブロ
ックと前記第２のブロックの対応関係を保持する第３の
手段とを備えることを特徴とするメモリコントローラに
よって達成される。

【００１３】本発明によれば、既にデータが格納されて
いるブロックに対応する論理アドレスに対して新たなデ
ータの書き込みが指示された場合に、転送元ブロックで
ある第１のブロックと転送先ブロックである第２のブロ
ックとの対応関係を保持することによって、ブロック間
転送の後半部分の動作の省略を可能としている。これに
より、一連の書き込み動作をより高速に行うことができ
る。

【００１４】本発明の好ましい実施態様においては、前
記第１の手段が、前記第１のブロックの先頭ページから
前記新たなデータを格納すべきページに対応するページ
の一つ前のページに格納されているデータを、前記第２
のブロックの同じページに転送するものである。

【００１５】本発明のさらに好ましい実施態様において
は、前記第３の手段が、前記第２のブロックの空きペー
ジに関する情報をさらに保持している。

【００１６】本発明のさらに好ましい実施態様において
は、前記空きページが、前記第２の手段によりデータが
書き込まれたページの次のページから最終ページまで連
続している。

【００１７】本発明のさらに好ましい実施態様において
は、前記メモリコントローラが、前記論理アドレスに対
して新たなデータの書き込みがさらに指示されたことに
応答して、前記新たなデータを前記第２のブロックに追
加的に書き込み可能であるか否かを判断する第４の手段
をさらに備える。

【００１８】本発明のさらに好ましい実施態様において
は、前記メモリコントローラが、前記第４の手段が追加
的な書き込みが可能であると判断したことに応答して、
前記新たなデータを前記第２のブロックに書き込む第５
の手段をさらに備える。

【００１９】本発明のさらに好ましい実施態様によれ
ば、書き込みが指示された新たなデータを第２のブロッ
クに直接書き込んでいることから、一連の書き込み動作
をより高速に行うことができる。

【００２０】本発明のさらに好ましい実施態様において
は、前記メモリコントローラが、前記第４の手段が追加
的な書き込みが不可能であると判断したことに応答し
て、前記第１のブロックと前記第２のブロックとの間の
ブロック間転送を完結させる第６の手段をさらに備え
る。

【００２１】本発明のさらに好ましい実施態様において
は、前記メモリコントローラが、前記第４の手段が追加
的な書き込みが不可能であると判断したことに応答し
て、前記第２のブロックに格納されているデータの一部
を第３のブロックに転送する第７の手段と、前記新たな
データを前記第３のブロックに書き込む第８の手段とを
さらに備え、前記第３の手段が、前記第２のブロックと
前記第３のブロックの対応関係をさらに保持している。

【００２２】本発明のさらに好ましい実施態様によれ
ば、追加的な書き込みが不可能であると判断された場合
であっても、第２のブロックに格納されているデータの
一部を第３のブロックに転送していることから、一連の
書き込み動作をより高速に行うことができる。

【００２３】本発明のさらに好ましい実施態様において
は、前記第３の手段が、前記第３のブロックの空きペー
ジに関する情報をさらに保持している。

【００２４】本発明の前記目的はまた、それぞれ複数の
ページによって構成される複数のブロックからなるメモ
リにアクセスするメモリコントローラであって、全ての
ページが使用済みである第１のブロックと一部のページ
が使用済みであり残りのページが空きページである第２
のブロックとの対応関係を保持する手段と、前記第２の
ブロックの物理アドレスと対応する論理アドレスとの関
係を保持する手段と、前記第２のブロックに対応する論
理アドレスに対してデータの書き込みが指示されたこと
に応答して書き込み先のページが空きページであるか否
かを判断する手段と、書き込み先のページが空きページ
であると判断されたことに応答して前記データを前記第
２のブロックの対応する空きページに追加的に書き込む
手段とを備えることを特徴とするメモリコントローラに
よって達成される。

【００２５】本発明によれば、書き込み先のページが空
きページであると判断された場合、書き込みが指示され
たデータを第２のブロックの対応する空きページに追加
的に書き込んでいることから、ブロック間転送を行う必
要がない。このため、一連の書き込み動作をより高速に
行うことができる。

【００２６】本発明の好ましい実施態様においては、前
記メモリコントローラが、前記書き込み先のページが空
きページの先頭ページとは異なるページであることに応
答して、前記第１のブロックを構成するページのうち、
前記空きページの先頭ページから前記書き込み先のペー
ジの一つ前のページに対応する各ページの内容を前記第
２のブロックの同じページに転送する手段をさらに備え
る。

【００２７】本発明の前記目的はまた、複数のブロック
からなるメモリにアクセスするメモリコントローラであ
って、前記各ブロックを複数のグループに分類する手段
と、互いに異なるグループに属する複数のブロックを仮
想的に結合することにより仮想ブロックを形成する手段
と、前記仮想ブロックを構成する所定のブロックに対し
て新たなデータの書き込みが指示されたことに応答し
て、前記所定のブロックに格納されているデータの一部
を他のブロックに転送する手段と、前記書き込みが指示
されたデータを前記他のブロックに書き込む手段と、前
記第所定のブロックと前記他のブロックの対応関係を保
持する手段とを備えることを特徴とするメモリコントロ
ーラによって達成される。

【００２８】本発明によれば、仮想ブロック方式のメモ
リコントローラについても、一連の書き込み動作をより
高速に行うことができる。

【００２９】本発明の前記目的はまた、複数のブロック
からなるフラッシュメモリと、ホストコンピュータより
供給されるホストアドレスに基づいて前記フラッシュメ
モリにアクセスするメモリコントローラとを備え、前記
メモリコントローラが、既にデータが格納されている第
１のブロックに対応する論理アドレスに対して新たなデ
ータの書き込みが指示されたことに応答して、前記第１
のブロックに格納されているデータの一部を第２のブロ
ックに転送する第１の手段と、前記新たなデータを前記
第２のブロックに書き込む第２の手段と、前記第１のブ
ロックと前記第２のブロックの対応関係を保持する第３
の手段とを備えることを特徴とするフラッシュメモリシ
ステムによって達成される。

【００３０】本発明によれば、既にデータが格納されて
いるブロックに対応する論理アドレスに対して新たなデ
ータの書き込みが指示された場合に、転送元ブロックで
ある第１のブロックと転送先ブロックである第２のブロ
ックとの対応関係を保持することによって、ブロック間
転送の後半部分の動作の省略を可能としている。これに
より、一連の書き込み動作をより高速に行うことができ
る。

【００３１】本発明の好ましい実施態様においては、前
記フラッシュメモリと前記メモリコントローラとが、同
一の筐体に収容されている。

【００３２】本発明のさらに好ましい実施態様において
は、前記筐体がカード形状である。

【００３３】本発明のさらに好ましい実施態様において
は、前記第３の手段が、前記第２のブロックの空きペー
ジに関する情報をさらに保持している。

【００３４】本発明の前記目的はまた、所定の論理アド
レスに対してデータの書き込みが指示されたことに応答
して、アドレス変換テーブル内の前記論理アドレスに対
応するブロックを第１のブロックから第２のブロックに
変更するステップと、前記第１のブロックと前記第２の
ブロックの対応関係を示す変数を作成するステップと、
前記第１のブロックに格納されているデータの一部を第
２のブロックに転送するステップと、前記新たなデータ
を前記第２のブロックに書き込むステップとを備えるこ
とを特徴とするフラッシュメモリの制御方法によって達
成される。

【００３５】本発明の好ましい実施態様においては、前
記論理アドレスに対して新たなデータの書き込みがさら
に指示されたことに応答して、前記新たなデータを前記
第２のブロックに追加的に書き込み可能であるか否かを
判断するステップと、前記追加的な書き込みが可能であ
ると判断されたことに応答して、前記新たなデータを前
記第２のブロックに書き込むステップとをさらに備え
る。

【００３６】本発明のさらに好ましい実施態様において
は、前記論理アドレスに対して新たなデータの書き込み
がさらに指示されたことに応答して、前記新たなデータ
を前記第２のブロックに追加的に書き込み可能であるか
否かを判断するステップと、前記追加的な書き込みが不
可能であると判断されたことに応答して、前記第１のブ
ロックと前記第２のブロックとの間のブロック間転送を
完結させるステップとさらに備える。

【００３７】本発明のさらに好ましい実施態様において
は、前記ブロック間転送を完結させた後、前記第１のブ
ロックをブロック消去するステップをさらに備える。

【００３８】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。

【００３９】図１は、本発明の好ましい実施態様にかか
るフラッシュメモリシステム１を概略的に示すブロック
図である。

【００４０】フラッシュメモリシステム１はカード形状
であり、図１に示されるように、４個のフラッシュメモ
リチップ２−０〜２−３と、コントローラ３と、コネク
タ４とが、一つのカード内に集積されて構成される。フ
ラッシュメモリシステム１は、ホストコンピュータ５に
着脱可能に装着されて使用され、ホストコンピュータ５
に対する一種の外部記憶装置として用いられる。ホスト
コンピュータ５としては、文字、音声、あるいは画像情
報等の種々の情報を処理するパーソナルコンピュータや
デジタルスチルカメラをはじめとする各種情報処理装置
が挙げられる。

【００４１】各フラッシュメモリチップ２−０〜２−３
は、それぞれ１２８Ｍバイト（１Ｇビット）の記憶容量
を有する半導体チップである。フラッシュメモリシステ
ム１においては、５１２バイトを１ページとし、これを
最小アクセス単位としている。したがって、これら各フ
ラッシュメモリチップ２−０〜２−３は、それぞれ２５
６Ｋページのアドレス空間を含み、フラッシュメモリチ
ップ２−０〜２−３の合計で、１Ｍページのアドレス空
間を備えることになる。また、フラッシュメモリシステ
ム１においては、これら４つのフラッシュメモリチップ
２−０〜２−３は、５１２Ｍバイト（４Ｇビット）の記
憶容量を有し、１Ｍページのアドレス空間を備える一つ
の大きなメモリとして取り扱われる。このため、これら
１Ｍページからなるアドレス空間から特定のページにア
クセスするためには、２０ビットのアドレス情報が必要
となる。したがって、ホストコンピュータ５は、フラッ
シュメモリシステム１に対し、２０ビットのアドレス情
報を供給することによって、特定のページに対するアク
セスを行う。以下、ホストコンピュータ５よりフラッシ
ュメモリシステム１に供給される２０ビットのアドレス
情報を「ホストアドレス」と呼ぶ。

【００４２】コントローラ３は、マイクロプロセッサ６
と、ホストインターフェースブロック７と、ＳＲＡＭワ
ークエリア８と、バッファ９と、フラッシュメモリイン
ターフェースブロック１０と、ＥＣＣ（エラー・コレク
ション・コード）ブロック１１と、フラッシュシーケン
サブロック１２とから構成される。これら機能ブロック
によって構成されるコントローラ３は、一つの半導体チ
ップ上に集積されている。

【００４３】マイクロプロセッサ６は、コントローラ３
を構成する各機能ブロック全体の動作を制御するための
機能ブロックである。

【００４４】ホストインターフェースブロック７は、バ
ス１３を介してコネクタ４に接続されており、マイクロ
プロセッサ６による制御のもと、ホストコンピュータ５
とのデータやアドレス情報、ステータス情報、外部コマ
ンド情報の授受を行う。すなわち、フラッシュメモリシ
ステム１がホストコンピュータ５に装着されると、フラ
ッシュメモリシステム１とホストコンピュータ５とは、
バス１３、コネクタ４及びバス１４を介して相互に接続
され、かかる状態において、ホストコンピュータ５より
フラッシュメモリシステム１に供給されるデータ等は、
ホストインターフェースブロック７を入口としてコント
ローラ３の内部に取り込まれ、また、コントローラ３よ
りホストコンピュータ５に供給されるデータ等は、ホス
トインターフェースブロック７を出口としてホストコン
ピュータ５に供給される。さらに、ホストインターフェ
ースブロック７は、ホストコンピュータ５より供給され
るホストアドレス及び外部コマンドを一時的に格納する
タスクファイルレジスタ（図示せず）及びエラーが発生
した場合にセットされるエラーレジスタ等（図示せず）
を有している。

【００４５】ＳＲＡＭワークエリア８は、マイクロプロ
セッサ６によるフラッシュメモリチップ２−０〜２−３
の制御に必要なデータが一時的に格納される作業領域で
あり、複数のＳＲＡＭセルによって構成される。

【００４６】バッファ９は、フラッシュメモリチップ２
−０〜２−３から読み出されたデータ及びフラッシュメ
モリチップ２−０〜２−３に書き込むべきデータを一時
的に蓄積するバッファである。すなわち、フラッシュメ
モリチップ２−０〜２−３から読み出されたデータは、
ホストコンピュータ５が受け取り可能な状態となるまで
バッファ９に保持され、フラッシュメモリチップ２−０
〜２−３に書き込むべきデータは、フラッシュメモリチ
ップ２−０〜２−３が書き込み可能な状態となるととも
に、後述するＥＣＣブロック１１によってエラーコレク
ションコードが生成されるまでバッファ９に保持され
る。

【００４７】フラッシュメモリインターフェースブロッ
ク１０は、バス１５を介して、フラッシュメモリチップ
２−０〜２−３とのデータやアドレス情報、ステータス
情報、内部コマンド情報の授受を行うとともに、各フラ
ッシュメモリチップ２−０〜２−３に対して対応するチ
ップ選択信号＃０〜＃３を供給するための機能ブロック
である。チップ選択信号＃０〜＃３は、ホストコンピュ
ータ５からデータの読み出しまたは書き込みが要求され
た場合、ホストコンピュータ５より供給されるホストア
ドレスに基づいて生成される内部アドレスの上位２ビッ
トに基づいて、そのいずれかが活性化される信号であ
る。具体的には、内部アドレスの上位２ビットが「０
０」であればチップ選択信号＃０が活性化され、「０
１」であればチップ選択信号＃１が活性化され、「１
０」であればチップ選択信号＃２が活性化され、「１
１」であればチップ選択信号＃３が活性化される。対応
するチップ選択信号が活性化されたフラッシュメモリチ
ップ２−０〜２−３は選択状態となり、データの読み出
しまたは書き込みが可能となる。尚、「内部コマンド」
とは、コントローラ３がフラッシュメモリチップ２−０
〜２−３を制御するためのコマンドであり、ホストコン
ピュータ５がフラッシュメモリシステム１を制御するた
めの「外部コマンド」と区別される。

【００４８】ＥＣＣブロック１１は、フラッシュメモリ
チップ２−０〜２−３に書き込むデータに付加すべきエ
ラーコレクションコードを生成するとともに、読み出し
データに付加されたエラーコレクションコードに基づい
て、読み出しデータに含まれる誤りを訂正するための機
能ブロックである。

【００４９】フラッシュシーケンサブロック１２は、フ
ラッシュメモリチップ２−０〜２−３とバッファ９との
データの転送を制御するための機能ブロックである。フ
ラッシュシーケンサブロック１２は、複数のレジスタ
（図示せず）を備え、マイクロプロセッサ６による制御
のもと、フラッシュメモリチップ２−０〜２−３からの
データの読み出しまたはフラッシュメモリチップ２−０
〜２−３へのデータの書き込みに必要な値がこれらレジ
スタに設定されると、データの読み出しまたは書き込み
に必要な一連の動作を自動的に実行する。

【００５０】次に、各フラッシュメモリチップ２−０〜
２−３を構成する各フラッシュメモリセルの具体的な構
造について説明する。

【００５１】図２は、フラッシュメモリチップ２−０〜
２−３を構成する各フラッシュメモリセル１６の構造を
概略的に示す断面図である。

【００５２】図２に示されるように、フラッシュメモリ
セル１６は、Ｐ型半導体基板１７に形成されたＮ型のソ
ース拡散領域１８及びドレイン拡散領域１９と、ソース
拡散領域１８とドレイン拡散領域１９との間のＰ型半導
体基板１７を覆って形成されたトンネル酸化膜２０と、
トンネル酸化膜２０上に形成されたフローティングゲー
ト電極２１と、フローティングゲート電極２１上に形成
された絶縁膜２２と、絶縁膜２２上に形成されたコント
ロールゲート電極２３とから構成される。このような構
成を有するフラッシュメモリセル１６は、フラッシュメ
モリチップ２−０〜２−３内において、複数個直列に接
続されて、ＮＡＮＤ型フラッシュメモリを構成する。

【００５３】フラッシュメモリセル１６は、フローティ
ングゲート電極２１に電子が注入されているか否かによ
って、「消去状態」と「書込状態」のいずれかの状態が
示される。フラッシュメモリセル１６が消去状態である
ことは、当該フラッシュメモリセル１６にデータ「１」
が保持されていることを意味し、フラッシュメモリセル
１６が書込状態であることは、当該フラッシュメモリセ
ル１６にデータ「０」が保持されていることを意味す
る。すなわち、フラッシュメモリセル１６は、１ビット
のデータを保持することが可能である。

【００５４】図２に示されるように、消去状態とは、フ
ローティングゲート電極２１に電子が注入されていない
状態を指す。消去状態におけるフラッシュメモリセル１
６は、デプレッション型のトランジスタとなり、コント
ロールゲート電極２３に読み出し電圧が印加されている
か否かに関わらず、ソース拡散領域１８とドレイン拡散
領域１９との間のＰ型半導体基板１７の表面にはチャネ
ル２４が形成される。したがって、ソース拡散領域１８
とドレイン拡散領域１９とは、コントロールゲート電極
２３に読み出し電圧が印加されているか否かに関わら
ず、チャネル２４によって常に電気的に接続状態とな
る。

【００５５】図３は、書込状態であるフラッシュメモリ
セル１６を概略的に示す断面図である。

【００５６】図３に示されるように、書込状態とは、フ
ローティングゲート電極２１に電子が蓄積されている状
態を指す。フローティングゲート電極２１はトンネル酸
化膜２０及び絶縁膜２２に挟まれているため、一旦、フ
ローティングゲート電極２１に注入された電子は、きわ
めて長時間フローティングゲート電極２１内にとどま
る。書込状態におけるフラッシュメモリセル１６は、エ
ンハンスメント型のトランジスタとなり、コントロール
ゲート電極２３に読み出し電圧が印加されていないとき
には、ソース拡散領域１８とドレイン拡散領域１９との
間のＰ型半導体基板１７の表面にはチャネルが形成され
ず、コントロールゲート電極２３に読み出し電圧が印加
されているときには、ソース拡散領域１８とドレイン拡
散領域１９との間のＰ型半導体基板１７の表面にチャネ
ル（図示せず）が形成される。したがって、コントロー
ルゲート電極２３に読み出し電圧が印加されていない状
態では、ソース拡散領域１８とドレイン拡散領域１９と
は電気的に絶縁され、コントロールゲート電極２３に読
み出し電圧が印加された状態では、ソース拡散領域１８
とドレイン拡散領域１９とが電気的に接続される。

【００５７】ここで、選択されたフラッシュメモリセル
１６が消去状態であるか書込状態であるかは、次のよう
にして読み出すことができる。すなわち、複数個直列に
接続されたフラッシュメモリセル１６のうち、選択され
たフラッシュメモリセル１６以外の全てのフラッシュメ
モリセル１６のコントロールゲート電極２３に読み出し
電圧が印加され、この状態において、これらフラッシュ
メモリセル１６の直列体に電流が流れるか否かの検出が
行われる。その結果、かかる直列体に電流が流れれば、
選択されたフラッシュメモリセル１６が消去状態である
と判断され、かかる直列体に電流が流れなければ、選択
されたフラッシュメモリセル１６が書込状態であると判
断される。このようにして、直列体に含まれる任意のフ
ラッシュメモリセル１６に保持されたデータが「０」で
あるのか「１」であるのかを読み出すことができる。但
し、ＮＡＮＤ型フラッシュメモリにおいては、ひとつの
直列体に含まれる２以上のフラッシュメモリセル１６に
保持されたデータを同時に読み出すことはできない。

【００５８】また、消去状態であるフラッシュメモリセ
ル１６を書込状態に変化させる場合、コントロールゲー
ト電極２３に正の高電圧が印加され、これによって、ト
ンネル酸化膜２０を介してフローティングゲート電極２
１へ電子が注入される。フローティングゲート電極２１
への電子の注入は、ＦＮトンネル電流による注入が可能
である。一方、書込状態であるフラッシュメモリセル１
６を消去状態に変化させる場合、コントロールゲート電
極２３に負の高電圧が印加され、これによって、トンネ
ル酸化膜２０を介してフローティングゲート電極２１に
蓄積された電子が排出される。

【００５９】次に、各フラッシュメモリチップ２−０〜
２−３の持つアドレス空間の具体的な構成について説明
する。

【００６０】図４は、フラッシュメモリチップ２−０の
アドレス空間の構造を概略的に示す図である。

【００６１】図４に示されるように、フラッシュメモリ
チップ２−０のアドレス空間は、ブロック＃０〜＃８１
９１からなる８１９２個のブロックによって構成され
る。また、図４には示されていないが、フラッシュメモ
リチップ２−１〜２−３も、フラッシュメモリチップ２
−０と同様にブロック＃０〜＃８１９１からなる８１９
２個のブロックによって構成されている。これら各ブロ
ックは、いずれも１６Ｋバイトの記憶容量を有する。

【００６２】ここで、上記各ブロックは、データの消去
単位である。すなわち、フラッシュメモリチップ２−０
〜２−３では、各フラッシュメモリセル１６ごとに、そ
の状態を書込状態から消去状態に変化させることはでき
ず、フラッシュメモリセル１６を書込状態から消去状態
に変化させる場合は、当該フラッシュメモリセル１６が
属するブロックに含まれる全てのフラッシュメモリセル
１６が一括して消去状態とされる。逆に、フラッシュメ
モリチップ２−０〜２−３では、各フラッシュメモリセ
ル１６ごとに、その状態を消去状態から書込状態に変化
させることは可能である。

【００６３】さらに、図４に示されるように、フラッシ
ュメモリチップ２−０を構成する各ブロック＃０〜＃８
１９１は、それぞれページ＃０〜＃３１からなる３２個
のページによって構成されている。また、フラッシュメ
モリチップ２−１〜２−３を構成する各ブロック＃０〜
＃８１９１も、フラッシュメモリチップ２−０を構成す
る各ブロック＃０〜＃８１９１と同様に、それぞれ３２
個のページによって構成されている。

【００６４】これら各ページはデータの読み出し及び書
き込みにおけるアクセス単位であり、図４に示されるよ
うに、ビットｂ０〜ｂ７からなる８ビットを１バイトと
して、それぞれ５１２バイトのユーザ領域２５と１６バ
イトの冗長領域２６によって構成される。ユーザ領域２
５は、ホストコンピュータ５より供給されるユーザデー
タが格納される領域であり、冗長領域２６は、対応する
ユーザ領域２５に格納されたユーザデータに対するエラ
ーコレクションコードの他、対応論理ブロックアドレス
が格納される領域である。対応論理ブロックアドレスと
は、当該ブロックがいかなる論理ブロックアドレスによ
りアクセスされるかを示す情報であり、その詳細につい
ては後述する。

【００６５】このように、各ページは、５１２バイトの
ユーザ領域２５と１６バイトの冗長領域２６からなるの
で、各ページは、８×（５１２バイト＋１６バイト）＝
４２２４個のフラッシュメモリセルによって構成される
ことになる。

【００６６】このように、各フラッシュメモリチップ２
−０〜２−３は８１９２個の物理ブロックによって構成
されるが、このうち、８０００個の物理ブロックは実際
にデータを格納することができるブロック（以下、「実
使用ブロック」という）として取り扱われ、残りの１９
２個のブロックは「冗長ブロック」として取り扱われ
る。冗長ブロックは、データ書き込みに備えて待機して
いる空きブロックである。フラッシュメモリチップ２−
０〜２−３のアドレス空間は、実使用ブロックのみによ
って構成される。ある物理ブロックに不良が発生し、使
用不能となった場合には、不良が発生したブロックの数
だけ冗長ブロックとして割り当てられる物理ブロックの
数が減らされる。

【００６７】このような構成からなるフラッシュメモリ
チップ２−０〜２−３は、上述のとおり、１Ｍページの
アドレス空間を備える一つの大きなメモリとして取り扱
われるので、これら１Ｍページからなるアドレス空間か
ら特定のページにアクセスするためには、上述のとお
り、２０ビットのホストアドレスが用いられる。２０ビ
ットのホストアドレスのうち、上位１５ビットは、フラ
ッシュメモリチップの特定及び特定されたフラッシュメ
モリチップに含まれるブロックの特定に用いられ、残り
の５ビット（下位５ビット）は、特定されたブロックに
含まれるページの特定に用いられる。

【００６８】ホストアドレスの上位１５ビットを用いた
フラッシュメモリチップ及びブロックの特定は、ホスト
アドレスの上位１５ビットを「８０００」で除すること
によって行われ、かかる除算によって得られた商（０〜
３）によってアクセスすべきフラッシュメモリチップが
決定され、剰余（０〜７９９９）によって「論理ブロッ
クアドレス」が決定される。かかる論理ブロックアドレ
スは、後述する「アドレス変換テーブル」にて、「物理
ブロックアドレス」に変換され、これにより実際にアク
セスすべきブロックが特定される。

【００６９】ここで、アドレス変換テーブルを用いて論
理ブロックアドレスを物理ブロックアドレスに変換する
必要性について説明する。

【００７０】上述のとおり、フラッシュメモリチップ２
−０〜２−３を構成するフラッシュメモリセル１６は、
これをメモリセル単位にて消去状態から書込状態へ変化
させることはできる一方、これを書込状態から消去状態
へ変化させることは、メモリセル単位で行うことができ
ず、ブロック単位でしか行うことができない。このた
め、あるページにデータを書き込む際には、そのページ
のユーザ領域２５を構成する全てのフラッシュメモリセ
ル１６が消去状態となっている必要があり、既に何らか
のデータが書き込まれているページ、すなわち、そのペ
ージのユーザ領域２５を構成するフラッシュメモリセル
１６が一つでも書込状態となっているページに、これと
異なるデータを直接上書きすることはできない。したが
って、既にデータの書き込まれたページに対し、これと
異なる新しいデータを書き込むためには、一旦、このペ
ージが属するブロックを構成するフラッシュメモリセル
１６を全て消去状態とし、その後に新しいデータを書き
込むという処理が必要となる。

【００７１】したがって、あるページに格納された古い
データに新しいデータを上書きしようとする場合、この
ページが属するブロックに含まれる他のページに格納さ
れたデータが消失するのを防ぐためには、当該他のペー
ジに格納されたデータを、他のブロックに移動させると
いう処理が必要となる。したがって、ホストアドレスよ
り得られた論理ブロックアドレスと、当該論理ブロック
アドレスに対応するフラッシュメモリチップ２−０〜２
−３上の物理ブロックアドレスとの関係は、ホストコン
ピュータ５からデータの上書きが指示される度に動的に
変化する。このような理由から、ホストコンピュータ５
からフラッシュメモリチップ２−０〜２−３をアクセス
するためには、論理ブロックアドレスと、当該論理ブロ
ックアドレスに対応するフラッシュメモリ上の物理ブロ
ックアドレスとの関係を示す情報が格納されるアドレス
変換テーブルが必要となるのである。アドレス変換テー
ブルの詳細については後述する。

【００７２】次に、ＳＲＡＭワークエリア８に格納され
る各種作業データについて説明する。ＳＲＡＭワークエ
リア８には、少なくとも、アドレス変換テーブル２７、
消去済みブロックキュー２８及び内部変数３０が格納さ
れる。

【００７３】図５は、ＳＲＡＭワークエリア８に格納さ
れるアドレス変換テーブル２７のデータ構造を示す概略
図である。

【００７４】図５に示されるように、アドレス変換テー
ブル２７は、テーブル＃０〜＃３からなる４つのテーブ
ルによって構成され、これら各テーブルは、８０００個
のフラグ及び８０００個の物理ブロックアドレス格納領
域によって構成される。これらテーブル＃０〜＃３は、
それぞれフラッシュメモリチップ２−０〜２−３に対応
している。

【００７５】各テーブル＃０〜＃３内の８０００個の物
理ブロックアドレス格納領域＃０〜＃７９９９には、そ
れぞれ対応する物理ブロックアドレス（１３ビット）が
格納され、これによって、論理ブロックアドレスと物理
ブロックアドレスとの対応関係を示すアドレス変換情報
が形成される。すなわち、テーブル＃０内の物理ブロッ
クアドレス格納領域＃０〜＃７９９９には、フラッシュ
メモリチップ２−０を構成する８０００個の実使用ブロ
ックの物理ブロックアドレスが割り当てられ、これら割
り当てられた論理ブロックアドレスと、これに格納され
た物理ブロックアドレスとが、対応関係を有することに
なる。同様に、テーブル＃１〜＃３内の物理ブロックア
ドレス格納領域＃０〜＃７９９９には、それぞれフラッ
シュメモリチップ２−１〜２−３を構成する８０００個
の実使用ブロックの物理ブロックアドレスが割り当てら
れる。

【００７６】例えば、ホストコンピュータ５から供給さ
れたホストアドレスの上位１５ビットが「１０１０１０
１０１０１０１０１Ｂ」であれば、これを８０００で除
した場合の商は「２」であり、剰余は「５８４５」であ
るから、テーブル＃２内の物理ブロックアドレス格納領
域＃５８４５が選択され、ここに格納されている物理ブ
ロックアドレス、例えば、格納されている物理ブロック
アドレスが「００００００００１１１１１Ｂ」であれ
ば、物理ブロックアドレスとして「３１」が読み出さ
れ、これにより、フラッシュメモリチップ２−２におけ
る論理ブロックアドレス＃５８４５から、フラッシュメ
モリチップ２−２における物理ブロックアドレス＃３１
への変換が完了する。

【００７７】また、各テーブル＃０〜＃３内の８０００
個のフラグ＃０〜＃７９９９は、当該テーブル内の物理
ブロックアドレス格納領域＃０〜＃７９９９にそれぞれ
対応しており、対応する物理ブロックアドレス格納領域
に格納された物理ブロックアドレスが有効な値であるか
否かを示す。具体的には、かかるフラグが「１」であれ
ば対応する物理ブロックアドレス格納領域に格納された
物理ブロックアドレスが有効な値であることを示し、か
かるフラグが「０」であれば対応する物理ブロックアド
レス格納領域に格納された物理ブロックアドレスが有効
な値ではないことを示す。したがって、対応するフラグ
が「０」である論理ブロックアドレスには、まだ物理ブ
ロックアドレスが関連づけられていないことを意味す
る。

【００７８】上述のように、アドレス変換テーブル２７
は、３２０００個のフラグと３２０００個の物理ブロッ
ク格納領域によって構成されており、各フラグには１ビ
ットの情報を格納する必要があり、各物理ブロック格納
領域には１３ビットの情報を格納する必要があるから、
アドレス変換テーブル２７は、ＳＲＡＭワークエリア８
の記憶容量のうち、約５６ｋバイトを占有することとな
る。

【００７９】アドレス変換テーブル２７の生成は、次の
ように行われる。

【００８０】フラッシュメモリチップ２−０〜２−３を
構成する各ブロックのうち、データが格納されているブ
ロックの各先頭ページ（ページ＃０）に含まれる冗長領
域２６には、上述のとおり、当該ブロックがいかなる論
理ブロックアドレスに対応するかを示す対応論理ブロッ
クアドレスが含まれており、各ブロックの各先頭ページ
に格納されている対応論理ブロックアドレスがマイクロ
プロセッサ６による制御のもと、フラッシュメモリイン
ターフェースブロック１０を介して読み出される。対応
論理ブロックアドレスが読み出されると、マイクロプロ
セッサ６による制御のもと、当該ブロックが消去済みの
空きブロックであるか否かが判断される。

【００８１】ここで、消去済みの空きブロックにおいて
は、冗長領域２６に格納されている対応論理ブロックア
ドレスは「オール１（１１１１１１１１１１１１１
Ｂ）」となっているはずである。すなわち、対応論理ブ
ロックアドレスは、上述のとおり、＃０（００００００
０００００００Ｂ）〜＃７９９９（１１１１１００１１
１１１１Ｂ）までしかなく、したがって、これがオール
１（１１１１１１１１１１１１１Ｂ）である場合には、
当該ブロックが消去済みの空きブロックであると判断す
ることができる。一方、対応論理ブロックアドレスが
「０００００００００００００Ｂ」〜「１１１１１００
１１１１１１Ｂ」である場合には、当該対応論理ブロッ
クアドレスは有効な論理ブロックアドレスである。

【００８２】したがって、マイクロプロセッサ６は、各
ブロックのページ＃０〜＃３の冗長領域２６に含まれる
対応論理ブロックアドレスを参照し、これがオール１で
はなく有効な論理ブロックアドレスの番号を示していれ
ば、チップ番号に対応するテーブルに属する物理ブロッ
クアドレス格納領域のうち、読み出された対応論理ブロ
ックアドレスと同じ論理ブロックアドレスが割り当てら
れた物理ブロックアドレス格納領域に、かかる対応論理
ブロックアドレスを読み出したブロックの物理ブロック
アドレスを格納するとともに、対応するフラグを「１」
とする。例えば、対応論理ブロックアドレスを読み出し
たブロックがフラッシュメモリチップ２−０に属し、そ
の物理ブロックアドレスが「１０」であり、読み出され
た対応論理ブロックアドレスが「１２３」であれば、テ
ーブル＃０に属する物理ブロックアドレス格納領域のう
ち、論理ブロックアドレスとして「１２３」が割り当て
られた物理ブロックアドレス格納領域＃１２３に、物理
ブロックアドレスとして「１０」が書き込まれ、さら
に、対応するフラグ＃１２３が「１」にされる。

【００８３】以上のような処理が、データの格納されて
いる全てのブロックについて行われ、これによりアドレ
ス変換テーブル２７の作成作業が完了する。

【００８４】次に、ＳＲＡＭワークエリア８に格納され
る消去済みブロックキュー２８のデータ構造について説
明する。

【００８５】図６は、ＳＲＡＭワークエリア８に格納さ
れる消去済みブロックキュー２８のデータ構造を示す概
略図である。

【００８６】図６に示されるように、消去済みブロック
キュー２８は、キュー＃０〜＃７からなる８つのキュー
によって構成される。これら各キュー＃０〜＃７は、そ
れぞれＳＲＡＭワークエリア８の２バイトの記憶領域を
使用しており、それぞれには物理ブロックアドレスが１
３ビットのデータによって格納されている。したがっ
て、消去済みブロックキュー２８は、ＳＲＡＭワークエ
リア８の記憶容量のうち、１６バイトを占有することと
なる。

【００８７】消去済みブロックキュー２８を構成するキ
ュー＃０〜＃７のうち、キュー＃０及び＃１は、フラッ
シュメモリ２−０用のキューであり、キュー＃０及び＃
１には、フラッシュメモリ２−０に含まれる消去済みブ
ロック、すなわち、ユーザ領域２５及び冗長領域２６を
構成する全てのフラッシュメモリセル１６が消去状態と
なっているブロックの物理ブロックアドレスが格納され
る。同様に、キュー＃２及び＃３は、フラッシュメモリ
２−１用のキューであり、キュー＃４及び＃５は、フラ
ッシュメモリ２−２用のキューであり、キュー＃６及び
＃７は、フラッシュメモリ２−３用のキューである。

【００８８】消去済みブロックキュー２８の生成は、マ
イクロプロセッサ６による制御のもと、上述したアドレ
ス変換テーブル２７の生成の際に行われる。

【００８９】すなわち、フラッシュメモリチップ２−０
〜２−３を構成する各ブロックのページ＃０〜ページ＃
３に含まれる冗長領域２６には、上述のとおり、対応論
理ブロックアドレスが含まれており、アドレス変換テー
ブル２７が生成される際、マイクロプロセッサ６による
制御のもと、対応論理ブロックアドレスが「オール１
（１１１１１１１１１１１１１Ｂ）」となっているブロ
ックが検索される。かかる検索により、各フラッシュメ
モリチップついて、最大１９２個の消去済みブロックが
検出されて冗長ブロックとなり、さらにこの中から最大
２つの冗長ブロックが選択されて、その物理ブロックア
ドレスが、対応するフラッシュメモリチップ用の２つの
キューに格納される。

【００９０】次に、ＳＲＡＭワークエリア８に格納され
る内部変数３０のデータ構造について説明する。

【００９１】図７は、ＳＲＡＭワークエリア８に格納さ
れる内部変数３０のデータ構造を示す概略図である。

【００９２】図７に示されるように、内部変数３０は、
変数＃０〜＃３によって構成される。これら変数＃０〜
＃３は、それぞれフラッシュメモリチップ＃２−０〜＃
２−３用の変数であり、それぞれ転送先ブロックアドレ
ス格納領域３１、転送元ブロックアドレス格納領域３
２、スタートページ格納領域３３及びフラグ３４によっ
て構成されている。転送先ブロックアドレス格納領域３
１及び転送元ブロックアドレス格納領域３２には、いず
れも物理ブロックアドレスが１３ビットのデータによっ
て格納されており、スタートページ格納領域３３には、
ページ番号が５ビットのデータによって格納されてい
る。また、フラグ３４は１ビットのデータである。した
がって、内部変数３０は、ＳＲＡＭワークエリア８の記
憶容量のうち、１６バイトを占有することとなる。

【００９３】転送先ブロックアドレス格納領域３１に格
納された物理ブロックアドレスは、以下に詳述する「部
分転送」において転送先となったブロックの物理ブロッ
クアドレスであり、転送元ブロックアドレス格納領域３
２に格納された物理ブロックアドレスは、「部分転送」
において転送元となったブロックの物理ブロックアドレ
スである。また、スタートページ格納領域３３に格納さ
れたページ番号は、転送先ブロックアドレス格納領域３
１に格納された物理ブロックアドレスにより示される物
理ブロック内のページ＃０〜＃３１のうち、最終ページ
（ページ＃３１）を含む１または２以上の連続した空き
ページ中の先頭のページのページ番号である。したがっ
て、上記物理ブロック内において、スタートページ以降
のページは、データの格納されていない空きページであ
ることが保証される。また、フラグ３４は、「１」であ
れば、対応する転送先ブロックアドレス格納領域３１、
転送元ブロックアドレス格納領域３２及びスタートペー
ジ格納領域３３の内容が有効であることを示し、「０」
であればこれらが有効な値ではないことを示す。

【００９４】次に、本実施態様にかかるフラッシュメモ
リシステム１によるデータの書き込み動作について説明
する。

【００９５】本実施態様にかかるフラッシュメモリシス
テム１によるデータの書き込み動作は、新規書込動作、
部分転送動作、追書込動作の３つに分類される。

【００９６】図８は、いずれの書込動作が行われるかを
決定するためのフローチャートである。以下、図８に示
されるフローチャートを参照しながら、いずれの書込動
作が選択されるかについて説明する。

【００９７】まず、ホストコンピュータ５より、ホスト
アドレス及び外部書き込みコマンドがコントローラ３に
供給されると（ステップＳ１）、これらホストアドレス
及び外部書き込みコマンドは、ホストインターフェース
ブロック７が有するタスクファイルレジスタ（図示せ
ず）に一時的に格納される。さらに、書き込みデータが
コントローラ３に供給されると、マイクロプロセッサ６
による制御のもと、ＥＣＣブロック１１に送出される。
書き込みデータの供給を受けたＥＣＣブロック１１は、
これを解析してエラーコレクションコードを生成し、こ
れを一時的に保持する。

【００９８】次に、タスクファイルレジスタ（図示せ
ず）に格納されたホストアドレスが正しいアドレスであ
るか否か、すなわち、これらホストアドレスが、本来存
在しないアドレスや無効なアドレスを示していないか否
かが、ホストインターフェースブロック７によって判定
される。

【００９９】かかる判定の結果、タスクファイルレジス
タ（図示せず）に格納されたホストアドレスが有効なア
ドレスであると判断されれば、ホストアドレスが内部ア
ドレスに変換される。一方、これが異常なアドレスであ
ると判断されれば、ホストインターフェースブロック７
が有するエラーレジスタ（図示せず）がセットされ、ホ
ストコンピュータ５は、かかるレジスタの内容を参照す
ることにより、エラーの発生を知ることができる。

【０１００】内部アドレスへの変換は、次のように行わ
れる。

【０１０１】まず、マイクロプロセッサ６による制御の
もと、２０ビットのホストアドレスから上位１５ビット
が取り出され、これが「８０００」で除される（ステッ
プＳ２）。かかる除算によって得られた商（０〜３）及
び剰余（０〜７９９９）は、それぞれ「チップ番号」及
び「論理ブロックアドレス」となり、かかるチップ番号
及び論理ブロックアドレスに基づいて、アドレス変換テ
ーブル２７内の対応するフラグが読み出される（ステッ
プＳ３）。例えば、ホストアドレスの上位１５ビットが
「００００００１１１１１０１００Ｂ」であれば、８０
００で除した場合の商は「００Ｂ（０）」であり、剰余
は「０１１１１１０１００Ｂ（５００）」であるから、
この場合、チップ番号は＃０、論理ブロックアドレスは
＃５００となり、これに基づいてテーブル＃０内のフラ
グ＃５００が読み出される。

【０１０２】このようにして、アドレス変換テーブル２
７内の対応するフラグが読み出されると、次に、その内
容が「１」であるか「０」であるかが判断される（ステ
ップＳ４）。その結果、読み出されたフラグの内容が
「０」であれば、対応する物理ブロックアドレス格納領
域に有効な物理ブロックアドレスが格納されていないこ
とを意味するので、新規書込動作が選択される（ステッ
プＳ５）。新規書込動作の詳細については後述する。

【０１０３】一方、読み出されたフラグの内容が「１」
であれば、対応する物理ブロックアドレス格納領域に有
効な物理ブロックアドレスが格納されていることを意味
するので、その内容が読み出される。読み出された１３
ビットの物理ブロックアドレスは、チップ番号及びホス
トアドレスの下位５ビットとともに、内部アドレスを構
成する。以上により、内部アドレスへの変換が完了する
（ステップＳ６）。

【０１０４】次に、チップ番号（内部アドレスの上位２
ビット）に基づいて、内部変数３０内の対応するフラグ
３４が読み出される（ステップＳ７）。例えば、チップ
番号が「００Ｂ（０）」であれば、変数＃０に含まれる
フラグ３４が読み出される。このようにして、内部変数
３０内の対応するフラグ３４が読み出されると、次に、
その内容が「１」であるか「０」であるかが判断される
（ステップＳ８）。その結果、読み出されたフラグ３４
の内容が「０」であれば、以下に詳述する部分転送動作
が選択される（ステップＳ９）。

【０１０５】一方、読み出されたフラグ３４の内容が
「１」であれば、追書込動作の実行が可能であるか否か
を判定する追書込判定（ステップＳ１０）が行われ、か
かる判定において追書込動作の実行が可能であると判定
されれば、以下に詳述する追書込動作が選択され、追書
込動作の実行が不可能であると判定されれば、部分転送
動作が選択される。

【０１０６】以上のようにして、新規書込動作、部分転
送動作、追書込動作のいずれを実行すべきかが決定され
る。

【０１０７】次に、新規書込動作について説明する。

【０１０８】図９は、新規書込動作を示すフローチャー
トである。

【０１０９】図９に示されるように、新規書込動作（ス
テップＳ５）においては、まず、マイクロプロセッサ６
による制御のもと、消去済みブロックキュー２８を構成
するキュー＃０〜＃７のうち所定のキューが選択され、
格納されている物理ブロックアドレスが読み出される
（ステップＳ１１）。上述のとおり、消去済みブロック
キュー２８の各キューに格納された物理ブロックアドレ
スは、消去済みブロック、すなわち、ユーザ領域２５及
び冗長領域２６を構成する全てのフラッシュメモリセル
１６が消去状態となっているブロックの物理ブロックア
ドレス（１３ビット）である。

【０１１０】消去済みブロックの物理ブロックアドレス
が読み出されると、これがアドレス変換テーブル２７内
の対応する物理ブロックアドレス格納領域に格納される
とともに、対応するフラグが「１」に書き換えられる
（ステップＳ１２）。例えば、上述の例と同様に、ホス
トアドレスの上位１５ビットが「００００００１１１１
１０１００Ｂ」であれば、８０００で除した場合の商は
「００Ｂ（０）」であり、剰余は「０１１１１１０１０
０Ｂ（５００）」であるから、アドレス変換テーブル２
７のテーブル＃０内の物理ブロックアドレス格納領域＃
５００に消去済みブロックの物理ブロックアドレスが格
納されるとともに、テーブル＃０内のフラグ＃５００が
「１」に書き換えられる。

【０１１１】そして、マイクロプロセッサ６による制御
のもと、チップ番号、物理ブロックアドレス、及びホス
トアドレスの下位５ビットがこの順に結合され、結合さ
れたアドレスは内部アドレスとなる（ステップＳ１
３）。

【０１１２】このようにして内部アドレスの生成が完了
すると、次にマイクロプロセッサ６による制御のもと、
フラッシュシーケンサブロック１２が有するレジスタ
（図示せず）に対する所定の設定がなされ、完了する
と、フラッシュシーケンサブロック１２による一連の書
き込み動作が実行される（ステップＳ１４）。これによ
り、内部アドレスにより示される所定のブロックの所定
のページに対して、ホストコンピュータ５より与えられ
たユーザデータが書き込まれる。

【０１１３】この場合、書き込みの対象となったブロッ
クに対しては、ユーザデータの書き込み対象となったペ
ージのみならず、当該ブロックを構成する全てのページ
＃０〜＃３１の冗長領域２６に対応論理ブロックアドレ
スが書き込まれる。これにより、当該ブロックは「使用
済みブロック」となり、以後、ユーザデータを直接上書
きすることはできなくなる。

【０１１４】以上により、新規書込動作（ステップＳ
５）が完了する。

【０１１５】次に、部分転送動作について説明する。

【０１１６】図１０は、部分転送動作を示すフローチャ
ートであり、図１１（ａ）及び（ｂ）は、部分転送動作
における転送元ブロック及び転送先ブロックのデータ格
納状態を示す概略図である。

【０１１７】図１０に示されるように、部分転送動作
（ステップＳ９）においては、まず、マイクロプロセッ
サ６による制御のもと、消去済みブロックキュー２８を
構成するキュー＃０〜＃７のうち所定のキューが選択さ
れ、格納されている物理ブロックアドレスが読み出され
る（ステップＳ２１）。

【０１１８】消去済みブロックの物理ブロックアドレス
が読み出されると、これに基づいて内部変数３０が更新
される（ステップＳ２２）。ここで、内部変数３０の更
新においては、まずチップ番号に基づいて変数＃０〜＃
３のいずれかが選択され、選択された変数を構成する転
送先ブロックアドレス格納領域３１に消去済みブロック
キュー２８より読み出された物理ブロックアドレスが格
納され、転送元ブロックアドレス格納領域３２にアドレ
ス変換テーブル２７より読み出された物理ブロックアド
レスが格納され、スタートページ格納領域３３に書き込
み対象のページ（ページ＃ｉ）の次のページのページ番
号（ページ＃ｉ＋１）が格納される。また、フラグ３４
が「１」にセットされる。ここで、書き込み対象のペー
ジ（ページ＃ｉ）とは、内部アドレスの下位５ビットに
より特定されるページを指す。以下、転送先ブロックア
ドレス格納領域３１に格納された物理ブロックアドレス
により特定されるブロックを「転送先ブロック」と呼
び、転送元ブロックアドレス格納領域３２に格納された
物理ブロックアドレスにより特定されるブロックを「転
送元ブロック」と呼ぶ。

【０１１９】内部変数３０の更新が完了すると、次に、
アドレス変換テーブル２７の更新が行われる（ステップ
Ｓ２３）。アドレス変換テーブル２７の更新において
は、対応する物理ブロックアドレス格納領域に、消去済
みブロックキュー２８より読み出された物理ブロックア
ドレスが上書きされる。

【０１２０】次に、転送元ブロック内のページ＃０から
書き込み対象のページ（ページ＃ｉ）の１つ前のページ
（ページ＃ｉ−１）までのページに格納されたデータ
が、転送先ブロックの同じページに転送される（ステッ
プＳ２４）。すなわち、ブロック間転送の前半部分の動
作が行われる。ステップＳ２４が完了すると、図１１
（ａ）に示されるように、転送先ブロックのページ＃０
〜＃ｉ−１が有効ページ（ハッチングされた部分）とな
り、ページ＃ｉ〜＃３１が空きページとなる。ここで、
「有効ページ」とは、実際に有効なユーザデータが格納
されているか否かを問わず、書き込み動作が禁止される
ページを意味する。有効ページには、対応する冗長領域
２６に対応論理ブロックアドレスが書き込まれており、
空きページには、対応する冗長領域２６内の対応論理ブ
ロックアドレスがオール１（１１１１１１１１１１１１
１Ｂ）となっている。

【０１２１】ステップＳ２４が完了すると、次に、ホス
トコンピュータ５より書き込みが指示されたデータが、
転送先ブロックの書き込み対象のページ（ページ＃ｉ）
に書き込まれる（ステップＳ２５）。ステップＳ２５が
完了すると、図１１（ｂ）に示されるように、転送先ブ
ロックのページ＃０〜＃ｉが有効ページとなり、ページ
＃ｉ＋１〜＃３１が空きページとなる。

【０１２２】以上により、部分転送動作（ステップＳ
９）が完了する。部分転送動作においては、ブロック間
転送の後半部分の動作が省略されている点が重要であ
る。したがって、部分転送動作が行われた場合、ある論
理ブロックアドレスに対して２つの物理ブロックが割り
当てられた状態となる。

【０１２３】次に、追書込判定について説明する。

【０１２４】図１２は、追書込判定を示すフローチャー
トである。

【０１２５】図１２に示されるように、追書込判定（ス
テップＳ１０）においては、まず、チップ番号（内部ア
ドレスの上位２ビット）に基づいて、内部変数３０内の
対応する転送先ブロックアドレス格納領域３１の内容が
読み出される（ステップＳ３１）。次に、読み出された
１３ビットの物理ブロックアドレスと、アドレス変換テ
ーブル２７より読み出された物理ブロックアドレスとが
比較され、これらが一致している否かが判断される（ス
テップＳ３２）。

【０１２６】その結果、両者が一致しない場合、転送元
ブロックアドレス格納領域３２及びスタートページ格納
領域３３の内容が読み出され（ステップＳ３３）、転送
元ブロック内のページ＃ｉ＋１から最終ページ（ページ
＃３１）までのページに格納されたデータが、転送先ブ
ロックの同じページに転送される（ステップＳ３４）。
すなわち、ブロック間転送の後半部分の動作が行われ
る。

【０１２７】図１３は、ステップＳ３４における転送元
ブロック及び転送先ブロックのデータ格納状態を示す概
略図である。

【０１２８】図１３に示されるように、ステップＳ３４
においては、上述した部分転送動作（ステップＳ９）に
おいて省略されたブロック間転送の後半部分の動作が行
われ、これにより、転送先ブロックを構成する全てのペ
ージ＃０〜＃３１が有効ページとなる。

【０１２９】ステップＳ３４が完了すると、次に、転送
元ブロックがブロック消去されて、新たな空きブロック
とされ（ステップＳ３５）、さらに、対応するフラグ３
４が「０」にリセットされる（ステップＳ３６）。これ
により、１つの論理ブロックアドレスに対して２つの物
理ブロックが割り当てられた状態が解消される。その
後、上述した部分転送動作（ステップＳ９）が行われ、
これにより、ホストコンピュータ５より書き込みが指示
されたデータが所定のブロックに書き込まれる。

【０１３０】一方、ステップＳ３２における判定の結
果、両者が一致した場合には、スタートページ格納領域
３３の内容が読み出され（ステップＳ３７）、内部アド
レスの下位５ビット、すなわち書き込み対象のページ
（ページ＃ｊ）と、スタートページ（ページ＃ｉ＋１）
とが比較される（ステップＳ３８）。

【０１３１】その結果、書き込み対象のページ（ページ
＃ｊ）のページ番号がスタートページ（ページ＃ｉ＋
１）のページ番号よりも小さければ、上述したステップ
Ｓ３３〜Ｓ３６が実行され、その後部分転送動作（ステ
ップＳ９）が実行される。一方、書き込み対象のページ
（ページ＃ｊ）のページ番号がスタートページ（ページ
＃ｉ＋１）のページ番号と同じかそれ以上であれば、以
下に詳述する追書込動作が選択される（ステップＳ３
９）。

【０１３２】以上により、追書込判定（ステップＳ１
０）が完了する。このように、追書込判定（ステップＳ
１０）においては、追書込動作（ステップＳ３９）及び
部分転送動作（ステップＳ９）のいずれかが選択される
ことになる。

【０１３３】次に、追書込動作について説明する。

【０１３４】図１４は、追書込動作を示すフローチャー
トであり、図１５（ａ）〜（ｃ）は、追書込動作におけ
る転送元ブロック及び転送先ブロックのデータ格納状態
を示す概略図である。

【０１３５】追書込動作（ステップＳ３９）は、書き込
み対象のページ（ページ＃ｊ）が、スタートページ（ペ
ージ＃ｉ＋１）と一致する場合（ｊ＝ｉ＋１）と、一致
しない場合（ｊ＞ｉ＋１）によって動作が異なる。この
ため、図１４に示されるように、追書込動作において
は、まず書き込み対象のページ（ページ＃ｊ）がスター
トページ（ページ＃ｉ＋１）と一致するか否かが判定さ
れる（ステップＳ４１）。

【０１３６】その結果、書き込み対象のページ（ページ
＃ｊ）とスタートページ（ページ＃ｉ＋１）とが一致す
る場合（ｊ＝ｉ＋１）には、転送先ブロック内の書き込
み対象のページ（ページ＃ｊ）に対してデータが書き込
まれ（ステップＳ４３）、これにより、図１５（ａ）に
示されるように、転送先ブロックのページ＃０〜＃ｊ
（＝ｉ＋１）が有効ページ、ページ＃ｊ＋１〜＃３１が
空きページとなる。ステップＳ４３が完了すると、次
に、内部変数３０のスタートページ格納領域３３の内容
が、書き込み対象のページ（ページ＃ｊ）の次のページ
のページ番号（ページ＃ｊ＋１）に更新される（ステッ
プＳ４４）。

【０１３７】一方、書き込み対象のページ（ページ＃
ｊ）とスタートページ（ページ＃ｉ＋１）とが一致しな
い場合（ｊ＞ｉ＋１）には、転送元ブロック内のスター
トページ（ページ＃ｉ＋１）から書き込み対象のページ
（ページ＃ｊ）の一つ前のページ（ページ＃ｊ−１）ま
でのページに格納されたデータが、転送先ブロックの同
じページに転送される（ステップＳ４２）。すなわち、
中間転送が行われる。これにより、図１５（ｂ）に示さ
れるように、転送先ブロックのページ＃０〜＃ｊ−１が
有効ページ、ページ＃ｊ〜＃３１が空きページとなる。
ステップＳ４２が完了すると、上述したステップＳ４３
によりページ＃ｊに対してデータが書き込まれ、これに
より、図１５（ｃ）に示されるように、転送先ブロック
のページ＃０〜＃ｊ（＝ｉ＋１）が有効ページ、ページ
＃ｊ＋１〜＃３１が空きページとなる。その後、上述し
たステップＳ４４が実行され、スタートページ格納領域
３３の内容がページ＃ｊ＋１に更新される。

【０１３８】このようにしてデータの書き込みが完了す
ると、次に、書き込み対象のページ（ページ＃ｊ）が最
終ページ（ページ＃３１）であるか否かが判断される
（ステップＳ４５）。その結果、書き込み対象のページ
（ページ＃ｊ）が最終ページ（ページ＃３１）であれ
ば、転送元ブロックをブロック消去して空きブロックと
し（ステップＳ４６）、対応するフラグ３４を「０」に
リセットする（ステップＳ４７）。一方、書き込み対象
のページ（ページ＃ｊ）が最終ページ（ページ＃３１）
以外であれば、上記ステップＳ４６及びステップＳ４７
を実行することなく、一連の処理を終了する。

【０１３９】以上により、追書込動作（ステップＳ３
９）が完了する。

【０１４０】以上が、本実施態様にかかるフラッシュメ
モリシステム１によるデータ書き込み動作である。

【０１４１】本実施態様にかかるフラッシュメモリシス
テム１においては、部分転送動作（ステップＳ９）が行
われることにより、１つの論理ブロックアドレスに対し
て２つの物理ブロックが割り当てられた状態が生じる。
このため、ホストコンピュータ５より当該ブロックに対
するデータの読み出しが指示された場合には、内部変数
３０を参照することによって、正しいデータが書き込ま
れた物理ブロックに対する読み出しを実行することがで
きる。

【０１４２】但し、この場合には、ホストコンピュータ
５よりデータの読み出しが指示される度に内部変数３０
を参照する必要があることから、部分転送動作が行われ
た後、同じ論理ブロックアドレスに対するデータの書き
込み指示以外の指示がホストコンピュータ５より発行さ
れた場合には、当該指示を実行する前に、上述したステ
ップＳ３３〜ステップＳ３５の処理を実行することによ
って、ブロック間転送を完結させても構わない。この場
合には、ホストコンピュータ５よりいかなる論理ブロッ
クアドレスに対するデータの読み出しが指示された場合
であっても、通常のフラッシュメモリシステム１と同じ
読み出し処理によってこれを行うことができる。

【０１４３】次に、部分転送動作（ステップＳ９）が行
われることにより、１つの論理ブロックアドレスに対し
て２つの物理ブロックが割り当てられた状態において電
源が遮断され、その後、再び電源が投入された場合の動
作について説明する。

【０１４４】１つの論理ブロックアドレスに対して２つ
の物理ブロックが割り当てられた状態において電源が遮
断されると、起動時に行われるアドレス変換テーブル２
７の作成において、ある論理ブロックアドレスに対応す
る物理ブロックとして２つの物理ブロックが発見される
はずである。すなわち、同じ対応論理ブロックアドレス
を持つ２つの物理ブロックが発見されるはずである。こ
のような論理ブロックアドレスが発見されると、マイク
ロプロセッサ６による制御のもと、以下に詳述する完結
動作が実行される。

【０１４５】図１６は、完結動作を示すフローチャート
であり、図１７は、完結動作における転送元ブロック及
び転送先ブロックのデータ格納状態を示す概略図であ
る。

【０１４６】図１６に示されるように、完結動作におい
ては、まず、同じ対応論理ブロックアドレスを持つ２つ
の物理ブロックの最終ページ（ページ＃３１）をそれぞ
れ読み出し、いずれが空きページであるかが判定され
る。ここで、いずれが空きページであるかの判定は、こ
れらページの冗長領域２６に含まれる対応論理ブロック
アドレスに基づいて行われ、対応論理ブロックアドレス
がオール１（１１１１１１１１１１１１１Ｂ）である方
が空きページであると判定される。かかる判定により、
最終ページ（ページ＃３１）が空きページとなっている
ブロックが部分転送動作における転送先ブロックであ
り、最終ページ（ページ＃３１）が有効ページとなって
いるブロックが部分転送動作における転送元ブロックで
あると判別することができる（ステップＳ５１）。

【０１４７】このようにして、上記２つの物理ブロック
に対する転送先ブロック／転送元ブロックの判別が完了
すると、アドレス変換テーブル２７内の対応する物理ブ
ロックアドレス格納領域に、転送先ブロックの物理ブロ
ックアドレスが格納されるとともに、対応するフラグが
「１」にセットされる（ステップＳ５２）。

【０１４８】次に、転送先ブロックを構成するページ
を、ページ＃３０から順に遡って次々と読み出し、これ
によって空きページの範囲を検出する（ステップＳ５
３）。例えば、ページ＃２０において有効な対応論理ブ
ロックアドレスが読み出されれば、ページ＃２１〜＃３
１が空きブロックであることが検出される。

【０１４９】空きブロックの範囲が検出されると、次
に、転送先ブロックの各空きページに対して、転送元ブ
ロックの対応するページのデータがそれぞれ転送される
（ステップＳ５４）。すなわち、ブロック間転送の後半
部分の動作が行われる。これにより、図１７に示される
ように、転送先ブロックの全てのページ＃０〜＃３１が
有効ページとなる。尚、図１７においては、ステップＳ
５３において転送先ブロックのページ＃２１〜＃３１が
空きブロックであると検出された場合の動作が示されて
いる。そして、転送元ブロックをブロック消去して空き
ブロックとし（ステップＳ５５）、一連の処理を終了す
る。

【０１５０】以上により、完結動作が完了する。

【０１５１】このように、本実施態様にかかるフラッシ
ュメモリシステム１では、既にデータが割り当てられて
いる論理ブロックアドレス、すなわち、アドレス変換テ
ーブル２７内の対応するフラグが「１」となっている論
理ブロックアドレスに対してホストコンピュータ５より
データの書き込みが指示された場合であっても、従来の
ように直ちにブロック間転送を行うのではなく、ブロッ
ク間転送の後半部分の動作を省略した部分書込動作を行
っているので、次にホストコンピュータ５より同じブロ
ックに対してデータの書き込みが指示された場合に、追
書込動作を行うことができる。追書込動作では、上述の
とおり、転送すべきページ数がゼロか、若しくは少ない
数であるため、ホストコンピュータ５からデータの書き
込みが指示される度にブロック間転送を行う場合と比べ
て、一連の処理に要する時間は大きく短縮される。特
に、連続する複数ページに対し、ホストコンピュータ５
よりデータの書き込みが１ページずつ次々と指示される
ような状況下においては、本実施態様にかかるフラッシ
ュメモリシステム１による高速化の効果は著しい。

【０１５２】次に、本発明の好ましい他の実施態様につ
いて説明する。

【０１５３】本発明の好ましい他の実施態様にかかるフ
ラッシュメモリシステム３９の構成は、図１に示される
ように上記実施態様にかかるフラッシュメモリシステム
１と基本的に同様であり、ＳＲＡＭワークエリア８に格
納される内部変数３０が内部変数４０に置き換えられて
いる点において異なる。

【０１５４】図１８は、ＳＲＡＭワークエリア８に格納
される内部変数４０のデータ構造を示す概略図である。

【０１５５】図１８に示されるように、内部変数４０
は、変数＃０〜＃３によって構成され、それぞれ第１の
ブロックアドレス格納領域４１、第２のブロックアドレ
ス格納領域４２、第３のブロックアドレス格納領域４
３、第１のスタートページ格納領域４４、第２のスター
トページ格納領域４５、第１のフラグ４６及び第２のフ
ラグ４７によって構成されている。第１〜第３のブロッ
クアドレス格納領域４１〜４３には、それぞれ物理ブロ
ックアドレスが１３ビットのデータによって格納されて
おり、第１及び第２のスタートページ格納領域４４、４
５には、それぞれページ番号が５ビットのデータによっ
て格納されている。また、第１及び第２のフラグ４６、
４７はそれぞれ１ビットのデータである。したがって、
内部変数４０は、ＳＲＡＭワークエリア８の記憶容量の
うち、２８バイトを占有することとなる。

【０１５６】第１のフラグ４６は、「１」であれば当該
変数の内容が有効であることを示し、「０」であれば当
該変数の内容が無効であることを示す。すなわち、第１
のフラグ４６は、上記実施態様におけるフラグ３４に対
応するフラグである。また、第２のフラグ４７は、第１
のフラグ４６が「１」である場合にのみ有効なフラグで
あり、これが「１」であれば、第１〜第３のブロックア
ドレス格納領域４１〜４３、第１及び第２のスタートペ
ージ格納領域４４、４５の内容が全て有効であることを
示し、「０」であれば、第１及び第２のブロックアドレ
ス格納領域４１、４２、第１のスタートページ格納領域
４４の内容が全て有効であり、第３のブロックアドレス
格納領域４３、第２のスタートページ格納領域４５の内
容が無効であることを示す。

【０１５７】また、第１のブロックアドレス格納領域４
１は、上記実施態様における転送元ブロックアドレス格
納領域３２に対応し、第２のブロックアドレス格納領域
４２は、上記実施態様における転送先ブロックアドレス
格納領域３１に対応する。されに、第１のスタートペー
ジ格納領域４４は、上記実施態様におけるスタートペー
ジ格納領域３３に対応する。

【０１５８】次に、本実施態様にかかるフラッシュメモ
リシステム３９によるデータの書き込み動作について説
明する。

【０１５９】本実施態様にかかるフラッシュメモリシス
テム３９におけるデータの書き込み動作は、新規書込動
作、第１及び第２の部分転送動作、第１及び第２の追書
込動作の５つに分類される。これら書込動作のいずれが
選択されるかを決定する方法は、基本的に図８に示した
フローチャートと同様であるが、ステップＳ７において
は、チップ番号（内部アドレスの上位２ビット）に基づ
いて、内部変数４０内の対応する第１のフラグ４６が読
み出される。その結果、これが「０」であれば、第１の
部分転送動作が選択される。

【０１６０】第１の部分転送動作は、上記実施態様にお
ける部分転送動作（ステップＳ９）と基本的に同様であ
るが、ステップＳ２２においては、まずチップ番号に基
づいて変数＃０〜＃３のいずれかが選択され、選択され
た変数を構成する第２のブロックアドレス格納領域４２
に消去済みブロックキュー２８より読み出された物理ブ
ロックアドレスが格納され、第１のブロックアドレス格
納領域４１にアドレス変換テーブル２７より読み出され
た物理ブロックアドレスが格納され、第１のスタートペ
ージ格納領域４４に書き込み対象のページ（ページ＃
ｉ）の次のページのページ番号（ページ＃ｉ＋１）が格
納される。また、第１のフラグ４６が「１」にセットさ
れ、第２のフラグ４７が「０」にリセットされる。

【０１６１】以下、第１のブロックアドレス格納領域４
１に格納された物理ブロックアドレスにより特定される
ブロックを「第１のブロック」と呼び、第２のブロック
アドレス格納領域４２に格納された物理ブロックアドレ
スにより特定されるブロックを「第２のブロック」と呼
ぶ。また、第３のブロックアドレス格納領域４３に格納
された物理ブロックアドレスにより特定されるブロック
を「第３のブロック」と呼ぶ。

【０１６２】そして、ステップＳ２４において、第１の
ブロック内のページ＃０から書き込み対象のページ（ペ
ージ＃ｉ）の１つ前のページ（ページ＃ｉ−１）までの
ページに格納されたデータが、第２のブロックの同じペ
ージに転送され、ステップＳ２５において、ホストコン
ピュータ５より書き込みが指示されたデータが、第２の
ブロックの書き込み対象のページ（ページ＃ｉ）に書き
込まれる。

【０１６３】次に、本実施態様における追書込判定につ
いて説明する。

【０１６４】図１９は、本実施態様にかかるフラッシュ
メモリシステム３９による追書込判定を示すフローチャ
ートである。

【０１６５】図１９に示されるように、本実施態様にお
ける追書込判定（ステップＳ１０）では、まず、チップ
番号（内部アドレスの上位２ビット）に基づいて、内部
変数４０内の対応する第２のフラグ４７の内容が読み出
される（ステップＳ６１）。内部変数４０内の対応する
第２のフラグ４７が読み出されると、次に、その内容が
「１」であるか「０」であるかが判断される（ステップ
Ｓ６２）。その結果、読み出された第２のフラグ４７の
内容が「０」であれば、第２のブロックアドレス格納領
域４２の内容が読み出され（ステップＳ６３）、「１」
であれば、第３のブロックアドレス格納領域４３の内容
が読み出される（ステップＳ６４）。

【０１６６】第２のフラグ４７の内容が「０」であるた
めに第２のブロックアドレス格納領域４２の内容が読み
出された場合（ステップＳ６３）、その内容とアドレス
変換テーブル２７より読み出された物理ブロックアドレ
スとが比較され、これらが一致している否かが判断され
る（ステップＳ６５）。

【０１６７】その結果、両者が一致しない場合、第１の
ブロックアドレス格納領域４１及び第１のスタートペー
ジ格納領域４４の内容が読み出され（ステップＳ６
６）、第１のブロックアドレス格納領域４１の内容にて
特定される第１のブロック内のページのうち、第１のス
タートページ格納領域４４の内容にて特定されるページ
（ページ＃ｉ＋１）から最終ページ（ページ＃３１）ま
でのページに格納されたデータが、第２のブロックアド
レス格納領域４２の内容にて特定される第２のブロック
内の同じページに転送される（ステップＳ６７）。すな
わち、ブロック間転送の後半部分の動作が行われる。か
かる動作は、図１３に示した転送動作と同様である。

【０１６８】ステップＳ６７が完了すると、次に、第１
のブロックがブロック消去されて、新たな空きブロック
とされ（ステップＳ６８）、さらに、対応する第１のフ
ラグ４６が「０」にリセットされる（ステップＳ６
９）。これにより、１つの論理ブロックアドレスに対し
て２つの物理ブロックが割り当てられた状態が解消され
る。その後、上述した第１の部分転送動作（ステップＳ
９）が行われる。

【０１６９】一方、ステップＳ６５における判定の結
果、両者が一致した場合には、第１のスタートページ格
納領域４４の内容が読み出され（ステップＳ７０）、内
部アドレスの下位５ビット、すなわち書き込み対象のペ
ージ（ページ＃ｊ）と、スタートページ（ページ＃ｉ＋
１）とが比較される（ステップＳ７１）。

【０１７０】その結果、書き込み対象のページ（ページ
＃ｊ）のページ番号がスタートページ（ページ＃ｉ＋
１）のページ番号よりも小さければ、以下に詳述する第
２の部分転送動作（ステップＳ７２）が行われ、書き込
み対象のページ（ページ＃ｊ）のページ番号がスタート
ページ（ページ＃ｉ＋１）のページ番号以上であれば、
第１の追書込動作が選択される（ステップＳ３９）。第
１の追書込動作は、上記実施態様における部分転送動作
（ステップＳ３９）と基本的に同様であるが、ステップ
Ｓ４４においては、内部変数４０の対応する第１のスタ
ートページ格納領域４４の内容が、書き込み対象のペー
ジ（ページ＃ｊ）の次のページのページ番号（ページ＃
ｊ＋１）に更新される。また、ステップＳ４７において
は、内部変数４０の対応する第１のフラグ４６が「０」
にリセットされる。

【０１７１】ここで、第２の部分転送動作（ステップＳ
７２）について説明する。

【０１７２】図２０は、第２の部分転送動作を示すフロ
ーチャートであり、図２１（ａ）及び（ｂ）は、第２の
部分転送動作における第１〜第３のブロックのデータ格
納状態を示す概略図である。

【０１７３】図２０に示されるように、第２の部分転送
動作（ステップＳ７２）においては、まず、マイクロプ
ロセッサ６による制御のもと、消去済みブロックキュー
２８を構成するキュー＃０〜＃７のうち所定のキューが
選択され、格納されている物理ブロックアドレスが読み
出される（ステップＳ９１）。

【０１７４】消去済みブロックの物理ブロックアドレス
が読み出されると、これに基づいて内部変数４０が更新
される（ステップＳ９２）。ここで、内部変数４０の更
新においては、まずチップ番号に基づいて変数＃０〜＃
３のいずれかが選択され、選択された変数を構成する第
３のブロックアドレス格納領域４３に消去済みブロック
キュー２８より読み出された物理ブロックアドレスが格
納され、第２のスタートページ格納領域４５に書き込み
対象のページ（ページ＃ｊ）の次のページのページ番号
（ページ＃ｊ＋１）が格納される。また、第２のフラグ
４７が「１」にセットされる。

【０１７５】内部変数４０の更新が完了すると、次に、
アドレス変換テーブル２７の更新が行われる（ステップ
Ｓ９３）。アドレス変換テーブル２７の更新において
は、対応する物理ブロックアドレス格納領域に、消去済
みブロックキュー２８より読み出された物理ブロックア
ドレスが上書きされる。

【０１７６】次に、第２のブロック内のページ＃０から
書き込み対象のページ（ページ＃ｊ）の１つ前のページ
（ページ＃ｊ−１）までのページに格納されたデータ
が、第３のブロックの同じページに転送される（ステッ
プＳ９４）。すなわち、ブロック間転送の前半部分の動
作が行われる。ステップＳ９４が完了すると、図２１
（ａ）に示されるように、第３のブロックのページ＃０
〜＃ｊ−１が有効ページとなり、ページ＃ｊ〜＃３１が
空きページとなる。

【０１７７】ステップＳ９４が完了すると、次に、ホス
トコンピュータ５より書き込みが指示されたデータが、
転送先ブロックの書き込み対象のページ（ページ＃ｊ）
に書き込まれる（ステップＳ９５）。ステップＳ９５が
完了すると、図２１（ｂ）に示されるように、第３のブ
ロックのページ＃０〜＃ｊが有効ページとなり、ページ
＃ｊ＋１〜＃３１が空きページとなる。

【０１７８】以上により、第２の部分転送動作（ステッ
プＳ７２）が完了する。図２１に示されるように、第２
の部分転送動作が行われた場合、ある論理ブロックアド
レスに対して３つの物理ブロックが割り当てられた状態
となる。

【０１７９】図１９に戻って、再び追書込判定について
説明する。

【０１８０】ステップＳ６２において、第２のフラグ４
７の内容が「１」であるために第３のブロックアドレス
格納領域４３の内容が読み出された場合（ステップＳ６
４）、その内容とアドレス変換テーブル２７より読み出
された物理ブロックアドレスとが比較され、これらが一
致している否かが判断される（ステップＳ７３）。

【０１８１】その結果、両者が一致しない場合、第１の
ブロックアドレス格納領域４１、第２のブロックアドレ
ス格納領域４２、第１のスタートページ格納領域４４及
び第２のスタートページ格納領域４５の内容が読み出さ
れる（ステップＳ７４）。次に、第２のブロック内のペ
ージのうち、第２のスタートページ（ページ＃ｊ＋１）
から第１のスタートページ（ページ＃ｉ＋１）の１つ前
のページ（ページ＃ｉ）までのページに格納されたデー
タが、第３のブロック内の同じページに転送される（ス
テップＳ７５）。これにより、図２２（ａ）に示される
ように、第３のブロックのページ＃０〜＃ｉが有効ペー
ジとなり、ページ＃ｉ＋１が空きページとなる。

【０１８２】次に、第１のブロック内のページのうち、
第１のスタートページ（ページ＃ｉ＋１）から最終ペー
ジ（ページ＃３１）までのページに格納されたデータ
が、第３のブロック内の同じページに転送される（ステ
ップＳ７６）。これにより、図２２（ｂ）に示されるよ
うに、第３のブロックの全てのページ＃０〜＃３１が有
効ページとなる。

【０１８３】そして、第１のブロック及び第２のがブロ
ック消去されて、新たな空きブロックとされ（ステップ
Ｓ７７）、さらに、対応する第１のフラグ４６及び第２
のフラグ４７が「０」にリセットされる（ステップＳ６
９）。これにより、１つの論理ブロックアドレスに対し
て３つの物理ブロックが割り当てられた状態が解消され
る。その後、上述した第１の部分転送動作（ステップＳ
９）が行われる。

【０１８４】一方、ステップＳ７３において、両者が一
致した場合には、第２のスタートページ格納領域４５の
内容が読み出され（ステップＳ７８）、内部アドレスの
下位５ビット、すなわち書き込み対象のページ（ページ
＃ｋ）と、第２のスタートページ（ページ＃ｊ＋１）と
が比較される（ステップＳ７９）。

【０１８５】その結果、書き込み対象のページ（ページ
＃ｋ）のページ番号が第２のスタートページ（ページ＃
ｊ＋１）のページ番号よりも小さければ、第２のブロッ
ク内のページのうち、第２のスタートページ（ページ＃
ｊ＋１）から第１のスタートページ（ページ＃ｉ＋１）
の１つ前のページ（ページ＃ｉ）までのページに格納さ
れたデータが、第３のブロック内の同じページに転送さ
れ（ステップＳ８０）、次に、第２のブロックがブロッ
ク消去される（ステップＳ８１）。これにより、第３の
ブロックが新たに第２のブロックとなり、第２のブロッ
クが空きブロックとなるので、これに基づいて内部変数
４０が更新される（ステップＳ８２）。ここで、内部変
数４０の更新においては、対応する第３のブロックアド
レス格納領域４３の内容が第２のブロックアドレス格納
領域４２にコピーされるとともに、第２のフラグ４７が
「０」にリセットされる。内部変数４０の更新が完了す
ると、上述した第２の部分転送動作（ステップＳ７２）
が実行される。

【０１８６】一方、ステップＳ７３において、書き込み
対象のページ（ページ＃ｋ）のページ番号が第２のスタ
ートページ（ページ＃ｊ＋１）のページ番号以上であれ
ば、以下に詳述する第２の追書込動作が選択される（ス
テップＳ８３）。

【０１８７】以上により、追書込判定（ステップＳ１
０）が完了する。このように、本実施態様における追書
込判定（ステップＳ１０）においては、第１の部分転送
動作（ステップＳ９）、第２の部分転送動作（ステップ
Ｓ７２）、第１の追書込動作（ステップＳ３９）、第２
の追書込動作（ステップＳ８３）のいずれかが選択され
ることになる。

【０１８８】次に、第２の追書込動作（ステップＳ８
３）について説明する。

【０１８９】図２３は、第２の追書込動作を示すフロー
チャートであり、図２４（ａ）〜（ｃ）及び図２５
（ａ）〜（ｃ）は、第２の追書込動作における第１〜第
３のブロックのデータ格納状態を示す概略図である。

【０１９０】第２の追書込動作（ステップＳ８３）は、
書き込み対象のページ（ページ＃ｋ）が、第２のスター
トページ（ページ＃ｊ＋１）と一致する場合（ｋ＝ｊ＋
１）と、一致しない場合（ｋ＞ｊ＋１）によって動作が
異なる。このため、図２３に示されるように、第２の追
書込動作においては、まず書き込み対象のページ（ペー
ジ＃ｋ）が第２のスタートページ（ページ＃ｊ＋１）と
一致するか否かが判定される（ステップＳ１０１）。

【０１９１】その結果、書き込み対象のページ（ページ
＃ｋ）と第２のスタートページ（ページ＃ｊ＋１）とが
一致する場合（ｋ＝ｊ＋１）には、第３のブロック内の
書き込み対象のページ（ページ＃ｋ）に対してデータが
書き込まれ（ステップＳ１０２）、これにより、図２４
（ａ）に示されるように、第３のブロックのページ＃０
〜＃ｋ（＝ｊ＋１）が有効ページ、ページ＃ｋ＋１〜＃
３１が空きページとなる。ステップＳ１０２が完了する
と、次に、書き込み対象のページ（ページ＃ｋ）が第１
のスタートページの一つ前のページ（ページ＃ｉ）と一
致するか否かが判定される（ステップＳ１０３）。その
結果、書き込み対象のページ（ページ＃ｋ）と第１のス
タートページの一つ前のページ（ページ＃ｉ）とが一致
しない場合には（ｋ≠ｉ）、内部変数４０の第２のスタ
ートページ格納領域４５の内容が、書き込み対象のペー
ジ（ページ＃ｋ）の次のページのページ番号（ページ＃
ｋ＋１）に更新される（ステップＳ１０４）。

【０１９２】一方、書き込み対象のページ（ページ＃
ｋ）と第１のスタートページの一つ前のページ（ページ
＃ｉ）とが一致する場合には（ｋ＝ｉ）、第２のブロッ
クをブロック消去して空きブロックとした後（ステップ
Ｓ１０５）、内部変数４０が更新される（ステップＳ１
０６）。ここで、内部変数４０の更新においては、対応
する第３のブロックアドレス格納領域４３の内容が第２
のブロックアドレス格納領域４２にコピーされるととも
に、第２のフラグ４７が「０」にリセットされる。これ
により、第３のブロックが新たに第２のブロックとな
り、第２のブロックが空きブロックとなる。

【０１９３】また、ステップＳ１０１において、書き込
み対象のページ（ページ＃ｋ）と第２のスタートページ
（ページ＃ｊ＋１）とが一致しない場合（ｋ＞ｊ＋１）
には、書き込み対象のページ（ページ＃ｋ）と第１のス
タートページ（ページ＃ｉ＋１）とが比較される（ステ
ップＳ１０７）。その結果、書き込み対象のページ（ペ
ージ＃ｋ）が第１のスタートページ（ページ＃ｉ＋１）
以下であれば、第２のブロック内の第２のスタートペー
ジ（ページ＃ｊ＋１）から書き込み対象のページ（ペー
ジ＃ｋ）の一つ前のページ（ページ＃ｋ−１）までのペ
ージに格納されたデータが、第３のブロックの同じペー
ジに転送される（ステップＳ１０８）。これにより、図
２４（ｂ）に示されるように、第３のブロックのページ
＃０〜＃ｋ−１が有効ページ、ページ＃ｋ〜＃３１が空
きページとなる。ステップＳ１０８が完了すると、上述
したステップＳ１０２によりページ＃ｋに対してデータ
が書き込まれ、これにより、図２４（ｃ）に示されるよ
うに、第３のブロックのページ＃０〜＃ｋ（＝ｊ＋１）
が有効ページ、ページ＃ｋ＋１〜＃３１が空きページと
なる。その後、上述したステップＳ１０２におけるデー
タの書き込み及びステップＳ１０３における比較が実行
され、その結果に基づいてステップＳ１０４またはステ
ップＳ１０５、Ｓ１０６が実行される。

【０１９４】また、ステップＳ１０７による比較の結
果、書き込み対象のページ（ページ＃ｋ）が第１のスタ
ートページ（ページ＃ｉ＋１）よりも大きければ、第２
のブロック内の第２のスタートページ（ページ＃ｊ＋
１）から第１のスタートページ（ページ＃ｉ＋１）の１
つ前のページ（ページ＃ｉ）までのページに格納された
データが、第３のブロックの同じページに転送される
（ステップＳ１０９）。これにより、図２５（ａ）に示
されるように、第３のブロックのページ＃０〜＃ｉが有
効ページ、ページ＃ｉ＋１〜＃３１が空きページとな
る。ステップＳ１０９が完了すると、次に、第１のブロ
ック内の第１のスタートページ（ページ＃ｉ＋１）から
書き込み対象のページ（ページ＃ｋ）の１つ前のページ
（ページ＃ｋ−１）までのページに格納されたデータ
が、第３のブロックの同じページに転送される（ステッ
プＳ１１０）。これにより、図２５（ｂ）に示されるよ
うに、第３のブロックのページ＃０〜＃ｋ−１が有効ペ
ージ、ページ＃ｋ〜＃３１が空きページとなる。このよ
うにして、第２のブロックから第３のブロックへの転送
動作（ステップＳ１０９）及び第１のブロックから第３
のブロックへの転送動作（ステップＳ１１０）が完了す
ると、第３のブロック内の書き込み対象のページ（ペー
ジ＃ｋ）に対してデータが書き込まれ（ステップＳ１１
１）、これにより、図２５（ｃ）に示されるように、第
３のブロックのページ＃０〜＃ｋ（＝ｊ＋１）が有効ペ
ージ、ページ＃ｋ＋１〜＃３１が空きページとなる。

【０１９５】このようにしてデータの書き込みが完了す
ると、次に、書き込み対象のページ（ページ＃ｋ）が最
終ページ（ページ＃３１）であるか否かが判断される
（ステップＳ１１２）。その結果、書き込み対象のペー
ジ（ページ＃ｋ）が最終ページ（ページ＃３１）であれ
ば、第１及び第２のブロックをブロック消去して空きブ
ロックとし（ステップＳ１１３）、対応する第１のフラ
グ４６を「０」にリセットする（ステップＳ１１４）。
一方、書き込み対象のページ（ページ＃ｋ）が最終ペー
ジ（ページ＃３１）以外であれば、上述したステップＳ
１０５、Ｓ１０６が実行され、これにより、第３のブロ
ックが新たに第２のブロックとなり、第２のブロックが
空きブロックとなる。

【０１９６】以上により、第２の追書込動作（ステップ
Ｓ８３）が完了する。

【０１９７】以上が、本実施態様にかかるフラッシュメ
モリシステム３９によるデータ書き込み動作である。

【０１９８】また、第１の部分転送動作（ステップＳ
９）や第２の部分転送動作（ステップＳ７２）が行われ
ることにより、１つの論理ブロックアドレスに対して２
つまたは３つの物理ブロックが割り当てられた状態にお
いて電源が遮断され、その後、再び電源が投入された場
合には、上記実施態様における完結動作と同様の動作に
より、ブロック間転送が完結される。

【０１９９】このように、本実施態様にかかるフラッシ
ュメモリシステム３９では、上記実施態様にかかるフラ
ッシュメモリシステム１による効果に加え、１つの論理
ブロックアドレスに対して３つの物理ブロックを割り当
て可能に構成されているので、追書込動作が選択される
可能性がより高められている。これにより、一連のデー
タ書込動作を、上記実施態様にかかるフラッシュメモリ
システム１よりもさらに高速に実行することが可能とな
る。

【０２００】次に、本発明の好ましいさらに他の実施態
様について説明する。

【０２０１】本発明の好ましいさらに他の実施態様にか
かるフラッシュメモリシステム４９の構成は、図１に示
されるように上記実施態様にかかるフラッシュメモリシ
ステム１と基本的に同様であり、ＳＲＡＭワークエリア
８に格納されるアドレス変換テーブル２７がアドレス変
換テーブル５７に置き換えられ、消去済みブロックキュ
ー２８が消去済みブロックキュー５８に置き換えられ、
内部変数３０が内部変数５０に置き換えられている点に
おいて異なる。

【０２０２】本実施態様にかかるフラッシュメモリシス
テム４９は、「仮想ブロック方式」によるフラッシュメ
モリシステムである。まず、仮想ブロック方式について
説明する。

【０２０３】仮想ブロック方式のフラッシュメモリシス
テムにおいては、各フラッシュメモリチップ２−０〜２
−３から一つずつ選ばれた４つの実使用ブロックが仮想
的に結合されて「仮想ブロック」を構成する。これによ
り、仮想ブロック＃０〜＃７９９９からなる８０００個
の仮想ブロックが構成される。

【０２０４】図２６は、仮想ブロックのマッピングの一
例を示す図である。

【０２０５】図２６に示される例では、フラッシュメモ
リチップ２−０に含まれる物理ブロック＃１５０、フラ
ッシュメモリチップ２−１に含まれる物理ブロック＃６
８１１、フラッシュメモリチップ２−２に含まれる物理
ブロック＃８１９１、フラッシュメモリチップ２−３に
含まれる物理ブロック＃３０４８が仮想的に結合され、
一つの仮想ブロックを構成している。このように、本実
施態様においては、ひとつの仮想ブロックを構成する４
つの物理ブロックは互いに異なるフラッシュメモリチッ
プに含まれていることが必要である。このようにして、
最大８０００個の仮想ブロックが構成される。

【０２０６】図２７は、図２６に示された仮想ブロック
の仮想ページ構造を示す図である。

【０２０７】図２７に示されるように、仮想ブロック
は、仮想ページ＃０〜ページ＃１２７からなる１２８個
の仮想ページによって構成される一つのブロックとして
取り扱われる。ここで、仮想ブロックのうち、物理ブロ
ック＃１５０からなる部分に含まれる３２個のページ
は、仮想ページ番号として４ｉ（ｉは、物理ページ番
号）が与えられ、物理ブロック＃６８１１からなる部分
に含まれる３２個のページは、仮想ページ番号として４
ｉ＋１が与えられ、物理ブロック＃８１９１からなる部
分に含まれる３２個のページは、仮想ページ番号として
４ｉ＋２が与えられ、物理ブロック＃３０４８からなる
部分に含まれる３２個のページは、仮想ページ番号とし
て４ｉ＋３が与えられる。これら仮想ページ番号は、ホ
ストアドレスの下位７ビットと対応している。したがっ
て、これら仮想ページ＃０から仮想ページ＃１２７は、
連続するホストアドレスによってそれぞれアクセスされ
ることになる。このため、ホストコンピュータ５より連
続するホストアドレスに対してデータの書き込みが指示
された場合、各ブロックにおいて並列動作を行うことが
できるので、通常のフラッシュメモリシステムと比べ、
一連の書き込み動作をより高速に実行することができ
る。

【０２０８】次に、仮想ブロックとこれを構成する４つ
の物理ブロックとの関係について説明する。

【０２０９】図２８は、８０００個の仮想ブロックと、
これら各仮想ブロックを構成する４つの物理ブロックと
の関係を示すアドレス変換テーブル５７のデータ構造を
示す概略図である。

【０２１０】図２８に示されるように、アドレス変換テ
ーブル５７は、仮想ブロック＃０〜＃７９９９からなる
８０００個の仮想ブロックがこの順に並んで構成され、
これら各仮想ブロック＃０〜＃７９９９は、それぞれセ
ル＃ｊ−０〜セル＃ｊ−３（ｊは、仮想ブロックアドレ
ス）からなる４個のセル及び１個のフラグによって構成
される。例えば、仮想ブロック＃０はセル＃０−０〜セ
ル＃０−３とフラグとによって構成され、仮想ブロック
＃１はセル＃１−０〜セル＃１−３とフラグとによって
構成される。したがって、アドレス変換テーブル５７
は、３２０００個のセルと８０００個のフラグによって
構成されることになる。ここで、セル＃ｊ−０を構成す
るスロット＃０はフラッシュメモリチップ２−０に対応
し、セル＃ｊ−１を構成するスロット＃１はフラッシュ
メモリチップ２−１に対応し、セル＃ｊ−２を構成する
スロット＃２はフラッシュメモリチップ２−２に対応
し、セル＃ｊ−３を構成するスロット＃３はフラッシュ
メモリチップ２−３に対応している。

【０２１１】各仮想ブロックに含まれるセル＃ｊ−０〜
＃ｊ−３には、それぞれ当該仮想ブロックを構成する物
理ブロックのアドレス（物理ブロックアドレス）が格納
される。

【０２１２】また、各仮想ブロックに含まれるフラグ
は、当該仮想ブロックが有効であるか無効であるかを示
している。具体的には、フラグが「１」を示していれば
当該仮想ブロックは有効であり、フラグが「０」を示し
ていれば当該仮想ブロックは無効である。したがって、
フラグが「０」を示している仮想ブロックについては、
これに含まれるセル＃ｊ−０〜＃ｊ−３に格納されてい
る内容は無視される。

【０２１３】アドレス変換テーブル５７の生成は、次の
ように行われる。

【０２１４】仮想ブロック方式においては、フラッシュ
メモリチップ２−０〜２−３を構成する各物理ブロック
のうち、データが格納されているブロックの各先頭ペー
ジ（物理ページ＃０）に含まれる冗長領域２６には、当
該ブロックがどの仮想ブロックに属するかを示す仮想ブ
ロックアドレスが含まれており、各ブロックの各先頭ペ
ージに格納されている仮想ブロックアドレスがマイクロ
プロセッサ６による制御のもと、フラッシュメモリイン
ターフェースブロック１０を介して読み出される。

【０２１５】そして、各物理ブロックの先頭ページ（物
理ページ＃０）の冗長領域２６に含まれる仮想ブロック
アドレスがオール１ではなく、有効な仮想ブロックのア
ドレスを示していれば、アドレス変換テーブル５７を構
成するセルのうち、チップ番号及び読み出された仮想ブ
ロックアドレスによって特定されるセルに、当該物理ブ
ロックの物理ブロックアドレスを格納する。例えば、フ
ラッシュメモリチップ２−０に属する物理ブロック＃１
２より、読み出された仮想ブロックアドレスが「１２
３」であれば、セル＃１２３−０に、物理ブロックアド
レスとして「１２」が書き込まれる。

【０２１６】このような処理が、データが格納されてい
る全ての物理ブロックについて行われる。これにより、
アドレス変換テーブル５７の生成が完了する。

【０２１７】次に、ＳＲＡＭワークエリア８に格納され
る消去済みブロックキュー５８のデータ構造について説
明する。

【０２１８】図２９は、ＳＲＡＭワークエリア８に格納
される消去済みブロックキュー５８のデータ構造を示す
概略図である。

【０２１９】図２９に示されるように、消去済みブロッ
クキュー５８は、キューセット＃０〜＃５からなる６つ
のキューセットによって構成され、これらは、それぞれ
キュー＃ｋ−０〜キュー＃ｋ−３（ｋは、キューセット
番号）からなる４個のキューによって構成される。例え
ば、キューセット＃０はキュー＃０−０〜キュー＃０−
３によって構成され、キューセット＃１はキュー＃１−
０〜キュー＃１−３によって構成される。したがって、
消去済みブロックキュー３０は、２４個のキューによっ
て構成される。ここで、キュー＃ｋ−０はフラッシュメ
モリチップ２−０に対応し、キュー＃ｋ−１はフラッシ
ュメモリチップ２−１に対応し、キュー＃ｋ−２はフラ
ッシュメモリチップ２−２に対応し、キュー＃ｋ−３は
フラッシュメモリチップ２−３に対応している。

【０２２０】各キューセット＃０〜＃５を構成するキュ
ー＃ｋ−０〜＃ｋ−３には、ユーザ領域２５を構成する
全てのフラッシュメモリセル１６が消去状態となってい
る物理ブロックの物理ブロックアドレスが格納される。
したがって、例えば、フラッシュメモリチップ２−０に
属する消去済みの物理ブロック＃１５３を消去済みブロ
ックキュー５８に登録する場合、当該物理ブロックアド
レスである「０００００１００１１００１Ｂ」がキュー
＃０−０〜＃５−０のいずれかに格納される。同様にし
て、例えば、フラッシュメモリチップ２−２に属する消
去済みのブロック＃６５５２を消去済みブロックキュー
３０に登録する場合、当該物理ブロックアドレスである
「１１００１１００１１０００Ｂ」がキュー＃０−２〜
＃５−２のいずれかに格納される。

【０２２１】このようにして、各フラッシュメモリチッ
プ２−０〜２−３ごとに最大６つの消去済みブロックの
物理ブロックアドレスが消去済みブロックキュー５８に
登録され、これによって最大６つのキューセット＃０〜
＃５が生成される。

【０２２２】消去済みブロックキュー５８の生成は、マ
イクロプロセッサ６による制御のもと、上述したアドレ
ス変換テーブル５７の生成の際に行われ、データ書き込
みに備えて待機している冗長ブロックの中から、これら
キューに登録すべき物理ブロックが選ばれる。

【０２２３】次に、ＳＲＡＭワークエリア８に格納され
る内部変数５０のデータ構造について説明する。

【０２２４】内部変数５０は、図７に示した内部変数３
０と同じデータ構造を有している。内部変数５０を構成
する変数＃０〜＃３は、それぞれ仮想ブロックのスロッ
ト＃０〜＃３に対応する。

【０２２５】次に、本実施態様にかかるフラッシュメモ
リシステム４９によるデータの書き込み動作について説
明する。

【０２２６】まず、既にデータが格納されている使用済
みの仮想ブロックのある仮想ページに対して、ホストコ
ンピュータ５よりデータの書き込みが指示された場合、
上述した部分転送動作（ステップＳ９）と基本的に同じ
動作によって、当該仮想ブロックを構成する４つの物理
ブロックのうち、対応する物理ブロックのみに対して部
分転送が行われる。

【０２２７】図３０は、仮想ブロック＃ｎの仮想ページ
４ｉ＋１に対してホストコンピュータ５よりデータの書
き込みが指示された場合における転送元ブロック及び転
送先ブロックのデータ格納状態を示す概略図である。

【０２２８】仮想ページ４ｉ＋１は、仮想ブロック＃ｎ
を構成する４つの物理ブロックのうち、スロット＃１に
属する物理ブロックの物理ページ＃ｉに対応する。した
がって、仮想ページ４ｉ＋１に対してホストコンピュー
タ５よりデータの書き込みが指示された場合、まず、マ
イクロプロセッサ６による制御のもと、消去済みブロッ
クキュー５８を構成するキューセット＃０〜＃７のうち
所定のキューセットのスロット＃１が選択され、格納さ
れている物理ブロックアドレスが読み出される（ステッ
プＳ２１）。

【０２２９】消去済みブロックの物理ブロックアドレス
が読み出されると、これに基づいて内部変数５０が更新
される（ステップＳ２２）。ここで、内部変数５０の更
新においては、まずスロット番号に基づいて変数＃１が
選択され、選択された変数を構成する転送先ブロックア
ドレス格納領域３１に消去済みブロックキュー５８より
読み出された物理ブロックアドレスが格納され、転送元
ブロックアドレス格納領域３２にアドレス変換テーブル
５７より読み出された物理ブロックアドレスが格納さ
れ、スタートページ格納領域３３に書き込み対象の物理
ページ（ページ＃ｉ）の次のページのページ番号（ペー
ジ＃ｉ＋１）が格納される。また、フラグ３４が「１」
にセットされる。

【０２３０】内部変数５０の更新が完了すると、次に、
アドレス変換テーブル５７の更新が行われる（ステップ
Ｓ２３）。アドレス変換テーブル５７の更新において
は、対応するセル＃ｎ−１に、消去済みブロックキュー
５８より読み出された物理ブロックアドレスが上書きさ
れる。

【０２３１】次に、転送元ブロック内の物理ページ＃０
から書き込み対象の物理ページ（ページ＃ｉ）の１つ前
のページ（ページ＃ｉ−１）までのページに格納された
データが、転送先ブロックの同じページに転送される
（ステップＳ２４）。すなわち、ブロック間転送の前半
部分の動作が行われる。ステップＳ２４が完了すると、
図３０（ａ）に示されるように、転送先ブロックのペー
ジ＃０〜＃ｉ−１が有効ページとなり、ページ＃ｉ〜＃
３１が空きページとなる。

【０２３２】ステップＳ２４が完了すると、次に、ホス
トコンピュータ５より書き込みが指示されたデータが、
転送先ブロックの書き込み対象の物理ページ（ページ＃
ｉ）に書き込まれる（ステップＳ２５）。ステップＳ２
５が完了すると、図３０（ｂ）に示されるように、転送
先ブロックの物理ページ＃０〜＃ｉが有効ページとな
り、物理ページ＃ｉ＋１〜＃３１が空きページとなる。

【０２３３】以上により、部分転送動作（ステップＳ
９）が完了する。

【０２３４】このような部分転送が行われた後、仮想ブ
ロック＃ｎの仮想ページ４ｊ＋１（ｊ＞ｉ）に対してホ
ストコンピュータ５よりデータの書き込みが指示された
場合、上述した追書込動作（ステップＳ３９）と同じ動
作が行われ、これにより、一連のデータ書き込み動作が
高速に実行される。

【０２３５】また、部分転送動作（ステップＳ９）が行
われることにより、１つのセルに対して２つの物理ブロ
ックが割り当てられた状態において電源が遮断され、そ
の後、再び電源が投入された場合には、上記実施態様に
おける完結動作と同様の動作により、ブロック間転送が
完結される。

【０２３６】このように、本発明は、仮想ブロック方式
のフラッシュメモリシステム４９に対しても適用するこ
とができる。

【０２３７】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【０２３８】例えば、上記実施態様にかかるフラッシュ
メモリシステム１、３９、４９においては、内部変数３
０、４０、５０がフラッシュメモリチップ２−０〜２−
３にそれぞれ対応する変数＃０〜＃３からなり、これに
よって、各フラッシュメモリチップにおいて転送先ブロ
ックと転送元ブロックからなる組を１つずつ記録できる
ように構成されているが、転送先ブロックと転送元ブロ
ックからなる組が各フラッシュメモリチップにおいて１
つに限定されることはなく、２以上の組を記録できるよ
うに構成しても構わない。

【０２３９】また、上記実施態様にかかるフラッシュメ
モリシステム１、３９、４９においては、起動時におい
て、同じ対応論理ブロックアドレスを有する２つの物理
ブロックが発見された場合、ステップＳ５１〜ステップ
Ｓ５５からなる完結動作を実行することによってブロッ
ク間転送を完結させているが、本発明においてかかる完
結動作を行うことは必須ではなく、これら２つのブロッ
クの物理ブロックアドレス及び転送先ブロックのスター
トページを用いて、内部変数３０、４０、５０の内容を
電源が遮断される直前の状態に再現しても構わない。

【０２４０】また、上記実施態様にかかるフラッシュメ
モリシステム１、４９においては、１つの論理ブロック
アドレス（セル）に対して２つの物理ブロックを割り当
て可能に構成され、上記実施態様にかかるフラッシュメ
モリシステム３９においては、１つの論理ブロックアド
レスに対して３つの物理ブロックを割り当て可能に構成
されているが、１つの論理ブロックアドレスに対して４
以上の物理ブロックを割り当て可能に構成しても構わな
い。

【０２４１】また、上記実施態様にかかるフラッシュメ
モリシステム４９においては、各フラッシュメモリチッ
プ２−０〜２−３より一つずつ選ばれた物理ブロックに
よって仮想ブロックを構成しているが、独立したレジス
タを有する複数のバンクに分割された「バンクタイプ」
と呼ばれるフラッシュメモリチップを用い、それぞれ異
なるバンクに属する複数のブロックによって仮想ブロッ
クを構成しても構わない。「バンクタイプ」のフラッシ
ュメモリチップ用いれば、１つのフラッシュメモリチッ
プによって仮想ブロックを構成することができる。

【０２４２】また、上記実施態様にかかるフラッシュメ
モリシステム１、３９、４９においては、各ブロックを
３２個のページによって構成しているが、各ブロックを
構成するページ数は３２個には限定されず、他の数、例
えば、１６個や６４個であってもよい。本発明は、各ブ
ロックを構成するページ数が多いほど、より顕著な効果
を得ることができる。

【０２４３】また、上記実施態様にかかるフラッシュメ
モリシステム１、３９、４９においては、空きブロック
に対してデータの書き込みを行う場合、ユーザデータを
書き込むべきページとは無関係に当該ブロックの全ての
ページ＃０〜＃３１の冗長領域２６に、対応論理ブロッ
クアドレスを格納しているが、全てのページ＃０〜＃３
１の冗長領域２６に対応論理ブロックアドレスを格納す
ることは必須ではなく、少なくとも、先頭ページ（ペー
ジ＃０）及び最終ページ（ページ＃３１）の冗長領域２
６にこれを書き込めば足りる。

【０２４４】さらに、上記実施態様にかかるフラッシュ
メモリシステム１、３９、４９においては、データの格
納された全ての物理ブロックに関わるアドレス変換テー
ブル２７、５７をＳＲＡＭワークエリア８上に展開して
いるが、本発明において、これら全ての物理ブロックに
関わるアドレス変換テーブルを展開することは必須では
なく、これらの一部のみを展開してもよい。この場合、
ＳＲＡＭワークエリア８に必要とされる記憶容量を削減
することができる。但し、このように一部の物理ブロッ
クに関わるアドレス変換テーブルのみを展開する場合、
アドレス変換テーブルに含まれていない物理ブロックへ
のアクセスが要求される度に、アドレス変換テーブルを
更新する必要がある。

【０２４５】また、上記実施態様においては、フラッシ
ュメモリシステム１、３９、４９はカード形状であり、
４個のフラッシュメモリチップ２−０〜２−３とコント
ローラ３とが、一つのカード内に集積されて構成されて
いるが、本発明にかかるフラッシュメモリシステムがカ
ード形状に限定されることはなく、他の形状、例えばス
ティック状であってもよい。

【０２４６】さらに、上記実施態様においては、フラッ
シュメモリシステム１、３９、４９は、４個のフラッシ
ュメモリチップ２−０〜２−３とコントローラ３とが、
一つのカード内に集積されて構成されているが、フラッ
シュメモリチップ２−０〜２−３とコントローラ３と
が、同一筐体に集積されている必要はなく、それぞれ別
個の筐体にパッケージングされてもよい。この場合、フ
ラッシュメモリチップ２−０〜２−３がパッケージング
された筐体及びコントローラ３がパッケージングされた
筐体には、それぞれ他方との電気的及び機械的接続を実
現するためのコネクタが必要とされ、かかるコネクタに
よって、フラッシュメモリチップ２−０〜２−３がパッ
ケージングされた筐体が、コントローラ３がパッケージ
ングされた筐体に着脱可能に装着される。さらに、フラ
ッシュメモリチップ２−０〜２−３についても、これら
が同一筐体に集積されている必要はなく、それぞれ別個
の筐体にパッケージングされてもよい。

【０２４７】また、上記実施態様にかかるフラッシュメ
モリシステム１、３９、４９においては、各フラッシュ
メモリチップ２−０〜２−３は、それぞれ１２８Ｍバイ
ト（１Ｇビット）の記憶容量を有する半導体チップであ
るが、各フラッシュメモリチップ２−０〜２−３の記憶
容量は１２８Ｍバイト（１Ｇビット）に限定されず、こ
れとは異なる容量、例えば３２Ｍバイト（２５６Ｍビッ
ト）であってもよい。

【０２４８】さらに、上記実施態様にかかるフラッシュ
メモリシステム１、３９、４９においては、５１２バイ
トを１ページとし、これを最小アクセス単位としている
が、最小アクセス単位としては５１２バイトに限定され
ず、これとは異なる容量であってもよい。

【０２４９】また、上記実施態様にかかるフラッシュメ
モリシステム１、３９、４９においては、フラッシュメ
モリチップ２−０〜２−３を構成する各フラッシュメモ
リセル１６が、１ビットのデータを保持しているが、フ
ローティングゲート電極２１に注入すべき電子の量を複
数段階に制御することによって、２ビット以上のデータ
を保持可能に構成してもよい。

【０２５０】また、上記実施態様にかかるフラッシュメ
モリシステム１、３９においては、フラッシュメモリチ
ップ２−０〜２−３に対してそれぞれ２個のキューを割
り当てることによって、消去済みブロックキュー３０が
構成されているが、各フラッシュメモリチップ２−０〜
２−３に対して割り当てられるキューの数としては２個
に限定されず、他の数、例えば、１個や８個であっても
よい。

【０２５１】さらに、上記実施態様にかかるフラッシュ
メモリシステム１、３９、４９においては、フラッシュ
メモリチップ２としてＮＡＮＤ型のフラッシュメモリチ
ップを用いているが、本発明により制御可能なフラッシ
ュメモリがＮＡＮＤ型に限定されるものではなく、他の
種類、例えば、ＡＮＤ型のフラッシュメモリを制御する
ことも可能である。

【０２５２】また、本発明において、手段とは、必ずし
も物理的手段を意味するものではなく、各手段の機能が
ソフトウエアによって実現される場合も包含する。さら
に、一つの手段の機能が二以上の物理的手段により実現
されても、二以上の手段の機能が一つの物理的手段によ
り実現されてもよい。

【０２５３】尚、本発明は、ＰＣＭＣＩＡ（Ｐｅｒｓｏ
ｎａｌＣｏｍｐｕｔｅｒＭｅｍｏｒｙＣａｒｄ
ＩｎｔｅｒｎａｔｉｏｎａｌＡｓｓｏｃｉａｔｉｏ
ｎ）が発表した統一規格に基づくＰＣカードとして実現
することが可能である。さらに、近年、半導体素子の高
集積化技術の発展に伴い、より小型化された小型メモリ
カード、例えば、ＣＦＡ（ＣｏｍｐａｃｔＦｌａｓｈ
Ａｓｓｏｃｉａｔｉｏｎ）が提唱する「Ｃｏｍｐａｃｔ
Ｆｌａｓｈ」や、ＭｕｌｔｉＭｅｄｉａＣａｒｄＡｓｓ
ｏｃｉａｔｉｏｎの提唱する「ＭＭＣ（ＭｕｌｔｉＭｅ
ｄｉａＣａｒｄ）」、ソニー株式会社が提唱する「メモ
リースティック」、松下電器産業株式会社等が提唱する
「ＳＤメモリーカード」などに本発明を適用することが
可能である。

【０２５４】

【発明の効果】以上説明したように、本発明によれば、
ホストコンピュータからデータの書き込みを要求された
場合に、当該データを書き込むべきブロックにすでに何
らかのデータが格納されている場合であっても、与えら
れたデータの書き込みに必要な一連の処理をより高速に
行うことができるメモリコントローラ及びこのようなメ
モリコントローラを備えるフラッシュメモリシステムが
提供される。

【０２５５】また、本発明によれば、ホストコンピュー
タからデータの書き込みを要求された場合に、当該デー
タを書き込むべきブロックにすでに何らかのデータが格
納されている場合であっても、与えられたデータの書き
込みに必要な一連の処理をより高速に行うことができる
フラッシュメモリの制御方法が提供される。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様にかかるフラッシュ
メモリシステム１を概略的に示すブロック図である。

【図２】フラッシュメモリチップ２−０〜２−３を構成
する各フラッシュメモリセル１６の構造を概略的に示す
断面図である。

【図３】書込状態であるフラッシュメモリセル１６を概
略的に示す断面図である。

【図４】フラッシュメモリチップ２−０のアドレス空間
の構造を概略的に示す図である。

【図５】ＳＲＡＭワークエリア８に格納されるアドレス
変換テーブル２７のデータ構造を示す概略図である。

【図６】ＳＲＡＭワークエリア８に格納される消去済み
ブロックキュー２８のデータ構造を示す概略図である。

【図７】ＳＲＡＭワークエリア８に格納される内部変数
３０のデータ構造を示す概略図である。

【図８】書込動作の種類を決定するためのフローチャー
トである。

【図９】新規書込動作を示すフローチャートである。

【図１０】部分転送動作を示すフローチャートである。

【図１１】部分転送動作における転送元ブロック及び転
送先ブロックのデータ格納状態を示す概略図である。

【図１２】追書込判定を示すフローチャートである。

【図１３】ステップＳ３４における転送元ブロック及び
転送先ブロックのデータ格納状態を示す概略図である。

【図１４】追書込動作を示すフローチャートである。

【図１５】追書込動作における転送元ブロック及び転送
先ブロックのデータ格納状態を示す概略図である。

【図１６】完結動作を示すフローチャートである。

【図１７】完結動作における転送元ブロック及び転送先
ブロックのデータ格納状態を示す概略図である。

【図１８】ＳＲＡＭワークエリア８に格納される内部変
数４０のデータ構造を示す概略図である。

【図１９】追書込判定を示すフローチャートである。

【図２０】第２の部分転送動作を示すフローチャートで
ある。

【図２１】第２の部分転送動作における第１〜第３のブ
ロックのデータ格納状態を示す概略図である。

【図２２】ステップＳ７５〜ステップＳ７７における第
１〜第３のブロックのデータ格納状態を示す概略図であ
る。

【図２３】第２の追書込動作を示すフローチャートであ
る。

【図２４】第２の追書込動作における第１〜第３のブロ
ックのデータ格納状態を示す概略図である。

【図２５】第２の追書込動作における第１〜第３のブロ
ックのデータ格納状態を示す概略図である。

【図２６】仮想ブロックのマッピングの一例を示す図で
ある。

【図２７】図２６に示された仮想ブロックの仮想ページ
構造を示す図である。

【図２８】アドレス変換テーブル５７のデータ構造を示
す概略図である。

【図２９】ＳＲＡＭワークエリア８に格納される消去済
みブロックキュー５８のデータ構造を示す概略図であ
る。

【図３０】仮想ブロック＃ｎの仮想ページ４ｉ＋１に対
してホストコンピュータ５よりデータの書き込みが指示
された場合における転送元ブロック及び転送先ブロック
のデータ格納状態を示す概略図である。

【符号の説明】

１フラッシュメモリシステム２−０〜２−３フラッシュメモリチップ３コントローラ４コネクタ５ホストコンピュータ６マイクロプロセッサ７ホストインターフェースブロック８ＳＲＡＭワークエリア９バッファ１０フラッシュメモリインターフェースブロック１１ＥＣＣブロック１２フラッシュシーケンサブロック１３〜１５バス１６フラッシュメモリセル１７Ｐ型半導体基板１８ソース拡散領域１９ドレイン拡散領域２０トンネル酸化膜２１フローティングゲート電極２２絶縁膜２３コントロールゲート電極２４チャネル２５ユーザ領域２６冗長領域２７アドレス変換テーブル２８消去済みブロックキュー３０内部変数３１転送先ブロックアドレス格納領域３２転送元ブロックアドレス格納領域３３スタートページ格納領域３４フラグ３９フラッシュメモリシステム４０内部変数４１第１のブロックアドレス格納領域４２第２のブロックアドレス格納領域４３第３のブロックアドレス格納領域４４第２のスタートページ格納領域４５第１のスタートページ格納領域４６第１のフラグ４７第２のフラグ４９フラッシュメモリシステム５０内部変数５７アドレス変換テーブル５８消去済みブロックキュー

Claims

【特許請求の範囲】

【請求項１】複数のブロックからなるメモリにアクセ
スするメモリコントローラであって、既にデータが格納
されている第１のブロックに対応する論理アドレスに対
して新たなデータの書き込みが指示されたことに応答し
て、前記第１のブロックに格納されているデータの一部
を第２のブロックに転送する第１の手段と、前記新たな
データを前記第２のブロックに書き込む第２の手段と、
前記第１のブロックと前記第２のブロックの対応関係を
保持する第３の手段とを備えることを特徴とするメモリ
コントローラ。
【請求項２】前記第１の手段が、前記第１のブロック
の先頭ページから前記新たなデータを格納すべきページ
に対応するページの一つ前のページに格納されているデ
ータを、前記第２のブロックの同じページに転送するも
のであることを特徴とする請求項１に記載のメモリコン
トローラ。
【請求項３】前記第３の手段が、前記第２のブロック
の空きページに関する情報をさらに保持していることを
特徴とする請求項１または２に記載のメモリコントロー
ラ。
【請求項４】前記空きページが、前記第２の手段によ
りデータが書き込まれたページの次のページから最終ペ
ージまで連続していることを特徴とする請求項３に記載
のメモリコントローラ。
【請求項５】前記論理アドレスに対して新たなデータ
の書き込みがさらに指示されたことに応答して、前記新
たなデータを前記第２のブロックに追加的に書き込み可
能であるか否かを判断する第４の手段をさらに備えるこ
とを特徴とする請求項１乃至４のいずれか１項に記載の
メモリコントローラ。
【請求項６】前記第４の手段が追加的な書き込みが可
能であると判断したことに応答して、前記新たなデータ
を前記第２のブロックに書き込む第５の手段をさらに備
えることを特徴とする請求項５に記載のメモリコントロ
ーラ。
【請求項７】前記第４の手段が追加的な書き込みが不
可能であると判断したことに応答して、前記第１のブロ
ックと前記第２のブロックとの間のブロック間転送を完
結させる第６の手段をさらに備えることを特徴とする請
求項５または６に記載のメモリコントローラ。
【請求項８】前記第４の手段が追加的な書き込みが不
可能であると判断したことに応答して、前記第２のブロ
ックに格納されているデータの一部を第３のブロックに
転送する第７の手段と、前記新たなデータを前記第３の
ブロックに書き込む第８の手段とをさらに備え、前記第
３の手段が、前記第２のブロックと前記第３のブロック
の対応関係をさらに保持していることを特徴とする請求
項５または６に記載のメモリコントローラ。
【請求項９】前記第３の手段が、前記第３のブロック
の空きページに関する情報をさらに保持していることを
特徴とする請求項８に記載のメモリコントローラ。
【請求項１０】それぞれ複数のページによって構成さ
れる複数のブロックからなるメモリにアクセスするメモ
リコントローラであって、全てのページが使用済みであ
る第１のブロックと一部のページが使用済みであり残り
のページが空きページである第２のブロックとの対応関
係を保持する手段と、前記第２のブロックの物理アドレ
スと対応する論理アドレスとの関係を保持する手段と、
前記第２のブロックに対応する論理アドレスに対してデ
ータの書き込みが指示されたことに応答して書き込み先
のページが空きページであるか否かを判断する手段と、
書き込み先のページが空きページであると判断されたこ
とに応答して前記データを前記第２のブロックの対応す
る空きページに追加的に書き込む手段とを備えることを
特徴とするメモリコントローラ。
【請求項１１】前記書き込み先のページが空きページ
の先頭ページとは異なるページであることに応答して、
前記第１のブロックを構成するページのうち、前記空き
ページの先頭ページから前記書き込み先のページの一つ
前のページに対応する各ページの内容を前記第２のブロ
ックの同じページに転送する手段をさらに備えることを
特徴とする請求項１０に記載のメモリコントローラ。
【請求項１２】複数のブロックからなるメモリにアク
セスするメモリコントローラであって、前記各ブロック
を複数のグループに分類する手段と、互いに異なるグル
ープに属する複数のブロックを仮想的に結合することに
より仮想ブロックを形成する手段と、前記仮想ブロック
を構成する所定のブロックに対して新たなデータの書き
込みが指示されたことに応答して、前記所定のブロック
に格納されているデータの一部を他のブロックに転送す
る手段と、前記書き込みが指示されたデータを前記他の
ブロックに書き込む手段と、前記第所定のブロックと前
記他のブロックの対応関係を保持する手段とを備えるこ
とを特徴とするメモリコントローラ。
【請求項１３】複数のブロックからなるフラッシュメ
モリと、ホストコンピュータより供給されるホストアド
レスに基づいて前記フラッシュメモリにアクセスするメ
モリコントローラとを備え、前記メモリコントローラ
が、既にデータが格納されている第１のブロックに対応
する論理アドレスに対して新たなデータの書き込みが指
示されたことに応答して、前記第１のブロックに格納さ
れているデータの一部を第２のブロックに転送する第１
の手段と、前記新たなデータを前記第２のブロックに書
き込む第２の手段と、前記第１のブロックと前記第２の
ブロックの対応関係を保持する第３の手段とを備えるこ
とを特徴とするフラッシュメモリシステム。
【請求項１４】前記フラッシュメモリと前記メモリコ
ントローラとが、同一の筐体に収容されていることを特
徴とする請求項１３に記載のフラッシュメモリシステ
ム。
【請求項１５】前記筐体がカード形状であることを特
徴とする請求項１４に記載のフラッシュメモリシステ
ム。
【請求項１６】前記第３の手段が、前記第２のブロッ
クの空きページに関する情報をさらに保持していること
を特徴とする請求項１３乃至１５のいずれか１項に記載
のフラッシュメモリシステム。
【請求項１７】所定の論理アドレスに対してデータの
書き込みが指示されたことに応答して、アドレス変換テ
ーブル内の前記論理アドレスに対応するブロックを第１
のブロックから第２のブロックに変更するステップと、
前記第１のブロックと前記第２のブロックの対応関係を
示す変数を作成するステップと、前記第１のブロックに
格納されているデータの一部を第２のブロックに転送す
るステップと、前記新たなデータを前記第２のブロック
に書き込むステップとを備えることを特徴とするフラッ
シュメモリの制御方法。
【請求項１８】前記論理アドレスに対して新たなデー
タの書き込みがさらに指示されたことに応答して、前記
新たなデータを前記第２のブロックに追加的に書き込み
可能であるか否かを判断するステップと、前記追加的な
書き込みが可能であると判断されたことに応答して、前
記新たなデータを前記第２のブロックに書き込むステッ
プとをさらに備えることを特徴とする請求項１７に記載
のフラッシュメモリの制御方法。
【請求項１９】前記論理アドレスに対して新たなデー
タの書き込みがさらに指示されたことに応答して、前記
新たなデータを前記第２のブロックに追加的に書き込み
可能であるか否かを判断するステップと、前記追加的な
書き込みが不可能であると判断されたことに応答して、
前記第１のブロックと前記第２のブロックとの間のブロ
ック間転送を完結させるステップとさらに備えることを
特徴とする請求項１７に記載のフラッシュメモリの制御
方法。
【請求項２０】前記ブロック間転送を完結させた後、
前記第１のブロックをブロック消去するステップをさら
に備えることを特徴とする請求項１９に記載のフラッシ
ュメモリの制御方法。