JP2002299986A - 電子回路ユニット - Google Patents
電子回路ユニットInfo
- Publication number
- JP2002299986A JP2002299986A JP2001100362A JP2001100362A JP2002299986A JP 2002299986 A JP2002299986 A JP 2002299986A JP 2001100362 A JP2001100362 A JP 2001100362A JP 2001100362 A JP2001100362 A JP 2001100362A JP 2002299986 A JP2002299986 A JP 2002299986A
- Authority
- JP
- Japan
- Prior art keywords
- inductance element
- electronic circuit
- circuit unit
- thin film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Coils Or Transformers For Communication (AREA)
- Filters And Equalizers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 基板上のデッドスペースを可及的に少なくし
て実装効率を高めた電子回路ユニットを提供すること。 【解決手段】 アルミナ基板１上に渦巻き形状のインダ
クタンス素子２を薄膜形成すると共に、このインダクタ
ンス素子２によって囲まれた内側領域に薄膜コンデンサ
３を配設し、この薄膜コンデンサ３の上部電極３ｃをイ
ンダクタンス素子２の内方端部に接続した。また、薄膜
コンデンサ３の下部電極３ｂを引き出し部４を介してイ
ンダクタンス素子２の外方端部に接続すると共に、イン
ダクタンス素子２の内方端部から外方に向けて別の引き
出し部６を導出し、これら引き出し部４，６とインダク
タンス素子２とが重なる部分に絶縁体層５を介設した。
て実装効率を高めた電子回路ユニットを提供すること。 【解決手段】 アルミナ基板１上に渦巻き形状のインダ
クタンス素子２を薄膜形成すると共に、このインダクタ
ンス素子２によって囲まれた内側領域に薄膜コンデンサ
３を配設し、この薄膜コンデンサ３の上部電極３ｃをイ
ンダクタンス素子２の内方端部に接続した。また、薄膜
コンデンサ３の下部電極３ｂを引き出し部４を介してイ
ンダクタンス素子２の外方端部に接続すると共に、イン
ダクタンス素子２の内方端部から外方に向けて別の引き
出し部６を導出し、これら引き出し部４，６とインダク
タンス素子２とが重なる部分に絶縁体層５を介設した。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波デバイス等
として使用される電子回路ユニットに係り、特に、イン
ダクタンス素子を基板上に渦巻き形状に膜形成した回路
構成を有する電子回路ユニットに関する。
として使用される電子回路ユニットに係り、特に、イン
ダクタンス素子を基板上に渦巻き形状に膜形成した回路
構成を有する電子回路ユニットに関する。
【０００２】
【従来の技術】電子回路ユニットは基板上に各種回路部
品を実装したものであり、例えば携帯電話等の無線通信
機器の分野においては、電圧制御発振器を構成する共振
回路と発振回路およびバッファ回路の各回路部品を同一
基板上に実装した電子回路ユニットが使用されている。
通常、このような電子回路ユニットでは、チップコンデ
ンサやチップインダクタ等の回路部品が基板上に設けら
れた導電パターンの半田ランドに半田付けされているた
め、各回路部品の半田付け部分が短絡しないに部品間ピ
ッチを設定する必要があり、このことが電子回路ユニッ
トの小形化を妨げる要因となっていた。
品を実装したものであり、例えば携帯電話等の無線通信
機器の分野においては、電圧制御発振器を構成する共振
回路と発振回路およびバッファ回路の各回路部品を同一
基板上に実装した電子回路ユニットが使用されている。
通常、このような電子回路ユニットでは、チップコンデ
ンサやチップインダクタ等の回路部品が基板上に設けら
れた導電パターンの半田ランドに半田付けされているた
め、各回路部品の半田付け部分が短絡しないに部品間ピ
ッチを設定する必要があり、このことが電子回路ユニッ
トの小形化を妨げる要因となっていた。
【０００３】そこで近年、抵抗やコンデンサあるいはイ
ンダクタ等の回路部品を基板上にフォトリソ技術を用い
て薄膜形成し、電子回路ユニットの実装密度を高めて小
形化を図るという試みがなされている。例えば、必要と
される回路構成がインダクタとコンデンサの並列共振回
路を有している場合、図４に示すように、基板１０上に
インダクタンス素子１１を渦巻き形状に薄膜形成すると
共に、このインダクタンス素子１１の内方端部から導出
する引き出し部とインダクタンス素子１１の外方端部と
を絶縁層を介して積層すれば、渦巻き形状のインダクタ
ンス素子１１の近傍に薄膜コンデンサ１２を並設するこ
とができる。
ンダクタ等の回路部品を基板上にフォトリソ技術を用い
て薄膜形成し、電子回路ユニットの実装密度を高めて小
形化を図るという試みがなされている。例えば、必要と
される回路構成がインダクタとコンデンサの並列共振回
路を有している場合、図４に示すように、基板１０上に
インダクタンス素子１１を渦巻き形状に薄膜形成すると
共に、このインダクタンス素子１１の内方端部から導出
する引き出し部とインダクタンス素子１１の外方端部と
を絶縁層を介して積層すれば、渦巻き形状のインダクタ
ンス素子１１の近傍に薄膜コンデンサ１２を並設するこ
とができる。
【０００４】
【発明が解決しようとする課題】前述したように、基板
１０上に共振回路のインダクタンス素子１１と薄膜コン
デンサ１２を薄膜形成すると共に、この基板１０上に抵
抗やコンデンサ等の他回路の回路素子も薄膜形成すれ
ば、必要とされる回路素子が全て薄膜技術を用いて高精
度に形成されるため、チップ抵抗やチップコンデンサあ
るいはチップインダクタ等の回路部品を用いた場合に比
べると、実装密度を高めて電子回路ユニットを小形化で
きるという利点があるもの、問題がないわけではない。
すなわち、渦巻き形状に薄膜形成されたインダクタンス
素子１１の外側に薄膜コンデンサ１２が並設されている
ため、インダクタンス素子１１によって囲まれた内側の
領域が実装上のデッドスペースとなり、その結果、電子
回路ユニットの更なる小形化が妨げられたり、共振用イ
ンダクタのＱ値を高めることが困難になる等の改善の余
地があった。なお、このような問題は必要とされる回路
構成がインダクタとコンデンサの並列共振回路を有して
いる場合に限らず、インダクタとコンデンサの直列共振
回路や、インダクタに抵抗やトランジスタ等のコンデン
サ以外の回路部品が接続されている場合も同様である。
１０上に共振回路のインダクタンス素子１１と薄膜コン
デンサ１２を薄膜形成すると共に、この基板１０上に抵
抗やコンデンサ等の他回路の回路素子も薄膜形成すれ
ば、必要とされる回路素子が全て薄膜技術を用いて高精
度に形成されるため、チップ抵抗やチップコンデンサあ
るいはチップインダクタ等の回路部品を用いた場合に比
べると、実装密度を高めて電子回路ユニットを小形化で
きるという利点があるもの、問題がないわけではない。
すなわち、渦巻き形状に薄膜形成されたインダクタンス
素子１１の外側に薄膜コンデンサ１２が並設されている
ため、インダクタンス素子１１によって囲まれた内側の
領域が実装上のデッドスペースとなり、その結果、電子
回路ユニットの更なる小形化が妨げられたり、共振用イ
ンダクタのＱ値を高めることが困難になる等の改善の余
地があった。なお、このような問題は必要とされる回路
構成がインダクタとコンデンサの並列共振回路を有して
いる場合に限らず、インダクタとコンデンサの直列共振
回路や、インダクタに抵抗やトランジスタ等のコンデン
サ以外の回路部品が接続されている場合も同様である。
【０００５】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、基板上のデッドスペ
ースを可及的に少なくして実装効率を高めた電子回路ユ
ニットを提供することにある。
みてなされたもので、その目的は、基板上のデッドスペ
ースを可及的に少なくして実装効率を高めた電子回路ユ
ニットを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電子回路ユニットでは、基板上に膜形成
された渦巻き形状のインダクタンス素子と、前記基板上
の前記インダクタンス素子によって囲まれる領域内に配
設された回路素子とを備え、前記インダクタンス素子の
内方端部と前記回路素子とが電気的に接続されているよ
うに構成した。
めに、本発明の電子回路ユニットでは、基板上に膜形成
された渦巻き形状のインダクタンス素子と、前記基板上
の前記インダクタンス素子によって囲まれる領域内に配
設された回路素子とを備え、前記インダクタンス素子の
内方端部と前記回路素子とが電気的に接続されているよ
うに構成した。
【０００７】このように構成された電子回路ユニットで
は、渦巻き形状のインダクタンス素子の内側領域が他の
回路素子の実装領域として有効利用されるため、基板上
のデッドスペースを可及的に少なくして実装効率を高め
ることができ、その分、電子回路ユニットの小形化を促
進したりＱ値を高めることができる。なお、インダクタ
ンス素子の内側領域に配設される回路素子は特に限定さ
れないが、コンデンサとダイオードおよび抵抗のいずれ
か１つであることが好ましい。
は、渦巻き形状のインダクタンス素子の内側領域が他の
回路素子の実装領域として有効利用されるため、基板上
のデッドスペースを可及的に少なくして実装効率を高め
ることができ、その分、電子回路ユニットの小形化を促
進したりＱ値を高めることができる。なお、インダクタ
ンス素子の内側領域に配設される回路素子は特に限定さ
れないが、コンデンサとダイオードおよび抵抗のいずれ
か１つであることが好ましい。
【０００８】上記の構成において、インダクタンス素子
と回路素子が直列接続される場合、回路素子からインダ
クタンス素子の外部に向けて引き出し部を導出すれば良
いが、これらインダクタンス素子と回路素子が並列接続
される場合、インダクタンス素子の内方端部から外部に
向けて第１の引き出し部を導出すると共に、回路素子か
ら外部に向けて第２の引き出し部を導出し、この第２の
引き出し部とインダクタンス素子の外方端部とを電気的
に接続することが好ましい。この場合、第１および第２
の引き出し部としてボンディングワイヤーを用いても良
いが、これら第１および第２の引き出し部とインダクタ
ンス素子との間に絶縁体層を介設することが好ましく、
このようにすると、インダクタンス素子と両引き出し部
および絶縁体層を全て薄膜技術によって高精度に形成す
ることができる。
と回路素子が直列接続される場合、回路素子からインダ
クタンス素子の外部に向けて引き出し部を導出すれば良
いが、これらインダクタンス素子と回路素子が並列接続
される場合、インダクタンス素子の内方端部から外部に
向けて第１の引き出し部を導出すると共に、回路素子か
ら外部に向けて第２の引き出し部を導出し、この第２の
引き出し部とインダクタンス素子の外方端部とを電気的
に接続することが好ましい。この場合、第１および第２
の引き出し部としてボンディングワイヤーを用いても良
いが、これら第１および第２の引き出し部とインダクタ
ンス素子との間に絶縁体層を介設することが好ましく、
このようにすると、インダクタンス素子と両引き出し部
および絶縁体層を全て薄膜技術によって高精度に形成す
ることができる。
【０００９】
【発明の実施の形態】以下、発明の実施の形態について
図面を参照して説明すると、図１は第１の実施形態例に
係る電子回路ユニットの要部平面図、図２は図１のII−
II線に沿う拡大断面図である。
図面を参照して説明すると、図１は第１の実施形態例に
係る電子回路ユニットの要部平面図、図２は図１のII−
II線に沿う拡大断面図である。
【００１０】図１に示すように、本実施形態例に係る電
子回路ユニットは、アルミナ基板１上に蒸着やスパッタ
等のフォトリソ技術を用いて薄膜形成されたインダクタ
ンス素子２と薄膜コンデンサ３とを備えており、図示省
略されているが、この基板１上の他の領域には別の回路
素子も薄膜形成されている。インダクタンス素子２は所
定のターン数をもって渦巻き形状に形成されており、こ
のインダクタンス素子２によって囲まれた内側領域に薄
膜コンデンサ３が配設されている。図２に示すように、
この薄膜コンデンサ３はSiO２等の誘電体層３ａを介し
て下部電極３ｂと上部電極３ｃを積層したもので、薄膜
コンデンサ３の上部電極３ｃはインダクタンス素子２の
内方端部に接続され、薄膜コンデンサ３の下部電極３ｂ
は引き出し部４を介してインダクタンス素子２の外方端
部に接続されている。この引き出し部４はインダクタン
ス素子２を横切って外方へ導出されており、これらイン
ダクタンス素子２と引き出し部４が重なる部分には絶縁
体層５が介設されている。また、インダクタンス素子２
の内方端部から外方に向けて別の引き出し部６が導出さ
れており、図示せぬが、これらインダクタンス素子２と
引き出し部６の重なり部分にも絶縁体層が介設されてい
る。したがって、これら両引き出し部４，６を外部端子
とすることにより、アルミナ基板１上にインダクタンス
素子２と薄膜コンデンサ３の並列共振回路が実装される
ことになる。なお、インダクタンス素子２と薄膜コンデ
ンサ３の接続方法として、上記とは反対に薄膜コンデン
サ３の下部電極３ｂをインダクタンス素子２の内方端部
に接続し、上部電極３ｃを引き出し部４を介してインダ
クタンス素子２の外方端部に接続することも可能であ
る。
子回路ユニットは、アルミナ基板１上に蒸着やスパッタ
等のフォトリソ技術を用いて薄膜形成されたインダクタ
ンス素子２と薄膜コンデンサ３とを備えており、図示省
略されているが、この基板１上の他の領域には別の回路
素子も薄膜形成されている。インダクタンス素子２は所
定のターン数をもって渦巻き形状に形成されており、こ
のインダクタンス素子２によって囲まれた内側領域に薄
膜コンデンサ３が配設されている。図２に示すように、
この薄膜コンデンサ３はSiO２等の誘電体層３ａを介し
て下部電極３ｂと上部電極３ｃを積層したもので、薄膜
コンデンサ３の上部電極３ｃはインダクタンス素子２の
内方端部に接続され、薄膜コンデンサ３の下部電極３ｂ
は引き出し部４を介してインダクタンス素子２の外方端
部に接続されている。この引き出し部４はインダクタン
ス素子２を横切って外方へ導出されており、これらイン
ダクタンス素子２と引き出し部４が重なる部分には絶縁
体層５が介設されている。また、インダクタンス素子２
の内方端部から外方に向けて別の引き出し部６が導出さ
れており、図示せぬが、これらインダクタンス素子２と
引き出し部６の重なり部分にも絶縁体層が介設されてい
る。したがって、これら両引き出し部４，６を外部端子
とすることにより、アルミナ基板１上にインダクタンス
素子２と薄膜コンデンサ３の並列共振回路が実装される
ことになる。なお、インダクタンス素子２と薄膜コンデ
ンサ３の接続方法として、上記とは反対に薄膜コンデン
サ３の下部電極３ｂをインダクタンス素子２の内方端部
に接続し、上部電極３ｃを引き出し部４を介してインダ
クタンス素子２の外方端部に接続することも可能であ
る。
【００１１】上記した第１の実施形態例に係る電子回路
ユニットにおいては、アルミナ基板１上に薄膜形成した
渦巻き形状のインダクタンス素子２の内側領域が薄膜コ
ンデンサ３の実装領域として有効利用されるため、その
分、アルミナ基板１上のデッドスペースを少なくして実
装効率を高めることができる。したがって、インダクタ
ンス素子の外側に薄膜コンデンサを並設した場合に比べ
ると、インダクタンス素子２の線幅やターン数を変えず
に電子回路ユニットの小形化が実現され、あるいは、外
側に必要とされていた薄膜コンデンサの形成領域までイ
ンダクタンス素子２を広げれば、電子回路ユニットの大
形化を伴わずにＱ値を高めることができる。
ユニットにおいては、アルミナ基板１上に薄膜形成した
渦巻き形状のインダクタンス素子２の内側領域が薄膜コ
ンデンサ３の実装領域として有効利用されるため、その
分、アルミナ基板１上のデッドスペースを少なくして実
装効率を高めることができる。したがって、インダクタ
ンス素子の外側に薄膜コンデンサを並設した場合に比べ
ると、インダクタンス素子２の線幅やターン数を変えず
に電子回路ユニットの小形化が実現され、あるいは、外
側に必要とされていた薄膜コンデンサの形成領域までイ
ンダクタンス素子２を広げれば、電子回路ユニットの大
形化を伴わずにＱ値を高めることができる。
【００１２】図３は第２の実施形態例に係る電子回路ユ
ニットの要部平面図であり、本実施形態例が前述した第
１の実施形態例と相違する点は、インダクタンス素子２
の内側領域をダイオードの実装領域としたことにある。
すなわち、インダクタンス素子２の内方端部には接続ラ
ンド２ａが一体形成されており、この接続ランド２ａ上
にダイオードのベアチップ７が導電性接着剤等を用いて
実装されている。また、インダクタンス素子２の外側に
はパッド部８が薄膜形成されており、ベアチップ７とパ
ッド部８はボンディングワイヤー９によって接続されて
いる。したがって、第２の実施形態例に係る電子回路ユ
ニットにおいても、アルミナ基板１上に薄膜形成した渦
巻き形状のインダクタンス素子２の内側領域がダイオー
ドのベアチップ７の実装領域として有効利用されるた
め、その分、アルミナ基板１上のデッドスペースを少な
くして実装効率を高めることができる。
ニットの要部平面図であり、本実施形態例が前述した第
１の実施形態例と相違する点は、インダクタンス素子２
の内側領域をダイオードの実装領域としたことにある。
すなわち、インダクタンス素子２の内方端部には接続ラ
ンド２ａが一体形成されており、この接続ランド２ａ上
にダイオードのベアチップ７が導電性接着剤等を用いて
実装されている。また、インダクタンス素子２の外側に
はパッド部８が薄膜形成されており、ベアチップ７とパ
ッド部８はボンディングワイヤー９によって接続されて
いる。したがって、第２の実施形態例に係る電子回路ユ
ニットにおいても、アルミナ基板１上に薄膜形成した渦
巻き形状のインダクタンス素子２の内側領域がダイオー
ドのベアチップ７の実装領域として有効利用されるた
め、その分、アルミナ基板１上のデッドスペースを少な
くして実装効率を高めることができる。
【００１３】なお、本発明による電子回路ユニットは、
上記した各実施形態例以外にも種々の変形例を採用する
ことが可能であり、例えば、インダクタンス素子２を角
形の渦巻き形状にする代わりに円形の渦巻き形状にして
もよく、また、インダクタンス素子２の内側領域に薄膜
コンデンサ３やダイオードのベアチップ７の代わりに薄
膜抵抗を配設してもよい。さらに、インダクタンス素子
２とその内側領域に配設される回路素子との接続も適宜
変更することができ、例えば、第１の実施形態例におい
てインダクタンス素子２と薄膜コンデンサ３の直列共振
回路を構成する場合は、一方の引き出し部４をインダク
タンス素子２の内側から外方へ導出し、この引き出し部
４とインダクタンス素子２の外方端部を外部端子とすれ
ばよい。
上記した各実施形態例以外にも種々の変形例を採用する
ことが可能であり、例えば、インダクタンス素子２を角
形の渦巻き形状にする代わりに円形の渦巻き形状にして
もよく、また、インダクタンス素子２の内側領域に薄膜
コンデンサ３やダイオードのベアチップ７の代わりに薄
膜抵抗を配設してもよい。さらに、インダクタンス素子
２とその内側領域に配設される回路素子との接続も適宜
変更することができ、例えば、第１の実施形態例におい
てインダクタンス素子２と薄膜コンデンサ３の直列共振
回路を構成する場合は、一方の引き出し部４をインダク
タンス素子２の内側から外方へ導出し、この引き出し部
４とインダクタンス素子２の外方端部を外部端子とすれ
ばよい。
【００１４】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００１５】基板上に膜形成された渦巻き形状のインダ
クタンス素子の内側領域が他の回路素子の実装領域とし
て有効利用されるため、基板上のデッドスペースを可及
的に少なくして実装効率を高めることができ、その分、
電子回路ユニットの小形化を促進したりＱ値を高めるこ
とができる。
クタンス素子の内側領域が他の回路素子の実装領域とし
て有効利用されるため、基板上のデッドスペースを可及
的に少なくして実装効率を高めることができ、その分、
電子回路ユニットの小形化を促進したりＱ値を高めるこ
とができる。
【図１】本発明の第１の実施形態例に係る電子回路ユニ
ットの要部平面図である。
ットの要部平面図である。
【図２】図１のII−II線に沿う拡大断面図である。
【図３】本発明の第２の実施形態例に係る電子回路ユニ
ットの要部平面図である。
ットの要部平面図である。
【図４】従来提案に係る電子回路ユニットの要部平面図
である。
である。
１ アルミナ基板 ２ インダクタンス素子 ２ａ 接続ランド ３ 薄膜コンデンサ ３ａ 誘電体層 ３ｂ 下部電極 ３ｃ 上部電極 ４，６ 引き出し部 ５ 絶縁体層 ７ ベアチップ ８ パッド部 ９ ボンディングワイヤー
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4E351 AA07 BB03 BB05 BB09 BB15 BB22 BB24 CC01 GG01 5E070 AA05 AB01 BA01 CB03 CB15 DB03 5J024 AA10 DA04 DA29 DA32 5J081 AA02 CC42 EE02 EE03 JJ12 JJ14 JJ18 MM06
Claims (5)
- 【請求項１】 基板上に膜形成された渦巻き形状のイン
ダクタンス素子と、前記基板上の前記インダクタンス素
子によって囲まれる領域内に配設された回路素子とを備
え、前記インダクタンス素子の内方端部と前記回路素子
とが電気的に接続されていることを特徴とする電子回路
ユニット。 - 【請求項２】 請求項１の記載において、前記回路素子
がコンデンサとダイオードおよび抵抗のいずれか１つで
あることを特徴とする電子回路ユニット。 - 【請求項３】 請求項１または２の記載において、前記
インダクタンス素子の内方端部から外部に向けて第１の
引き出し部が導出されると共に、前記回路素子から外部
に向けて第２の引き出し部が導出され、この第２の引き
出し部と前記インダクタンス素子の外方端部とが電気的
に接続されていることを特徴とする電子回路ユニット。 - 【請求項４】 請求項３の記載において、前記第１およ
び第２の引き出し部と前記インダクタンス素子との間に
絶縁体層が介設されていることを特徴とする電子回路ユ
ニット。 - 【請求項５】 請求項１の記載において、前記インダク
タンス素子と前記回路素子とが前記基板上にフォトリソ
技術を用いて薄膜形成されたものであることを特徴とす
る電子回路ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100362A JP2002299986A (ja) | 2001-03-30 | 2001-03-30 | 電子回路ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100362A JP2002299986A (ja) | 2001-03-30 | 2001-03-30 | 電子回路ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299986A true JP2002299986A (ja) | 2002-10-11 |
Family
ID=18953807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001100362A Withdrawn JP2002299986A (ja) | 2001-03-30 | 2001-03-30 | 電子回路ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299986A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943635B1 (en) * | 2003-09-30 | 2005-09-13 | Conexant Systems, Inc. | Optimum RF VCO structure |
| JP2008172075A (ja) * | 2007-01-12 | 2008-07-24 | Nec Electronics Corp | 半導体装置 |
| JP2011138847A (ja) * | 2009-12-27 | 2011-07-14 | Kyocer Slc Technologies Corp | 配線基板 |
| JP2017139422A (ja) * | 2016-02-05 | 2017-08-10 | 株式会社村田製作所 | 電子部品 |
-
2001
- 2001-03-30 JP JP2001100362A patent/JP2002299986A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943635B1 (en) * | 2003-09-30 | 2005-09-13 | Conexant Systems, Inc. | Optimum RF VCO structure |
| JP2008172075A (ja) * | 2007-01-12 | 2008-07-24 | Nec Electronics Corp | 半導体装置 |
| JP2011138847A (ja) * | 2009-12-27 | 2011-07-14 | Kyocer Slc Technologies Corp | 配線基板 |
| JP2017139422A (ja) * | 2016-02-05 | 2017-08-10 | 株式会社村田製作所 | 電子部品 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4376493B2 (ja) | プリント回路ボード | |
| KR100617887B1 (ko) | 품질 팩터가 높은 오버랩핑 공진기를 갖는 멀티칩 모듈 | |
| JP5206775B2 (ja) | 電子部品 | |
| US7973246B2 (en) | Electronic component | |
| US6452473B1 (en) | Multilayer inductor and method of manufacturing the same | |
| US6094112A (en) | Surface mount filter device | |
| JP2016524816A (ja) | 高い品質係数をもたらす複数の相互結合メタライズ層を有するベクトルインダクタ | |
| US20110309895A1 (en) | Multilayer filter | |
| JP6365696B2 (ja) | モジュール | |
| CN109462383B (zh) | 一种谐振电路和滤波器 | |
| TWI226647B (en) | Inductor formed between two layout layers | |
| CN104578753A (zh) | 复合电子组件和其上安装有复合电子组件的板 | |
| JP2005167468A (ja) | 電子装置および半導体装置 | |
| JP2001358551A (ja) | フィルタ | |
| JPH09134819A (ja) | モノリシック多層超薄チップインダクタ及びその製造方法 | |
| JP2005317725A (ja) | 電子部品 | |
| JP2002299986A (ja) | 電子回路ユニット | |
| JP2001044074A (ja) | 積層セラミックコンデンサ | |
| TWI344657B (en) | Symmetrical inductor device | |
| JPH1065476A (ja) | Ｌｃローパスフィルタ | |
| JP2004153414A (ja) | ローパスフィルタ | |
| JPH10150337A (ja) | Ｌｃローパスフィルタの反射特性調整方法 | |
| JPH09306738A (ja) | インダクタ素子 | |
| JP2004296927A (ja) | 電子部品収納用配線基板 | |
| JPH1051257A (ja) | Ｌｃローパスフィルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040513 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060630 |