JP2002299278A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002299278A JP2002299278A JP2001103387A JP2001103387A JP2002299278A JP 2002299278 A JP2002299278 A JP 2002299278A JP 2001103387 A JP2001103387 A JP 2001103387A JP 2001103387 A JP2001103387 A JP 2001103387A JP 2002299278 A JP2002299278 A JP 2002299278A
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Abstract
(57)【要約】
【課題】不純物拡散領域に欠損が生じ難い半導体装置の
製造方法を提供する。 【解決手段】イオン注入を２回に分けて行う（（ｃ）、
（ｆ））ことで、不純物拡散領域の欠損を防止する。
製造方法を提供する。 【解決手段】イオン注入を２回に分けて行う（（ｃ）、
（ｆ））ことで、不純物拡散領域の欠損を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、フィールドスト
ップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）などの半導体装置の
製造方法に関する。
ップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）などの半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年、数百Ｖから数千Ｖクラスの高耐圧
のＩＧＢＴなどのＭＯＳ制御型の電力用半導体デバイス
では、動作時のエネルギー損失の低減と、ウェハコスト
の削減のために、エピタキシャル基板よりも安価なＦＺ
（Ｆｌｏｔｉｎｇ Ｚｏｎｅ）基板を用いて、そのＦＺ
基板の厚さを２００μｍ程度以下と薄く加工し、デバイ
スを作り込む技術が脚光を浴びている。特に、耐圧が千
数百Ｖから数千Ｖクラスの高耐圧のＩＧＢＴでは、オン
電圧や順阻止耐圧などで、良好な電気的特性が得られる
ＦＳ−ＩＧＢＴと呼ばれるＩＧＢＴが注目されている。
のＩＧＢＴなどのＭＯＳ制御型の電力用半導体デバイス
では、動作時のエネルギー損失の低減と、ウェハコスト
の削減のために、エピタキシャル基板よりも安価なＦＺ
（Ｆｌｏｔｉｎｇ Ｚｏｎｅ）基板を用いて、そのＦＺ
基板の厚さを２００μｍ程度以下と薄く加工し、デバイ
スを作り込む技術が脚光を浴びている。特に、耐圧が千
数百Ｖから数千Ｖクラスの高耐圧のＩＧＢＴでは、オン
電圧や順阻止耐圧などで、良好な電気的特性が得られる
ＦＳ−ＩＧＢＴと呼ばれるＩＧＢＴが注目されている。
【０００３】図６は、ＦＳ−ＩＧＢＴの要部断面図であ
る。ｎ半導体基板１００の第１主面７１の表面層にｐベ
ース領域５２を形成し、ｐベース領域５２の表面層にｎ
+ エミッタ領域５３を形成し、ｎ半導体基板１００とｎ
+ エミッタ領域５３に挟まれたｐベース領域５２上にゲ
ート絶縁膜５４を介してゲート電極５５を形成し、その
上に層間絶縁膜５６を形成し、ｎ+ エミッタ領域５３上
とｐベース領域５２上にエミッタ電極５７を形成する。
る。ｎ半導体基板１００の第１主面７１の表面層にｐベ
ース領域５２を形成し、ｐベース領域５２の表面層にｎ
+ エミッタ領域５３を形成し、ｎ半導体基板１００とｎ
+ エミッタ領域５３に挟まれたｐベース領域５２上にゲ
ート絶縁膜５４を介してゲート電極５５を形成し、その
上に層間絶縁膜５６を形成し、ｎ+ エミッタ領域５３上
とｐベース領域５２上にエミッタ電極５７を形成する。
【０００４】その後、ｎ半導体基板１００の第２主面７
２の表面層にｎ型ＦＳ領域５８を形成し、このｎ型ＦＳ
領域５８の表面層にｐ+ コレクタ領域５９を形成し、ｐ
+ コレクタ領域５９上にコレクタ電極６０を形成する。
ｎ半導体基板１００の各領域が形成されない領域が、ｎ
ベース領域５１となる。図７は、図６のＦＳ−ＩＧＢＴ
のｐ+ コレクタ領域を形成する方法であり、同図（ａ）
から同図（ｅ）は、工程順に示した要部工程断面図であ
る。
２の表面層にｎ型ＦＳ領域５８を形成し、このｎ型ＦＳ
領域５８の表面層にｐ+ コレクタ領域５９を形成し、ｐ
+ コレクタ領域５９上にコレクタ電極６０を形成する。
ｎ半導体基板１００の各領域が形成されない領域が、ｎ
ベース領域５１となる。図７は、図６のＦＳ−ＩＧＢＴ
のｐ+ コレクタ領域を形成する方法であり、同図（ａ）
から同図（ｅ）は、工程順に示した要部工程断面図であ
る。
【０００５】図６のｎ型ＦＳ領域５８の形成まで終了し
た、図８のようなエミッタ電極付き半導体基板１０１を
準備する（同図（ａ））。つぎに、第１主面側の表面
に、キズやクラックで損傷するのを防止するために、エ
ミッタ電極の表面に保護用のレジスト膜６１を形成する
（同図（ｂ））。尚、レジスト膜の代わりに、剥離が容
易な保護用の貼付けテープでも構わない。
た、図８のようなエミッタ電極付き半導体基板１０１を
準備する（同図（ａ））。つぎに、第１主面側の表面
に、キズやクラックで損傷するのを防止するために、エ
ミッタ電極の表面に保護用のレジスト膜６１を形成する
（同図（ｂ））。尚、レジスト膜の代わりに、剥離が容
易な保護用の貼付けテープでも構わない。
【０００６】つぎに、第２主面７２の表面から、ボロン
６３のイオン注入６２を行う（同図（ｃ））。つぎに、
レジスト膜６１を除去し、表面を洗浄する（同図
（ｄ））。つぎに、４００℃程度の温度で熱処理して、
ボロンを活性化し、図示しないｎ型ＦＳ領域の表面層に
ｐ+ コレクタ領域５９を形成する（同図（ｅ））。その
後、図示しない、コレクタ電極６０を形成して、ＦＳ−
ＩＧＢＴが完成する。
６３のイオン注入６２を行う（同図（ｃ））。つぎに、
レジスト膜６１を除去し、表面を洗浄する（同図
（ｄ））。つぎに、４００℃程度の温度で熱処理して、
ボロンを活性化し、図示しないｎ型ＦＳ領域の表面層に
ｐ+ コレクタ領域５９を形成する（同図（ｅ））。その
後、図示しない、コレクタ電極６０を形成して、ＦＳ−
ＩＧＢＴが完成する。
【０００７】このＦＳ−ＩＧＢＴは、エピタキシャル基
板を用いて形成した従来のパンチスルー型ＩＧＢＴ（Ｐ
Ｔ−ＩＧＢＴ）の数百μｍの厚さのｐ+ コレクタ領域
を、数μｍから十数μｍ以下に薄くした構造であり、従
って、全体のｎ半導体基板１００の厚さも２００μｍ以
下と薄くなっている。
板を用いて形成した従来のパンチスルー型ＩＧＢＴ（Ｐ
Ｔ−ＩＧＢＴ）の数百μｍの厚さのｐ+ コレクタ領域
を、数μｍから十数μｍ以下に薄くした構造であり、従
って、全体のｎ半導体基板１００の厚さも２００μｍ以
下と薄くなっている。
【０００８】
【発明が解決しようとする課題】このＦＳ−ＩＧＢＴの
ｐ+ コレクタ領域５９は、不純物濃度が低く、厚さが大
幅に薄く、また、ｎ型ＦＳ領域５８も不純物濃度が低
く、厚さも薄いために、ｐ + コレクタ領域５９やｎ型Ｆ
Ｓ領域５８に部分的な欠損箇所（欠落箇所）が生じ易
い。
ｐ+ コレクタ領域５９は、不純物濃度が低く、厚さが大
幅に薄く、また、ｎ型ＦＳ領域５８も不純物濃度が低
く、厚さも薄いために、ｐ + コレクタ領域５９やｎ型Ｆ
Ｓ領域５８に部分的な欠損箇所（欠落箇所）が生じ易
い。
【０００９】図９は、欠損が生じる従来の半導体装置の
製造工程であり、同図（ａ）と同図（ｂ）は工程順に示
した要部工程断面図である。図９（ａ）の要部工程断面
図は、図７（ｃ）に相当した図で、第２主面７２の表面
に異物６７が付着した場合を示す。この異物６７は、レ
ジスト膜６４の飛沫や保護用のテープの残渣や、半導体
基板をイオン注入装置にセットするときに、付着するゴ
ミ、塵などである。この異物６７で、イオン注入される
ボロンが遮蔽されて、異物６７が付着していない箇所に
のみにボロン６７が導入される。
製造工程であり、同図（ａ）と同図（ｂ）は工程順に示
した要部工程断面図である。図９（ａ）の要部工程断面
図は、図７（ｃ）に相当した図で、第２主面７２の表面
に異物６７が付着した場合を示す。この異物６７は、レ
ジスト膜６４の飛沫や保護用のテープの残渣や、半導体
基板をイオン注入装置にセットするときに、付着するゴ
ミ、塵などである。この異物６７で、イオン注入される
ボロンが遮蔽されて、異物６７が付着していない箇所に
のみにボロン６７が導入される。
【００１０】図９（ｂ）の要部工程断面図は、図７
（ｅ）に相当した図にコレクタ電極６０を形成した図で
ある。図９（ａ）のように、ボロン６７は異物６７が付
着した箇所にイオン注入されないために、欠損箇所６８
を有するｐ+ コレクタ領域５９ａが、ｎ型ＦＳ領域５８
の表面層に形成される。このように、ｐ+ コレクタ領域
５９に欠損が生じると、欠損箇所によりｐ+ コレクタ領
域５９からの正孔の注入効率が抑制されて、オン電圧が
上昇する。
（ｅ）に相当した図にコレクタ電極６０を形成した図で
ある。図９（ａ）のように、ボロン６７は異物６７が付
着した箇所にイオン注入されないために、欠損箇所６８
を有するｐ+ コレクタ領域５９ａが、ｎ型ＦＳ領域５８
の表面層に形成される。このように、ｐ+ コレクタ領域
５９に欠損が生じると、欠損箇所によりｐ+ コレクタ領
域５９からの正孔の注入効率が抑制されて、オン電圧が
上昇する。
【００１１】また、ｎ型ＦＳ領域５８に欠損が生じる
と、空乏層が欠損箇所でｐ+ コレクタ領域５９に達し
て、順耐圧を低下させる。また、この欠落箇所を横方向
拡散により消滅させようとすると、例えば、異物の大き
さが１０μｍ程度と大きい場合、５μｍ以上の横拡散が
必要となり、熱処理に数十時間以上かかる。また、拡散
時間が、必要以上に長くなると、拡散深さが設計値より
深くなり、不都合を生じる。
と、空乏層が欠損箇所でｐ+ コレクタ領域５９に達し
て、順耐圧を低下させる。また、この欠落箇所を横方向
拡散により消滅させようとすると、例えば、異物の大き
さが１０μｍ程度と大きい場合、５μｍ以上の横拡散が
必要となり、熱処理に数十時間以上かかる。また、拡散
時間が、必要以上に長くなると、拡散深さが設計値より
深くなり、不都合を生じる。
【００１２】この発明の目的は、前記の課題を解決し
て、不純物拡散領域に欠損が生じ難い半導体装置の製造
方法を提供することにある。
て、不純物拡散領域に欠損が生じ難い半導体装置の製造
方法を提供することにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板の表面層に、１０μｍ程度以下の薄い
層厚の半導体層を有する半導体装置の製造方法におい
て、半導体基板に所定の不純物量を複数回に分割してイ
オン注入する工程と、各イオン注入前に半導体基板を洗
浄する工程と、全てのイオン注入が終了した後に、熱処
理して、所定の不純物量を有する薄い層厚の半導体層を
形成する工程とを含む製造方法とする。
めに、半導体基板の表面層に、１０μｍ程度以下の薄い
層厚の半導体層を有する半導体装置の製造方法におい
て、半導体基板に所定の不純物量を複数回に分割してイ
オン注入する工程と、各イオン注入前に半導体基板を洗
浄する工程と、全てのイオン注入が終了した後に、熱処
理して、所定の不純物量を有する薄い層厚の半導体層を
形成する工程とを含む製造方法とする。
【００１４】また、半導体基板の表面層に、１０μｍ程
度以下の薄い層厚の半導体層を有する半導体装置の製造
方法において、半導体基板に所定の不純物量を複数回に
分割してイオン注入する工程と、各イオン注入前に半導
体基板を洗浄する工程と、各イオン注入後に、熱処理し
て、所定の不純物量を有する薄い層厚の半導体層を形成
する工程とを含む製造方法とする。
度以下の薄い層厚の半導体層を有する半導体装置の製造
方法において、半導体基板に所定の不純物量を複数回に
分割してイオン注入する工程と、各イオン注入前に半導
体基板を洗浄する工程と、各イオン注入後に、熱処理し
て、所定の不純物量を有する薄い層厚の半導体層を形成
する工程とを含む製造方法とする。
【００１５】また、前記の分割されてイオン注入される
不純物が、同一導電型であるとよい。また、前記の同一
導電型の不純物が、同種もしくは異種の不純物であると
よい。
不純物が、同一導電型であるとよい。また、前記の同一
導電型の不純物が、同種もしくは異種の不純物であると
よい。
【００１６】
【発明の実施の形態】図１はこの発明の第１実施例の半
導体装置の製造方法であり、同図（ａ）から同図（ｈ）
は、工程順に示した要部工程断面図である。図１のエミ
ッタ電極付き半導体基板１は図８のエミッタ電極付き半
導体基板１０２に相当する。ここでは、半導体基板の導
電型はｎ型である。
導体装置の製造方法であり、同図（ａ）から同図（ｈ）
は、工程順に示した要部工程断面図である。図１のエミ
ッタ電極付き半導体基板１は図８のエミッタ電極付き半
導体基板１０２に相当する。ここでは、半導体基板の導
電型はｎ型である。
【００１７】まず、第１主面側に、図示しないｐベース
領域、ｎ+ エミッタ領域、ゲート電極、エミッタ電極お
よびｎ型ＦＳ領域などを形成したエミッタ電極付き半導
体基板１（以下、単に基板と称す）を準備する（同図
（ａ））。つぎに、基板１の第１主面側の表面に表面保
護用の第１回目のレジスト膜２を被覆する。この被覆工
程は、第１回目の洗浄工程を含む（同図（ｂ））。
領域、ｎ+ エミッタ領域、ゲート電極、エミッタ電極お
よびｎ型ＦＳ領域などを形成したエミッタ電極付き半導
体基板１（以下、単に基板と称す）を準備する（同図
（ａ））。つぎに、基板１の第１主面側の表面に表面保
護用の第１回目のレジスト膜２を被覆する。この被覆工
程は、第１回目の洗浄工程を含む（同図（ｂ））。
【００１８】つぎに、基板１の第２主面側の表面層に、
ｐ+ コレクタ領域を形成するために、ボロン４による第
１回目のイオン注入３を行う（同図（ｃ））。つぎに、
第１回目のレジスト膜２を除去し、必要に応じて第２回
目の洗浄する（同図（ｄ））。つぎに、基板１の第１主
面の表面に表面保護用の第２回目のレジスト膜５を被覆
する。この被覆工程は、第３回目の洗浄工程を含む（同
図（ｅ））。
ｐ+ コレクタ領域を形成するために、ボロン４による第
１回目のイオン注入３を行う（同図（ｃ））。つぎに、
第１回目のレジスト膜２を除去し、必要に応じて第２回
目の洗浄する（同図（ｄ））。つぎに、基板１の第１主
面の表面に表面保護用の第２回目のレジスト膜５を被覆
する。この被覆工程は、第３回目の洗浄工程を含む（同
図（ｅ））。
【００１９】つぎに、基板１の第２主面に、ボロン４に
よる第２回目のイオン注入６を行う（同図（ｆ））。つ
ぎに、第２回目のレジスト膜５を除去し、必要に応じて
第４回目の洗浄をする（同図（ｇ））。つぎに、熱処理
し、ｐ+ コレクタ領域７を形成する（同図（ｈ））。
よる第２回目のイオン注入６を行う（同図（ｆ））。つ
ぎに、第２回目のレジスト膜５を除去し、必要に応じて
第４回目の洗浄をする（同図（ｇ））。つぎに、熱処理
し、ｐ+ コレクタ領域７を形成する（同図（ｈ））。
【００２０】前記の表面保護用の膜として、レジスト膜
２、５の代わりに、剥離が容易な保護用の貼付けシール
でもよい。図２は、図１の第２主面側の表面に異物が付
着した場合を示し、同図（ａ）から同図（ｃ）は工程順
に示した要部工程断面図である。同図（ａ）は、図１
（ｃ）に相当する要部断面工程図であり、異物８が付着
している箇所Ａにはイオン注入３でボロン４が導入され
ない。
２、５の代わりに、剥離が容易な保護用の貼付けシール
でもよい。図２は、図１の第２主面側の表面に異物が付
着した場合を示し、同図（ａ）から同図（ｃ）は工程順
に示した要部工程断面図である。同図（ａ）は、図１
（ｃ）に相当する要部断面工程図であり、異物８が付着
している箇所Ａにはイオン注入３でボロン４が導入され
ない。
【００２１】同図（ｂ）は、図１（ｆ）に相当する要部
工程断面図であり、前記の異物８は第２回目、第３回目
の洗浄で除去されるので、箇所Ａには、イオン注入６で
ボロン４が導入される。しかし、異物９が付着している
箇所Ｂにはイオン注入６でボロン４が導入されない。同
図（ｃ）は、図１（ｈ）に相当する要部工程断面図であ
り、熱処理で形成されるｐ+ コレクタ領域１０は、箇所
Ａおよび箇所Ｂの不純物濃度は低く、両異物が存在しな
い箇所Ｃの不純物濃度は高くなり、不純物濃度の面内ば
らつきが生じる。しかし、図９（ｂ）のような欠損箇所
は発生しない。
工程断面図であり、前記の異物８は第２回目、第３回目
の洗浄で除去されるので、箇所Ａには、イオン注入６で
ボロン４が導入される。しかし、異物９が付着している
箇所Ｂにはイオン注入６でボロン４が導入されない。同
図（ｃ）は、図１（ｈ）に相当する要部工程断面図であ
り、熱処理で形成されるｐ+ コレクタ領域１０は、箇所
Ａおよび箇所Ｂの不純物濃度は低く、両異物が存在しな
い箇所Ｃの不純物濃度は高くなり、不純物濃度の面内ば
らつきが生じる。しかし、図９（ｂ）のような欠損箇所
は発生しない。
【００２２】図２に示すように、基板１の第２主面側の
表面に残存する異物８、９（遮蔽物）は、前記したよう
に、レジストの飛沫、シールの残渣、酸化膜の残渣、ホ
コリ、塵などのパーティクルである。洗浄工程で用いら
れる洗浄液は、レジスト膜２を除去する場合は、アンモ
ニア過水（アンモニアと過酸化水素との混合液）などが
よく、また、酸化膜を除去する場合はフッ酸がよく、ゴ
ミや塵などの場合は水でよい。
表面に残存する異物８、９（遮蔽物）は、前記したよう
に、レジストの飛沫、シールの残渣、酸化膜の残渣、ホ
コリ、塵などのパーティクルである。洗浄工程で用いら
れる洗浄液は、レジスト膜２を除去する場合は、アンモ
ニア過水（アンモニアと過酸化水素との混合液）などが
よく、また、酸化膜を除去する場合はフッ酸がよく、ゴ
ミや塵などの場合は水でよい。
【００２３】また、ボロンのイオン注入量（打ち込み
量）としては、第１回目と第２回目を合わせた量が所定
の量となれば、第１回目と第２回目の打ち込み量は任意
の量で構わない。また、前記のように、第１回目の洗浄
で、異物８が基板１表面に残留して、この異物８が存在
する箇所Ａに、第１回目のイオン注入３でボロン４が打
ち込まれなくても、第２、第３回目の洗浄で、異物８が
除去される。例え、第３回目の洗浄で異物９が残留する
にしても、異物８とは異なる箇所に残留する確率が高
く、第２回目のイオン注入６で、異物８があった箇所Ａ
にも、第２回目のイオン注入６で、ボロン４が打ち込ま
れる。
量）としては、第１回目と第２回目を合わせた量が所定
の量となれば、第１回目と第２回目の打ち込み量は任意
の量で構わない。また、前記のように、第１回目の洗浄
で、異物８が基板１表面に残留して、この異物８が存在
する箇所Ａに、第１回目のイオン注入３でボロン４が打
ち込まれなくても、第２、第３回目の洗浄で、異物８が
除去される。例え、第３回目の洗浄で異物９が残留する
にしても、異物８とは異なる箇所に残留する確率が高
く、第２回目のイオン注入６で、異物８があった箇所Ａ
にも、第２回目のイオン注入６で、ボロン４が打ち込ま
れる。
【００２４】そのめに、その後の熱処理で、欠損のない
ｐ+ コレクタ領域１０を形成することができる。このｐ
+ コレクタ領域１０の不純物濃度や厚みには、面内バラ
ツキが生じるが、ボロン４が打ち込まれて、ｐ+ コレク
タ領域１０とｎ型ＦＳ領域とでｐｎ接合が形成されてい
れば、耐圧特性、オン電圧特性などの電気的な特性に問
題が発生することは少ない。
ｐ+ コレクタ領域１０を形成することができる。このｐ
+ コレクタ領域１０の不純物濃度や厚みには、面内バラ
ツキが生じるが、ボロン４が打ち込まれて、ｐ+ コレク
タ領域１０とｎ型ＦＳ領域とでｐｎ接合が形成されてい
れば、耐圧特性、オン電圧特性などの電気的な特性に問
題が発生することは少ない。
【００２５】第１実施例では、ＦＳ−ＩＧＢＴのｐ+ コ
レクタ領域を形成する場合を例として挙げたが、同様の
製造方法は、他の半導体装置で、欠損箇所のない不純物
拡散領域を形成する場合にも適用できる。また、第１実
施例では、基板１の導電型（半導体基板の導電型のこ
と）と逆の導電型の不純物をイオン注入する場合を例と
して挙げたが、ｎ型ＦＳ領域を形成する場合などでは、
基板１の導電型と同一導電型の不純物をイオン注入す
る。例えば、不純物としてリンを用い、このリンのイオ
ン注入を２回に分けて行うことで、欠損箇所のないｎ型
ＦＳ領域を形成することができる。
レクタ領域を形成する場合を例として挙げたが、同様の
製造方法は、他の半導体装置で、欠損箇所のない不純物
拡散領域を形成する場合にも適用できる。また、第１実
施例では、基板１の導電型（半導体基板の導電型のこ
と）と逆の導電型の不純物をイオン注入する場合を例と
して挙げたが、ｎ型ＦＳ領域を形成する場合などでは、
基板１の導電型と同一導電型の不純物をイオン注入す
る。例えば、不純物としてリンを用い、このリンのイオ
ン注入を２回に分けて行うことで、欠損箇所のないｎ型
ＦＳ領域を形成することができる。
【００２６】また、全体のイオン注入量が所定の値（例
えば、１０16ｃｍ-3から１０18ｃｍ -3程度）となり、全
体の拡散領域の厚さが所定の値（例えば、数μｍから１
０μｍ程度）となる範囲で、イオン注入の分割回数を増
やしても構わない。図３は、この発明の第２実施例の半
導体装置の製造方法であり、同図（ａ）から同図（ｉ）
は工程順に示した、要部断面工程図である。
えば、１０16ｃｍ-3から１０18ｃｍ -3程度）となり、全
体の拡散領域の厚さが所定の値（例えば、数μｍから１
０μｍ程度）となる範囲で、イオン注入の分割回数を増
やしても構わない。図３は、この発明の第２実施例の半
導体装置の製造方法であり、同図（ａ）から同図（ｉ）
は工程順に示した、要部断面工程図である。
【００２７】基本的な製造工程は第１実施例と同様であ
るが、異なるのは、第２回目の洗浄（同図（ｄ））後に
熱処理工程を入れる点である。この方法では、第１回目
のイオン注入３で形成されたｐ+ 不純物拡散領域１１
（同図（ｅ））は、第２回目の熱処理をすることで（同
図（ｉ））、図１より、拡散深さが深いｐ+ コレクタ領
域１２が形成できる。勿論、第１回目のイオン注入（同
図（ｃ））で発生した欠損箇所は、第２回目のイオン注
入（同図（ｇ））で消滅する。
るが、異なるのは、第２回目の洗浄（同図（ｄ））後に
熱処理工程を入れる点である。この方法では、第１回目
のイオン注入３で形成されたｐ+ 不純物拡散領域１１
（同図（ｅ））は、第２回目の熱処理をすることで（同
図（ｉ））、図１より、拡散深さが深いｐ+ コレクタ領
域１２が形成できる。勿論、第１回目のイオン注入（同
図（ｃ））で発生した欠損箇所は、第２回目のイオン注
入（同図（ｇ））で消滅する。
【００２８】この実施例の効果は、第１実施例の効果と
同じである。また、第１回目の熱処理を高温で処理する
と、欠損箇所を発生させる有機系のパーティクル（レジ
ストの飛沫など）である異物が、高温の熱処理により除
去されて、第２回目の洗浄で、異物を除去できる確率が
高まり、第２回目のイオン注入後に、欠損箇所が発生す
る確率は低下する。
同じである。また、第１回目の熱処理を高温で処理する
と、欠損箇所を発生させる有機系のパーティクル（レジ
ストの飛沫など）である異物が、高温の熱処理により除
去されて、第２回目の洗浄で、異物を除去できる確率が
高まり、第２回目のイオン注入後に、欠損箇所が発生す
る確率は低下する。
【００２９】図４は、この発明の第３実施例の半導体装
置の製造方法であり、同図（ａ）から同図（ｈ）は工程
順に示した、要部断面工程図である。この実施例は、半
導体装置の不純物拡散領域を形成する場合に、表面濃度
を高く、しかも所定の拡散深さ（数μｍから１０μｍ程
度）で、且つ、欠落箇所がない不純物拡散領域を形成し
たい場合の製造方法である。
置の製造方法であり、同図（ａ）から同図（ｈ）は工程
順に示した、要部断面工程図である。この実施例は、半
導体装置の不純物拡散領域を形成する場合に、表面濃度
を高く、しかも所定の拡散深さ（数μｍから１０μｍ程
度）で、且つ、欠落箇所がない不純物拡散領域を形成し
たい場合の製造方法である。
【００３０】第１回目のイオン注入３と第２回目のイオ
ン注入６で、同一の導電型であるが、拡散係数の異なる
異種のイオン種である不純物を用いた実施例である。こ
のように、拡散係数の異なるイオン種を組み合わせるこ
とで、イオン注入されない部分をなくすと同時に、表面
の不純物濃度を高くして、且つ、所定の拡散深さの不純
物拡散領域を形成できる。
ン注入６で、同一の導電型であるが、拡散係数の異なる
異種のイオン種である不純物を用いた実施例である。こ
のように、拡散係数の異なるイオン種を組み合わせるこ
とで、イオン注入されない部分をなくすと同時に、表面
の不純物濃度を高くして、且つ、所定の拡散深さの不純
物拡散領域を形成できる。
【００３１】基本的な製造工程は第１実施例と同様であ
るが、異なるのは、第１回目のイオン注入３と第２回目
のイオン注入６でイオン種が異なる点である。ここで
は、ｎ型不純物拡散領域を形成する場合について説明す
る。第１回目のイオン注入３（同図（ｃ））をリン２１
で行い、第２回目のイオン注入６（同図（ｆ））をヒ素
２２で行う。第２回目のイオン注入３後、熱処理を行う
と、リン２１の方が拡散係数が大きいために、深いリン
拡散領域２３を形成し、ヒ素２２は表面に高濃度のヒ素
拡散領域２４を形成する。こうすることで、欠損箇所が
ない、表面が高濃度で、且つ、緩やかな不純物分布をも
つｎ型不純物拡散領域が得られる。
るが、異なるのは、第１回目のイオン注入３と第２回目
のイオン注入６でイオン種が異なる点である。ここで
は、ｎ型不純物拡散領域を形成する場合について説明す
る。第１回目のイオン注入３（同図（ｃ））をリン２１
で行い、第２回目のイオン注入６（同図（ｆ））をヒ素
２２で行う。第２回目のイオン注入３後、熱処理を行う
と、リン２１の方が拡散係数が大きいために、深いリン
拡散領域２３を形成し、ヒ素２２は表面に高濃度のヒ素
拡散領域２４を形成する。こうすることで、欠損箇所が
ない、表面が高濃度で、且つ、緩やかな不純物分布をも
つｎ型不純物拡散領域が得られる。
【００３２】このように表面濃度が高いと、金属電極と
の良好なオーミックコンタクトが、容易に得られる。ま
た、緩やかな不純物分布は、容易に高耐圧を得ることが
できる。従って、高耐圧の半導体装置では、このような
不純物拡散領域が有効となる。図５は、この発明の第４
実施例の半導体装置の製造方法であり、同図（ａ）から
同図（ｉ）は工程順に示した、要部断面工程図である。
の良好なオーミックコンタクトが、容易に得られる。ま
た、緩やかな不純物分布は、容易に高耐圧を得ることが
できる。従って、高耐圧の半導体装置では、このような
不純物拡散領域が有効となる。図５は、この発明の第４
実施例の半導体装置の製造方法であり、同図（ａ）から
同図（ｉ）は工程順に示した、要部断面工程図である。
【００３３】基本的な製造方法は第３実施例と同じであ
るが、第１回目の洗浄（同図（ｄ））後に熱処理工程
（同図（ｅ））を入れる。この熱処理工程を入れること
で、図３より、さらに深いリン拡散領域２３が得られ
る。図中の２３ａは第１回目の熱処理で形成されたリン
拡散領域である。また、２回のイオン注入により、欠損
箇所が生じ難くなることは、前記の通りである。
るが、第１回目の洗浄（同図（ｄ））後に熱処理工程
（同図（ｅ））を入れる。この熱処理工程を入れること
で、図３より、さらに深いリン拡散領域２３が得られ
る。図中の２３ａは第１回目の熱処理で形成されたリン
拡散領域である。また、２回のイオン注入により、欠損
箇所が生じ難くなることは、前記の通りである。
【００３４】前記した実施例では、全てイオン注入を２
回に分割して行ったが、さらに分割する回数を増やして
も、勿論、構わない。
回に分割して行ったが、さらに分割する回数を増やして
も、勿論、構わない。
【００３５】
【発明の効果】この発明によれば、イオン注入を複数回
に分けて行うことで、不純物拡散領域の欠損箇所の発生
を防止できる。また、異なるイオン種を用いることで、
不純物拡散領域の欠損を防止し、且つ、表面濃度を高濃
度に確保しながら、深い不純物拡散領域を形成すること
ができる。
に分けて行うことで、不純物拡散領域の欠損箇所の発生
を防止できる。また、異なるイオン種を用いることで、
不純物拡散領域の欠損を防止し、且つ、表面濃度を高濃
度に確保しながら、深い不純物拡散領域を形成すること
ができる。
【図１】この発明の第１実施例の半導体装置の製造方法
であり、（ａ）から（ｈ）は、工程順に示した要部工程
断面図
であり、（ａ）から（ｈ）は、工程順に示した要部工程
断面図
【図２】図１の第２主面側の表面に異物が付着した場合
を示し、（ａ）から（ｃ）は工程順に示した要部工程断
面図
を示し、（ａ）から（ｃ）は工程順に示した要部工程断
面図
【図３】この発明の第２実施例の半導体装置の製造方法
であり、（ａ）から（ｉ）は工程順に示した要部断面工
程図
であり、（ａ）から（ｉ）は工程順に示した要部断面工
程図
【図４】この発明の第３実施例の半導体装置の製造方法
であり、（ａ）から（ｈ）は工程順に示した要部断面工
程図
であり、（ａ）から（ｈ）は工程順に示した要部断面工
程図
【図５】この発明の第４実施例の半導体装置の製造方法
であり、（ａ）から（ｉ）は工程順に示した要部断面工
程図
であり、（ａ）から（ｉ）は工程順に示した要部断面工
程図
【図６】ＦＳ−ＩＧＢＴの要部断面図
【図７】図６のＦＳ−ＩＧＢＴのｐ+ コレクタ領域を形
成する方法であり、（ａ）から（ｅ）は、工程順に示し
た要部工程断面図
成する方法であり、（ａ）から（ｅ）は、工程順に示し
た要部工程断面図
【図８】エミッタ電極付き半導体基板を示す要部断面図
【図９】欠損が生じる従来の半導体装置の製造工程であ
り、（ａ）と（ｂ）は工程順に示した要部工程断面図
り、（ａ）と（ｂ）は工程順に示した要部工程断面図
【符号の説明】 １ エミッタ電極付き半導体基板 ２、５ レジスト膜 ３ 第１回目のイオン注入 ４ ボロン ６ 第２回目のイオン注入 ７、１０、１２ ｐ+ コレクタ領域 ８、９ 異物 １１ ｐ+ 不純物拡散領域 ２１ リン ２２ ヒ素 ２３、２３ａ リン拡散領域 ２４ ヒ素拡散領域
Claims (4)
- 【請求項１】半導体基板の表面層に、薄い層厚の半導体
層を有する半導体装置の製造方法において、半導体基板
に所定の不純物量を複数回に分割してイオン注入する工
程と、各イオン注入前に、半導体基板を洗浄する工程
と、全てのイオン注入が終了した後に、熱処理して、所
定の不純物量を有する薄い層厚の半導体層を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の表面層に、薄い層厚の半導体
層を有する半導体装置の製造方法において、半導体基板
に所定の不純物量を複数回に分割してイオン注入する工
程と、各イオン注入前に、半導体基板を洗浄する工程
と、各イオン注入後に、熱処理して、所定の不純物量を
有する薄い層厚の半導体層を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】前記の分割されてイオン注入される不純物
が、同一導電型であることを特徴とする請求項１または
２に記載の半導体装置の製造方法。 - 【請求項４】前記の同一導電型の不純物が、同種もしく
は異種の不純物であることを特徴とする請求項３に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103387A JP2002299278A (ja) | 2001-04-02 | 2001-04-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103387A JP2002299278A (ja) | 2001-04-02 | 2001-04-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299278A true JP2002299278A (ja) | 2002-10-11 |
Family
ID=18956456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001103387A Pending JP2002299278A (ja) | 2001-04-02 | 2001-04-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299278A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173366A (ja) * | 2004-12-16 | 2006-06-29 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
| WO2015014282A1 (zh) * | 2013-07-30 | 2015-02-05 | 无锡华润上华半导体有限公司 | 绝缘栅双极型晶体管的制造方法 |
| US8999824B2 (en) | 2013-06-25 | 2015-04-07 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device by performing multiple ion implantation processes |
-
2001
- 2001-04-02 JP JP2001103387A patent/JP2002299278A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173366A (ja) * | 2004-12-16 | 2006-06-29 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
| US8999824B2 (en) | 2013-06-25 | 2015-04-07 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device by performing multiple ion implantation processes |
| US9484343B2 (en) | 2013-06-25 | 2016-11-01 | Fuji Electric Co., Ltd. | Insulated gate bipolar transistor with a free wheeling diode |
| WO2015014282A1 (zh) * | 2013-07-30 | 2015-02-05 | 无锡华润上华半导体有限公司 | 绝缘栅双极型晶体管的制造方法 |
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