JP2002278850A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き換え回数に制限がある不揮発性メモリの
寿命を、擬制的に延ばす技術を提供する。 【解決手段】 本発明による半導体装置は、書き換え回
数が制限されている不揮発性メモリ（４）と、制御ユニ
ット（２）とを備えている。不揮発性メモリ（４）は、
一の記憶データを記憶するために割り当てられているデ
ータ領域（７）と、第１〜第ｎ状態のうちのいずれかの
状態にある第１ポインタ記憶領域（８１）とを含む。デ
ータ領域（７）は、複数の第１〜第ｎ記憶領域（７１_１
〜７１_ｎ）（ｎは、２以上の自然数）を備えている。制
御ユニット（２）は、第１ポインタ記憶領域（８１）が
第１〜第ｎ状態のうちの第ｉ状態（ｉは、１以上ｎ以下
の整数）にあるときに前記記憶データを更新する場合、
第１〜第ｎ記憶領域（７１_１〜７１_ｎ）のうちの第ｉ’
記憶領域（７１_ｉ’）に前記記憶データを書き込む。更
に、制御ユニット（２）は、第１ポインタ記憶領域
（８）を第１〜第ｎ状態のうちの第ｉ’状態に遷移す
る。ここで、ｉ’は、１≦ｉ≦ｎ−１のとき、ｉ’＝ｉ
＋１であり、ｉ＝ｎのとき、ｉ’＝１である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
る。本発明は、特に、書換え回数に制限がある不揮発性
メモリを内蔵した半導体装置に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、
ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような不揮発性メ
モリが知られている。電源の供給がなくても不揮発的に
データを保存する不揮発性メモリは、ＩＣカードのデー
タの記憶装置として好適である。

【０００３】このような不揮発性メモリには、現状で
は、書き換え回数に制限がある。ＥＥＰＲＯＭの書き換
え回数は１０^５回程度に、フラッシュメモリの書き換え
回数は１０^４回程度に、ＦｅＲＡＭの書き換え回数は１
０^１０回程度に、それぞれ制限されているのが現状であ
る。

【０００４】書き換え回数に基づいて記憶領域のローテ
ーションを行うことにより、不揮発性メモリの書き換え
回数の制約の問題を解決しようとするデータ管理方式
が、公開特許公報（特開平５−１５１０９７）に知られ
ている。図１４は、公知のそのデータ管理方式が適用さ
れている書換回数制限型メモリを示す。当該書換回数制
限型メモリは、管理部１０１と制御部１０２と複数の記
憶領域１０３とを備えている。管理部１０１は、各記憶
領域１０３の書き換え回数を管理する。制御部１０２
は、各記憶領域１０３の書き換え回数に基づいて、記憶
領域１０３のうちからデータの書込みが行われる記憶領
域を選択する。制御部１０２は、記憶領域１０３の書換
え回数を比較して最小書換数記憶領域を選択する。その
最小書換数記憶領域が書換えの対象になる。

【０００５】図１５は、公知の書換回数制限型メモリの
動作を示す。記憶領域１０３のうちの第１記憶領域１０
３_１が既に５回書換えられ、記憶領域１０３のうちの第
２記憶領域１０３_２が未使用であるとする。第１記憶領
域１０３_１と第２記憶領域１０３_２の書換え回数が比較
され、書換え回数が少ない第２記憶領域１０３_２がデー
タ書換えの対象として選択される。第１記憶領域１０３
_１の内容が第２記憶領域１０３_２に複写され、以後、第
２記憶領域１０３_２が使用される。第１記憶領域１０３
_１は消去される。第１記憶領域１０３_１は、第２記憶領
域１０３_２の書換え回数が第１記憶領域１０３_１の書換
え回数を超えるまでは、使用されない。

【０００６】このように、複数の記憶領域１０３のうち
の最小書換数記憶領域が常に使用されるように記憶領域
１０３のローテーションが行われる。これにより、記憶
領域１０３が均等にアクセスされ、記憶領域１０３の数
がＮである場合には、記憶領域１０３の寿命がＮ倍にな
る。

【０００７】公知のそのデータ管理方式では、記憶領域
１０３のうちのいずれを書換え対象とするかを決定する
ために、記憶領域１０３の全ての書換え回数を参照し、
更に比較する必要がある。これは、書換え対象となる記
憶領域を決定する処理を複雑にする。

【０００８】書き換え回数に制限がある不揮発性メモリ
の寿命を、擬制的に延ばす他の技術が提供されることが
望まれる。とりわけ、書換え対象となる記憶領域を簡便
に決定しながら記憶領域のローテーションを行い、書き
換え回数に制限がある不揮発性メモリの寿命を、擬制的
に延ばす技術が提供されることが望まれる。

【０００９】また、このような不揮発性メモリでは、不
揮発性メモリへのアクセスが行われている間に不揮発性
メモリへの電源の供給が遮断されても、不揮発性メモリ
に保存されているデータが破壊されないことが望まれ
る。不揮発性メモリがＩＣカードのデータの記憶装置と
して使用される場合、電源の供給が突然断たれる事態が
頻繁に発生することが想定される。例えば、接触型ＩＣ
カードに不揮発性メモリが使用される場合、接触型ＩＣ
カードが電源供給端子から使用者により突然引き抜かれ
ることある。更に、電波により電源が供給される非接触
型ＩＣカードが、電波の発信器から離れると、必要な電
源電圧が維持できなくなることがある。ＩＣカードが日
常生活で実際に使用される場合、このような電源の供給
の遮断は、不揮発性メモリへのアクセスが行われている
最中に発生することが想定される。不揮発性メモリがＩ
Ｃカードのデータの記憶装置として使用される場合、電
源の供給が遮断されても、不揮発性メモリに保存されて
いるデータが破壊されないことが重要である。

【００１０】

【発明が解決しようとする課題】本発明の目的は、書き
換え回数に制限がある不揮発性メモリの寿命を、擬制的
に延ばす技術を提供することにある。

【００１１】本発明の他の目的は、書換え対象となる記
憶領域を簡便に決定しながら記憶領域のローテーション
を行うことにより、書き換え回数に制限がある不揮発性
メモリの寿命を、擬制的に延ばす技術を提供することに
ある。

【００１２】本発明の更に他の目的は、不揮発性メモリ
へのアクセスが行われている間に不揮発性メモリへの電
源の供給が遮断されたときに、不揮発性メモリに保存さ
れているデータが破壊されるリスクを減少する技術を提
供することにある。

【００１３】本発明の更に他の目的は、不揮発性メモリ
への電源の供給が遮断されたとき、不揮発性メモリへの
電源の供給が遮断されたことを検出する技術を提供する
ことにある。

【００１４】

【課題を解決するための手段】その課題を解決するため
の手段は、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の複数の実
施の形態のうちの、少なくとも１つの実施の形態を構成
する技術的事項、特に、その実施の形態に対応する図面
に表現されている技術的事項に付せられている参照番
号、参照記号等に一致している。このような参照番号、
参照記号は、請求項記載の技術的事項と実施の形態の技
術的事項との対応・橋渡しを明確にしている。このよう
な対応・橋渡しは、請求項記載の技術的事項が実施の形
態の技術的事項に限定されて解釈されることを意味しな
い。

【００１５】本発明による半導体装置は、不揮発性メモ
リ（４）と、制御ユニット（２）とを備えている。不揮
発性メモリ（４）は、一の記憶データを記憶するために
割り当てられているデータ領域（７）と、第１〜第ｎ状
態のうちのいずれかの状態にある第１ポインタ記憶領域
（８１、７２_１〜７２_ｎ）とを含む。データ領域（７）
は、複数の第１〜第ｎ記憶領域（７１_１〜７１_ｎ）（ｎ
は、２以上の自然数）を備えている。制御ユニット
（２）は、第１ポインタ記憶領域（８１）が第１〜第ｎ
状態のうちの第ｉ状態（ｉは、１以上ｎ以下の整数）に
あるときに前記記憶データを更新する場合、第１〜第ｎ
記憶領域（７１_１〜７１_ｎ）のうちの第ｉ’記憶領域
（７１_ｉ’）に前記記憶データを書き込む。更に、制御
ユニット（２）は、第１ポインタ記憶領域（８）を第１
〜第ｎ状態のうちの第ｉ’状態に遷移する。ここで、
ｉ’は、１≦ｉ≦ｎ−１のとき、ｉ’＝ｉ＋１であり、
ｉ＝ｎのとき、ｉ’＝１である。

【００１６】当該半導体装置では、記憶データがデータ
領域（７）に書込まれる場合、第１〜第ｎ記憶領域（７
１_１〜７１_ｎ）のうちの一が循環的に選ばれ、選ばれた
一の記憶領域（７１_ｉ’）にその記憶データが書込まれ
る。これにより、データ領域（７）の書換え回数を、疑
似的に、不揮発性メモリ（４）の物理的に許容される書
換え回数よりも大きくすることができる。このとき、第
１ポインタ記憶領域（８、７２_１〜７２_ｎ）がとる状態
は、第１〜第ｎ記憶領域（７１_１〜７１_ｎ）のうちのい
ずれに書込みが行われるかを直接的に示しており、第１
〜第ｎ記憶領域（７１_１〜７１_ｎ）の書換え回数が記憶
される必要がない。

【００１７】このとき、制御ユニット（２）は、第１ポ
インタ記憶領域（８１）が第１〜第ｎ状態のうちの第ｊ
状態（ｊは、１以上ｎ以下の整数）にあるときに前記記
憶データを読み出す場合、第１〜第ｎ記憶領域（７１_１
〜７１_ｎ）のうちの第ｊ記憶領域（７１_ｊ）から記憶デ
ータを読み出すことが望ましい。これにより、第１〜第
ｎ記憶領域（７１_１〜７１_ｎ）のうちの書込みが最新に
行われた記憶領域から記憶データの読出しが行われる。

【００１８】第１ポインタ記憶領域（８１）は、第１〜
第ｎ−１ビット（８１_１〜８１_{ｎ− １}）を備えることが
望ましい。このとき、前述の第１〜第ｎ状態は、第１〜
第ｎ−１ビット（８１_１〜８１_ｎ−１）と以下のように
対応付けられていることが好ましい。 第１状態：第１〜第ｎ−１ビット（８１_１〜８
１_ｎ−１）の全てが第１値（”０”）である状態 第ｋ状態（ｋは、２以上ｎ−１以下の整数）：第１〜第
ｎ−１ビット（８１_１〜８１_ｎ−１）のうちの第１〜第
ｋ−１ビット（８１_１〜８１_ｋ−１）が第１値（”
０”）と異なる第２値（”１”）であり、且つ、第ｋ〜
第ｎ−１ビット（８１_ｋ〜８１_ｎ−１）が、第１値（”
０”）である状態 第ｎ状態：第１〜第ｎ−１ビット（８１_１〜８
１_ｎ−１）の全てが第２値（”１”）である状態。

【００１９】このとき、第ｉ状態から第ｉ＋１状態への
遷移は、第１〜第ｎ−１ビット（８１_１〜８１_ｎ−１）
のうちの第ｉビットを第１値（”０”）から第２値（”
１”）に更新すること、又は、第１〜第ｎ−１ビット
（８１_１〜８１_ｎ−１）の全てを、第１値（”０”）に
クリアすることのいずれかにより行われる。このように
第１〜第ｎ−１ビット（８１_１〜８１_ｎ−１）の値が定
められることにより、第１〜第ｎ−１ビット（８１_１〜
８１_ｎ−１）のそれぞれは、記憶データがｎ回更新され
るごとに、２回更新されることになる。従って、不揮発
性メモリ（４）の書換え可能回数をＮとすると、第１ポ
インタ記憶領域（８１）は、［ｎ／２］×Ｎ回だけ、そ
の状態の変更が可能である。ここで［ｘ］は、ｘを超え
ない最大の整数である。

【００２０】このとき、第１ポインタ記憶領域（８１）
は、制御ユニット（２）が出す一の命令に応じて第１状
態に遷移することが望ましい。これにより、第１状態に
遷移するのに要する時間が短くなり、制御ユニット
（２）と不揮発性メモリ（４）とへの電源の供給が遮断
され、第１ポインタ記憶領域（８１）に記憶されている
情報が破壊されるリスクが軽減される。

【００２１】また、前記ｎは、制御ユニット（２）が出
す一の命令に応じて第１〜第ｎ−１ビットの全てが第１
値（”０”）に設定可能なように選ばれていることが望
ましい。

【００２２】当該半導体装置は、更に、不揮発性メモリ
（４）と制御ユニット（２）とに電力を供給する電力供
給ユニット（５）を備えることがある。このとき、制御
ユニット（２）は、第ｉ’記憶領域（７１_ｉ’）に記憶
データを書き込んだ後に、第１ポインタ記憶領域（８
１）を第ｉ’状態に遷移することが好ましい。これによ
り、第ｉ’記憶領域（７１_ｉ’）に記憶データを書込ん
でいる間に、電力の供給が遮断されても、第１ポインタ
記憶領域（８１）に基づいて、正しく書込まれた最新の
記憶データの読出しが可能である。

【００２３】このとき、不揮発性メモリ（４）は、更
に、第１〜第ｎチェック用状態のうちのいずれかの状態
をとる第２ポインタ記憶領域（８２）を含み、制御ユニ
ット（２）は、第ｉ’記憶領域（７１_ｉ’）に前記記憶
データを書き込む前に、第２ポインタ記憶領域（８２）
を第１〜第ｎチェック用状態のうちの第ｉ’チェック状
態に遷移することが好ましい。

【００２４】このとき、制御ユニット（２）は、第１ポ
インタ記憶領域（８１）と前記第２ポインタ記憶領域
（８２）とを参照して、電力供給ユニット（５）からの
電力の供給が遮断されたか否かを検知することが好まし
い。

【００２５】このとき、第２ポインタ記憶領域（８２）
は、第１〜第ｎ−１チェック用ビット（８２_１〜８２
_ｎ−１）を備えることが望ましい。このとき、前述の第
１〜第ｎチェック用状態は、第１〜第ｎ−１チェック用
ビット（８２_１〜８２_ｎ−１）と以下のように対応付け
られていることが好ましい。 第１チェック用状態：第１〜第ｎ−１チェック用ビット
（８１_１〜８１_ｎ−１）の全てが第３値（”０”）であ
る状態 第ｋチェック用状態（ｋは、２以上ｎ−１以下の整
数）：第１〜第ｎ−１チェック用ビット（８２_１〜８２
_ｎ−１）のうちの第１〜第ｋ−１チェック用ビット（８
２_１〜８１_ｋ−１）が第３値（”０”）と異なる第４値
（”１”）であり、且つ、第ｋ〜第ｎ−１チェック用ビ
ット（８１_ｋ〜８１_{ｎ −１}）が、第３値（”０”）であ
る状態 第ｎチェック用状態：第１〜第ｎ−１チェック用ビット
（８１_１〜８１_ｎ−１）の全てが第２値（”１”）であ
る状態

【００２６】このとき、第ｉ状態から第ｉ＋１状態への
遷移は、第１〜第ｎ−１チェック用ビット（８２_１〜８
２_ｎ−１）のうちの第ｉチェック用ビットを第３値（”
０”）から第４値（”１”）に更新すること、又は、第
１〜第ｎ−１チェック用ビット（８２_１〜８２_ｎ−１）
の全てを、第３値（”０”）にクリアすることのいずれ
かにより行われる。このように第１〜第ｎ−１チェック
用ビット（８２_１〜８２_ｎ−１）の値が定められること
により、第１〜第ｎ−１チェック用ビット（８２_１〜８
２_ｎ−１）のそれぞれは、記憶データがｎ回更新される
ごとに、２回更新されることになる。従って、不揮発性
メモリ（４）の書換え可能回数をＮとすると、第２ポイ
ンタ記憶領域（８２）は、［ｎ／２］×Ｎ回だけ、その
状態の変更が可能である。

【００２７】このとき、第２ポインタ記憶領域（８２）
は、制御ユニット（２）が出す他の一の命令に応じて第
１チェック用状態に遷移することが望ましい。

【００２８】また、前記ｎは、制御ユニット（２）が出
す一の命令に応じて前記第１〜第ｎ−１チェック用ビッ
トの全てが第３値（”０”）に設定可能なように選ばれ
ていることが好ましい。

【００２９】また、第１ポインタ記憶領域（８１、７２
_１〜７２_ｎ）は、第１〜第ｎフラグ（７２_１〜７２_ｎ）
を備え、前述の第１〜第ｎ状態のうちの第ｋ”状態
（ｋ”は、１以上ｎ以下の整数）は、第１〜第ｎフラグ
（７２_１〜７２_ｎ）のうちの第ｋ”フラグ（７２_ｋ”）
のみが第５値（”１”）をとり、且つ、他が第５値（”
１”）と異なる第６値（”０”）である状態であること
が望ましい。

【００３０】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明による実施の形態の半導体装置を説明する。

【００３１】実施の第１形態：図１は、本発明による実
施の第１形態の半導体装置を示す。当該半導体装置は、
ＩＣカード用の半導体装置である。当該半導体装置は、
ＲＯＭ１、ＣＰＵ２、ＲＡＭ３、不揮発性メモリ４、及
び電源装置５を含む。ＲＯＭ１、ＣＰＵ２、ＲＡＭ３、
及び不揮発性メモリ４は、互いに、バス６により接続さ
れている。

【００３２】ＲＯＭ１、ＣＰＵ２、ＲＡＭ３、及び不揮
発性メモリ４には、電源装置５から電源線（図示されな
い）を通じて電源が供給される。当該半導体装置が、非
接触型ＩＣカードに使用される場合、電源装置５として
は、コイルアンテナとレギュレータとの組み合わせが選
択される。当該半導体装置が、接触型ＩＣカードに使用
される場合、電源装置５としては、外部から供給される
電源電圧を、当該半導体装置で使用される電源電圧に変
換する電源回路が選択される。

【００３３】ＲＯＭ１は、本体プログラム１１と、アド
レス変換プログラム１２と、ＲＯＭ内データ１３とを格
納する。

【００３４】本体プログラム１１には、ＩＣカードの動
作が記述されている。当該半導体装置は、本体プログラ
ム１１に従って動作する。

【００３５】アドレス変換プログラム１２は、仮想アド
レスを物理アドレスに変換するプログラムである。前述
の本体プログラム１１では、メモリ空間にアクセスが行
われる場合、論理アドレスを使用してアドレスの指定が
行われる。その論理アドレスは、アドレス変換プログラ
ム１２によって物理アドレスに変換される。ＲＯＭ１、
ＲＡＭ２、不揮発性メモリ４のうち、その物理アドレス
によって指定される部分に対して実際にアクセスが行わ
れる。

【００３６】ＲＯＭ内データ１３には、本体プログラム
１１において使用されるデータのうち、読出しのみが行
われるものが格納される。

【００３７】ＣＰＵ２は、本体プログラム１１とアドレ
ス変換プログラム１２とを実行し、本実施の形態の半導
体装置の動作を制御する。

【００３８】ＲＡＭ３は、ＲＡＭ内データ３１を格納す
る。ＲＡＭ内データ３１には、本体プログラム１１にお
いて使用されるデータのうち、頻繁に書換えが行われる
ものが格納される。

【００３９】不揮発性メモリ４には、本体プログラム１
１において使用されるデータのうち、不揮発的に記憶さ
れる必要があり、且つ、書換えが必要なものが書き込ま
れる。本体プログラム１１において、論理アドレスＸ
に、あるデータが格納されると定められたとする。その
論理アドレスＸが不揮発性メモリ４を指定している場
合、不揮発性メモリ４のうちの一部の領域が、論理アド
レスＸのデータを記憶するために割り当てられる。不揮
発性メモリ４のうち、本体プログラム１１で使用され
る、ある一のデータを記憶するために割りあてられた領
域を、以下では、データ領域７と記載する。本体プログ
ラム１１において複数のデータが使用される場合、それ
ぞれに対応して、複数のデータ領域７が割り当てられ
る。但し、図１では、一のデータ領域７のみが図示され
ている。

【００４０】データ領域７は、複数の記憶領域７１_１〜
７１_ｎから構成されている。ここでｎは、２以上の自然
数である。あるデータがデータ領域７に書込まれる場
合、記憶領域７１_１〜７１_ｎのうちのいずれかが循環的
に選択される。記憶領域７１_１〜７１_ｎのうちの選択さ
れた記憶領域に、データ領域７に記憶されるデータが書
込まれる。一方、あるデータがデータ領域７から読み出
される場合、記憶領域７１_１〜７１_ｎのうちの最も新し
く書込みが行われた記憶領域から、データが読み出され
る。

【００４１】不揮発性メモリ４の他の一部は、ポインタ
フラグ領域８に割り当てられている。ポインタフラグ領
域８には、ポインタフラグ８１が記憶される。不揮発性
メモリ４に、複数のデータ領域７が設けられると、それ
ぞれのデータ領域７に対応して、一のポインタフラグ８
１が設けられる。図１では、一のポインタフラグ８１の
みが図示されている。ポインタフラグ８１は、記憶領域
７１_１〜７１_ｎのうちのいずれに対してアクセスが行わ
れるかを指定する。

【００４２】ポインタフラグ８１は、図２に示されてい
るように、ｎ−１個のビット８１_１〜８１_ｎ−１で構成
されている。ここで、ｎは、前述の記憶領域７１_１〜７
１_ｎの数である。ポインタフラグ８１を構成するビット
８１_１〜８１_ｎ−１の数は、記憶領域７１_１〜７１_ｎの
数よりも１だけ少ない。以下では、ポインタフラグ８１
のビット８１_ｋは、添字ｋが小さい程、下位のビットで
あると表現される。

【００４３】ｎ−１個のビットで構成されているポイン
タフラグ８１は、状態１〜状態ｎのいずれかの状態をと
る。状態１は、ビット８１_１〜８１_ｎ−１の全てが０で
ある状態である。状態２は、ビット８１_１が”１”であ
り、残りのビット８１_２〜８１_ｎ−１が”０”である状
態である。以下同様に、状態ｋは、ビット８１_１〜８１
_ｋ−１が”１”であり、残りのビット８１_ｋ〜８１
_ｎ−１が”０”である状態である。ここで、ｋは、１以
上ｎ以下の整数である。但し、ｋ＝ｎについて、状態ｎ
は、ビット８１_１〜８１_ｋ−１の全てが”１”である状
態である。

【００４４】ポインタフラグ８１がいずれの状態にある
かに応じて、記憶領域７１_１〜７１ _ｎのうちのいずれに
対してアクセスが行われるかが指定される。データ領域
７に記憶されているデータがアクセスされる場合、前述
のアドレス変換プログラム１２によってポインタフラグ
８１が参照され、記憶領域７１_１〜７１_ｎのうちのいず
れに対してアクセスが行われるかが選択される。更に、
選択された記憶領域の物理アドレスがアドレス変換プロ
グラム１２によって算出され、不揮発性メモリ４のう
ち、その物理アドレスが示す部分に対してアクセスが行
われる。

【００４５】ポインタフラグ８１の状態と、アクセスが
行われる記憶領域との対応は、以下のとおりである。ポ
インタフラグ８１が状態１にある場合、データの読出し
は記憶領域７１_１から行われ、データの書込みは、記憶
領域７１_２に対して行われる。ポインタフラグ８１が状
態２にある場合、データの読出しは記憶領域７１_２から
行われ、データの書込みは、記憶領域７１_３に対して行
われる。以下同様に、ポインタフラグ８１が状態ｋにあ
る場合、データの読出しは記憶領域７１_ｋから行われ、
データの書込みは、記憶領域７１_ｋ＋１に対して行われ
る。但し、ポインタフラグ８１が状態ｎにある場合に
は、データの書込みは記憶領域７１_１に対して行われ
る。

【００４６】記憶領域７１_１〜７１_ｎの数ｎは、ポイン
タフラグ８１に含まれるｎ−１個のビット８１_１〜８１
_ｎ−１の全てが、ＣＰＵ２が出す一の命令により”０”
にクリアできるように選ばれている。このことは、後述
されるように、電源装置５から当該半導体装置の各部へ
の電源の供給が突如遮断されたときに、不揮発性メモリ
４に記憶されているデータが破壊されないために重要な
役割を果たす。

【００４７】続いて、本実施の形態の半導体装置の動作
を説明する。

【００４８】まず、データ領域７へのデータの書込み動
作について説明する。以下の説明において、データ領域
７は、メモリ空間の論理アドレスＸのデータを記憶する
ために割り振られているとする。更に、論理アドレスＸ
のデータとして最初に保存されるデータをデータ１と記
載する。

【００４９】論理アドレスＸのデータとして、データ領
域７に最初に書込まれるデータ１は、無条件に、記憶領
域７１_１に書込まれる。データ１が記憶領域７１_１に書
込まれた後、ポインタフラグ８１は、状態１に設定され
る。即ち、ポインタフラグ８１に含まれているビット８
１_１〜８１_ｎの全てが”０”に設定される。図３（ａ）
は、データ１の書込み処理が完了した後の、データ領域
７とポインタフラグ８１との状態を示している。

【００５０】その後に論理アドレスＸのデータが更新さ
れる場合、アドレス変換プログラム１２によってポイン
タフラグ８１が参照され、ポインタフラグ８１が状態１
〜状態ｎのうちのいずれにあるかが判断される。ポイン
タフラグ８１が状態ｋにあると判断されると（ｋは、１
以上ｎ以下の整数）、論理アドレスＸのデータとしてデ
ータ領域７に保存されるべきデータは、記憶領域７１_１
〜７１_ｎのうちの記憶領域７１_ｋ＋１に書込まれる。そ
の後、ポインタフラグ８１が状態ｋから状態ｋ＋１に遷
移する。但し、ポインタフラグ８１が状態ｎにあるとき
に、論理アドレスＸのデータが更新される場合、論理ア
ドレスＸのデータとしてデータ領域７に保存されるべき
データは、記憶領域７１_１に書込まれ、ポインタフラグ
８１は、状態ｎから状態１に遷移する。

【００５１】以上の過程を図３を参照しながら、より具
体的に説明する。前述のとおり、論理アドレスＸのデー
タとして最初に保存されるデータ１は、図３（ａ）に示
されているように、記憶領域７１_１に書込まれる。デー
タ１が記憶領域７１_１に書込まれると、ポインタフラグ
８１が状態１に設定される。

【００５２】論理アドレスＸのデータが、データ１から
データ２に更新される場合、アドレス変換プログラム１
２によってポインタフラグ８１が参照される。このと
き、ポインタフラグ８１は、状態１にある。従って、図
３（ｂ）に示されているように、記憶領域７１_２がデー
タ２の書込み先として選択される。データ２は、選択さ
れた記憶領域７１_２に書込まれる。

【００５３】続いて、ポインタフラグ８１のうちのビッ
ト８１_１が”０”から”１”に書換えられる。即ち、ポ
インタフラグ８１は、状態１から状態２に遷移する。図
３（ｂ）は、ポインタフラグ８１が書換えられた後の、
データ領域７とポインタフラグ８１との状態を示す。

【００５４】論理アドレスＸのデータがデータ２からデ
ータ３に更新される際も同様に、図３（ｃ）に示されて
いるように、記憶領域７１_３にデータ３が書込まれ、そ
の書込みの後、ポインタフラグ８１は、状態３に遷移す
る。

【００５５】以後、論理アドレスＸのデータが、データ
３から、データ４、データ５、…、データｎに順次に更
新されると、更新後のデータ４、データ５、…、データ
ｎは、それぞれ記憶領域７１_４、記憶領域７１_５、…、
記憶領域７１_ｎに書込まれる。ポインタフラグ８１も同
様に、状態４、状態５、…、状態ｎに順次に遷移する。
データｎの書込み処理が完了した後では、ポインタフラ
グ８１は状態ｎにある。

【００５６】更に続いて、論理アドレスＸのデータがデ
ータｎからデータ（ｎ＋１）に更新される場合、図３
（ｄ）に示されているように、ポインタフラグ８１は状
態ｎにある。従って、図３（ｅ）に示されているよう
に、記憶領域７１_１がデータ（ｎ＋１）の書込み先とし
て選択される。データ（ｎ＋１）は、記憶領域７１_１に
書込まれ、ポインタフラグ８１が状態ｎから状態１に遷
移される。

【００５７】このように、論理アドレスＸのデータの更
新がある毎に、記憶領域７１_１〜７１_ｎのうちのいずれ
かが循環的に選択され、選択された記憶領域に、論理ア
ドレスＸのデータとして保存されるべきデータが書込ま
れる。このように、書込まれる記憶領域７１_１〜７１_ｎ
が循環的に選択されることにより、論理アドレスＸのデ
ータの書換え回数は、見かけ上、不揮発性メモリ４が物
理的に許容されている書込み回数よりも大きくなる。

【００５８】図４は、論理アドレスＸのデータが更新さ
れるときに、データ領域７に対して行われる書込み動作
の詳細を示すフローチャートである。前述のアドレス変
換プログラム１２には、図４のフローチャートに示され
ている動作を実行するプログラムが記載されている。Ｃ
ＰＵ２は、アドレス変換プログラム１２に基づいて、図
４のフローチャートに示されている動作を行う。

【００５９】まず、ビット８１_１〜８１_ｎ−１のそれぞ
れについて、”０”であるか否かが判断される。その判
断は、下位であるビット８１_１から順次に行われる（ス
テップＳ０１）。

【００６０】続いて、ビット８１_１〜８１_ｎ−１に、”
０”であるビットが含まれているか否かが判断される
（ステップＳ０２）。

【００６１】ビット８１_１〜８１_ｎ−１のいずれかに”
０”が設定されている場合、下記条件を満たすｉが決定
される（ステップＳ０３）。ｉは、”０”が設定されて
いる最下位のビットの位置を示す。条件：ビット８１_１
〜８１_ｎ−１のうちのビット８１_１〜８１_ｉ−１が”
１”であり、残りのビット８１_ｉ〜８１_ｎ−１が”０”
である。但し、ビット８１_１〜８１_ｎ−１の全てが”
０”である場合、ｉ＝１であると考えることとする。こ
のようにして決定されたｉは、１以上ｎ−１以下の整数
のいずれかである。

【００６２】ビット８１_１〜８１_ｉ−１が”１”であ
り、残りのビット８１_ｉ〜８１_ｎ−１が”０”であるこ
とは、ポインタフラグ８１が状態ｉにあることを意味す
る。ポインタフラグ８１が状態ｉにあると判断される
と、記憶領域７１_１〜７１_ｎのうちの記憶領域７１
_ｉ＋１が書込み先として選択される。選択された記憶領
域７１ _ｉ＋１の物理アドレスが算出され、不揮発性メモ
リ４のその物理アドレスが示す領域に、論理アドレスＸ
の更新後のデータが書込まれる（ステップＳ０３）。

【００６３】その後、ビット８１_１〜８１_ｎ−１のうち
のビット８１_ｉ＋１が”０”から”１”に更新される
（ステップＳ０４）。これにより、ポインタフラグ８１
は、状態ｉから状態ｉ＋１に遷移する。以上で、論理ア
ドレスＸのデータの更新の処理が終了する。

【００６４】一方、ステップＳ０２において、ビット８
１_１〜８１_ｎ−１の全てが”１”であり、”０”である
ものが発見されない場合、記憶領域７１_１〜７１_ｎのう
ちの先頭の記憶領域７１_１が書込み先として選択され
る。これは、ポインタフラグ８１が状態ｎにあるとき
は、記憶領域７１_１が書込み先として選択されることを
意味する。選択された記憶領域７１_１の物理アドレスが
算出され、不揮発性メモリ４のその物理アドレスが示す
領域に、論理アドレスＸの更新後のデータが書込まれる
（ステップＳ０５）。

【００６５】その後、ポインタフラグ８１に含まれるビ
ット８１_１〜８１_ｎ−１の全てが、”０”にクリアされ
る（ステップＳ０６）。ビット８１_１〜８１_ｎ−１のク
リアは、ＣＰＵ２が出す一の命令に応じて、一括して行
われる。ＣＰＵ２は、アドレス変換プログラム１２によ
ってビット８１_１〜８１_ｎ−１のクリアを行うことを指
示されると、不揮発性メモリ４に、ビット８１_１〜８１
_ｎ−１のクリアを行うことを指示する一の命令を出す。
その一の命令に応じて、不揮発性メモリ４は、ビット８
１_１〜８１_ｎ−１の全てを”０”にクリアする。このよ
うに、ビット８１_１〜８１_ｎ−１のクリアは、一の命令
によって一括して行われる。

【００６６】続いて、上述のようにして論理アドレスＸ
のデータが書込まれたデータ領域７からのデータが読み
出される動作を説明する。

【００６７】図５は、データ領域７からデータが読み出
される動作を示す図である。論理アドレスＸのデータが
読み出される場合、まず、アドレス変換プログラム１２
によってポインタフラグ８１が参照され、ポインタフラ
グ８１が状態１〜状態ｎのうちのいずれにあるかが判断
される。

【００６８】ポインタフラグ８１が状態１〜状態ｎのう
ちの状態ｊにあると判断されると（ｊは、１以上ｎ以下
の整数）、論理アドレスＸのデータとして、記憶領域７
１_１〜７１_ｎのうちの記憶領域７１_ｊに記憶されている
データが読み出される。前述のとおり、記憶領域７１_ｊ
に書込みが行われた直後に、ポインタフラグ８１は状態
ｊに更新されるから、記憶領域７１_ｊに書込まれている
データは、論理アドレスＸの最新のデータである。ポイ
ンタフラグ８１が状態ｊにあるときに記憶領域７１_ｊか
らデータが読み出されることにより、論理アドレスＸの
最新のデータが適切に読み出されることになる。

【００６９】図５（ａ）に示されているように、ポイン
タフラグ８１に含まれるビット８１ _１〜８１_ｎ−１がい
ずれも”０”である場合、ポインタフラグ８１は状態１
にある。このときに、論理アドレスＸのデータがデータ
領域７から読み出される場合、記憶領域７１_１が読出し
元として選択される。選択された記憶領域７１_１から論
理アドレスＸのデータが読み出される。

【００７０】同様に、図５（ｂ）に示されているよう
に、ポインタフラグ８１に含まれるビット８１_１〜８１
_ｎ−１のうちのビット８１_１のみが”１”であり、ビッ
ト８１ _２〜８１_ｎ−１が”０”である場合には、ポイン
タフラグ８１は状態２にある。この場合、記憶領域７１
_２が読出し元として選択され、記憶領域７１_２から論理
アドレスＸのデータが読み出される。

【００７１】図５（ｃ）〜図５（ｅ）に示されているよ
うに、ポインタフラグ８１が他の状態にある場合も同様
にして読出しが行われる。

【００７２】図６は、論理アドレスＸのデータがデータ
領域７から読み出される動作の詳細を示すフローチャー
トである。前述のアドレス変換プログラム１２には、図
６のフローチャートに示されている動作を実行するプロ
グラムが記載されている。ＣＰＵ２は、アドレス変換プ
ログラム１２に基づいて、図６のフローチャートに示さ
れている動作を行う。

【００７３】まず、ビット８１_１〜８１_ｎ−１のそれぞ
れについて、”１”であるか否かが判断される（ステッ
プＳ１１）。その判断は、上位であるビット８１_ｎ−１
から順次に行われる。

【００７４】続いて、ビット８１_１〜８１_ｎ−１に、”
１”であるビットが含まれているか否かが判断される
（ステップＳ１２）。

【００７５】ビット８１_１〜８１_ｎ−１のいずれかに”
１”が設定されている場合、下記条件を満たすｊ’が決
定される（ステップＳ１３）。ｊ’は、”１”が設定さ
れているビットのうちで最上位であるビットの位置を示
している。条件：ビット８１_１〜８１_ｎ−１のうちのビ
ット８１_ｊ’＋１〜８１_ｎ−１が”０”であり、残りの
ビット８１_１〜８１_ｊ’が”１”である。但し、ビット
８１_１〜８１_ｍ−１の全てが”１”である場合、ｊ’＝
ｎ−１であると考えることとする。このようにして決定
されたｊ’は、１以上ｎ−１以下の整数のいずれかであ
る。

【００７６】決定されたｊ’から、ポインタフラグ８１
は状態ｊ（＝ｊ’−１）にあると判断される。ポインタ
フラグ８１が状態ｊにあると判断されると、記憶領域７
１_１〜７１_ｎのうちの記憶領域７１_ｊが読出し元として
選択される。選択された記憶領域７１_ｊの物理アドレス
が算出され、不揮発性メモリ４のその物理アドレスが示
す領域から、論理アドレスＸのデータが読み出される
（ステップＳ１３）。以上で、論理アドレスＸのデータ
の読出し処理が完了する。

【００７７】一方、ステップＳ１２において、ビット８
１_１〜８１_ｎ−１の全てが”０”であり、”１”である
ものが発見されない場合、記憶領域７１_１〜７１_ｎのう
ちの先頭の記憶領域７１_１が読出し元として選択され
る。これは、ポインタフラグ８１が状態１にあるとき
は、記憶領域７１_１が読出し元として選択されることを
意味する。選択された記憶領域７１_１の物理アドレスが
算出され、不揮発性メモリ４のその物理アドレスが示す
領域から、論理アドレスＸのデータが読み出される。
（ステップＳ１４）。以上で、論理アドレスＸのデータ
の読出し処理が完了する。

【００７８】以上に説明されているように、本実施の形
態の半導体装置では、不揮発性メモリ４にあるデータが
保存される場合、そのデータを保存するためにデータ領
域７が確保される。確保されたデータ領域７は、ｎ個の
記憶領域７１_１〜７１_ｎから構成される（ｎは、２以上
の自然数）。当該データが更新され、更新後のデータが
データ領域７に保存される場合、記憶領域７１_１〜７１
_ｎのうちの一が、循環的に書込み先として選択される。
選択された記憶領域に、当該データが書込まれる。

【００７９】このとき、ポインタフラグ８１の状態は、
記憶領域７１_１〜７１_ｎの選択に対応して、第１〜第ｎ
状態の間を循環的に遷移する。記憶領域７１_１〜７１_ｎ
の選択が一巡する間に、ビット８１_１〜８１_ｎ−１のそ
れぞれは２回書換えられる。従って、不揮発性メモリ４
の書換え可能回数をＮとすると、ポインタフラグ８１
は、［ｎ／２］×Ｎ回だけ、その状態の変更が可能であ
る。ここで［ｘ］は、ｘを超えない最大の整数である。

【００８０】このように、本実施の形態の半導体装置で
は、データ領域７に記憶されているデータを［ｎ／２］
×Ｎ回だけ更新可能であり、データ領域７に記憶されて
いるデータの書換え可能な回数は、不揮発性メモリ４が
物理的に許容される書換え回数よりも大きい。

【００８１】更に、本実施の形態の半導体装置は、不揮
発性メモリ４へのアクセスが行われる間に、電源装置５
から当該半導体装置の各部への電源の供給が突如遮断さ
れても、不揮発性メモリ４に記憶されているデータが破
壊されるリスクが小さい。

【００８２】まず、ポインタフラグ８１が、状態１〜状
態ｎ−１のいずれかにある場合に、データ領域７への書
込みが行われる場合について考察する。ポインタフラグ
８１が、状態１〜状態ｎ−１のうちの状態ｉにあるとす
る。この時点において最新のデータは、記録領域７１_ｉ
に記憶されている。この状態からデータ領域７に保存さ
れるべきデータが更新され、データ領域７への書込みが
行われる場合、まず、記憶領域７１_ｉ＋１に更新後のデ
ータが書込まれる。続いて、ポインタフラグ８１のビッ
ト８１_ｉが”０”から”１”に更新され、ポインタフラ
グ８１が状態ｉから状態ｉ＋１に遷移される。

【００８３】このとき、図７（ａ）に示されているよう
に、記憶領域７１_ｉ＋１への書込みが行われている間
に、電源装置５からの電源の供給が遮断され、記憶領域
７１_{ｉ ＋１}への書込みが正常に行われなかったとする。
図７（ａ）では、ｉ＝２である場合のポインタフラグ８
１とデータ領域７とが図示されている。この場合、ポイ
ンタフラグ８１は、状態ｉの状態のままに保たれる。従
って、その後、データ領域７からデータが読み出される
場合、記憶領域７１_ｉからデータが読み出され、書込み
が正常に行われた最新のデータが読み出される。

【００８４】更に、図７（ｂ）に示されているように、
ポインタフラグ８１のビット８１_ｉが”０”から”１”
に更新される際に、電源装置５からの電源の供給が遮断
されたとする。この場合、ポインタフラグ８１のビット
８１_ｉは”１”と”０”とのいずれになるかは確率的に
定まる。

【００８５】ポインタフラグ８１のビット８１_ｉが”
１”に確定した場合には、結果として、正常に書込み処
理が行われたことになる。従って、何ら問題が生じな
い。

【００８６】一方、ポインタフラグ８１のビット８１_ｉ
が”０”に確定した場合には、書込み処理が正常に行わ
れなかったことになる。しかし、ポインタフラグ８１
は、状態ｉに維持される。従って、その後、データ領域
７からデータが読み出される場合、記憶領域７１_ｉから
データが読み出され、書込み処理が正常に行われた最新
のデータが読み出されることになる。

【００８７】このように、ポインタフラグ８１のビット
８１_ｉが”１”と”０”とのうちのいずれに確定して
も、書込みが正常に行われた最新のデータが読み出し可
能である。

【００８８】続いて、ポインタフラグ８１が、状態ｎに
ある場合に、データ領域７への書込みが行われる場合に
ついて考察する。ポインタフラグ８１が、状態ｎにある
場合、記憶領域７１_１が書込み先として選択され、書込
みが行われる。記憶領域７１ _１への書込みが行われてい
る間に、電源装置５からの電源の供給が遮断され、記憶
領域７１_１への書込みが正常に行われなかった場合、ポ
インタフラグ８１は、状態ｎの状態のままに保たれる。
その後に、データ領域７からデータが読み出される場
合、記憶領域７１_ｎからデータが読み出される。従っ
て、この場合も、書込みが正常に行われた最新のデータ
が読み出し可能である。

【００８９】記憶領域７１_１への書込みの後、ポインタ
フラグ８１の全てのビット８１_１〜８１_ｎは、”０”に
クリアされる。これにより、ポインタフラグ８１は、状
態ｎから状態１に遷移する。このとき、”０”へのクリ
アは、ＣＰＵ２の一の命令に応じて一括して行われる。
従って、”０”へのクリアの際に、ポインタフラグ８１
の内容が破壊されるリスクは、極めて小さい。

【００９０】このように、ポインタフラグ８１が、状態
１〜状態ｎのいずれの状態にある場合にデータ領域７へ
の書込みが行われても、本実施の形態の半導体装置は、
不揮発性メモリ４に記憶されているデータが破壊される
リスクが小さい。

【００９１】実施の第２形態：図８は、本発明の実施の
第２形態の半導体装置を示す。実施の第２形態は、ポイ
ンタフラグ８１に加え、電断チェック用ポインタフラグ
８２がポインタフラグ領域８に更に格納される点で、実
施の第１形態の半導体装置と異なる。実施の第２形態の
半導体装置では、電断チェック用ポインタフラグ８２の
使用により、データ領域７へのデータの書込み動作中に
当該半導体装置の各部への電源の供給が遮断されたこと
が検出可能である。

【００９２】更に、実施の第２形態の半導体装置は、Ｒ
ＯＭ２に格納されている本体プログラム１１とアドレス
変換プログラム１２の内容が修正されている。この修正
は、ポインタフラグ領域８に電断チェック用ポインタフ
ラグ８２が更に格納されることに対応している。

【００９３】実施の第２形態の半導体装置の他の部分の
構成は、実施の第１形態の半導体装置の構成と同じであ
る。

【００９４】図９は、電断チェック用ポインタフラグ８
２の構成を示す。電断チェック用ポインタフラグ８２
は、ｎ−１個の電断チェック用ビット８２_１〜８２
_ｎ−１で構成されている。ここで、ｎは、前述されてい
るように、データ領域７を構成する記憶領域７１_１〜７
１_ｎの数である。前述されているように、ｎは、ポイン
タフラグ８１に含まれるｎ−１個のビット８１_１〜８１
_ｎ−１の全てが、ＣＰＵ２が出す一の命令により一括し
て”０”にクリアできるように選ばれている。電断チェ
ック用ポインタフラグ８２に含まれるｎ−１個の電断チ
ェック用ビット８２_１〜８２_ｎ−１は、同様に、ＣＰＵ
２が出す一の命令により一括して”０”にクリアされる
ことが可能である。

【００９５】電断チェック用ポインタフラグ８２は、ポ
インタフラグ８１と同様に、状態１〜状態ｎのうちのい
ずれかの状態をとる。状態１は、電断チェック用ビット
８２ _１〜８２_ｎ−１の全てが０である状態である。状態
２は、電断チェック用ビット８２_１が”１”であり、残
りの電断チェック用ビット８２_２〜８２_ｎ−１が”０”
である状態である。以下同様に、状態ｋは、電断チェッ
ク用ビット８２_１〜８２_ｋ−１が”１”であり、残りの
電断チェック用ビット８２_ｋ〜８２_ｎ−１が”０”であ
る状態である。ここで、ｋは、１以上ｎ以下の整数であ
る。但し、ｋ＝ｎについて、状態ｎは、電断チェック用
ビット８２_１〜８２_ｋ−１の全てが”１”である状態で
ある。

【００９６】ポインタフラグ８１と、電断チェック用ポ
インタフラグ８２とは、通常の状態では、いずれも同一
の状態に保持されている。しかし、データ領域７への書
込みの処理の最中に、電源の供給が遮断されると、ポイ
ンタフラグ８１と、電断チェック用ポインタフラグ８２
との状態に食い違いが生じる。後述されるように、この
食い違いから、電源の供給が遮断されたことが検出され
る。

【００９７】続いて、実施の第２形態の半導体装置の動
作を説明する。

【００９８】まず、データ領域７へのデータの書込み動
作について説明する。以下の説明において、データ領域
７は、メモリ空間の論理アドレスＸのデータを記憶する
ために割り振られているとする。更に、論理アドレスＸ
のデータとして最初に保存されるデータをデータ１と記
載する。

【００９９】論理アドレスＸのデータとして最初に保存
されるデータ１がデータ領域７に書き込まれる場合、以
下の書込処理が行われる。まず、電断チェック用ポイン
タフラグ８２が状態１に設定される。即ち、電断チェッ
ク用ビット８２_１〜８２_{ｎ− １}が全て”０”に設定され
る。続いて、データ１がデータ領域７に書込まれる。論
理アドレスＸのデータとして、データ領域７に最初に書
込まれるデータ１は、無条件に、記憶領域７１_１に書込
まれる。データ１が記憶領域７１_１に書込まれた後、ポ
インタフラグ８１が、状態１に設定される。即ち、ポイ
ンタフラグ８１に含まれているビット８１_１〜８１_ｎの
全てが”０”に設定される。図１０（ａ）は、データ１
の書込み処理が完了した後の、データ領域７とポインタ
フラグ８１と電断チェック用ポインタフラグ８２との状
態を示している。

【０１００】その後に論理アドレスＸのデータが更新さ
れる場合、以下に記載された更新処理が行われる。ま
ず、アドレス変換プログラム１２によってポインタフラ
グ８１と電断チェック用ポインタフラグ８２とが参照さ
れ、ポインタフラグ８１と電断チェック用ポインタフラ
グ８２とが状態１〜状態ｎのうちのいずれにあるかが判
断される。ポインタフラグ８１と電断チェック用ポイン
タフラグ８２とは、通常、一致した状態にある。ポイン
タフラグ８１と電断チェック用ポインタフラグ８２とが
状態ｋにあると判断された場合（ｋは、１以上ｎ以下の
整数）、記憶領域７１_１〜７１_ｎのうちの記憶領域７１
_ｋ＋１が、更新後のデータの書込み先として選択され
る。

【０１０１】続いて、電断チェック用ポインタフラグ８
２が、状態ｋから状態ｋ＋１に遷移される。より詳細に
は、電断チェック用ポインタフラグ８２の電断チェック
用ビット８２_ｋが”０”から”１”に遷移される。但
し、ポインタフラグ８１と電断チェック用ポインタフラ
グ８２とが状態ｎにあるときは、電断チェック用ポイン
タフラグ８２は、状態ｎから状態１に遷移される。即
ち、ポインタフラグ８１と電断チェック用ポインタフラ
グ８２とが状態ｎにあるときは、電断チェック用ビット
８２_１〜８２_ｎ−１は、全て、”０”にクリアされる。

【０１０２】続いて、論理アドレスＸの更新後のデータ
が、記憶領域７１_１〜７１_ｎのうちの記憶領域７１
_ｋ＋１に書込まれる。但し、ポインタフラグ８１が状態
ｎにあるときに、論理アドレスＸのデータが更新される
場合、論理アドレスＸのデータとしてデータ領域７に保
存されるべきデータは、記憶領域７１_１に書込まれる。

【０１０３】その後、ポインタフラグ８１が状態ｋから
状態ｋ＋１に遷移される。より詳細には、ポインタフラ
グ８１のビット８１_ｋが”０”から”１”に遷移され
る。但し、ポインタフラグ８１が状態ｎにあるときに
は、ポインタフラグ８１は、状態ｎから状態１に遷移す
る。即ち、ポインタフラグ８１が状態ｎにあるときは、
＄８１_１〜８１_ｎ−１は、全て、”０”にクリアされ
る。

【０１０４】以上で、論理アドレスＸのデータの更新処
理が完了する。

【０１０５】以上の過程をより具体的に説明する。前述
のとおり、論理アドレスＸのデータとして最初に保存さ
れるデータ１は、図１０（ａ）に示されているように、
記憶領域７１_１に書込まれる。ポインタフラグ８１と電
断チェック用ポインタフラグ８２は、いずれも、状態１
に設定される。

【０１０６】論理アドレスＸのデータが、データ１から
データ２に更新される場合、以下に記載された処理が行
われる。まず、アドレス変換プログラム１２によってポ
インタフラグ８１と電断チェック用ポインタフラグ８２
とが参照される。ポインタフラグ８１と電断チェック用
ポインタフラグ８２とは、いずれも、状態１にあると判
断される。記憶領域７１_１〜７１_ｎのうちの記憶領域７
１_２が書込み先として選択される。続いて、図１０
（ｂ）に示されているように、電断チェック用ポインタ
フラグ８２の電断チェック用ビット８２_１が、”０”か
ら”１”に更新される。即ち、電断チェック用ポインタ
フラグ８２が状態１から状態２に遷移される。次に、図
１０（ｃ）に示されているように、書込み先として選択
された記憶領域７１_２に、データ２が書込まれる。続い
て、図１０（ｄ）に示されているように、ポインタフラ
グ８１のビット８１_１が、”０”から”１”に更新され
る。即ち、ポインタフラグ８１が状態１から状態２に遷
移される。以上で、データ２の書込み処理が完了する。

【０１０７】以後、論理アドレスＸのデータが、データ
３、…、データｎに順次に更新されると、上記の過程と
同様にして、電断チェック用ポインタフラグ８２が、順
次に、状態３、状態４、…、状態ｎに遷移される。更新
後のデータ３、データ４、…、データｎは、それぞれ記
憶領域７１_３、記憶領域７１_４、…、記憶領域７１_ｎに
書込まれる。更に、ポインタフラグ８１は、状態３、状
態４、…、状態ｎに順次に遷移される。データｎの書込
み処理が完了した後では、図１１（ａ）に示されている
ように、データｎが記憶領域７１_ｎに書込まれ、ポイン
タフラグ８１と電断チェック用ポインタフラグ８２とは
状態ｎにある。

【０１０８】更に続いて、論理アドレスＸのデータが、
データｎからデータ（ｎ＋１）に更新される場合、ま
ず、ポインタフラグ８１と電断チェック用ポインタフラ
グ８２とが参照される。ポインタフラグ８１と電断チェ
ック用ポインタフラグ８２とは状態ｎにあると判断され
る。このとき、記憶領域７１_１〜７１_ｎのうちの記憶領
域７１_１が書込み先として選択される。続いて、図１１
（ｂ）に示されているように、電断チェック用ポインタ
フラグ８２の電断チェック用ビット８２_１〜８２ _ｎ−１
が、全て”０”にクリアされ、電断チェック用ポインタ
フラグ８２は、状態ｎから状態１に遷移される。更に続
いて、図１１（ｃ）に示されているように、書込み先と
して選択された記憶領域７１_１に、データ（ｎ＋１）が
書込まれる。続いて、図１１（ｄ）に示されているよう
に、ポインタフラグ８１のビット８１_１〜８１
_ｎ−１が、全て”０”にクリアされる。即ち、ポインタ
フラグ８１が状態ｎから状態１に遷移される。以上で、
データ（ｎ＋１）の書込み処理が完了する。

【０１０９】続いて、上述のようにして論理アドレスＸ
のデータが書込まれたデータ領域７からのデータが読み
出される動作を説明する。

【０１１０】論理アドレスＸのデータが読み出される場
合、まず、アドレス変換プログラム１２によってポイン
タフラグ８１が参照され、ポインタフラグ８１が状態１
〜状態ｎのうちのいずれにあるかが判断される。このと
き、電断チェック用ポインタフラグ８２は、参照されな
い。前述のとおり、電断チェック用ポインタフラグ８２
は、記憶領域７１_１〜７１_ｎへのデータの書込みの前に
更新される。記憶領域７１_１〜７１_ｎへのデータの書込
みの間に電源装置５から電源の供給が遮断されると、書
込みが正常に行われた最新の論理アドレスＸのデータが
記憶領域７１_１〜７１_ｎのいずれに記憶されているかを
電断チェック用ポインタフラグ８２が示さない場合が発
生する。従って、論理アドレスＸのデータが読み出し時
には、電断チェック用ポインタフラグ８２は、参照され
ない。

【０１１１】ポインタフラグ８１が状態１〜状態ｎのう
ちの状態ｊにあると判断されると（ｊは、１以上ｎ以下
の整数）、論理アドレスＸのデータとして、記憶領域７
１_１〜７１_ｎのうちの記憶領域７１_ｊに記憶されている
データが読み出される。ポインタフラグ８１の状態に基
づいて、論理アドレスＸのデータが読み出される過程
は、実施の第１形態と同じであり、その詳細な説明は行
わない。

【０１１２】本実施の形態の本体プログラム１１とアド
レス変換プログラム１２とには、上述された動作を実行
するプログラムが記載されている。ＣＰＵ２は、本体プ
ログラム１１とアドレス変換プログラム１２に基づい
て、上述された動作を実行する。

【０１１３】実施の第２形態の半導体装置は、実施の第
１形態の半導体装置と同様に、不揮発性メモリ４にある
データが保存される場合、そのデータを保存するために
データ領域７が確保される。確保されたデータ領域７
は、ｎ個の記憶領域７１_１〜７１_ｎから構成される（ｎ
は、２以上の自然数）。当該データが更新され、記憶領
域７１_１〜７１_ｎのうちの一が、循環的に書込み先とし
て選択される。選択された記憶領域に、当該データが書
込まれる。これにより、当該データの更新可能回数は、
擬制的に、不揮発性メモリ４の物理的な書換え可能回数
よりも大きくなる。

【０１１４】更に、本実施の形態の半導体装置は、実施
の第１形態の半導体装置と同様に、不揮発性メモリ４へ
のアクセスが行われる間に、電源装置５から当該半導体
装置の各部への電源の供給が突如遮断されても、不揮発
性メモリ４に記憶されているデータが破壊されるリスク
が小さい。

【０１１５】更に、本実施の形態の半導体装置は、デー
タ領域７への書込み処理の間に電源装置５からの電源の
供給が遮断されると、電源の供給の遮断が発生したこと
が検出可能である。電断チェック用ポインタフラグ８２
の更新、記憶領域７１_１〜７１_ｎへの書込み、及びポイ
ンタフラグ８１の更新が行われている間に、電源装置５
からの電源の供給が遮断されると、ポインタフラグ８１
の状態と電断チェック用ポインタフラグ８２の状態とに
食い違いが発生する。電源装置５からの電源の供給が再
開されると、ＣＰＵ２は、本体プログラム１１に従っ
て、ポインタフラグ８１の状態と、電断チェック用ポイ
ンタフラグ８２の状態とが一致しているか否かを判断す
る。ポインタフラグ８１の状態と電断チェック用ポイン
タフラグ８２の状態とが一致していないことから、ＣＰ
Ｕ２は、データ領域７への書込み処理の間に電源装置５
からの電源の供給が遮断されたことを検出する。このよ
うに、本実施の形態の半導体装置は、電源の供給の遮断
の発生が検出可能である。

【０１１６】実施の第３形態：図１２は、本発明による
実施の第３形態の半導体装置を示す。実施の第３形態の
半導体装置では、ポインタフラグ領域８が不揮発性メモ
リ４に設けられていない。その代りに、実施の第３形態
の半導体装置では、データ領域７の記憶領域７１_１〜７
１_ｎにフラグ７２_１〜７２_ｎがそれぞれ追加される。フ
ラグ７２_１〜７２_ｎは、それぞれ、１ビットのデータを
記憶する。フラグ７２_１〜７２_ｎが追加されたデータ領
域７は、以後、データ領域７’と記載される。また、フ
ラグ７２ _１〜７２_ｎの全体は、フラグ組７２と記載され
る。

【０１１７】更に、実施の第３形態の半導体装置は、Ｒ
ＯＭ２に格納されている本体プログラム１１とアドレス
変換プログラム１２の内容が修正されている。この修正
は、データ領域７の記憶領域７１_１〜７１_ｎにフラグ７
２_１〜７２_ｎがそれぞれ追加されるていることに対応し
ている。

【０１１８】フラグ７２_１〜７２_ｎは、データ領域７’
の記憶領域７１_１〜７１_ｎのいずれに対してアクセスが
行われるかを指定する。フラグ７２_１〜７２_ｎは、いず
れか一のみが”１”に設定され、他は、”０”に設定さ
れる。フラグ７２_１〜７２_ｎがとる値の組み合わせの数
は、ｎ個ある。即ち、フラグ組７２が取り得る状態は、
ｎ個ある。

【０１１９】フラグ７２_１〜７２_ｎが保持する値と、ア
クセスが行われる記憶領域との対応は、以下のとおりで
ある。フラグ７２_１〜７２_ｎのうちのフラグ７２_１が”
１”であるとき、データの読出しは記憶領域７１_１から
行われ、データの書込みは記憶領域７１_２に対して行わ
れる。フラグ７２_１〜７２_ｎのうちのフラグ７２_２が”
１”であるとき、データの読出しは記憶領域７１_２から
行われ、データの書込みは記憶領域７１_３に対して行わ
れる。以下同様に、フラグ７２_１〜７２_ｎのうちのフラ
グ７２_ｋが”１”である場合、データの読出しは記憶領
域７１_ｋから行われ、データの書込みは、記憶領域７１
_ｋ＋１に対して行われる。但し、フラグ７２_１〜７２_ｎ
のうちのフラグ７２_ｎが”１”である場合、データの書
込みは記憶領域７１_１に対して行われる。

【０１２０】続いて、実施の第３形態の半導体装置の動
作を説明する。

【０１２１】まず、データ領域７’へのデータの書込み
動作について説明する。以下の説明において、データ領
域７’は、メモリ空間の論理アドレスＸのデータを記憶
するために割り振られているとする。更に、論理アドレ
スＸ’のデータとして最初に保存されるデータをデータ
１と記載する。

【０１２２】論理アドレスＸのデータとして最初に保存
されるデータ１がデータ領域７’に書き込まれる場合、
以下の書き込み処理が行われる。まず、データ１は、無
条件に、記憶領域７１_１に書込まれる。データ１が記憶
領域７１_１に書込まれた後、フラグ７２_１が”１”に設
定され、フラグ７２_２〜７２_ｎは、”０”に設定され
る。図１３（ａ）は、データ１の書込み処理が完了した
後の、データ領域７’の状態を示している。

【０１２３】その後に論理アドレスＸのデータが更新さ
れる場合、以下に記載された更新処理が行われる。ま
ず、アドレス変換プログラム１２によってフラグ７２_１
〜７２ _ｎが参照され、フラグ７２_１〜７２_ｎのうちのい
ずれが”１”であるかが判断される。フラグ７２_１〜７
２_ｎのうちのフラグ７２_ｋが”１”である場合（ｋは、
１以上ｎ以下の整数）、記憶領域７１_１〜７１_ｎのうち
の記憶領域７１_ｋ＋１が、更新後のデータの書込み先と
して選択される。但し、フラグ７２_ｎが”１”である場
合には、記憶領域７１_１が更新後のデータの書込み先と
して選択される。

【０１２４】続いて、論理アドレスＸの更新後のデータ
が、選択された記憶領域７１_ｋ＋１に書込まれる。但
し、フラグ７２_ｎが”１”である場合には、論理アドレ
スＸの更新後のデータは、選択されている記憶領域７１
_１に書込まれる。

【０１２５】その後、フラグ７１_ｋが”１”から”０”
に更新され、フラグ７１_ｋ＋１が、”０”から”１”に
更新される。但し、フラグ７２_ｎが”１”であった場合
には、フラグ７１_１が、”０”から”１”に更新され
る。

【０１２６】以上で、論理アドレスＸのデータの更新処
理が完了する。

【０１２７】以上の過程をより具体的に説明する。前述
のとおり、論理アドレスＸのデータとして最初に保存さ
れるデータ１は、図１３（ａ）に示されているように、
記憶領域７１_１に書込まれる。フラグ７２_１が”１”に
設定され、フラグ７２_２〜７２_ｎは、”０”に設定され
る。

【０１２８】論理アドレスＸのデータが、データ１から
データ２に更新される場合、以下に記載された処理が行
われる。まず、フラグ７２_１〜７２_ｎが参照される。フ
ラグ７２_１が”１”であり、フラグ７２_２〜７２_ｎが”
０”であることが検出される。記憶領域７１_１〜７１_ｎ
のうちの記憶領域７１_２が書込み先として選択される。
書込み先として選択された記憶領域７１_２に、データ２
が書込まれる。続いて、フラグ７２_１が”０”に更新さ
れ、フラグ７２_２が”１”に更新される。以上で、論理
アドレスＸのデータが、データ１からデータ２に更新さ
れる更新処理が完了する。図１３（ｂ）は、更新処理が
完了したときの、データ領域７’とフラグ７２_１〜７２
_ｎとの状態を示す。

【０１２９】以後、論理アドレスＸのデータが、データ
２から、データ３、…、データｎに順次に更新される
と、更新後のデータ３、データ４、…、データｎは、そ
れぞれ記憶領域７１_３、記憶領域７１_４、…、記憶領域
７１_ｎに書込まれる。更に、フラグ７２_１〜７２_ｎのう
ちの”１”をとるものは、フラグ７２_３、フラグ７
２_４、…、フラグ７２_ｎに順次に変更される。論理アド
レスＸのデータがデータｎに更新される更新処理が完了
した後では、図１３（ｃ）に示されているように、デー
タｎが記憶領域７１_ｎに書込まれ、フラグ７２_１〜７２
_ｎのうちフラグ７２_ｎが”１”に設定され、他のフラグ
７２_１〜７２_ｎ−１は、”０”に設定される。

【０１３０】更に続いて、論理アドレスＸのデータが、
データｎからデータ（ｎ＋１）に更新される場合、フラ
グ７２_１〜７２_ｎが参照され、記憶領域７１_１〜７１_ｎ
のうちの記憶領域７１_１が書込み先として選択される。
書込み先として選択された記憶領域７１_１に、データ
（ｎ＋１）が書込まれる。続いて、フラグ７２_１が”
１”に更新され、フラグ７２_ｎが”０”に更新される。
以上で、論理アドレスＸのデータが、データｎからデー
タ（ｎ＋１）に更新される更新処理が完了する。図１３
（ｄ）は、更新処理が完了したときの、データ領域７’
と、フラグ７２_１〜７２_ｎとの状態を示す。

【０１３１】続いて、上述のようにして論理アドレスＸ
のデータが書込まれたデータ領域７’からデータが読み
出される動作を説明する。

【０１３２】論理アドレスＸのデータが読み出される場
合、まず、アドレス変換プログラム１２によってフラグ
７２_１〜７２_ｎが参照される。フラグ７２_１〜７２_ｎの
うちのいずれが”１”であるかが判断される。このと
き、フラグ７２_１〜７２_ｎのうちのフラグ７２_ｋが”
１”であると判断されると、論理アドレスＸのデータと
して、記憶領域７１_１〜７１_ｎのうちの記憶領域７１_ｋ
に記憶されているデータが読み出される。以上で、デー
タ領域７’からデータが読み出される動作が完了する。

【０１３３】本実施の形態の本体プログラム１１とアド
レス変換プログラム１２とには、上述された動作を実行
するプログラムが記載されている。ＣＰＵ２は、本体プ
ログラム１１とアドレス変換プログラム１２に基づい
て、上述された動作を実行する。

【０１３４】実施の第３形態の半導体装置は、実施の第
１及び第２形態の半導体装置と同様に、不揮発性メモリ
４にあるデータが保存される場合、そのデータを保存す
るためにデータ領域７が確保される。確保されたデータ
領域７は、ｎ個の記憶領域７１_１〜７１_ｎから構成され
る（ｎは、２以上の自然数）。当該データが更新される
場合、記憶領域７１_１〜７１_ｎのうちの一が、循環的に
書込み先として選択される。選択された記憶領域に、当
該データが書込まれる。これにより、当該データの更新
可能回数は、擬制的に、不揮発性メモリ４の物理的な書
換え可能回数よりも大きくなる。

【０１３５】

【発明の効果】本発明により、書き換え回数に制限があ
る不揮発性メモリの寿命を、擬制的に延ばす技術が提供
される。

【０１３６】また、本発明により、書換え対象となる記
憶領域を簡便に決定しながら記憶領域のローテーション
を行うことにより、書き換え回数に制限がある不揮発性
メモリの寿命を、擬制的に延ばす技術が提供される。

【０１３７】また、本発明により、不揮発性メモリへの
アクセスが行われている間に不揮発性メモリへの電源の
供給が遮断されたときに、不揮発性メモリに保存されて
いるデータが破壊されるリスクを減少する技術が提供さ
れる。

【０１３８】また、本発明により、不揮発性メモリへの
電源の供給が遮断されたとき、不揮発性メモリへの電源
の供給が遮断されたことを検出する技術が提供される。

【図面の簡単な説明】

【図１】図１は、本発明の実施の第１形態の半導体装置
を示す。

【図２】図２は、ポインタフラグ８１の構成と、ポイン
タフラグ８１が取り得る状態を示す。

【図３】図３は、実施の第１形態の半導体装置で行われ
る、データ領域７の更新処理を示す。

【図４】図４は、データ領域７の更新処理の詳細を示す
フローチャートである。

【図５】図５は、データ領域７からデータを読み出すた
めの読出し処理を示す。

【図６】図６は、データ領域７からデータを読み出すた
めの読出し処理の詳細を示すフローチャートである。

【図７】図７（ａ）、（ｂ）は、それぞれ、データ領域
７の更新時、ポインタフラグ８１の更新時に、電源の供
給が遮断されたときのデータ領域７及びポインタフラグ
８１の状態を示す図である。

【図８】図８は、実施の第２形態の半導体装置を示す。

【図９】図９は、電断チェック用ポインタフラグ８２の
構成を示す。

【図１０】図１０は、実施の第２形態の半導体装置で行
われる、データ領域７の更新処理を示す。

【図１１】図１１は、実施の第２形態の半導体装置で行
われる、データ領域７の更新処理を示す。

【図１２】図１２は、実施の第３形態の半導体装置を示
す。

【図１３】図１３は、実施の第３形態の半導体装置で行
われる、データ領域７の更新処理を示す。

【図１４】図１４は、従来の半導体装置を示す。

【図１５】図１５は、従来の半導体装置の動作を示す。

【符号の説明】

１：ＲＯＭ ２：ＣＰＵ ３：ＲＡＭ ４：不揮発性メモリ ５：電源装置 ６：バス ７、７’：データ領域 ８：ポインタフラグ領域 １１：本体プログラム １２：アドレス変換プログラム １３：ＲＯＭ内データ ７１_１〜７１_ｎ：記憶領域 ７２_１〜７２_ｎ：フラグ ８１：ポインタフラグ ８１_１〜８１_ｎ−１：ビット ８２：電断チェック用ポインタフラグ ８２_１〜８２_ｎ−１：電断チェック用ビット

Claims (24)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリと、 制御ユニットとを備え、 前記不揮発性メモリは、一の記憶データを記憶するため
   に割り当てられているデータ領域と、 第１〜第ｎ状態のうちのいずれかの状態にある第１ポイ
   ンタ記憶領域とを含み、 前記データ領域は、第１〜第ｎ記憶領域（ｎは、２以上
   の自然数）を備え、 前記制御ユニットは、前記第１ポインタ記憶領域が第１
   〜第ｎ状態のうちの第ｉ状態（ｉは、１以上ｎ以下の整
   数）にあるときに前記記憶データを更新する場合、前記
   第１〜第ｎ記憶領域のうちの第ｉ’記憶領域に前記記憶
   データを書き込み、且つ、前記第１ポインタ記憶領域を
   前記第１〜第ｎ状態のうちの第ｉ’状態に遷移し、 前記ｉ’は、 １≦ｉ≦ｎ−１のとき、ｉ’＝ｉ＋１であり、 ｉ＝ｎのとき、ｉ’＝１である半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 前記制御ユニットは、前記第１ポインタ記憶領域が第１
   〜第ｎ状態のうちの第ｊ状態（ｊは、１以上ｎ以下の整
   数）にあるときに前記記憶データを読み出す場合、前記
   第１〜第ｎ記憶領域のうちの第ｊ記憶領域から前記記憶
   データを読み出す半導体装置。
3. 【請求項３】 請求項１に記載の半導体装置において、 前記第１ポインタ記憶領域は、第１〜第ｎ−１ビットを
   備え、 前記第１状態は、前記第１〜第ｎ−１ビットの全てが第
   １値である状態であり、 前記第２〜第ｎ−１状態のうちの第ｋ状態（ｋは、２以
   上ｎ−１以下の整数）は、前記第１〜第ｎ−１ビットの
   うちの第１〜第ｋ−１ビットが前記第１値と異なる第２
   値であり、且つ、第ｋ〜第ｎ−１ビットが、前記第１値
   である状態であり、 前記第ｎ状態は、前記第１〜第ｎ−１ビットの全てが前
   記第２値である状態である半導体装置。
4. 【請求項４】 請求項３に記載の半導体装置において、 前記第１ポインタ記憶領域は、前記制御ユニットが出す
   一の命令に応じて前記第１状態に遷移する半導体装置。
5. 【請求項５】 請求項３に記載の半導体装置において、 前記ｎは、前記制御ユニットが出す一の命令に応じて前
   記第１〜第ｎ−１ビットの全てが前記第１値に設定可能
   なように選ばれた値である半導体装置。
6. 【請求項６】 請求項２に記載の半導体装置において、 更に、前記不揮発性メモリと前記制御ユニットとに電力
   を供給する電力供給ユニットを備え、 前記制御ユニットは、前記第ｉ’記憶領域に前記記憶デ
   ータを書き込んだ後に、前記第１ポインタ記憶領域を前
   記第ｉ’状態に遷移する半導体装置。
7. 【請求項７】 請求項６に記載の半導体装置において、 前記第１ポインタ記憶領域は、第１〜第ｎ−１ビットを
   備え、 前記第１状態は、前記第１〜第ｎ−１ビットの全てが第
   １値である状態であり、 前記第２〜第ｎ−１状態のうちの第ｋ状態（ｋは、２以
   上ｎ−１以下の整数）は、前記第１〜第ｎ−１ビットの
   うちの第１〜第ｋ−１ビットが前記第１値と異なる第２
   値であり、且つ、第ｋ〜第ｎ−１ビットが、前記第１値
   である状態であり、 前記第ｎ状態は、前記第１〜第ｎ−１ビットの全てが前
   記第２値である状態である半導体装置。
8. 【請求項８】 請求項７に記載の半導体装置において、 前記第１ポインタ記憶領域は、前記制御ユニットが出す
   一の命令に応じて前記第１状態に遷移する半導体装置。
9. 【請求項９】 請求項７に記載の半導体装置において、 前記ｎは、前記制御ユニットが出す一の命令に応じて前
   記第１ビットの全てが前記第１値に設定可能なように選
   ばれた値である半導体装置。
10. 【請求項１０】 請求項６に記載の半導体装置におい
    て、 前記不揮発性メモリは、更に、第１〜第ｎチェック用状
    態のうちのいずれかの状態をとる第２ポインタ記憶領域
    を含み、 前記制御ユニットは、前記第ｉ’記憶領域に前記記憶デ
    ータを書き込む前に、前記第２ポインタ記憶領域を前記
    第１〜第ｎチェック用状態のうちの第ｉ’チェック状態
    に遷移する半導体装置。
11. 【請求項１１】 請求項１０に記載の半導体装置におい
    て、 前記制御ユニットは、前記第１ポインタ記憶領域と前記
    第２ポインタ記憶領域とを参照して、前記電力の供給が
    遮断されたか否かを検知する半導体装置。
12. 【請求項１２】 請求項１０に記載の半導体装置におい
    て、 前記第２ポインタ記憶領域は、第１〜第ｎ−１チェック
    用ビットを備え、 前記第１チェック状態は、前記第１〜第ｎ−１チェック
    用ビットの全てが第３値である状態であり、 前記第２〜第ｎ−１チェック用状態のうちの第ｋ’チェ
    ック用状態（ｋは、２以上ｎ以下の整数）は、前記第１
    〜ｎ−１チェック用ビットのうちの第１〜第ｋ’−１チ
    ェック用ビットが前記第３値と異なる第４値であり、且
    つ、第ｋ’〜第ｎ−１チェック用ビットが前記第３値で
    ある状態であり、 前記第ｎチェック状態は、前記第１〜第ｎ−１チェック
    用ビットの全てが前記第４値である状態である半導体装
    置。
13. 【請求項１３】 請求項１１に記載の半導体装置におい
    て、 前記第２ポインタ記憶領域は、前記制御ユニットが出す
    他の一の命令に応じて前記第１チェック用状態に遷移す
    る半導体装置。
14. 【請求項１４】 請求項１１に記載の半導体装置におい
    て、 前記ｎは、前記制御ユニットが出す一の命令に応じて前
    記第１〜第ｎ−１チェック用ビットの全てが前記第３値
    に設定可能なように選ばれた値である半導体装置。
15. 【請求項１５】 請求項１に記載の半導体装置におい
    て、 前記第１ポインタ記憶領域は、第１〜第ｎフラグを備
    え、 前記第１〜第ｎ状態のうちの第ｋ”状態（ｋ”は、１以
    上ｎ以下の整数）は、前記第１〜第ｎフラグのうちの第
    ｋ”フラグのみが第５値をとり、且つ、他が第５値と異
    なる第６値である状態である半導体装置。
16. 【請求項１６】 （ａ）不揮発性メモリのうちのデータ
    領域を、一の記憶データを記憶するために割り当てるス
    テップと、ここで前記データ領域は、第１〜第ｎ記憶領
    域（ｎは、２以上の自然数）を含み、 （ｂ）第１ポインタ記憶領域を第１〜第ｎ状態のうちの
    いずれかの状態に設定するステップと、 （ｃ）前記記憶データを更新するステップとを実行する
    ためのプログラムであって、 前記（ｃ）ステップは、 （ｄ）前記第１ポインタ記憶領域が第１〜第ｎ状態のう
    ちの第ｉ状態（ｉは、１以上ｎ以下の整数）にあるとき
    に、前記第１〜第ｎ記憶領域のうちの第ｉ’記憶領域に
    前記記憶データを書き込むステップと、 （ｅ）前記第１ポインタ記憶領域を前記第１〜第ｎ状態
    のうちの第ｉ’状態に遷移するステップとを含み、 前記ｉ’は、 １≦ｉ≦ｎ−１のとき、ｉ’＝ｉ＋１であり、 ｉ＝ｎのとき、ｉ’＝１であるプログラム。
17. 【請求項１７】 請求項１６に記載のプログラムにおい
    て、 更に、 （ｆ）前記記憶データを読み出すステップを実行し、 前記記憶データは、前記第１ポインタ記憶領域が第１〜
    第ｎ状態のうちの第ｊ状態（ｊは、１以上ｎ以下の整
    数）にあるとき、前記第１〜第ｎ記憶領域のうちの第ｊ
    記憶領域から読み出されるプログラム。
18. 【請求項１８】 請求項１６に記載のプログラムにおい
    て、 前記第１ポインタ記憶領域は、第１〜第ｎ−１ビットを
    備え、 前記第１状態は、前記第１〜第ｎ−１ビットの全てが第
    １値である状態であり、 前記第２〜第ｎ−１状態のうちの第ｋ状態（ｋは、２以
    上ｎ−１以下の整数）は、前記第１〜第ｎ−１ビットの
    うちの第１〜第ｋ−１ビットが前記第１値と異なる第２
    値であり、且つ、前記第１〜第ｎ−１ビットのうちの第
    ｋ〜第ｎ−１ビットが、前記第１値である状態であり、 前記第ｎ状態は、前記第１〜第ｎ−１ビットの全てが前
    記第２値である状態であるプログラム。
19. 【請求項１９】 請求項１８に記載のプログラムにおい
    て、 前記（ｅ）ステップは、 （ｇ）一の命令を出力するステップを備え、 前記第１〜第ｎ−１ビットの全ては、前記命令に応答し
    て、前記第１値をとるプログラム。
20. 【請求項２０】 請求項１６に記載のプログラムにおい
    て、 前記（ｅ）ステップは、前記（ｆ）ステップの後に行わ
    れるプログラム。
21. 【請求項２１】 請求項２０に記載のプログラムにおい
    て、 前記（ｃ）ステップは、 （ｈ）前記（ｅ）ステップが行われる前に、第１〜第ｎ
    チェック用状態のうちのいずれかをとる第２ポインタ記
    憶領域を、前記第１〜第ｎチェック用状態のうちの第
    ｉ’チェック用状態に遷移するステップを含むプログラ
    ム。
22. 【請求項２２】 請求項２１に記載のプログラムにおい
    て、 更に、 （ｉ）前記第１ポインタ記憶領域と前記第２ポインタ記
    憶領域とを参照して、前記不揮発性メモリへの電力の供
    給が遮断されたか否かを判断するステップを備えるプロ
    グラム。
23. 【請求項２３】 （ａ）不揮発性メモリのうちのデータ
    領域を、一の記憶データを記憶するために割り当てるス
    テップと、ここで前記データ領域は、第１〜第ｎ記憶領
    域（ｎは、２以上の自然数）を含み、 （ｂ）第１ポインタ記憶領域を第１〜第ｎ状態のうちの
    いずれかの状態に設定するステップと、 （ｃ）前記記憶データを更新するステップとを備え、 前記（ｃ）ステップは、 （ｄ）前記第１ポインタ記憶領域が第１〜第ｎ状態のう
    ちの第ｉ状態（ｉは、１以上ｎ以下の整数）にあるとき
    に、前記第１〜第ｎ記憶領域のうちの第ｉ’記憶領域に
    前記記憶データを書き込むステップと、 （ｅ）前記第１ポインタ記憶領域を前記第１〜第ｎ状態
    のうちの第ｉ’状態に遷移するステップとを含み、 前記ｉ’は、 １≦ｉ≦ｎ−１のとき、ｉ’＝ｉ＋１であり、 ｉ＝ｎのとき、ｉ’＝１である半導体装置の動作方法。
24. 【請求項２４】 請求項２３に記載の半導体装置の動作
    方法において、 更に、 （ｆ）前記記憶データを読み出すステップを備え、 前記記憶データは、前記第１ポインタ記憶領域が第１〜
    第ｎ状態のうちの第ｊ状態（ｊは、１以上ｎ以下の整
    数）にあるとき、前記第１〜第ｎ記憶領域のうちの第ｊ
    記憶領域から読み出される半導体装置の動作方法。