JP2002278829A - レジスタ更新システム - Google Patents

Abstract

(57)【要約】 【課題】 比較的処理速度の遅いＣＰＵを用いた場合で
も、システムに仕事を実行させるときに高速な処理を実
現できるレジスタ更新システムを提供する。 【解決手段】 ＡＳＩＣ２０は、TOP ブロック２１と、
block ブロック２２と、Memory controller ブロック２
３とを有する。各ブロック２１，２２，２３には、固有
のアドレスが付与された複数のレジスタが設けられてい
る。ＳＤＲＡＭ３０には、レジスタのアドレスと当該レ
ジスタに対する設定内容とを含むレジスタ更新情報が格
納されている。Memory controller ブロック２３は、Ｓ
ＤＲＡＭ３０に格納されているレジスタ更新情報をＤＭ
Ａにより取得する。TOP ブロック２１には、その取得さ
れたレジスタ更新情報を格納するレジスタ更新情報バッ
ファが設けられている。TOP ブロック２１は、レジスタ
更新情報バッファに格納されたレジスタ更新情報に基づ
いてレジスタの設定を更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主にＡＳＩＣ等の
カスタムＩＣに設けられたレジスタの設定を更新するレ
ジスタ更新システムに関するものである。

【０００２】

【従来の技術】従来、ＡＳＩＣ等のカスタムＩＣには、
その内部に、特定の役割が与えられるレジスタが設けら
れている。かかるＡＳＩＣを含むシステムは、ＣＰＵが
当該レジスタにデータをライト、又は当該レジスタから
データをリードすることによって制御される。このよう
なＡＳＩＣのレジスタにはシステム内部におけるアドレ
ス領域が与えられている。ＣＰＵがそのアドレスを指定
することにより、その指定されたアドレスに対応するレ
ジスタに選択的にデータをリード又はライトすることが
可能である。したがって、異なるアドレスが与えられて
いる複数のレジスタに対してＣＰＵが同時にライト又は
リードすることはなく、また、複数のレジスタ設定をす
るときは順番にライト又はリードすることが普通であ
る。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うなレジスタの設定方法では、ある仕事をシステムに行
わせようとしたときに、当該仕事を実行させるために設
定しなければならないＡＳＩＣ内のレジスタ数が多い
と、ＣＰＵへの負担が重く、当該仕事の実行に長時間を
要してしまう。このため、高速な処理を実現するには、
高価で性能のよいＣＰＵを使わざるを得ない場合が多
い。

【０００４】本発明は上記事情に基づいてなされたもの
であり、安価で比較的処理速度の遅いＣＰＵを用いた場
合でも、システムに仕事を実行させるときに高速な処理
を実現することができるレジスタ更新システムを提供す
ることを目的とするものである。

【０００５】

【課題を解決するための手段】上記の目的を達成するた
めの本発明は、中央処理装置と、固有のアドレスが与え
られている複数のレジスタを有するカスタムＩＣと、前
記中央処理装置及び前記カスタムＩＣからアクセスが可
能な記憶手段とを備えるレジスタ更新システムであっ
て、前記記憶手段には、レジスタのアドレスと当該レジ
スタに対する設定内容とを含むレジスタ更新情報が格納
されており、前記カスタムＩＣは、前記記憶手段に格納
されている前記レジスタ更新情報をＤＭＡにより取得す
るＤＭＡ手段と、前記ＤＭＡ手段によって取得された前
記レジスタ更新情報を格納するレジスタ更新情報バッフ
ァと、前記レジスタ更新情報バッファに格納された前記
レジスタ更新情報に基づいてレジスタの設定を更新する
レジスタ更新手段と、を備えることを特徴とするもので
ある。

【０００６】また、前記レジスタ更新情報は前記記憶手
段のアドレス空間に連続アドレスで格納されており、前
記カスタムＩＣは、前記ＤＭＡ手段によって取得すべき
前記レジスタ更新情報の開始アドレスを設定する開始ア
ドレス設定レジスタと、当該レジスタ更新情報のデータ
サイズを設定するデータサイズ設定レジスタとを有し、
且つ、前記ＤＭＡ手段は、前記開始アドレス設定レジス
タ及び前記データサイズ設定レジスタの設定値に基づい
て前記レジスタ更新情報を前記記憶手段から取得するこ
とが望ましい。

【０００７】更に、前記ＤＭＡ手段は、前記レジスタ更
新情報をバーストリードで前記記憶手段から取得するこ
とが望ましい。

【０００８】

【発明の実施の形態】以下に本発明の一実施形態につい
て図面を参照して説明する。図１は本発明の一実施形態
であるレジスタ更新システムの概略ブロック図、図２
（ａ）は従来技術におけるレジスタ更新処理の概要を説
明するための図、図２（ｂ）は本実施形態のレジスタ更
新システムにおけるレジスタ更新処理の概要を説明する
ための図、図３は本実施形態のレジスタ更新システムに
おいてレジスタの設定を更新する処理を説明するための
図、図４はＳＤＲＡＭに格納されたレジスタ更新情報を
説明するための図、図５はそのレジスタ更新情報を命令
セットバッファに格納する様子及びそのレジスタ更新情
報を実行する様子を説明するための図である。

【０００９】本実施形態のレジスタ更新システムは、図
１に示すように、中央処理装置（ＣＰＵ）１０と、シス
テム内の特定の働きがあるカスタムＩＣとしてのＡＳＩ
Ｃ２０と、記憶手段としてのＳＤＲＡＭ３０と、システ
ム内のバスであるシステムバス４０とを備える。このＳ
ＤＲＡＭ３０には、ＣＰＵ１０及びＡＳＩＣ２０からア
クセスが可能である。

【００１０】ＡＳＩＣ２０は、TOP ブロック２１と、bl
ock ブロック２２と、Memory controller ブロック２３
と、ＡＳＩＣ内部のバスである内部バス２４とを有す
る。TOP ブロック２１、block ブロック２２、Memory c
ontroller ブロック２３はそれぞれ、ＡＳＩＣ内部にお
ける論理的な機能ブロックである。TOP ブロック２１
は、主に、ＣＰＵ１０とのインターフェースをとる役割
を担っている。block ブロック２２は、システム内の処
理を実行するＡＳＩＣ２０の仕事のうち、その一部を担
っている一つの機能ブロックである。Memory controlle
r ブロック２３は、ＡＳＩＣ２０からＳＤＲＡＭ３０を
ＤＭＡ（Direct Memory Access）コントロールするＤＭ
Ａ機能を有する。また、各ブロックには、複数のレジス
タ（不図示）が設けられている。ここで、各レジスタに
は、システム内で固有のアドレスが与えられている。

【００１１】これらの各部間では、図１に示される信号
の送受が行われ、当該信号によりデータ転送がコントロ
ールされている。各信号の内容は次のとおりである。す
なわち、「ｗｐｘ」はＣＰＵライト信号、「ｒｐｘ」は
ＣＰＵリード信号である。「ｌ ｗｐｘ」はレジスタラ
イト信号、「ｌ ｒｐｘ」はレジスタリード信号、「ｌ
ａｄｒ」はレジスタのアドレス信号である。「ａｄｒ
ｂｕｓ」はＣＰＵアドレスバス信号、「ｄａｔａｂｕ
ｓ」はＣＰＵデータバス信号である。また、「ｂｓｘ」
はＣＰＵバスサイクルスタート信号、「ｒｄ ｗｒｘ」
はＣＰＵライト又はＣＰＵリードを指定する信号、「ｃ
ｐｕ ｃｓ」はＣＰＵ１０がＡＳＩＣ２０へのレジスタ
を選択する信号、そして、「ｃｏｎｔｒｏｌ ｂｕｓ」
はＡＳＩＣ２０がＳＤＲＡＭ３０をコントロールするた
めの信号である。「ｃｓ ｂｌｏｃｋ」はblock ブロッ
ク２２のチップセレクト信号、「ｃｓ ｍｃｏｎ」はMe
morycontroller ブロック２３のチップセレクト信号で
ある。「ｄａｔａ ｂｌｏｃｋ ｉｎ」はblock ブロッ
ク２２に割り当てられるデータ信号、「ｄａｔａ ｂｌ
ｏｃｋ ｏｕｔ」はblock ブロック２２からＣＰＵ１０
に対して出力されるデータ信号であり、「ｄａｔａ ｍ
ｃｏｎ ｉｎ」はMemory controller ブロック２３に割
り当てられるデータ信号、「ｄａｔａ ｍｃｏｎ ｏｕ
ｔ」はMemory controller ブロック２３からＣＰＵ１０
に対して出力されるデータ信号である。「ｄｍａｂｕｓ
ｂｌｏｃｋ」はMemory controller ブロック２３とbl
ock ブロック２２のＤＭＡデータ送受信信号、「ｄｍａ
ｂｕｓ ｔｏｐ」はMemory controller ブロック２３と
TOP ブロック２１のＤＭＡデータ送受信信号である。

【００１２】ＳＤＲＡＭ３０には、ＡＳＩＣ２０のレジ
スタ更新情報が格納されている。図４にレジスタ更新情
報の一例を示す。このレジスタ更新情報は、複数の命令
セットからなり、ＳＤＲＡＭ３０内のアドレス空間に連
続アドレスで格納されている。図４の例では、レジスタ
更新情報は、四つの命令セット，，，を有す
る。

【００１３】各命令セットは、ＡＳＩＣ２０に一度に設
定したいレジスタ設定内容を含むものであり、複数のAd
r データと、複数のDataデータとを有する。本実施形態
では、同じ数字（符号）が付与されたAdr データとData
データとをセットとして扱い、ＳＤＲＡＭ３０において
互いに隣接するアドレスに格納している。Adr データ
は、レジスタ設定内容を更新する際に、当該Adr データ
とセットとなるDataデータを格納すべきレジスタのアド
レスを示すものである。Dataデータはレジスタ設定の内
容を示すものである。

【００１４】また、命令セットが格納されているＳＤＲ
ＡＭ３０の開始アドレスを「スタートアドレス」、命令
セットに含まれるAdr データとDataデータとのセット数
のことを「命令セットサイズ」と称する。例えば、命令
セットについて、スタートアドレスは“0800 0000h”
であり、命令セットサイズは“３”である。また、命令
セットについて、スタートアドレスは“0800 0018h”
であり、命令セットサイズは“４”である。

【００１５】TOP ブロック２１には、図３に示すよう
に、スタートアドレス設定レジスタ（開始アドレス設定
レジスタ）２１ａと、命令セットサイズ設定レジスタ
（データサイズ設定レジスタ）２１ｂと、命令セットバ
ッファ（レジスタ更新情報バッファ）２１ｃとが設けら
れている。スタートアドレス設定レジスタ２１ａには、
ＣＰＵ１０から送られたスタートアドレスが設定され、
命令セットサイス設定レジスタ２１ｂには、ＣＰＵ１０
から送られた命令セットサイズが設定される。TOPブロ
ック２１は、これらのレジスタ２１ａ，２１ｂに設定さ
れた内容に基づいて、ＤＭＡ機能によりＳＤＲＡＭ３０
から命令セットを取得する。その取得した命令セット
は、命令セットバッファ２１ｃに格納される。TOP ブロ
ック２１は、命令セットバッファ２１ｃに格納された命
令セットに基づいてＡＳＩＣ２０内のレジスタを更新す
るレジスタ更新機能を有する。

【００１６】次に、本実施形態のレジスタ更新システム
におけるレジスタ更新の動作について図２を用いて説明
する。ここでは、レジスタアクセスとして、主にライト
動作を行う場合について考えることにする。

【００１７】従来技術におけるレジスタ更新の処理イメ
ージは、図２（ａ）に示すように、ＡＳＩＣ内部のレジ
スタ設定がＣＰＵによってそれぞれ実行されるというイ
メージである。すなわち、アドレスの一つの番地へアク
セスする度に、ＣＰＵバスサイクルが１回消費するイメ
ージである。これに対して、本実施形態では、ＡＳＩＣ
２０へのレジスタアクセス（主にライト）を、図２
（ｂ）に示すように、ＡＳＩＣ２０内のTOP ブロック２
１に行わせることにより、複数の異なる番地のレジスタ
をアクセスするときに、必ずしもその番地の数と同数回
のバスサイクルを消費せず、効率のよい、すなわちＣＰ
Ｕ処理負担の軽い処理方法を実現する。

【００１８】上述したように、TOP ブロック２１には、
スタートアドレス設定レジスタ２１ａと、命令セットサ
イズ設定レジスタ２１ｂとが設けてある（図３参照）。
そして、図４に示すように、ＳＤＲＡＭ３０のあるアド
レス空間の連続アドレスには、ＡＳＩＣ２０に一度に設
定したいレジスタ設定内容を一つの命令セットとし、複
数の命令セットの集まりであるレジスタ更新情報が用意
されている。

【００１９】図２（ｂ）に示すように、まず、ＣＰＵ１
０はTOP ブロック２１にｗｐｘ信号を送り、ＣＰＵ１０
によるライト動作が行われると（）、TOP ブロック２
１内のスタートアドレス設定レジスタ２１ａ及び命令セ
ットサイズ設定レジスタ２１ｂの値が更新される。次
に、TOP ブロック２１は、Memory controller ブロック
２３へＤＭＡ要求を出し（）、Memory controller ブ
ロック２３を介して、スタートアドレス設定レジスタ２
１ａによって示唆されるアドレスから命令セットサイズ
設定レジスタ２１ｂによって示唆されるデータ容量分だ
け、命令セットデータ（Adr データ、Dataデータ）をＳ
ＤＲＡＭ３０から取得する（）。ここで、スタートア
ドレス設定レジスタ２１ａに書き込まれている値は、図
４に示されるＳＤＲＡＭ空間のアドレスであって、かつ
当該命令セットのスタートアドレスである。

【００２０】例えば、図４に示す命令セットを実行し
たいときには、ＣＰＵ１０は、命令セットサイズ設定レ
ジスタ２１ｂに“４”を、スタートアドレス設定レジス
タに“0800 0018h”をライトする必要がある。また、図
４に示される四つの命令セット，，，をこの順
番で実行するときには、命令セット，，，の順
にスタートアドレス設定レジスタ２１ａ及び命令セット
サイズ設定レジスタ２１ｂに所定の値が設定される。こ
れにより、ＳＤＲＡＭアドレス“0800 0000h”からＳＤ
ＲＡＭアドレス“0800 007Ch”までの各命令セットデー
タ（Adr データ、Dataデータ）が、ＳＤＲＡＭアドレス
“0800 0000h”から順番に連続アドレスでＤＭＡによっ
てTOP ブロック２１の命令セットバッファ２１ｃに転送
される。そのときの様子を示したイメージ図が図５であ
る。

【００２１】ＤＭＡによって命令セットバッファ２１ｃ
に命令セット，，，が転送されるときのイメー
ジは、図５に示されるように、Adr データから順番に
命令セットバッファ２１ｃの下からデータが入ってくる
イメージである。一方、レジスタ設定を更新するときの
イメージは、TOP ブロック２１が命令セットバッファ２
１ｃに格納された各命令セットデータを上から順番に実
行していくイメージである。このため、Adr データ、
Adr データ、Adr データ、・・・ によって示唆される
アドレスを含むアドレス領域が割り当てられているＡＳ
ＩＣ２０内のブロックに対するチップセレクト信号は、
命令セットバッファ２１ｃの最上位のAdr データに対応
してアクティブになる。例えば、命令セットバッファ２
１ｃの最上位のAdr データがMemory controller ブロッ
ク２３を示唆するものであるときには、TOP ブロック２
１はｃｓ ｍｃｏｎ信号をアクティブにする。そして、
TOP ブロック２１は、ｌ ｗｐｘ信号を各ブロックに対
して出力し、命令セットバッファ２１ｃの最上位のData
データを、命令セットバッファ２１ｃの最上位のAdr デ
ータによって示唆されるMemory controller ブロック２
３のレジスタにライトする（図２（ｂ）における）。
リードの場合もあるが、ここではライト処理の場合を説
明した。このようにしてTOP ブロック２１は命令セット
バッファ２１ｃに格納されている各命令セットデータを
上から順番に実行していく。

【００２２】尚、本実施形態では、「命令セットデータ
“Ａ”を実行する」とは、「命令セットバッファ２１ｃ
に格納されるAdr “Ａ”データによって示唆されるアド
レスに、Data“Ａ”データによって示唆されるデータを
ライトする、もしくは当該アドレスによって示唆される
レジスタをリードする」ということを意味するものとす
る。リードするかライトするかは図１に示されるｒｄ
ｗｒｘ信号によって選択される。ここでは、ｒｄ ｗｒ
ｘ信号がハイの時にはリード、ｒｄ ｗｒｘ信号がロー
の時にはライト、ということにしておく。後述するが、
TOP ブロック２１は、ｒｄ ｗｒｘ信号をある特殊な場
合にしか考慮せず、それ以外の場合は命令セットデータ
の実行をすべてライトであるとみなして処理する。ま
た、本実施形態では、Adr “Ａ”データ及びData“Ａ”
データはセットとして扱われており、ＳＤＲＡＭ３０で
は互いに隣接するアドレスに格納され、命令セットバッ
ファ２１ｃでは、Adr “Ａ”データの直下にData“Ａ”
データが格納されるイメージである。

【００２３】また、本実施形態では、命令セットバッフ
ァ２１ｃに格納される命令セットデータはＳＤＲＡＭ３
０からＤＭＡによって取得されるものだけではない。Ｃ
ＰＵ１０からＡＳＩＣ２０のあるレジスタを直接ライ
ト、またはリードするときには、当該処理命令（命令セ
ットデータ）が命令セットバッファ２１ｃの最上部に入
る。図６に命令セットバッファ２１ｃにＣＰＵ１０から
の処理命令が格納される様子を示す。最初に図５に示す
ように命令セットバッファ２１ｃの最上部にAdrデー
タが格納されているとする。このとき、ＣＰＵ１０から
の処理命令があると、図６に示すように、当該処理命
令、例えばAdr (17)データ及びData(17)データは、Adr
データの上側に格納される。

【００２４】このように、命令セットバッファ２１ｃに
命令セットデータを格納する方法は二つある。第一の方
法は、TOP ブロック２１がＤＭＡによりＳＤＲＡＭ３０
内の命令セットデータを命令セットバッファ２１ｃに格
納する方法である。以下、この第一の方法で格納された
命令セットデータを「ＤＭＡ命令セットデータ」と称す
ることにする。第二の方法は、ＣＰＵ１０がTOP ブロッ
ク２１内の命令セットバッファ２１ｃに直接、命令セッ
トデータを格納する方法である。以下、この第二の方法
で格納された命令セットデータを「ＣＰＵ命令セットデ
ータ」と称することにする。また、前述した、TOP ブロ
ック２１がｒｄ ｗｒｘ信号を見て、当該命令セットが
ライト命令なのかリード命令なのかを判断するのは、Ｃ
ＰＵ命令セットデータを実行するときのみである。ＤＭ
Ａ命令セットデータを実行する場合は、すべての命令セ
ットデータがライト命令であるとみなされて、実行され
る。

【００２５】本実施形態のレジスタ更新システムでは、
例えば図４に示される命令セットを実行するのに、従
来であれば４回のＣＰＵバスサイクルが必要であるとこ
ろを、２回のＣＰＵバスサイクル（スタートアドレス設
定レジスタ、命令セットサイズ設定レジスタ）で実現す
ることが可能であり、ＣＰＵの処理負担が軽減する。し
かも、ＤＭＡデータ転送により高速なデータ転送が可能
であるので、ａｄｒｂｕｓ、ｄａｔａｂｕｓなどのデー
タ転送に関わるバスの占有率が低く、システム全体のパ
フォーマンスが向上する。特に、ＤＭＡ転送の連続アド
レスリードなどをＳＤＲＡＭのバーストリードで行うこ
とが望ましい。これにより、データリードを高速に行う
ことが可能であり、より良い処理のパフォーマンスが実
現可能である。

【００２６】次に、TOP ブロック２１の動作について状
態遷移図を用いて説明する。図７はTOP ブロック２１の
動作状態についての状態遷移図である。図７において、
「ＩＮＩＴ」，「Ｓ１」，「Ｓ２」，「Ｓ３」がTOP ブ
ロック２１の各動作状態を表している。「ＩＮＩＴ」は
初期状態である。「ＩＮＩＴ」から出ている矢印上に示
された条件（，，）を満たしたときに、TOP ブロ
ック２１の動作状態は、「ＩＮＩＴ」状態から当該矢印
の先にある状態（Ｓ１，Ｓ２，Ｓ３）に遷移する。その
遷移の際、所定の処理（ＡＣＴ ，ＡＣＴ ，ＡＣ
Ｔ ）が実行される。例えば、遷移条件のＣＰＵラ
イト、リードがあったときには、TOP ブロック２１はＡ
ＣＴ を実行する。

【００２７】また、矢印上の条件，，は遷移のプ
ライオリティを示しており、同時に複数の条件を満たす
ときには数字の若い方の状態に遷移することを意味して
いる。例えば、TOP ブロック２１の動作状態が「ＩＮＩ
Ｔ」の状態にある場合、命令セットバッファ２１ｃに命
令セットデータがあるときには、の遷移条件を満たす
ことになり、状態が「ＩＮＩＴ」から「Ｓ３」に遷移
し、ＡＣＴ が実行されることになる。しかし、TOP
ブロック２１の動作状態が「ＩＮＩＴ」の状態にある場
合に、の遷移条件を満たすと共に、例えばさらにの
遷移条件を満たすときには、状態は「Ｓ１」に遷移し、
ＡＣＴ が実行されることになる。の遷移条件が最
も優先順位の高いものになるように遷移のプライオリテ
ィを設定したことにより、ＣＰＵライト、リードが従来
技術と同様に実行可能である。つまり、との遷移条
件を両方とも満たす場合には、ＤＭＡ命令セットデータ
（ＡＣＴ で取得）よりもＣＰＵ命令セットデータ
（ＡＣＴ で取得）のほうが実行のプライオリティが
高いために、まず、遷移条件の「ＣＰＵライト、リー
ド」によって状態が「Ｓ１」に遷移し、当該命令セット
データがＣＰＵ命令セットデータとして命令セットバッ
ファ２１ｃに格納された後（ＡＣＴ ）、状態が「Ｓ
１」から「ＩＮＩＴ」に戻る。次に、遷移条件によっ
て状態が「Ｓ３」に遷移し、当該ＣＰＵ命令セットデー
タが実行されるのである。そして、ＡＣＴ で実行され
たＣＰＵ命令セットデータは、ＡＣＴ で命令セット
バッファ２１ｃから削除され、状態は「ＩＮＩＴ」に戻
る。

【００２８】また、ＣＰＵ１０がTOP ブロック２１のス
タートアドレス設定レジスタ２１ａの値を更新したとき
には（遷移条件）、ＡＣＴ が実行される。すなわ
ち、ＳＤＲＡＭ３０から命令セットデータを、ＤＭＡに
よって命令セットサイズ設定レジスタ２１ｂによって示
唆されるサイズ分だけ連続アドレスでリードし、当該命
令セットデータを命令セットバッファ２１ｃに格納す
る。ここで、ＡＣＴ の処理の際には、データをＳＤ
ＲＡＭ３０からバーストリードで取得することが望まし
い。バーストリードにすることで、ＳＤＲＡＭアクセス
時間が短縮され、バスがその分開放されるからである。

【００２９】次に、図７におけるＡＣＴ 及びＡＣＴ
の処理について詳しく説明する。図８はＡＣＴ
及びＡＣＴ の処理を実行する際の各信号のタイミン
グチャートである。

【００３０】図８では、最初のｂｓｘ信号の立下りがＣ
ＰＵライトサイクルを示し、次のｂｓｘ信号の立下りが
ＣＰＵリードサイクルを示している。最初のｂｓｘ信号
の立下がり時にはｒｄ ｗｒｘ信号がローであり、次の
ｂｓｘ信号の立下り時にはｒｄ ｗｒｘ信号がハイだか
らである。TOP ブロック２１は遷移条件としてｂｓｘ
信号の立下りをトリガーしており、ｂｓｘ信号がアサー
トされると、ａｄｒｂｕｓ信号をAdr データとして、ｄ
ａｔａｂｕｓ信号をDataデータとして命令セットバッフ
ァ２１ｃの最上部に格納する（ＡＣＴ ）。すなわ
ち、ＣＰＵ命令セットデータはｂｓｘ信号をストローブ
信号として命令セットバッファ２１ｃの最上部に格納さ
れる。これに対し、ＤＭＡ命令セットデータはＳＤＲＡ
Ｍ３０からＤＭＡによって取得され、命令セットバッフ
ァ２１ｃの最下部から順番に格納される。TOP ブロック
２１は、命令セットバッファ２１ｃに格納された命令セ
ットデータ、すなわちAdr データとDataデータを、命令
セットバッファ２１ｃの最上部から順番に実行していく
ことは前述のとおりである。特に、ＣＰＵ命令セットデ
ータの実行はＣＰＵバスサイクルにシンクロさせなけれ
ばならないので、ＣＰＵ命令セットデータは命令セット
バッファ２１ｃの最上部に格納されるのである。

【００３１】ＡＣＴ において各命令セットデータが
実行されるときには、TOP ブロック２１は、命令セット
バッファ２１ｃの最上部にあるAdr データをｌ ａｄｒ
信号として出力し、そのAdr データとセットとなるData
データをｄａｔａ ｂｌｏｃｋ ｉｎ（ｄａｔａ ｍｃ
ｏｎ ｉｎ）信号として出力する。その出力のタイミン
グは、ＤＭＡ命令セットデータの実行時には任意である
が、ＣＰＵ命令セットデータの実行時にあってはＣＰＵ
バスサイクルにシンクロさせなければならないので、ｂ
ｓｘ信号アサートから１クロック後が望ましいであろ
う。同様に、ｃｓ ｂｌｏｃｋ（ｃｓ ｍｃｏｎ）信号に
ついても、その出力のタイミングは、ＤＭＡ命令セット
データを実行するときには任意であるが、ＣＰＵ命令セ
ットデータの実行時にあってはｂｓｘ信号立下りの１ク
ロック後に出力される。説明するまでもないが、ｃｓ
ｂｌｏｃｋ（ｃｓ ｍｃｏｎ）信号は、block ブロック
２２（Memory controller ブロック２３）のチップセレ
クト信号であるので、ａｄｒｂｕｓ信号がblock ブロッ
ク２２（Memory controller ブロック２３）のアドレス
を示唆するときに出力される。

【００３２】ｌ ｗｐｘ信号、ｌ ｒｐｘ信号はそれぞ
れ、ＡＳＩＣ２０のレジスタ書き込み用のライト信号、
読み出し用のリード信号であり、TOP ブロック２１が命
令セットを実行するときに生成する。ＣＰＵ命令セット
データの実行時には、ｗｐｘ＝ｌ ｗｐｘ、ｒｐｘ＝ｌ
ｒｐｘである。ｌ ｗｐｘ信号又はｌ ｒｐｘ信号の
出力タイミングは、ＤＭＡ命令セットデータの実行時に
は、ｃｓ ｂｌｏｃｋ（ｃｓ ｍｃｏｎ）信号の立下り
から１クロック後にアサートされるのが望ましい。ｌ
ｗｐｘ信号が立下ったときに、ｄａｔａ ｂｌｏｃｋ
ｉｎ（ｄａｔａ ｍｃｏｎ ｉｎ）信号のデータがｌ ａ
ｄｒ信号によって示唆される当該ブロックのレジスタに
ライトされる。また、ｌ ｒｐｘ信号が立下ったとき
に、ｌ ａｄｒ信号によって示唆されるレジスタがリード
され、リードされたデータがｄａｔａ ｂｌｏｃｋ ｏ
ｕｔ（ｄａｔａ ｍｃｏｎ ｏｕｔ）信号に出力され
る。ｄａｔａ ｂｌｏｃｋ ｏｕｔ（ｄａｔａ ｍｃｏ
ｎ ｏｕｔ）信号が出力されるタイミングは、ｌ ｒｐ
ｘ信号の立下りの検知時と同時である。

【００３３】本実施形態のレジスタ更新システムでは、
ＡＳＩＣ内の、アドレスの異なる複数のレジスタの設定
を更新するときに、ＡＳＩＣのMemory controller ブロ
ックが、ＳＤＲＡＭからレジスタ更新情報をＤＭＡによ
り取得し、ＡＳＩＣのTOP ブロックが、その取得された
レジスタ更新情報に基づいて、自らＡＳＩＣ内のレジス
タの設定を更新することにより、ＣＰＵの負担を軽減
し、比較的安価で処理速度の遅いＣＰＵを用いた場合で
も、システムに仕事を実行させるときに高速な処理を実
現することができる。

【００３４】尚、本発明は上記の実施形態に限定される
ものではなく、その要旨の範囲内において種々の変形が
可能である。

【００３５】

【発明の効果】以上説明したように本発明のレジスタ更
新システムによれば、カスタムＩＣ内の、アドレスの異
なる複数のレジスタの設定を更新するときに、カスタム
ＩＣのＤＭＡ手段が、記憶手段からレジスタ更新情報を
ＤＭＡにより取得し、カスタムＩＣのレジスタ更新手段
が、ＤＭＡ手段で取得されたレジスタ更新情報に基づい
て、自らカスタムＩＣ内のレジスタの設定を更新するこ
とにより、中央処理装置の負担を軽減し、比較的安価で
処理速度の遅い中央処理装置を用いた場合でも、システ
ムに仕事を実行させるときに高速な処理を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施形態であるレジスタ更新システ
ムの概略ブロック図である。

【図２】（ａ）は従来技術におけるレジスタ更新処理の
概要を説明するための図、（ｂ）は本実施形態のレジス
タ更新システムにおけるレジスタ更新処理の概要を説明
するための図である。

【図３】本実施形態のレジスタ更新システムにおいてレ
ジスタの設定を更新する処理を説明するための図であ
る。

【図４】ＳＤＲＡＭに格納されたレジスタ更新情報を説
明するための図である。

【図５】そのレジスタ更新情報を命令セットバッファに
格納する様子及びそのレジスタ更新情報を実行する様子
を説明するための図である。

【図６】命令セットバッファにＣＰＵからの処理命令が
格納される様子を説明するための図である。

【図７】TOP ブロックの動作状態についての状態遷移図
である。

【図８】ＣＰＵ命令セットデータを命令セットバッファ
にライトする際及び命令セットデータを実行する際の各
信号のタイミングチャートである。

【符号の説明】

１０・・・ ＣＰＵ、２０・・・ ＡＳＩＣ、２１・・・ TOP ブロ
ック、２１ａ・・・ スタートアドレス設定レジスタ、２１
ｂ・・・ 命令セットサイズ設定レジスタ、２１ｃ・・・ 命令
セットバッファ、２２・・・ block ブロック、２３・・・ Me
mory controller ブロック、２４・・・ 内部バス、３０・・
・ ＳＤＲＡＭ、４０・・・ システムバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、固有のアドレスが与え
   られている複数のレジスタを有するカスタムＩＣと、前
   記中央処理装置及び前記カスタムＩＣからアクセスが可
   能な記憶手段とを備えるレジスタ更新システムであっ
   て、 前記記憶手段には、レジスタのアドレスと当該レジスタ
   に対する設定内容とを含むレジスタ更新情報が格納され
   ており、 前記カスタムＩＣは、 前記記憶手段に格納されている前記レジスタ更新情報を
   ＤＭＡにより取得するＤＭＡ手段と、 前記ＤＭＡ手段によって取得された前記レジスタ更新情
   報を格納するレジスタ更新情報バッファと、 前記レジスタ更新情報バッファに格納された前記レジス
   タ更新情報に基づいてレジスタの設定を更新するレジス
   タ更新手段と、 を備えることを特徴とするレジスタ更新システム。
2. 【請求項２】 前記レジスタ更新情報は前記記憶手段の
   アドレス空間に連続アドレスで格納されており、前記カ
   スタムＩＣは、前記ＤＭＡ手段によって取得すべき前記
   レジスタ更新情報の開始アドレスを設定する開始アドレ
   ス設定レジスタと、当該レジスタ更新情報のデータサイ
   ズを設定するデータサイズ設定レジスタとを有し、且
   つ、前記ＤＭＡ手段は、前記開始アドレス設定レジスタ
   及び前記データサイズ設定レジスタの設定値に基づいて
   前記レジスタ更新情報を前記記憶手段から取得すること
   を特徴とする請求項１記載のレジスタ更新システム。
3. 【請求項３】 前記ＤＭＡ手段は、前記レジスタ更新情
   報をバーストリードで前記記憶手段から取得することを
   特徴とする請求項２記載のレジスタ更新システム。