JP2002261807A

JP2002261807A - Ａｔｍセルヘッダ変換回路及び方法

Info

Publication number: JP2002261807A
Application number: JP2001055849A
Authority: JP
Inventors: Mikito Sugiura; 幹人杉浦; Takahiro Aoyama; 恭弘青山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-02-28
Filing date: 2001-02-28
Publication date: 2002-09-13
Also published as: US20020118684A1

Abstract

(57)【要約】【課題】ＡＴＭセルヘッダ変換回路及び方法におい
て、両方向のセルヘッダ変換を１つのエントリデータ記
憶手段を用いて簡単な回路で高速に実現する。【解決手段】エントリデータ記憶手段１５０は複数の
アドレス３０５の各々毎に双方向のセルヘッダデータを
対応付けて記憶する。入力セルヘッダデータ１００を、
入力セルヘッダデータの照合ビット位置を指定するマス
クビット１０１に基づいてエントリデータ記憶手段に登
録されているエントリデータ群１０２の一方と部分照合
を行い、一致するアドレスの他方の新セルヘッダデータ
１０５を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ（Asynchro
nus Transfer Mode）セルヘッダを変換するＡＴＭセル
ヘッダ変換回路及び方法に関する。

【０００２】

【従来の技術】従来のＡＴＭセルヘッダ変換方法として
は、ヘッダ変換テーブルとして変換前データをアドレス
として変換後データを記憶するＲＡＭを使用するＲＡＭ
方式が知られている。しかしながら、ＡＴＭセル及びそ
のセルヘッダ、さらにはセルヘッダ内の各フィールドは
固定長で定義されているが、実際のセルヘッダ内の各フ
ィールド長、特に８ビットが定義されているＶＰＩ（仮
想パス識別子）や１６ビットが定義されているＶＣＩ
（仮想チャネル識別子）の各フィールド長はＡＴＭ網に
より制限される。このため、ＲＡＭ方式は、実際のコネ
クション数分のメモリ量しか使用しないので、メモリ空
間を有効に使えないという問題があった。

【０００３】このような制限をなくすため、例えば“連
想記憶メモリを用いたＡＴＭセルヘッダ変換方式”中山
他、１９９６年電子情報通信学会ソサイエティ大会Ｂ−
５２１に記載された方法が知られている。この方法によ
る回路は、図１９に示すようにＣＡＭ（Content Addres
sable Memory）２５０とＲＡＭ２５１を有する。ＣＡＭ
２５０とＲＡＭ２５１のアドレスは１対１で対応し、Ｃ
ＡＭ２５０とＲＡＭ２５１にはそれぞれ変換前、変換後
のデータが記憶される。そして、第１のＡＴＭ網からの
入力セルヘッダデータ（Ａ側セルヘッダデータ）２００
に対してＣＡＭ２５０を用いてアドレス２０１を引き、
引いたアドレスを基にＲＡＭ２５１から対応する第２の
ＡＴＭ網への出力側のセルヘッダデータ（Ｂ側セルヘッ
ダデータ）２０２を得るように構成されている。

【０００４】このようなＡＴＭセルヘッダ変換回路を用
いることにより、使用コネクション数が決まれば、その
分のメモリ容量でよく、また、ＶＰＩ＋ＶＣＩの使用ビ
ット数を制限することはない。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のセルヘッダ変換回路においては、ＡＴＭ網の間で独
立したセルヘッダデータを持たせた上で、第１のＡＴＭ
網から第２のＡＴＭ網へのセルヘッダ変換と、第２のＡ
ＴＭ網から第１のＡＴＭ網へのセルヘッダ変換を行うに
は、２つのＣＡＭ２５０及び２つのＲＡＭ２５１が必要
であるので、回路規模が増大し、また、２つの記憶手段
で記憶しているコネクション情報の整合性を監視しなけ
ればならないという問題点があった。さらには、ＲＡＭ
２５１のアドレス情報をＣＡＭ２５０から読み出してＲ
ＡＭ２５１にアクセスするために、セルヘッダ変換処理
に時間を要するという問題点があった。

【０００６】本発明は、上記従来の問題を解決するもの
で、両方向のセルヘッダ変換を１つのエントリデータ記
憶手段を用いて簡単な回路で高速に実現することができ
るＡＴＭセルヘッダ変換回路及び方法を提供することを
目的とする。

【０００７】

【課題を解決するための手段】本発明の第１態様は、複
数のアドレスの各々毎に第１及び第２のＡＴＭセルヘッ
ダデータを対にしてエントリデータとして記憶するエン
トリデータ記憶手段と、入力セルヘッダデータと、前記
エントリデータ記憶手段に記憶されている第１及び第２
のＡＴＭセルヘッダデータのうち、変換対象のＡＴＭセ
ルヘッダデータの照合位置を示す信号に基づいて第１及
び第２のＡＴＭセルヘッダデータの一方を部分的に、か
つ、各アドレス毎に照合し、各アドレス毎の照合結果を
出力する部分照合手段と、前記各アドレス毎の照合結果
に基づいて、照合結果が一致する前記エントリデータ記
憶手段のアドレスを抽出するアドレス抽出手段と、前記
アドレス抽出手段により抽出されたアドレスの第１及び
第２のＡＴＭセルヘッダデータの他方を変換後のＡＴＭ
セルヘッダデータとして前記エントリデータ記憶手段か
ら出力するセルヘッダ出力手段とを、備えた構成とし
た。本発明の第１態様により、両方向のセルヘッダ変換
を１つのエントリデータ記憶手段を用いて簡単な回路で
高速に実現することができる。

【０００８】本発明の第２態様は、第１態様のＡＴＭセ
ルヘッダ変換回路において、前記第１又は第２のＡＴＭ
セルヘッダデータの照合位置を示す信号はビット単位で
指定する信号であって、前記部分照合手段は入力セルヘ
ッダデータと第１及び第２のＡＴＭセルヘッダデータの
一方をビット単位で照合する構成とした。本発明の第２
態様により、両方向のセルヘッダ変換を１つのエントリ
データ記憶手段を用いて簡単な回路で高速に実現するこ
とができる。

【０００９】本発明の第３態様は、第１態様のＡＴＭセ
ルヘッダ変換回路において、前記第１又は第２のＡＴＭ
セルヘッダデータの照合位置を示す信号は各データを１
ワードとしてワード単位で指定する信号であって、前記
部分照合手段は入力セルヘッダデータと第１及び第２の
ＡＴＭセルヘッダデータの一方をワード単位で照合する
構成とした。本発明の第３態様により、第２態様と比べ
て、ＡＴＭセルヘッダ変換回路への検索方向を示す入力
ビット数をセルヘッダ長に依存することなく抑えること
が可能となる。

【００１０】本発明の第４態様は、第１ないし第３態様
のいずれかにおいて、前記第１、第２のＡＴＭセルヘッ
ダデータを各１ワードとしてワード単位で指定する信号
と前記エントリデータ記憶手段の読み出しアドレスに基
づいて、前記エントリデータ記憶手段に記憶されている
第１又は第２のＡＴＭセルヘッダデータを部分的に読み
出すエントリデータ部分読み出し手段を更に備えた構成
とした。本発明の第４態様により、エントリ記憶手段か
らの読み出しを高速に行うことが可能となる。

【００１１】本発明の第５態様は、第１ないし第４態様
のいずれかにおいて、前記第１、第２のＡＴＭセルヘッ
ダデータを各１ワードとしてワード単位で指定する信号
と前記エントリデータ記憶手段の書き込みアドレスに基
づいて、第１又は第２のＡＴＭセルヘッダデータを前記
エントリデータ記憶手段に部分的に書き込むエントリデ
ータ部分書き込み手段を更に備えた構成とした。本発明
の第５態様により、エントリ記憶手段への書き込みを高
速に行うことが可能となる。

【００１２】本発明の第６態様は、第３ないし第５態様
のいずれかにおいて、指定するワード数を可変に構成し
た。本発明の第６態様により、コネクションに関する情
報の追加・削除などのシステム変更があるときに回路構
成を変更すること無く対応することが可能となる。

【００１３】本発明の第７態様は、第３ないし第５態様
のいずれかにおいて、１ワードに割り当てるビット数を
可変に構成した。本発明の第７態様により、使用するＶ
ＰＩ／ＶＣＩのビット数の拡張などのシステム変更があ
るときに回路構成を変更すること無く対応することが可
能となる。

【００１４】本発明の第８態様は、第３ないし第５態様
のいずれかにおいて、指定するワード数と１ワードに割
り当てるビット数を可変に構成した。本発明の第８態様
により、システム変更があるときに回路構成を変更する
こと無く対応することが可能となる。

【００１５】本発明の第９態様は、第１ないし第８態様
のいずれかにおいて、前記セルヘッダ出力手段はさら
に、変換後のＡＴＭセルヘッダデータと共に前記エント
リデータ記憶手段のそのアドレスを出力する構成とし
た。本発明の第９態様により、入力セルヘッダに対応す
る対応アドレス及び対応セルヘッダデータを同時に出力
することができるので、対応セルヘッダデータを高速に
得ることが可能となる。

【００１６】本発明の第１０態様は、変換前と変換後が
同じＡＴＭセルヘッダを第１及び第２のアドレスを対に
してエントリデータとして記憶するエントリデータ記憶
手段と、入力セルヘッダデータと前記エントリデータ記
憶手段に記憶されているＡＴＭセルヘッダデータを第１
及び第２のアドレスの対毎に完全照合し、第１及び第２
のアドレスの対毎の照合結果を出力する完全照合手段
と、前記第１、第２のアドレスの対毎の照合結果に基づ
いて、照合結果が一致する前記エントリデータ記憶手段
の第１及び第２のアドレスを抽出するアドレス抽出手段
と、前記エントリデータ記憶手段の第１及び第２のアド
レスに対応して変換後のＡＴＭセルヘッダをあらかじめ
記憶する変換後ＡＴＭセルヘッダ記憶手段と、前記アド
レス抽出手段により抽出された第１及び第２のアドレス
の一方をＡＴＭセルヘッダの変換方向に基づいて選択
し、前記変換後ＡＴＭセルヘッダ記憶手段からそのアド
レスのＡＴＭセルヘッダを読み出す手段とを、備えた構
成とした。本発明の第１０態様により、両方で多くのセ
ルヘッダデータが重複されて使用されるような場合に、
変換方向毎に記憶手段を持つ構成に比べ、約１／２の回
路規模でＡＴＭセルヘッダ変換が可能となる。

【００１７】本発明の第１１態様は、第１０態様におい
て、前記ＡＴＭセルヘッダの変換方向が、セルヘッダデ
ータが前記完全照合手段に入力する網に応じて指定する
構成とした。本発明の第１１態様により、両方向の各々
に対してそれぞれ別の記憶手段を持つ構成に比べ、回路
規模を約１／２に抑えて両方向のセルヘッダ変換を１つ
のエントリデータ記憶手段を用いて簡単な回路で高速に
実現することができる。

【００１８】本発明の第１２態様は、第１ないし第１１
態様のいずれかにおいて、複数に分岐するポートを備
え、前記エントリデータ記憶手段のアドレスが前記ポー
ト番号に対応している構成とした。本発明の第１２態様
により、アドレス出力と同時に分岐ポート番号を得るこ
とが可能となる。

【００１９】本発明の第１３態様は、第１ないし第１１
態様のいずれかにおいて、複数に分岐するポートを備
え、前記エントリデータ記憶手段のアドレスが前記ポー
ト番号を含む構成とした。本発明の第１３態様により、
両方向のセルヘッダデータと分岐ポート番号を対応付け
て１つのエントリデータ記憶手段で管理することが可能
となる。

【００２０】本発明の第１４態様は、第１３態様におい
て、複数に分岐していない一方のポートから入力したセ
ルヘッダデータを前記変換対象のＡＴＭセルヘッダデー
タの照合位置を示す信号により照合して変換し、前記変
換後のＡＴＭセルヘッダデータをそのアドレスが含む分
岐ポート番号に基づいて、複数に分岐している他方のポ
ートの１つの分岐先に出力する構成とした。本発明の第
１４態様により、分岐していない側からのセルヘッダデ
ータの入力に対して、対応セルヘッダデータと同時に分
岐ポート番号を出力することが可能となる。

【００２１】本発明の第１５態様は、第１３態様におい
て、前記エントリデータ記憶手段に対して、複数に分岐
しているポート側のＡＴＭセルヘッダデータに対してそ
の分岐ポート番号を付加して記憶し、前記ＡＴＭセルヘ
ッダデータ及び分岐ポート番号を前記変換対象のＡＴＭ
セルヘッダデータの照合位置を示す信号により部分照合
する構成とした。本発明の第１５態様により、分岐して
いる側からのセルヘッダデータとポート番号の入力に対
して、対応セルヘッダデータを出力することが可能とな
る。

【００２２】本発明の第１６態様は、第１３態様におい
て、前記エントリデータ記憶手段に対して、複数に分岐
しているポート側のＡＴＭセルヘッダデータに対してそ
の分岐ポート番号を付加して記憶するとともに、複数に
分岐していないポート側のＡＴＭセルヘッダデータはそ
のまま記憶し、前記変換対象のＡＴＭセルヘッダデータ
の照合位置を示す信号により、ＡＴＭセルヘッダデータ
が前記複数に分岐しているポートから入力する場合には
分岐ポート番号と共に部分照合し、複数に分岐していな
いポートから入力する場合には入力ＡＴＭセルヘッダデ
ータのみを部分照合する構成とした。本発明の第１６態
様により、分岐している側から分岐していない側、分岐
していない側から分岐している側への双方向のＡＴＭセ
ルヘッダ変換が可能となる。

【００２３】本発明の第１７態様は、第１ないし第１６
態様のいずれかにおいて、エントリデータにコネクショ
ン情報を付加して前記エントリデータ記憶手段に記憶す
る構成とした。本発明の第１７態様により、双方向のセ
ルヘッダデータと帯域制御情報などの何らかのコネクシ
ョン情報を対応付けて１つのエントリデータ記憶手段で
管理することが可能となる。

【００２４】本発明の第１８態様は、第１７態様におい
て、前記変換対象のＡＴＭセルヘッダデータの照合位置
を示す信号により、入力セルヘッダデータに対応する変
換後セルヘッダデータと共に前記コネクション情報を出
力する構成とした。本発明の第１８態様により、対応セ
ルヘッダデータと同時にコネクション情報を出力するこ
とが可能となる。

【００２５】本発明の第１９態様は、第１ないし第１８
態様のいずれかにおいて、前記エントリデータ記憶手段
に記憶されているＡＴＭセルヘッダデータの内、システ
ムにおいて禁止されているＶＰＩ／ＶＣＩを初期値に設
定する構成とした。本発明の第１９態様により、エント
リデータ記憶手段に登録有無情報を表すためのエントリ
マスクビットを持つ必要が無くなり回路規模を抑えるこ
とが可能となる。

【００２６】本発明の第２０態様は、第１ないし第１８
態様のいずれかにおいて、前記エントリデータ記憶手段
に記憶されているＡＴＭセルヘッダデータの内、登録の
必要がないＶＰＩ／ＶＣＩを初期値に設定する構成とし
た。本発明の第２０態様により、エントリデータ記憶手
段に登録有無情報を表すためのエントリマスクビットを
持つ必要が無くなり回路規模を抑えることが可能とな
る。

【００２７】本発明の第２１態様は、第１ないし第２０
態様のいずれかにおいて、奇数番目に配置され、前記エ
ントリデータ記憶手段に記憶されているエントリデータ
毎の照合結果と前段までのエントリデータの多重一致情
報により複数のエントリデータとの一致をカウントして
次段の多重一致カウント手段に通知する多重一致カウン
ト手段と、偶数番目に配置され、前記エントリデータ記
憶手段に記憶されているエントリデータ毎の照合結果と
前段までの多重一致情報と２段前までの多重一致情報に
より複数のエントリデータとの一致を検出して次段及び
２段先の多重一致カウント手段に通知する多重一致カウ
ント手段とを、さらに備えた構成とした。本発明の第２
１態様により、前記エントリデータ記憶手段に記憶され
ているエントリデータの多重一致を検出する際の最大ゲ
ート遅延時間を低減することが可能となる。

【００２８】本発明の第２２態様は、第１ないし第２０
態様のいずれかにおいて、自然数Ｎの倍数番目以外に配
置され、前記エントリデータ記憶手段に記憶されている
エントリデータ毎の照合結果と前段までの多重一致情報
により複数のエントリデータとの一致を検出して次段の
多重一致カウント手段に通知する多重一致カウント手段
と、Ｎの倍数番目に配置され、前記エントリデータ記憶
手段に記憶されているエントリデータ毎の照合結果と前
段までの多重一致情報とＮ段前までの多重一致情報によ
り複数のエントリデータとの一致を検出して次段及びＮ
段先の多重一致カウント手段に通知する多重一致カウン
ト手段とを、さらに備えた構成とした。本発明の第２２
態様により、前記エントリデータ記憶手段に記憶されて
いるエントリデータの多重一致を検出する際の最大ゲー
ト遅延時間を低減することが可能となる。

【００２９】本発明の第２３態様は、第１ないし第２０
態様のいずれかにおいて、自然数Ｍに対して２のＭ乗番
目以外に配置され、前記エントリデータ記憶手段に記憶
されているエントリデータ毎の照合結果と前段までの多
重一致情報により複数のエントリデータとの一致を検出
して次段の多重一致カウント手段に通知する多重一致カ
ウント手段と、２のＭ乗番目に配置され、前記エントリ
データ記憶手段に記憶されているエントリデータ毎の照
合結果と前段までの多重一致情報とＭ以下の全ての自然
数Ｔに対して２^T段前までの多重一致情報により複数の
エントリデータとの一致を検出して次段及び２^T段先の
多重一致カウント手段に通知する多重一致カウント手段
とを、さらに備えた構成とした。本発明の第２３態様に
より、前記エントリデータ記憶手段に記憶されているエ
ントリデータの多重一致を検出する際の最大ゲート遅延
時間を低減することが可能となる。

【００３０】本発明の第２４態様は、第１ないし第２０
態様のいずれかにおいて、自然数Ｎ、Ｍに対してＮのＭ
乗番目以外に配置され、前記エントリデータ記憶手段に
記憶されているエントリデータ毎の照合結果と前段まで
の照合結果により複数のエントリデータとの一致を検出
して次段の多重一致カウント手段に通知する多重一致カ
ウント手段と、ＮのＭ乗番目に配置され、前記エントリ
データ記憶手段に記憶されているエントリデータ毎の照
合結果と前段までの多重一致情報とＭ以下の全ての自然
数Ｔに対してＮ^T段前までの多重一致情報により複数の
エントリデータとの一致を検出して次段及びＮ^T段先の
多重一致カウント手段に通知する多重一致カウント手段
とを、さらに備えた構成とした。本発明の第２４態様に
より、前記エントリデータ記憶手段に記憶されているエ
ントリデータの多重一致を検出する際の最大ゲート遅延
時間を低減することが可能となる。

【００３１】本発明の第２５態様は、第１ないし第２４
態様のいずれかのＡＴＭセルヘッダ変換回路により、光
加入者伝送システムのＡＴＭセルヘッダを変換するよう
にした。本発明の第２５態様により、光加入者伝送シス
テムにおけるＡＴＭセルヘッダ変換を簡単な構成で比較
的小規模で、かつ、高速な回路で実現することが可能と
なる。

【００３２】本発明の第２６態様は、複数のアドレス毎
に第１及び第２のＡＴＭセルヘッダデータを対にして記
憶し、入力セルヘッダデータと、記憶されている第１及
び第２のＡＴＭセルヘッダデータのうち、変換対象のＡ
ＴＭセルヘッダデータの照合位置に基づいて第１及び第
２のＡＴＭセルヘッダデータの一方とを各アドレス毎に
照合し、照合結果が一致するアドレスの第１及び第２の
ＡＴＭセルヘッダデータの他方を変換後のＡＴＭセルヘ
ッダデータとするようにした。本発明の第２６態様によ
り、両方向のセルヘッダ変換を１つのエントリデータ記
憶手段を用いて簡単な回路で高速に実現することができ
る。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図１８を用いて説明する。（実施の形態１）図１は本発明の実施の形態１のＡＴＭ
セルヘッダ変換回路の構成を示している。ＡＴＭセルヘ
ッダ変換回路はエントリデータ記憶手段１５０、部分一
致照合手段１５１、対応アドレス抽出手段１５２、セル
ヘッダ出力手段１５３で構成される。ここで、ＡＴＭセ
ルは５バイトのヘッダと４８バイトのペイロード（ユー
ザデータ）の合計５３バイトの固定長で構成され、ヘッ
ダは４ビットのＧＦＣ（一般的フロー制御）、８ビット
のＶＰＩ（仮想パス識別子）、１６ビットのＶＣＩ（仮
想チャネル識別子）、３ビットのＰＴ（ペイロード・タ
イプ）、１ビットのＣＬＰ（セル損失優先表示）及び８
ビットのＨＥＣ（ヘッダ誤り制御）の各情報により構成
されているが、実際には全ビット数分のコネクションを
同時に使うことはない。

【００３４】エントリデータ記憶手段１５０は、図２に
示すように複数のアドレス３０５の各々毎に双方向（Ａ
側、Ｂ側）のセルヘッダデータを対応付けて記憶してい
る。部分一致照合手段１５１は入力されたセルヘッダデ
ータ（入力セルヘッダデータともいう）１００（例えば
Ａ側セルヘッダデータ）と、セルヘッダデータ１００の
照合ビット位置を指定するマスクビット１０１が与えら
れると、入力されたＡ側セルヘッダデータ１００とエン
トリデータ記憶手段１５０に登録されているエントリデ
ータ群１０２の一方との部分照合を行い、何番目に登録
されているエントリデータと一致したかという、エント
リデータ記憶手段１５０の複数のエントリデータ群１０
２と同じビット数の照合結果情報１０３を対応アドレス
抽出手段１５２に出力する。

【００３５】対応アドレス抽出手段１５２は、部分一致
照合手段１５１が出力する照合結果情報１０３を用い
て、エントリデータ群１０２から対応するエントリデー
タ記憶手段１５０の対応アドレス１０４をセルヘッダ出
力手段１５３に出力する。セルヘッダ出力手段１５３は
対応アドレス抽出手段１５２が出力する対応アドレス１
０４を用いて、エントリデータ記憶手段１５０に記憶さ
れているエントリデータ群１０２の他方の新セルヘッダ
データ１０５を出力セルヘッダデータとして出力する。

【００３６】ＡＴＭセルヘッダ変換のデータの流れにつ
いて図２の例を用いてさらに詳しく説明する。図２で
は、部分的に変換する対象のＡ、Ｂ側のセルヘッダデー
タ長をそれぞれ８ビットとしており、エントリ数を６４
としている。エントリデータ群１０２には６４個のＡ側
セルヘッダデータとＢ側セルヘッダデータの対がアドレ
ス３０５と対応して記憶されている。部分一致照合手段
１５１は、Ａ側セルヘッダデータ１００と、Ａ側セルヘ
ッダデータ１００の記憶位置を指定するマスクビット１
０１が入力されると、６４個のＡ側エントリデータを同
時に比較し、比較したエントリデータに対応する照合結
果情報１０３のビットに“１”を出力する。

【００３７】対応アドレス抽出手段１５２は、この照合
結果情報１０３より対応アドレス１０４を得、さらにセ
ルヘッダ出力手段１５３は対応アドレス１０４を用いて
新セルヘッダデータ１０５を出力する。図２に示す例で
は、８ビットの入力セルヘッダデータ１００として、
“０１００１０００”であり、また、照合ビット位置を
示す１６ビットのマスクビット１０１として、“１１０
０１１１１００００００００”が与えられている。この
場合には、エントリデータ群１０２の３番目のエントリ
データの上位８ビットのＡ側セルヘッダデータ１００と
部分的に一致する。３行目が一致したという情報を照合
結果情報１０３を基に“００００１０”という対応アド
レス１０４を得て、さらに対応アドレス１０４“０００
０１０”を用いてＢ側セルヘッダデータ“１１００００
００”が出力される。

【００３８】以上のようなＡＴＭセルヘッダ変換回路に
より、Ａ側からＢ側方向のＡＴＭセルヘッダ変換に関し
て、Ａ側とＢ側においてセルヘッダデータ（ＶＰＩ／Ｖ
ＣＩ）を任意に割り付けた上で１つのエントリデータ記
憶手段１５０のみを用いてＡＴＭセルヘッダの変換を可
能にすることができる。１つのエントリデータ記憶手段
１５０で実現できるため、回路規模を比較的小さくで
き、またコネクション情報の登録を１度に行うことが可
能になる。

【００３９】（実施の形態２）実施の形態２について図
１、図３を参照して説明する。実施の形態２は図１にお
けるエントリデータ群１０２を論理的にＡ側、Ｂ側のセ
ルヘッダデータ用に各１ワード（＝８ビット）単位に分
割して、図１におけるビット単位のマスクビット１０１
により照合位置指定をワード単位のマスクワード４００
に置き換えたものである。エントリデータ群１０２のＡ
側のセルヘッダデータがマスクワード４００で指定され
ているときにはＡ側セルヘッダデータ長分のマスクビッ
ト１０１が指定されたときと同様の動作をする。以上の
ような構成にすることにより、実施の形態１のようにビ
ット単位でマスクするのに比べ、変換対象ビットを指定
するためのマスク信号のビット数を削減することができ
る。また、実施の形態１におけるマスクビット１０１に
比べて、ＡＴＭセルヘッダ変換回路への検索方向を示す
マスクワード４００の入力ビット数をセルヘッダ長に依
存することなく抑えることが可能となる。

【００４０】（実施の形態３）実施の形態３について図
４を用いて説明する。図４はエントリデータ書き込み手
段５５０と図１に示したエントリデータ記憶手段１５０
からなる。エントリデータ書き込み手段５５０は外部、
通常ＣＰＵからライト部分エントリデータ５０３、書き
込むビットを指定する書き込みマスクワード５０４及び
ライトアドレス５０２が与えられると、図２、図３に示
すようにエントリデータ記憶手段１５０に記憶されてい
るエントリデータ群１０２のうち、指定されたライトア
ドレス５０２に対応するエントリデータのうち、書き込
みマスクワード５０４で指定されたビット位置にライト
部分エントリデータ５０３を書き込むことにより、エン
トリデータ５００としてエントリデータ記憶手段１５０
に記憶する。

【００４１】以上により、エントリデータ記憶手段１５
０に対する書き込みを部分的に行えることでＣＰＵがセ
ットするビット数を削減でき、ＣＰＵの付加を軽減する
ことができる。

【００４２】（実施の形態４）実施の形態４について図
５を用いて説明する。図５はエントリデータ読み出し手
段６５０とエントリデータ記憶手段１５０からなる。エ
ントリデータ読み出し手段６５０は外部、通常ＣＰＵか
ら読み出しマスクワード６０３及びリードアドレス６０
２が与えられると、図２、図３に示すようにエントリデ
ータ記憶手段１５０に記憶されているエントリデータ群
１０２のうち、指定されたリードアドレス６０２に対応
するエントリデータであって、読み出しマスクワード６
０３で指定されたワードのみを読み出せる。

【００４３】以上により、エントリデータ記憶手段１５
０からの読み出しを部分的に行えることでＣＰＵが必要
なデータのみを高速に読み出すことが可能となる。

【００４４】（実施の形態５）実施の形態５では、図３
に示す実施の形態２におけるワードの区切りを外部から
の指定により可変にしている。以上によりシステムの仕
様変更、具体的には使用するＶＰＩ／ＶＣＩのビット数
に変更があっても回路を変更せずに、ＡＴＭセルヘッダ
変換処理を行うことが可能となる。

【００４５】（実施の形態６）実施の形態６について図
６を用いて説明する。図６は図１に示したエントリデー
タ記憶手段１５０及び部分一致照合手段１５１と、セル
ヘッダ及びアドレス同時出力手段７５０とコネクション
情報記憶手段７５１からなる。コネクション情報記憶手
段７５１には、エントリデータ記憶手段１５０のアドレ
スと１対１で対応して該当コネクションの帯域情報、登
録状況などのコネクション情報７０２が格納されてい
る。セルヘッダ及びアドレス同時出力手段７５０は、実
施の形態１と同様にして部分一致照合手段１５１により
得られた照合結果情報１０３を利用して、入力されたセ
ルヘッダデータ１００と対になる新セルヘッダデータ７
００と、対応するアドレス７０１を同時に出力する。そ
して、得られた対応アドレス７０１によってコネクショ
ン情報記憶手段７５１からのコネクション情報７０２を
読み出す。

【００４６】以上により、入力セルヘッダデータ１００
に対応する新セルヘッダデータ７００を得ることと、該
当するコネクション情報７０２を簡単な構成で高速に得
ることが可能となる。

【００４７】（実施の形態７）実施の形態７について図
７、図８を用いて説明する。実施の形態７の構成は、図
７に示すようにエントリデータ記憶手段８５０と、照合
手段８５１と、対応アドレス抽出手段８５２と、対応ア
ドレス選択手段８５３と出力セルヘッダデータ記憶手段
８５４からなる。エントリデータ記憶手段８５０は図
２、図３と異なり、図８に示すようにＡ側、Ｂ側のエン
トリデータ群８００を重複を含めて、独立に付けられる
Ａ側の対応アドレス（アドレスＡ）８０２、Ｂ側の対応
アドレス（アドレスＢ）８０３と対応付けて記憶する。
つまり、同一のＶＰＩ／ＶＣＩがＡ側、Ｂ側双方に付け
られている場合は、エントリデータ群８００とＡ側対応
アドレス８０２、Ｂ側対応アドレス８０３を組にして記
憶する。

【００４８】照合手段８５１は入力されるセルヘッダデ
ータ１００と、エントリデータ記憶手段８５０で記憶し
ているエントリデータ群８００との完全一致照合を行
い、照合結果情報１０３を対応アドレス抽出手段８５２
に出力する。対応アドレス抽出手段８５２は照合手段８
５１が出力する照合結果情報１０３を基に、Ａ側対応ア
ドレス８０２及びＢ側対応アドレス８０３を対応アドレ
ス選択手段８５３に出力する。対応アドレス選択手段８
５３は、外部から入力されるＡ→Ｂ又はＢ→Ａの変換方
向８０１に従ってＡ側対応アドレス８０２又はＢ側対応
アドレス８０３を選択し、変換後の対応アドレス８０４
として出力する。

【００４９】出力セルヘッダデータ記憶手段８５４は対
応アドレス８０４と出力セルヘッダデータを対応付けて
記憶していて、対応アドレス８０４に対応する新セルヘ
ッダデータ８０５を出力する。入力としてセルヘッダデ
ータ１００、例えばＡ側のセルヘッダデータと、変換方
向“Ａ→Ｂ”を与えることで、対応するＢセルヘッダデ
ータを得ることができる。

【００５０】以上の実施の形態７により、Ａ側、Ｂ側で
重複するセルヘッダ情報が多数あるようなシステムで
は、ＡＴＭセルヘッダ変換回路においてＡ側、Ｂ側それ
ぞれ別の記憶手段を持つ構成に比べ、約１／２の回路規
模でコネクション番号を得ることができる。

【００５１】（実施の形態８）実施の形態８について図
９、図１０を用いて説明する。図９は、Ａ側又はＢ側の
コネクションが物理的に複数のポート１００２に分割し
ているシステムを示す。図１０はＢ側のパスが４つのポ
ートに分岐している例である。このような多分岐システ
ムにおいて、実施の形態８では、図１０のようにエント
リデータ群１１００に対応させるアドレス１１０１（図
の６ビット）の部分データ（図の上位２ビット）をＢ側
のポート番号１１０２と対応させる。

【００５２】以上により、セルヘッダ変換と同時に当該
セルの出力ポートを決定することができる。ゆえに、コ
ネクション情報を別の記憶手段に持つ必要がなくなり回
路規模を削減することができる。なお、Ａ側、Ｂ側は可
逆である。

【００５３】（実施の形態９）実施の形態９について図
９、図１１を用いて説明する。図９に示すような多分岐
システムにおいて、図１１に示すようにエントリデータ
群１２００にＢ側のポート番号１２０１を付加し、Ａ側
からＢ側へのセルヘッダ変換の際にはＢ側のセルヘッダ
データと共にＢ側のポート番号１２０１を出力する。ま
た、Ｂ側からＡ側へのセルヘッダ変換の際にはＢ側のセ
ルヘッダデータと共にＢ側のポート番号１２０１も照合
対象ビットに付加する。

【００５４】以上により、ポート別に独立にＶＰＩ／Ｖ
ＣＩを決定するようなシステムにおいてもセルヘッダ変
換が可能となる。

【００５５】（実施の形態１０）実施の形態１０を図１
２を用いて説明する。図１２に示すようにエントリデー
タ群１３００にＢ側のコネクション情報１３０１を付加
し、セルヘッダ変換と同時にコネクション情報１３０１
を読み出す。以上により、コネクション情報１３０１を
セルヘッダ変換と同時に高速に行える。なお、コネクシ
ョン情報１３０１とは、例えば帯域制御、スループット
情報などである。

【００５６】（実施の形態１１）実施の形態１１を図１
３を用いて説明する。図１３に示す構成は、セル廃棄手
段１４５０とセルヘッダ変換回路１４５１からなる。セ
ル廃棄手段１４５０は入力セルヘッダ１４００のうち、
システムで入力として禁止されているセルヘッダデータ
（廃棄セルヘッダ）１４０１が入力されると、そのセル
ヘッダ１４０１を廃棄し、セルヘッダ変換回路１４５１
には印加しない。また、セルヘッダ変換回路１４５１に
おけるエントリデータ記憶手段１５０において記憶する
エントリデータの初期値を、登録のないコネクションの
エントリデータ（廃棄されるセルヘッダデータ１４０１
のパターン）と同じ値にする。こうしてセルヘッダ変換
回路１４５１から出力セルヘッダ１４０２が出力され
る。

【００５７】以上により、セルヘッダ変換回路１４５１
においてあらゆる入力セルヘッダデータ１４００は、登
録の無いエントリデータと部分一致しなくなるので、従
来のＣＡＭで用いるような登録情報の有無を表すエント
リマスクのビットを持たなくても、セルヘッダ変換が正
しく行えるようになる。

【００５８】（実施の形態１２）実施の形態１２を図１
４を用いて説明する。図１４に示す構成は、特定コネク
ションセルヘッダ変換回路１５５０とセルヘッダ変換回
路１４５１からなる。特定コネクションセルヘッダ変換
回路１５５０は入力セルヘッダ１４００のうち、、ある
１つのセルヘッダデータパターン（特定コネクション１
５０１）に対してのみセルヘッダ変換を行う。それ以外
のセルヘッダデータはセルヘッダ変換回路１４５１によ
りセルヘッダ変換される。また、セルヘッダ変換回路１
４５１におけるエントリデータ記憶手段１５０において
記憶するエントリデータの初期値を、登録のないコネク
ションのエントリデータ（廃棄されるセルヘッダデータ
のパターン）と同じ値にする。こうしてセルヘッダ変換
回路１４５１から出力セルヘッダ１４０２が出力され
る。

【００５９】以上により、特に廃棄するパターンのセル
が無いシステムにおいても、前記セルヘッダ変換回路１
４５１においてあらゆる入力セルヘッダデータ１４００
は登録されていないエントリデータと部分一致しなくな
るので、従来のＣＡＭで用いるような登録情報の有無を
表すエントリマスクのビットを持たなくても、セルヘッ
ダ変換が正しく行えるようになる。

【００６０】（実施の形態１３）実施の形態１３につい
て図１５、図１６（ａ）、（ｂ）を用いて説明する。図
１５に示す構成は、エントリデータ記憶手段１５０に記
憶されているエントリデータの多重一致を検出するため
に、多重一致カウント手段１６５０をエントリの数と同
じだけ多段に並べた構成である。Ｍを自然数として２の
倍数以外番目の第１の多重一致カウント手段１６５０
は、エントリデータ毎の照合結果１６００と、前段まで
の途中結果の多重一致情報として一致なし情報１６０
１、１つ一致情報１６０２、２つ以上一致情報１６０３
により複数のエントリデータとの一致を検出し、次段の
多重一致カウント手段１６５０に通知する。さらに、２
のＭ倍数番目の第２の多重一致カウント手段１６５０
は、エントリデータ毎の照合結果１６００と、前段まで
の多重一致情報１６０１、１６０２、１６０３と２段前
までの多重一致情報１６０１、１６０２、１６０３によ
り、複数のエントリデータとの一致を検出し、次段及び
２段先の多重一致カウント手段１６５０に通知する。そ
して、最終段の多重一致カウント手段１６５０は最終結
果の一致なし情報１６０４、１つ一致情報１６０５、２
つ以上一致情報１６０６を出力する。

【００６１】図１６（ａ）は第１の多重一致カウント手
段１６５０の動作を示し、前段までの一致なし入力Ａ＝
１かつ照合結果Ｇ＝０の場合に一致なし出力Ｄ＝１を出
力し、他の場合にＤ＝０を出力する。また、前段までの
一致なし入力Ａ＝１かつ照合結果Ｇ＝１、又は前段まで
の１つ一致入力Ｂ＝１の場合に１つ一致出力Ｅ＝１を出
力し、他の場合にＥ＝０を出力する。また、前段までの
１つ一致入力Ｂ＝１かつ照合結果Ｇ＝１、又は前段まで
の２つ以上一致入力Ｃ＝１の場合に２つ以上一致出力Ｆ
＝１を出力し、他の場合にＦ＝０を出力する。

【００６２】図１６（ｂ）は第２の多重一致カウント手
段１６５０の動作を示し、前段までの一致なし入力Ａ＝
１かつ照合結果Ｇ＝０の場合に一致なし出力Ｄ＝１を出
力し、他の場合にＤ＝０を出力する。また、前段までの
一致なし入力Ａ＝１かつ照合結果Ｇ＝１、又は前段まで
の１つ一致入力Ｂ＝１、又は２段前までの１つ一致入力
Ｂ１＝１の場合に１つ一致出力Ｅ＝１を出力し、他の場
合にＥ＝０を出力する。また、前段までの１つ一致入力
Ｂ＝１又は２段前までの１つ一致入力Ｂ１＝１であって
照合結果Ｇ＝１であり、前段までの２つ以上一致入力Ｃ
＝１又は２段前までの２つ以上一致入力Ｃ１＝１の場合
に２つ以上一致出力Ｆ＝１を出力し、他の場合にＦ＝０
を出力する。

【００６３】ここで、エントリ数をＥ、１つの多重一致
カウント手段１６５０で入力から出力までにかかる遅延
時間をＴとするときに、通常のシーケンシャルで多重一
致を検出する方法での最大ゲート遅延時間はＥ×Ｔとな
るが、上記方法を用いることにより最大ゲート遅延時間
は約（１／２×Ｅ＋２）×Ｔに抑えることができる。な
お、図１５の例では、２つ先の段に多重一致情報を通知
するが、Ｎ個おきにしても同様の効果が得られる。この
場合の最大ゲート遅延時間は約（１／Ｎ×Ｅ＋２×Ｎ−
２）×Ｔとなる。

【００６４】（実施の形態１４）実施の形態１４につい
て図１７、図１８を用いて説明する。図１７は同じく多
重一致カウント手段１７５０をエントリの数と同じだけ
多段に並べた構成である。Ｍを自然数として２のＭ乗番
目以外の多重一致カウント手段１７５０は、図１６
（ａ）に示す構成と同じであり、エントリデータ毎の照
合結果１６００と、前段の多重一致情報として一致なし
情報１７０１、１つ一致情報１７０２、２つ以上一致情
報１７０３により、複数のエントリデータとの一致を検
出し、次段の多重一致カウント手段１７５０に通知す
る。

【００６５】さらに２のＭ乗番目の多重一致カウント手
段１７５０は、エントリデータ毎の照合結果１６００
と、前段の照合結果１７０１〜１７０３と、Ｍ以下の全
ての自然数Ｔに対して２^T段前の照合結果１７０１〜１
７０３により複数のエントリデータとの一致を検出し、
次段及び２^T段先の多重一致カウント手段１７５０に通
知する。そして、最終段の多重一致カウント手段１７５
０は最終結果の一致なし情報１７０４、１つ一致情報１
７０５、２つ以上一致情報１７０６を出力する。

【００６６】図１８は、この多重一致カウント手段１７
５０の動作を示し、前段までの一致なし入力Ａ＝１かつ
照合結果Ｇ＝０の場合に一致なし出力Ｄ＝１を出力し、
他の場合にＤ＝０を出力する。また、前段までの一致な
し入力Ａ＝１かつ照合結果Ｇ＝１、又は前段までの１つ
一致入力Ｂ＝１、又は２^T段先の１つ一致入力のいずれ
かが１の場合に１つ一致出力Ｅ＝１を出力し、他の場合
にＥ＝０を出力する。また、前段までの１つ一致入力Ｂ
＝１又は２^T段先の１つ一致入力のいずれかが１であっ
て照合結果Ｇ＝１であり、前段までの２つ以上一致入力
Ｃ＝１又は２^T段先の２つ以上一致入力のいずれかが１
の場合に２つ以上一致出力Ｆ＝１を出力し、他の場合に
Ｆ＝０を出力する。

【００６７】エントリ数をＥとするときに通常のシーケ
ンシャルに多重一致を検出する方法での最大ゲート遅延
時間はＥ×Ｔとなるが、上記方法を用いることにより、
約log₂Ｅ×Ｔに抑えることができる。なお、図１７に示
す例では、２のべき乗だけ先の段に多重一致情報を通知
するが、Ｎのべき乗だけ先の段に多重一致情報を通知す
るようにしても同様の効果が得られる。この場合の最大
ゲート遅延時間は約（log_NＥ＋２×Ｎ）×Ｔとなる。

【００６８】

【発明の効果】本発明の第１態様によれば、両方向のセ
ルヘッダ変換を１つのエントリデータ記憶手段を用いて
簡単な回路で高速に実現することができる。本発明の第
２態様によれば、両方向のセルヘッダ変換を１つのエン
トリデータ記憶手段を用いて簡単な回路で高速に実現す
ることができる。本発明の第３態様によれば、第２態様
と比べて、ＡＴＭセルヘッダ変換回路への検索方向を示
す入力ビット数をセルヘッダ長に依存することなく抑え
ることが可能となる。本発明の第４態様によれば、エン
トリ記憶手段からの読み出しを高速に行うことが可能と
なる。本発明の第５態様によれば、エントリ記憶手段へ
の書き込みを高速に行うことが可能となる。本発明の第
６態様によれば、ワード数が可変であるので、コネクシ
ョンに関する情報の追加・削除などのシステム変更があ
るときに回路構成を変更すること無く対応することが可
能となる。本発明の第７態様によれば、１ワードのワー
ド長が可変であるので、使用するＶＰＩ／ＶＣＩのビッ
ト数の拡張などのシステム変更があるときに回路構成を
変更すること無く対応することが可能となる。本発明の
第８態様によれば、ワード数と１ワードのワード長が可
変であるので、システム変更があるときに回路構成を変
更すること無く対応することが可能となる。本発明の第
９態様によれば、入力セルヘッダに対応する対応アドレ
ス及び対応セルヘッダデータを同時に出力することがで
きるので、対応セルヘッダデータを高速に得ることが可
能となる。本発明の第１０態様によれば、重複するセル
ヘッダデータを１つのエントリデータ記憶手段で記憶す
るので、両方向で多くのセルヘッダデータが重複されて
使用されるような場合に、変換方向毎に記憶手段を持つ
構成に比べ、約１／２の回路規模でＡＴＭセルヘッダ変
換が可能となる。本発明の第１１態様によれば、両方向
の各々に対してそれぞれ別の記憶手段を持つ構成に比
べ、回路規模を約１／２に抑えて両方向のセルヘッダ変
換を１つのエントリデータ記憶手段を用いて簡単な回路
で高速に実現することができる。本発明の第１２態様に
よれば、アドレスと分岐ポート番号が対応しているの
で、ポート番号用のビットを新たに追加することなく、
アドレス出力と同時に分岐ポート番号を得ることが可能
となる。本発明の第１３態様によれば、エントリデータ
記憶手段で分岐ポート番号も記憶しているので、両方向
のセルヘッダデータと分岐ポート番号を対応付けて１つ
のエントリデータ記憶手段で管理することが可能とな
る。本発明の第１４態様によれば、分岐ポート番号も同
時に出力するので、分岐していない側からのセルヘッダ
データの入力に対して、対応セルヘッダデータと同時に
分岐ポート番号を出力することが可能となる。本発明の
第１５態様によれば、分岐ポートの入力に対しても部分
一致照合をするので、分岐している側からのセルヘッダ
データとポート番号の入力に対して対応セルヘッダデー
タを出力することが可能となる。本発明の第１６態様に
よれば、セルヘッダ出力手段が分岐ポート番号も同時に
出力し、部分一致照合手段が分岐ポートの入力に対して
も部分一致照合をするので分岐している側から分岐して
いない側、分岐していない側から分岐している側への双
方向のＡＴＭセルヘッダ変換が可能となる。本発明の第
１７態様によれば、エントリデータ記憶手段でコネクシ
ョン情報も記憶しているので、双方向のセルヘッダデー
タと帯域制御情報などの何らかのコネクション情報を対
応付けて１つのエントリデータ記憶手段で管理すること
が可能となる。本発明の第１８態様によれば、コネクシ
ョン情報も同時に出力するので、対応セルヘッダデータ
と同時に帯域制御情報などの何らかのコネクション情報
を出力することが可能となる。本発明の第１９態様によ
れば、必ず部分一致しないデータをエントリデータの初
期値に持つので、エントリデータ記憶手段に登録有無情
報を表すためのエントリマスクビットを持つ必要が無く
なり回路規模を抑えることが可能となる。本発明の第２
０態様によれば、必ず部分一致しないデータをエントリ
データの初期値に持つので、エントリデータ記憶手段に
登録有無情報を表すためのエントリマスクビットを持つ
必要が無くなり回路規模を抑えることが可能となるとい
う効果を有する。本発明の第２１態様によれば、エント
リデータ記憶手段に記憶されているエントリデータの多
重一致を検出する場合に、２つ先の段に多重一致情報を
通知するので、最大ゲート遅延時間を約（１／２×Ｅ＋
２）×Ｔに抑えることができ、最大ゲート遅延時間を低
減することが可能となる。本発明の第２２態様によれ
ば、エントリデータ記憶手段に記憶されているエントリ
データの多重一致を検出する場合に、Ｎだけ先の段に多
重一致情報を通知するので、最大ゲート遅延時間を約
（１／Ｎ×Ｅ＋２×Ｎ−２）×Ｔに抑えることができ、
最大ゲート遅延時間を低減することが可能となる。本発
明の第２３態様によれば、エントリデータ記憶手段に記
憶されているエントリデータの多重一致を検出する場合
に、２のべき乗先の段に多重一致情報を通知するので、
最大ゲート遅延時間をlog₂Ｅ×Ｔに抑えることができ、
最大ゲート遅延時間を低減することが可能となる。本発
明の第２４態様によれば、エントリデータ記憶手段に記
憶されているエントリデータの多重一致を検出する場合
に、Ｎのべき乗先の段に多重一致情報を通知するので、
最大ゲート遅延時間を約（log_NＥ＋２×Ｎ）×Ｔに抑え
ることができ、最大ゲート遅延時間を低減することが可
能となる。本発明の第２５態様によれば、光加入者伝送
システムにおけるＡＴＭセルヘッダ変換を簡単な構成で
比較的小規模で、かつ、高速な回路で実現することが可
能となる。本発明の第２６態様によれば、両方向のセル
ヘッダ変換を１つのエントリデータ記憶手段を用いて簡
単な回路で高速に実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＡＴＭセルヘッ
ダ変換を実現するためのブロック図

【図２】本発明の実施の形態１におけるＡ側からＢ側方
向のＡＴＭセルヘッダ変換の動作を示す説明図

【図３】本発明の実施の形態２におけるＡ側からＢ側方
向のＡＴＭセルヘッダ変換の動作を示す説明図

【図４】本発明の実施の形態３におけるエントリデータ
書き込み動作を説明するためのブロック図

【図５】本発明の実施の形態４におけるエントリデータ
読み出し動作を説明するためのブロック図

【図６】本発明の実施の形態６におけるＡＴＭセルヘッ
ダ変換を実現するためのブロック図

【図７】本発明の実施の形態７におけるＡＴＭセルヘッ
ダ変換を実現するためのブロック図

【図８】本発明の実施の形態７におけるＡ側からＢ側方
向のＡＴＭセルヘッダ変換の動作を示す説明図

【図９】本発明の実施の形態８における多分岐システム
を示すブロック図

【図１０】本発明の実施の形態８におけるエントリデー
タ記憶手段のアドレスを示す説明図

【図１１】本発明の実施の形態９におけるエントリデー
タ記憶手段のエントリデータを示す説明図

【図１２】本発明の実施の形態１０におけるエントリデ
ータ記憶手段のエントリデータを示す説明図

【図１３】本発明の実施の形態１１におけるＡＴＭセル
ヘッダ変換を実現するためのブロック図

【図１４】本発明の実施の形態１２におけるＡＴＭセル
ヘッダ変換を実現するためのブロック図

【図１５】本発明の実施の形態１３における多重一致を
検出するためのブロック図

【図１６】本発明の実施の形態１３における多重一致の
動作を示す説明図（ａ）図１５の第１の多重一致カウン
ト手段の動作を示す説明図（ｂ）図１５の第２の多重一致カウント手段の動作を示
す説明図

【図１７】本発明の実施の形態１４における多重一致を
検出するためのブロック図

【図１８】図１７の第２の多重一致カウント手段の動作
を示す説明図

【図１９】従来のＡＴＭセルヘッダ変換回路を示すブロ
ック図

【符号の説明】

１００、３０２、９０２入力セルヘッダデータ１０１マスクビット１０２、３００、８００、９００、１１００、１２０
０、１３００エントリデータ群１０３、３０３照合結果情報１０４、７０１、８０４対応アドレス１０５、７００、８０５新セルヘッダデータ１５０、８５０エントリデータ記憶手段１５１部分一致照合手段１５２対応アドレス抽出手段１５３セルヘッダ出力手段２００Ａ側セルヘッダデータ２０１、３０５、１１０１アドレス２０２Ｂ側セルヘッダデータ３０１マスクビット４００マスクワード５００エントリデータ５０２ライトアドレス５０３ライト部分エントリデータ５５０エントリデータ書き込み手段６０２リードアドレス６０３リード部分エントリデータ６５０エントリデータ読み出し手段７０２、１３０１コネクション情報７５０セルヘッダ及びアドレス同時手段７５１コネクション情報記憶手段８０１、９０１変換方向８０２Ａ側対応アドレス８０３Ｂ側対応アドレス８５１照合手段８５２対応アドレス抽出手段８５３対応アドレス選択手段８５４出力セルヘッダ記憶手段９０３アドレスＡ９０４アドレスＢ９０５対応Ｂアドレス１０００ＡＴＭセルヘッダ変換回路１００１コネクション１００２ポート１１０２Ｂ側ポート番号１２０１Ｂ側ポート番号１４００入力セルヘッダ１４０１廃棄セルヘッダ１４０２出力セルヘッダ１４５０セル廃棄手段１４５１セルヘッダ変換回路１５０１特定コネクション１５５０特定コネクションセルヘッダ変換回路１６００照合結果１６０１、１７０１一致無し（途中経過）を表す信号１６０２、１７０２１つ一致（途中経過）を表す信号１６０３、１７０３２つ以上一致（途中経過）を表す
信号１６０４、１７０４一致無し（最終結果）を表す信号１６０５、１７０５１つ一致（最終結果）を表す信号１６０６、１７０６２つ以上一致（最終結果）を表す
信号１６５０、１７５０多重一致カウント手段

Claims

【特許請求の範囲】

【請求項１】複数のアドレスの各々毎に第１及び第２
のＡＴＭセルヘッダデータを対にしてエントリデータと
して記憶するエントリデータ記憶手段と、入力セルヘッダデータと、前記エントリデータ記憶手段
に記憶されている第１及び第２のＡＴＭセルヘッダデー
タのうち、変換対象のＡＴＭセルヘッダデータの照合位
置を示す信号に基づいて第１及び第２のＡＴＭセルヘッ
ダデータの一方とを部分的に、かつ、各アドレス毎に照
合し、各アドレス毎の照合結果を出力する部分照合手段
と、前記各アドレス毎の照合結果に基づいて、照合結果が一
致する前記エントリデータ記憶手段のアドレスを抽出す
るアドレス抽出手段と、前記アドレス抽出手段により抽出されたアドレスの第１
及び第２のＡＴＭセルヘッダデータの他方を変換後のＡ
ＴＭセルヘッダデータとして前記エントリデータ記憶手
段から出力するセルヘッダ出力手段とを、備えたＡＴＭセルヘッダ変換回路。
【請求項２】前記第１又は第２のＡＴＭセルヘッダデ
ータの照合位置を示す信号はビット単位で指定する信号
であって、前記部分照合手段は入力セルヘッダデータと
第１及び第２のＡＴＭセルヘッダデータの一方をビット
単位で照合する請求項１に記載のＡＴＭセルヘッダ変換
回路。
【請求項３】前記第１又は第２のＡＴＭセルヘッダデ
ータの照合位置を示す信号は各データを１ワードとして
ワード単位で指定する信号であって、前記部分照合手段
は入力セルヘッダデータと第１及び第２のＡＴＭセルヘ
ッダデータの一方をワード単位で照合する請求項１に記
載のＡＴＭセルヘッダ変換回路。
【請求項４】前記第１、第２のＡＴＭセルヘッダデー
タを各１ワードとしてワード単位で指定する信号と前記
エントリデータ記憶手段の読み出しアドレスに基づい
て、前記エントリデータ記憶手段に記憶されている第１
又は第２のＡＴＭセルヘッダデータを部分的に読み出す
エントリデータ部分読み出し手段を更に備えた請求項１
ないし３のいずれか１つに記載のＡＴＭセルヘッダ変換
回路。
【請求項５】前記第１、第２のＡＴＭセルヘッダデー
タを各１ワードとしてワード単位で指定する信号と前記
エントリデータ記憶手段の書き込みアドレスに基づい
て、第１又は第２のＡＴＭセルヘッダデータを前記エン
トリデータ記憶手段に部分的に書き込むエントリデータ
部分書き込み手段を更に備えた請求項１ないし４のいず
れか１つに記載のＡＴＭセルヘッダ変換回路。
【請求項６】指定するワード数が可変である請求項３
ないし５のいずれか１つに記載のＡＴＭセルヘッダ変換
回路。
【請求項７】１ワードに割り当てるビット数が可変で
ある請求項３ないし５のいずれか１つに記載のＡＴＭセ
ルヘッダ変換回路。
【請求項８】指定するワード数と１ワードに割り当て
るビット数が可変である請求項３ないし５のいずれか１
つに記載のＡＴＭセルヘッダ変換回路。
【請求項９】前記セルヘッダ出力手段はさらに、変換
後のＡＴＭセルヘッダデータと共に前記エントリデータ
記憶手段のそのアドレスを出力する請求項１ないし８の
いずれか１つに記載のＡＴＭセルヘッダ変換回路。
【請求項１０】変換前と変換後が同じＡＴＭセルヘッ
ダを第１及び第２のアドレスを対にしてエントリデータ
として記憶するエントリデータ記憶手段と、入力セルヘッダデータと前記エントリデータ記憶手段に
記憶されているＡＴＭセルヘッダデータを第１及び第２
のアドレスの対毎に完全照合し、第１及び第２のアドレ
スの対毎の照合結果を出力する完全照合手段と、前記第１、第２のアドレスの対毎の照合結果に基づい
て、照合結果が一致する前記エントリデータ記憶手段の
第１及び第２のアドレスを抽出するアドレス抽出手段
と、前記エントリデータ記憶手段の第１及び第２のアドレス
に対応して変換後のＡＴＭセルヘッダをあらかじめ記憶
する変換後ＡＴＭセルヘッダ記憶手段と、前記アドレス抽出手段により抽出された第１及び第２の
アドレスの一方をＡＴＭセルヘッダの変換方向に基づい
て選択し、前記変換後ＡＴＭセルヘッダ記憶手段からそ
のアドレスのＡＴＭセルヘッダを読み出す手段とを、備えたＡＴＭセルヘッダ変換回路。
【請求項１１】前記ＡＴＭセルヘッダの変換方向は、
セルヘッダデータが前記完全照合手段に入力する網に応
じて指定する請求項１０に記載のＡＴＭセルヘッダ変換
回路。
【請求項１２】複数に分岐するポートを備え、前記エ
ントリデータ記憶手段のアドレスが前記ポート番号に対
応している請求項１ないし１１のいずれか１つに記載の
ＡＴＭセルヘッダ変換回路。
【請求項１３】複数に分岐するポートを備え、前記エ
ントリデータ記憶手段のアドレスが前記ポート番号を含
む請求項１ないし１１のいずれか１つに記載のＡＴＭセ
ルヘッダ変換回路。
【請求項１４】複数に分岐していない一方のポートか
ら入力したセルヘッダデータを前記変換対象のＡＴＭセ
ルヘッダデータの照合位置を示す信号により照合して変
換し、前記変換後のＡＴＭセルヘッダデータをそのアド
レスが含む分岐ポート番号に基づいて、複数に分岐して
いる他方のポートの１つの分岐先に出力する請求項１３
に記載のＡＴＭセルヘッダ変換回路。
【請求項１５】前記エントリデータ記憶手段に対し
て、複数に分岐しているポート側のＡＴＭセルヘッダデ
ータに対してその分岐ポート番号を付加して記憶し、前記ＡＴＭセルヘッダデータ及び分岐ポート番号を前記
変換対象のＡＴＭセルヘッダデータの照合位置を示す信
号により部分照合する請求項１３に記載のＡＴＭセルヘ
ッダ変換回路。
【請求項１６】前記エントリデータ記憶手段に対し
て、複数に分岐しているポート側のＡＴＭセルヘッダデ
ータに対してその分岐ポート番号を付加して記憶すると
ともに、複数に分岐していないポート側のＡＴＭセルヘ
ッダデータはそのまま記憶し、前記変換対象のＡＴＭセルヘッダデータの照合位置を示
す信号により、ＡＴＭセルヘッダデータが前記複数に分
岐しているポートから入力する場合には分岐ポート番号
と共に部分照合し、複数に分岐していないポートから入
力する場合には入力ＡＴＭセルヘッダデータのみを部分
照合する請求項１３に記載のＡＴＭセルヘッダ変換回
路。
【請求項１７】エントリデータにコネクション情報を
付加して前記エントリデータ記憶手段に記憶する請求項
１ないし１６のいずれか１つに記載のＡＴＭセルヘッダ
変換回路。
【請求項１８】前記変換対象のＡＴＭセルヘッダデー
タの照合位置を示す信号により、入力セルヘッダデータ
に対応する変換後セルヘッダデータと共に前記コネクシ
ョン情報を出力する請求項１７記載のＡＴＭセルヘッダ
変換回路。
【請求項１９】前記エントリデータ記憶手段に記憶さ
れているＡＴＭセルヘッダデータの内、システムにおい
て禁止されているＶＰＩ／ＶＣＩを初期値に設定する請
求項１ないし１８のいずれか１つに記載のＡＴＭセルヘ
ッダ変換回路。
【請求項２０】前記エントリデータ記憶手段に記憶さ
れているＡＴＭセルヘッダデータの内、登録の必要がな
いＶＰＩ／ＶＣＩを初期値に設定する請求項１ないし１
８のいずれか１つに記載のＡＴＭセルヘッダ変換回路。
【請求項２１】奇数番目に配置され、前記エントリデ
ータ記憶手段に記憶されているエントリデータ毎の照合
結果と前段までのエントリデータの多重一致情報により
複数のエントリデータとの一致をカウントして次段の多
重一致カウント手段に通知する多重一致カウント手段
と、偶数番目に配置され、前記エントリデータ記憶手段に記
憶されているエントリデータ毎の照合結果と前段までの
多重一致情報と２段前までの多重一致情報により複数の
エントリデータとの一致を検出して次段及び２段先の多
重一致カウント手段に通知する多重一致カウント手段と
を、さらに備えた請求項１ないし２０のいずれか１つに記載
のＡＴＭセルヘッダ変換回路。
【請求項２２】自然数Ｎの倍数番目以外に配置され、
前記エントリデータ記憶手段に記憶されているエントリ
データ毎の照合結果と前段までの多重一致情報により複
数のエントリデータとの一致を検出して次段の多重一致
カウント手段に通知する多重一致カウント手段と、Ｎの倍数番目に配置され、前記エントリデータ記憶手段
に記憶されているエントリデータ毎の照合結果と前段ま
での多重一致情報とＮ段前までの多重一致情報により複
数のエントリデータとの一致を検出して次段及びＮ段先
の多重一致カウント手段に通知する多重一致カウント手
段とを、さらに備えた請求項１ないし２０のいずれか１つに記載
のＡＴＭセルヘッダ変換回路。
【請求項２３】自然数Ｍに対して２のＭ乗番目以外に
配置され、前記エントリデータ記憶手段に記憶されてい
るエントリデータ毎の照合結果と前段までの多重一致情
報により複数のエントリデータとの一致を検出して次段
の多重一致カウント手段に通知する多重一致カウント手
段と、２のＭ乗番目に配置され、前記エントリデータ記憶手段
に記憶されているエントリデータ毎の照合結果と前段ま
での多重一致情報とＭ以下の全ての自然数Ｔに対して２
^T段前までの多重一致情報により複数のエントリデータ
との一致を検出して次段及び２^T段先の多重一致カウン
ト手段に通知する多重一致カウント手段とを、さらに備えた請求項１ないし２０のいずれか１つに記載
のＡＴＭセルヘッダ変換回路。
【請求項２４】自然数Ｎ、Ｍに対してＮのＭ乗番目以
外に配置され、前記エントリデータ記憶手段に記憶され
ているエントリデータ毎の照合結果と前段までの照合結
果により複数のエントリデータとの一致を検出して次段
の多重一致カウント手段に通知する多重一致カウント手
段と、ＮのＭ乗番目に配置され、前記エントリデータ記憶手段
に記憶されているエントリデータ毎の照合結果と前段ま
での多重一致情報とＭ以下の全ての自然数Ｔに対してＮ
^T段前までの多重一致情報により複数のエントリデータ
との一致を検出して次段及びＮ^T段先の多重一致カウン
ト手段に通知する多重一致カウント手段とを、さらに備えた請求項１ないし２０のいずれか１つに記載
のＡＴＭセルヘッダ変換回路。
【請求項２５】請求項１ないし請求項２４のいずれか
１つに記載のＡＴＭセルヘッダ変換回路により、ＡＴＭ
セルヘッダを変換する光加入者伝送システムのＡＴＭセ
ルヘッダ変換方法。
【請求項２６】複数のアドレス毎に第１及び第２のＡ
ＴＭセルヘッダデータを対にして記憶し、入力セルヘッダデータと、記憶されている第１及び第２
のＡＴＭセルヘッダデータのうち、変換対象のＡＴＭセ
ルヘッダデータの照合位置に基づいて第１及び第２のＡ
ＴＭセルヘッダデータの一方とを各アドレス毎に照合
し、照合結果が一致するアドレスの第１及び第２のＡＴＭセ
ルヘッダデータの他方を変換後のＡＴＭセルヘッダデー
タとするＡＴＭセルヘッダ変換方法。