JP2002261596A - サイリスタ用ゲートドライバ - Google Patents
サイリスタ用ゲートドライバInfo
- Publication number
- JP2002261596A JP2002261596A JP2001051999A JP2001051999A JP2002261596A JP 2002261596 A JP2002261596 A JP 2002261596A JP 2001051999 A JP2001051999 A JP 2001051999A JP 2001051999 A JP2001051999 A JP 2001051999A JP 2002261596 A JP2002261596 A JP 2002261596A
- Authority
- JP
- Japan
- Prior art keywords
- current
- gate
- pulse
- gate driver
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0403—Modifications for accelerating switching in thyristor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08124—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in thyristor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for dc voltages or currents
- H03K17/732—Measures for enabling turn-off
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 簡単な構造と低損失を有するサイリスタ用ゲ
ートドライバが開示される。 【解決手段】 所定の信号パターンが発生されて、ＧＣ
Ｔサイリスタを駆動する電流を生成する。電流はダウン
コンバータを使用して生成される。また、ＧＣＴサイリ
スタが逆方向負荷電流を受取る場合に、ＧＣＴのゲート
に現れる負電圧によってダウンコンバータが損傷される
のを防止するために、ＦＥＴを有する電流リミッタが使
用される。
ートドライバが開示される。 【解決手段】 所定の信号パターンが発生されて、ＧＣ
Ｔサイリスタを駆動する電流を生成する。電流はダウン
コンバータを使用して生成される。また、ＧＣＴサイリ
スタが逆方向負荷電流を受取る場合に、ＧＣＴのゲート
に現れる負電圧によってダウンコンバータが損傷される
のを防止するために、ＦＥＴを有する電流リミッタが使
用される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧＣＴ（ゲート転
流ターンオフ）サイリスタ、ＧＴＯ（ゲートターンオ
フ）サイリスタ、静電誘導サイリスタ（ＳＩＴＨ）、ま
たは電力トランジスタのようなサイリスタを安定な状態
で駆動するゲートドライバに関する。
流ターンオフ）サイリスタ、ＧＴＯ（ゲートターンオ
フ）サイリスタ、静電誘導サイリスタ（ＳＩＴＨ）、ま
たは電力トランジスタのようなサイリスタを安定な状態
で駆動するゲートドライバに関する。
【０００２】
【従来の技術】ＧＣＴオン状態ゲート電流必要条件 ＧＣＴおよびＧＴＯは、類似のターンオンおよびオン状
態ゲート電流必要条件を有する。ゲートドライバは、タ
ーンオンパルスに大きなｄＩ/ｄｔおよび尖頭電流を与
えて、その後、定常ＤＣオン状態保持電流を与える。時
々、ゲートドライバは、ＧＣＴ/ＧＴＯのオン状態中に
負のゲート電圧を受取る。
態ゲート電流必要条件を有する。ゲートドライバは、タ
ーンオンパルスに大きなｄＩ/ｄｔおよび尖頭電流を与
えて、その後、定常ＤＣオン状態保持電流を与える。時
々、ゲートドライバは、ＧＣＴ/ＧＴＯのオン状態中に
負のゲート電圧を受取る。
【０００３】ＧＴＯの場合と異なり、新しい状況がＧＣ
Ｔを駆動するために導入される。ＧＣＴ用ゲートドライ
バが、その特長をターンオン尖頭電流およびその形の大
きさで有する。ＧＣＴの場合のターンオン電流の増加
（ｄＩ/ｄｔ）は典型的ＧＴＯのそれより１０〜５０倍
も大きく、また、ターンオン損失を減らすために、トリ
ガー尖頭電流が５〜１０倍大きく選択される。従って、
６インチＧＣＴがｄＩ/ｄｔ＝５００Ａ/μｓおよび３０
０Ａの尖頭電流を必要とすることがある。
Ｔを駆動するために導入される。ＧＣＴ用ゲートドライ
バが、その特長をターンオン尖頭電流およびその形の大
きさで有する。ＧＣＴの場合のターンオン電流の増加
（ｄＩ/ｄｔ）は典型的ＧＴＯのそれより１０〜５０倍
も大きく、また、ターンオン損失を減らすために、トリ
ガー尖頭電流が５〜１０倍大きく選択される。従って、
６インチＧＣＴがｄＩ/ｄｔ＝５００Ａ/μｓおよび３０
０Ａの尖頭電流を必要とすることがある。
【０００４】そのような鋭くて大きいパルスが、立ち上
がり速度の大きいアノード電流を付随してＧＣＴを安全
にオンする一方で、ＧＣＴ動作が立ち上がり速度の小さ
いアノード電流を伴う場合は、ＧＣＴをオン状態に維持
するために、長いパルス時間を鋭くて大きいパルスの後
に与える必要がある。その後で、ＧＴＯに類似のオン状
態ゲート電流（４インチまたは６インチデバイスの場
合、約１０Ａ）が印加される。
がり速度の大きいアノード電流を付随してＧＣＴを安全
にオンする一方で、ＧＣＴ動作が立ち上がり速度の小さ
いアノード電流を伴う場合は、ＧＣＴをオン状態に維持
するために、長いパルス時間を鋭くて大きいパルスの後
に与える必要がある。その後で、ＧＴＯに類似のオン状
態ゲート電流（４インチまたは６インチデバイスの場
合、約１０Ａ）が印加される。
【０００５】電流リミッタのような保護回路が設けられ
ていない場合は、ＧＣＴまたはＧＴＯの負荷電流がその
流れる方向を順方向から逆方向に変化する時に、ゲート
ドライバは損傷される。負荷電流は逆方向に流れて、負
荷電流はＧＣＴに並列に設けられるフリーホイールダイ
オードを通って流れるだろう。従って、ＧＣＴのアノー
ドがそのカソードに対して負に変わる。ＧＣＴの寄生ダ
イオードによって、負電位がＧＣＴのゲートに現れる。
ていない場合は、ＧＣＴまたはＧＴＯの負荷電流がその
流れる方向を順方向から逆方向に変化する時に、ゲート
ドライバは損傷される。負荷電流は逆方向に流れて、負
荷電流はＧＣＴに並列に設けられるフリーホイールダイ
オードを通って流れるだろう。従って、ＧＣＴのアノー
ドがそのカソードに対して負に変わる。ＧＣＴの寄生ダ
イオードによって、負電位がＧＣＴのゲートに現れる。
【０００６】その後で、負荷電流がその流れる方向を再
び逆方向から順方向に変化する場合に、負荷電流はＧＣ
Ｔを通って再び流れることがある。そして、安全なＧＣ
Ｔオン状態を再び確立する必要がある。
び逆方向から順方向に変化する場合に、負荷電流はＧＣ
Ｔを通って再び流れることがある。そして、安全なＧＣ
Ｔオン状態を再び確立する必要がある。
【０００７】基本的に、そのような必要条件はＧＴＯ動
作からまた良く知られている。ＧＣＴ回路がより高いス
イッチング周波数に対して設計されて、その結果、フリ
ーホイールダイオードが非常に大きい順方向電圧降下に
応答する必要があり、正常なコンバータ動作中に−５Ｖ
もの低ＧＣＴゲート電圧を生ずる。
作からまた良く知られている。ＧＣＴ回路がより高いス
イッチング周波数に対して設計されて、その結果、フリ
ーホイールダイオードが非常に大きい順方向電圧降下に
応答する必要があり、正常なコンバータ動作中に−５Ｖ
もの低ＧＣＴゲート電圧を生ずる。
【０００８】従来技術による回路 尖頭電流は、抵抗およびコンデンサー回路によって電圧
源から生成される。ステップおよび速い立ち上がり（ｄ
Ｉ/ｄｔ＝５００/μｓ）を有する大きいシューティング
パルス、およびシューティングパルス後に比較的長いダ
ウンスロープパルスを生成するために、複雑な調整を有
するいくつかのＲＣ結合を必要とする。そのような設計
では、全損失が６インチＧＣＴ駆動の場合に５０Ｗを超
えることがある。
源から生成される。ステップおよび速い立ち上がり（ｄ
Ｉ/ｄｔ＝５００/μｓ）を有する大きいシューティング
パルス、およびシューティングパルス後に比較的長いダ
ウンスロープパルスを生成するために、複雑な調整を有
するいくつかのＲＣ結合を必要とする。そのような設計
では、全損失が６インチＧＣＴ駆動の場合に５０Ｗを超
えることがある。
【０００９】ドイツ特許出願公開公報第ＤＥ３７０９１
５０号およびＰＣＴ国際公報第ＷＯ９４０７３０９号
が、切換え電流源を使用するＧＴＯドライバを開示して
いる。電流源を形成するためにインダクタが設けられ
て、余分のエネルギーが電源に戻される。そのような方
法では基本的に、非常に小さい損失を達成できる。しか
し、４つの大電流スイッチ素子および３つのダイオード
が、ターンオンパルスおよびオン状態電流を発生するた
めに必要とされる。そして、大きいターンオフ尖頭電流
は、スイッチング素子および追加ダイオードの直列接続
を通過する必要がある。そのような回路は、ＧＣＴのゲ
ートドライバには使用できない。
５０号およびＰＣＴ国際公報第ＷＯ９４０７３０９号
が、切換え電流源を使用するＧＴＯドライバを開示して
いる。電流源を形成するためにインダクタが設けられ
て、余分のエネルギーが電源に戻される。そのような方
法では基本的に、非常に小さい損失を達成できる。しか
し、４つの大電流スイッチ素子および３つのダイオード
が、ターンオンパルスおよびオン状態電流を発生するた
めに必要とされる。そして、大きいターンオフ尖頭電流
は、スイッチング素子および追加ダイオードの直列接続
を通過する必要がある。そのような回路は、ＧＣＴのゲ
ートドライバには使用できない。
【００１０】米国特許第４７９１３５０号が、ＧＴＯの
定常状態用のソースとして、スイッチモードステップダ
ウン電流レギュレータを使用するゲートドライバを開示
している。レギュレータは、スイッチおよびフリーホイ
ールダイオードを組込み、その出力がＧＴＯのゲートに
直結されて、大電流パルスがスイッチおよび抵抗を有す
る別個の回路によって発生する。
定常状態用のソースとして、スイッチモードステップダ
ウン電流レギュレータを使用するゲートドライバを開示
している。レギュレータは、スイッチおよびフリーホイ
ールダイオードを組込み、その出力がＧＴＯのゲートに
直結されて、大電流パルスがスイッチおよび抵抗を有す
る別個の回路によって発生する。
【００１１】この方法で、米国特許第４７９１３５０号
は、ゲートドライバ損失を減らすことを提案している。
しかし、負のＧＣＴゲート電圧が現れた場合は、レギュ
レータの出力電流が制御されずに増加するだろう。５Ａ
を超えるゲート電流が必要とされる場合に、さらに多量
の損失がレギュレータのフリーホイールダイオードで発
生する。また、大きい損失が大きい電流パルス抵抗から
生ずる。
は、ゲートドライバ損失を減らすことを提案している。
しかし、負のＧＣＴゲート電圧が現れた場合は、レギュ
レータの出力電流が制御されずに増加するだろう。５Ａ
を超えるゲート電流が必要とされる場合に、さらに多量
の損失がレギュレータのフリーホイールダイオードで発
生する。また、大きい損失が大きい電流パルス抵抗から
生ずる。
【００１２】日本特許出願公開公報第Ｈ３−９７３１５
号およびＥＰ特許公報第０４１６９３３号が、負のゲー
ト電位の持つ問題を解決する回路を開示している。フリ
ーホイールダイオードは負の電源ラインに接続される。
インダクタは正電源によって充電される。フリーホイー
ルにおいて、インダクタの電荷が負電源に対して放電さ
れるでしょう。この方法で、回路はすべての正および負
のＧＴＯゲート電圧状態で安定に動作する。
号およびＥＰ特許公報第０４１６９３３号が、負のゲー
ト電位の持つ問題を解決する回路を開示している。フリ
ーホイールダイオードは負の電源ラインに接続される。
インダクタは正電源によって充電される。フリーホイー
ルにおいて、インダクタの電荷が負電源に対して放電さ
れるでしょう。この方法で、回路はすべての正および負
のＧＴＯゲート電圧状態で安定に動作する。
【００１３】そのような回路は、小さいゲート電流を発
生するのに適用できる。しかし、大きいゲート電流の場
合に多くのエネルギーが正電源から負電源に移送され
て、それは適当な電力戻り回路によって正電源に戻され
る必要がある。ＧＣＴの場合に、例えば、ゲート電流Ｉ
ｇが約１０Ａで、ゲート電圧Ｖｇが約−２０Ｖであるこ
とがある。その時、循環電力が約２００Ｗであろう。こ
れと対比すると、この基準による有効ゲート電力がＶｇ
ｘＩｇ＝０．６Ｖｘ１０Ａ＝６Ｗしかないことがある。
この結果、ゲート電流発生器および電源の大変過度の設
計が必要とされて、多量の損失（約２０Ｗ〜４０Ｗ）が
高性能スイッチモード回路においてさえも発生する。
生するのに適用できる。しかし、大きいゲート電流の場
合に多くのエネルギーが正電源から負電源に移送され
て、それは適当な電力戻り回路によって正電源に戻され
る必要がある。ＧＣＴの場合に、例えば、ゲート電流Ｉ
ｇが約１０Ａで、ゲート電圧Ｖｇが約−２０Ｖであるこ
とがある。その時、循環電力が約２００Ｗであろう。こ
れと対比すると、この基準による有効ゲート電力がＶｇ
ｘＩｇ＝０．６Ｖｘ１０Ａ＝６Ｗしかないことがある。
この結果、ゲート電流発生器および電源の大変過度の設
計が必要とされて、多量の損失（約２０Ｗ〜４０Ｗ）が
高性能スイッチモード回路においてさえも発生する。
【００１４】ＥＰ特許公報第８９３８８３号が、ＧＣＴ
のフリーホイール状況を別の方法で処理するゲートドラ
イバを開示している。エミッタホロワーとして構築され
るバイポーラトランジスタが、ＧＣＴの負のゲート電圧
におけるゲート電流を制限する。電流は電圧パルスから
高効率で発生する。
のフリーホイール状況を別の方法で処理するゲートドラ
イバを開示している。エミッタホロワーとして構築され
るバイポーラトランジスタが、ＧＣＴの負のゲート電圧
におけるゲート電流を制限する。電流は電圧パルスから
高効率で発生する。
【００１５】ゲート電流Ｉｇが２Ａまでの場合に、回路
を適当な部品で設計することができる。より大きいゲー
ト電流で、バイポーラトランジスタ利得が２０より下が
るだろう。その時、大きいベース電流が必要とされて、
損失がより大きいＶＣＥｓａｔ（電圧Ｖｃｅの飽和）に
因って大きくなるだろう。Ｉｇ＝１０Ａで、０．５Ａよ
り大きいＩｂを必要とし、ＶＣＥｓａｔは既知のＰＮＰ
トランジスタで約１Ｖになるだろう。
を適当な部品で設計することができる。より大きいゲー
ト電流で、バイポーラトランジスタ利得が２０より下が
るだろう。その時、大きいベース電流が必要とされて、
損失がより大きいＶＣＥｓａｔ（電圧Ｖｃｅの飽和）に
因って大きくなるだろう。Ｉｇ＝１０Ａで、０．５Ａよ
り大きいＩｂを必要とし、ＶＣＥｓａｔは既知のＰＮＰ
トランジスタで約１Ｖになるだろう。
【００１６】さらに、大きいベース電流は、０．４Ｖ以
上に維持されるＧＣＴゲート電圧でもって維持される必
要がある。そして、より大きいＧＣＴゲート電圧、かつ
開回路状態（ＧＣＴが実装されていない）の場合に、設
計を複雑にするか、あるいはゲートドライバの性能を制
限するかのトレードオフを行う必要がある。
上に維持されるＧＣＴゲート電圧でもって維持される必
要がある。そして、より大きいＧＣＴゲート電圧、かつ
開回路状態（ＧＣＴが実装されていない）の場合に、設
計を複雑にするか、あるいはゲートドライバの性能を制
限するかのトレードオフを行う必要がある。
【００１７】
【発明が解決しようとする課題】大電流ＧＣＴ駆動を実
現するのに適当な回路を見つける必要がある。それはＧ
ＣＴターンオン用の鋭く大きいトリガー電流パルス、長
いトリガー電流トレイル、および大きいゲート電流を小
さい損失で発生する必要があり、そしてそれはすべての
ゲート電圧動作状態において安全である必要がある。さ
らに、この回路を、非常にコンパクトで経済的な解決法
を可能にするために主としてＳＭＤ部品および技術で実
現できることが必要である。
現するのに適当な回路を見つける必要がある。それはＧ
ＣＴターンオン用の鋭く大きいトリガー電流パルス、長
いトリガー電流トレイル、および大きいゲート電流を小
さい損失で発生する必要があり、そしてそれはすべての
ゲート電圧動作状態において安全である必要がある。さ
らに、この回路を、非常にコンパクトで経済的な解決法
を可能にするために主としてＳＭＤ部品および技術で実
現できることが必要である。
【００１８】
【課題を解決するための手段】本発明の請求項１が、オ
ンコマンド信号が存在する間にゲート電流をサイリスタ
（８）のゲートに供給することによって、アノード、カ
ソード、およびゲートを有する前記サイリスタを駆動す
るゲートドライバを請求する。前記ゲートドライバは、
前記オンコマンド信号のリーディングエッジに対応して
ターンオンパルスを発生するターンオンパルス発生器
（２）と、前記開始パルスの直後にダウンスロープ電流
を生成するダウンコンバータ（３）と、電流を前記ダウ
ンコンバータから前記サイリスタのゲートに供給する、
前記サイリスタのゲートに接続されるＭＯＳＦＥＴ（４
０３）を有する電流リミッタであって、ゲート電圧を前
記サイリスタのゲートにおいて監視して、前記ゲート電
圧の負電圧増大に対して前記ＭＯＳＦＥＴの内部抵抗を
増大させる電流リミッタ（４）とを備える。
ンコマンド信号が存在する間にゲート電流をサイリスタ
（８）のゲートに供給することによって、アノード、カ
ソード、およびゲートを有する前記サイリスタを駆動す
るゲートドライバを請求する。前記ゲートドライバは、
前記オンコマンド信号のリーディングエッジに対応して
ターンオンパルスを発生するターンオンパルス発生器
（２）と、前記開始パルスの直後にダウンスロープ電流
を生成するダウンコンバータ（３）と、電流を前記ダウ
ンコンバータから前記サイリスタのゲートに供給する、
前記サイリスタのゲートに接続されるＭＯＳＦＥＴ（４
０３）を有する電流リミッタであって、ゲート電圧を前
記サイリスタのゲートにおいて監視して、前記ゲート電
圧の負電圧増大に対して前記ＭＯＳＦＥＴの内部抵抗を
増大させる電流リミッタ（４）とを備える。
【００１９】請求項２が、前記ダウンコンバータが、前
記ダウンコンバータから生成される電流のパターンを発
生するパターン発生器（３１０）と、前記パターンに従
って伝導パルスを発生する伝導パルス発生器（３１１）
と、前記伝導パルスに応答してソース（７）からの電流
を導通して、パルス電流を生成するスイッチング素子
（３１２）と、前記パルス電流を平滑するインダクタ
（３１４）とを備えて、前記パターン発生器は立ち上が
りエッジおよび立ち上がりエッジ後のダウンスロープ部
を有するパターンを発生し、そのため、前記ダウンコン
バータから生成される前記ダウンスロープ電流は、前記
パターンに比例して減少する請求項１に記載のゲートド
ライバを請求する。
記ダウンコンバータから生成される電流のパターンを発
生するパターン発生器（３１０）と、前記パターンに従
って伝導パルスを発生する伝導パルス発生器（３１１）
と、前記伝導パルスに応答してソース（７）からの電流
を導通して、パルス電流を生成するスイッチング素子
（３１２）と、前記パルス電流を平滑するインダクタ
（３１４）とを備えて、前記パターン発生器は立ち上が
りエッジおよび立ち上がりエッジ後のダウンスロープ部
を有するパターンを発生し、そのため、前記ダウンコン
バータから生成される前記ダウンスロープ電流は、前記
パターンに比例して減少する請求項１に記載のゲートド
ライバを請求する。
【００２０】請求項３が、前記ダウンコンバータが、前
記パターンに従って別の伝導パルスを発生する別の伝導
パルス発生器（３２１）と、前記別の伝導パルスに応答
して前記電源（７）からの電流を導通して、別のパルス
電流を生成する別のスイッチング素子（３２２）と、前
記ダウンスロープ電流が増大するように前記別のパルス
電流を平滑化する別のインダクタ（３２４）とをさらに
備える請求項２に記載のゲートドライバを請求する。
記パターンに従って別の伝導パルスを発生する別の伝導
パルス発生器（３２１）と、前記別の伝導パルスに応答
して前記電源（７）からの電流を導通して、別のパルス
電流を生成する別のスイッチング素子（３２２）と、前
記ダウンスロープ電流が増大するように前記別のパルス
電流を平滑化する別のインダクタ（３２４）とをさらに
備える請求項２に記載のゲートドライバを請求する。
【００２１】請求項４が、前記ダウンコンバータが、前
記インダクタ（３１４）と並列に設けられる追加インダ
クタ（３４４）と、前記追加インダクタ（３４４）と直
列に設けられて、より大きなダウンスロープ電流を生成
する追加スイッチング素子（３４７）とをさらに備える
請求項２に記載のゲートドライバを請求する。
記インダクタ（３１４）と並列に設けられる追加インダ
クタ（３４４）と、前記追加インダクタ（３４４）と直
列に設けられて、より大きなダウンスロープ電流を生成
する追加スイッチング素子（３４７）とをさらに備える
請求項２に記載のゲートドライバを請求する。
【００２２】請求項５が、前記ダウンコンバータが、前
記インダクタ（３１４）と並列に設けられる追加インダ
クタ（３４４）と、前記追加インダクタ（３４４）と直
列に設けられて、より大きなダウンスロープ電流を生成
する飽和リアクトル素子（３５６）とをさらに備える請
求項２に記載のゲートドライバを請求する。
記インダクタ（３１４）と並列に設けられる追加インダ
クタ（３４４）と、前記追加インダクタ（３４４）と直
列に設けられて、より大きなダウンスロープ電流を生成
する飽和リアクトル素子（３５６）とをさらに備える請
求項２に記載のゲートドライバを請求する。
【００２３】請求項６が、前記電流リミッタが、前記ダ
ウンコンバータの出力における出力電圧（Ｖ３）を所定
の電圧（Ｖ４０１）と比較し、前記出力電圧（Ｖ３）が
前記所定の電圧（Ｖ４０１）より小さい場合に前記出力
電圧（Ｖ３）と前記所定の電圧（Ｖ４０１）の間の差に
対して調整信号を生成する比較器を備えて、前記ＭＯＳ
ＦＥＴ（４０３）が前記調整信号を受取り、前記調整信
号に対してその内部抵抗を変化する請求項１に記載のゲ
ートドライバを請求する。
ウンコンバータの出力における出力電圧（Ｖ３）を所定
の電圧（Ｖ４０１）と比較し、前記出力電圧（Ｖ３）が
前記所定の電圧（Ｖ４０１）より小さい場合に前記出力
電圧（Ｖ３）と前記所定の電圧（Ｖ４０１）の間の差に
対して調整信号を生成する比較器を備えて、前記ＭＯＳ
ＦＥＴ（４０３）が前記調整信号を受取り、前記調整信
号に対してその内部抵抗を変化する請求項１に記載のゲ
ートドライバを請求する。
【００２４】請求項７が、前記比較器が演算増幅器（４
０２）を備える請求項６に記載のゲートドライバを請求
する。
０２）を備える請求項６に記載のゲートドライバを請求
する。
【００２５】請求項８が、前記比較器がバイポーラトラ
ンジスタ（４１２、４１５、４１６）を備える請求項６
に記載のゲートドライバを請求する。
ンジスタ（４１２、４１５、４１６）を備える請求項６
に記載のゲートドライバを請求する。
【００２６】請求項９が、前記電流リミッタが前記ＭＯ
ＳＦＥＴと並列に接続されるフリーホイールダイオード
をさらに備える請求項６に記載のゲートドライバを請求
する。
ＳＦＥＴと並列に接続されるフリーホイールダイオード
をさらに備える請求項６に記載のゲートドライバを請求
する。
【００２７】請求項１０が、前記ターンオフパルス発生
器（１）がコンデンサ（２０５）と、前記コンデンサと
並列に接続されるダイオード（２０６）と、スイッチン
グ素子（２０２）と、リアクトル（２０４）とを備え
て、鋭く大きいパルスを生成する請求項１に記載のゲー
トドライバを請求する。
器（１）がコンデンサ（２０５）と、前記コンデンサと
並列に接続されるダイオード（２０６）と、スイッチン
グ素子（２０２）と、リアクトル（２０４）とを備え
て、鋭く大きいパルスを生成する請求項１に記載のゲー
トドライバを請求する。
【００２８】請求項１１が、低レベルバイアス電流をサ
イリスタの前記ゲートに供給するバイアス電流発生器を
さらに備える請求項１に記載のゲートドライバを請求す
る。
イリスタの前記ゲートに供給するバイアス電流発生器を
さらに備える請求項１に記載のゲートドライバを請求す
る。
【００２９】請求項１２が、前記サイリスタ（８）がＧ
ＣＴである請求項１に記載のゲートドライバを請求す
る。
ＣＴである請求項１に記載のゲートドライバを請求す
る。
【００３０】
【発明の実施の形態】図１を参照すると、大容量スイッ
チング素子８をＯＮおよびＯＦＦ状態に駆動する、本発
明によるゲートドライバのブロック図が示されている。
本発明のゲートドライバは、様々なタイプのスイッチン
グ素子８、例えば、ＧＣＴ（ゲート転流ターンオフ）サ
イリスタ、ＧＴＯ（ゲートターンオフ）サイリスタ、静
電誘導サイリスタ（ＳＩＴＨ）、または電力トランジス
タに適用できる。しかし、本発明はＧＣＴサイリスタと
共に使用するのに特に適している。サイリスタ８はアノ
ード、カソード、およびゲートを有する。サイリスタ８
はダイオード８１と並列に逆方向に接続されて、サイリ
スタ８のそのアノードおよびカソードがダイオード８１
のカソードおよびアノードにそれぞれ接続される。さら
にサイリスタ８は負荷（示されていない）に直列に接続
される。
チング素子８をＯＮおよびＯＦＦ状態に駆動する、本発
明によるゲートドライバのブロック図が示されている。
本発明のゲートドライバは、様々なタイプのスイッチン
グ素子８、例えば、ＧＣＴ（ゲート転流ターンオフ）サ
イリスタ、ＧＴＯ（ゲートターンオフ）サイリスタ、静
電誘導サイリスタ（ＳＩＴＨ）、または電力トランジス
タに適用できる。しかし、本発明はＧＣＴサイリスタと
共に使用するのに特に適している。サイリスタ８はアノ
ード、カソード、およびゲートを有する。サイリスタ８
はダイオード８１と並列に逆方向に接続されて、サイリ
スタ８のそのアノードおよびカソードがダイオード８１
のカソードおよびアノードにそれぞれ接続される。さら
にサイリスタ８は負荷（示されていない）に直列に接続
される。
【００３１】図１で、参照数字１はターンオフパルスＩ
ｇ３を発生するターンオフパルス発生器であり、２はタ
ーンオンパルス、すなわち起動パルスＩｇ１を生成する
ターンオンパルス発生器であり、３はダウンコンバータ
であり、４は電流リミッタであり、５はバイアス電流Ｉ
ｇ４を発生するバイアス電流発生器であり、９はオンコ
マンド信号Ｓ１を生成するコントローラである。電流リ
ミッタ４はダウンコンバータ３と関連して動作し、持続
電流Ｉｇ２を生成する。電流Ｉｇ１、Ｉｇ２、Ｉｇ３、
およびＩｇ４は共に加えられて、ゲート電流Ｉｇを形成
する。
ｇ３を発生するターンオフパルス発生器であり、２はタ
ーンオンパルス、すなわち起動パルスＩｇ１を生成する
ターンオンパルス発生器であり、３はダウンコンバータ
であり、４は電流リミッタであり、５はバイアス電流Ｉ
ｇ４を発生するバイアス電流発生器であり、９はオンコ
マンド信号Ｓ１を生成するコントローラである。電流リ
ミッタ４はダウンコンバータ３と関連して動作し、持続
電流Ｉｇ２を生成する。電流Ｉｇ１、Ｉｇ２、Ｉｇ３、
およびＩｇ４は共に加えられて、ゲート電流Ｉｇを形成
する。
【００３２】図２が、図１のゲートドライバの回路内の
主要ポイントで観察される波形を示す。特に、図２
（ａ）がサイリスタ８のアノードとカソードの間の電圧
Ｖａｋを示し、図２（ｂ）がサイリスタ８を流れるアノ
ード電流Ｉａを示し、図２（c）がサイリスタ８のゲー
トに流れるゲート電流Ｉｇを示し、図２（ｄ）がサイリ
スタ８のゲートにおけるゲート電圧Ｖｇを示し、そして
図２（ｅ）がコントローラ９から生成されるオンコマン
ド信号Ｓ１を示す。
主要ポイントで観察される波形を示す。特に、図２
（ａ）がサイリスタ８のアノードとカソードの間の電圧
Ｖａｋを示し、図２（ｂ）がサイリスタ８を流れるアノ
ード電流Ｉａを示し、図２（c）がサイリスタ８のゲー
トに流れるゲート電流Ｉｇを示し、図２（ｄ）がサイリ
スタ８のゲートにおけるゲート電圧Ｖｇを示し、そして
図２（ｅ）がコントローラ９から生成されるオンコマン
ド信号Ｓ１を示す。
【００３３】図２（ｅ）に示されるように、コントロー
ラ９は、期間１０２〜１０９内にサイリスタ８をオンに
するようにゲートドライバを起動する前記期間１０２〜
１０９における高レベルオンコマンド信号Ｓ１を生成す
る。
ラ９は、期間１０２〜１０９内にサイリスタ８をオンに
するようにゲートドライバを起動する前記期間１０２〜
１０９における高レベルオンコマンド信号Ｓ１を生成す
る。
【００３４】図２（c）に示されるように、時間１０２
におけるオンコマンド信号Ｓ１のリーディングエッジ、
すなわち立ち上がりエッジに応答して、ターンオンパル
ス発生器２は起動されて、瞬間的な高レベル電流（起動
パルス）Ｉｇ１を期間１０２〜１０３、すなわち５〜３
０マイクロ秒間で生成する。起動パルスＩｇ１の尖頭電
流値は、例えば、数百〜１０００アンペアである。起動
パルスＩｇ１は、ゲート電流Ｉｇのまさに始まりでサイ
リスタ８のゲートに適用されて、サイリスタ８をオンす
る。
におけるオンコマンド信号Ｓ１のリーディングエッジ、
すなわち立ち上がりエッジに応答して、ターンオンパル
ス発生器２は起動されて、瞬間的な高レベル電流（起動
パルス）Ｉｇ１を期間１０２〜１０３、すなわち５〜３
０マイクロ秒間で生成する。起動パルスＩｇ１の尖頭電
流値は、例えば、数百〜１０００アンペアである。起動
パルスＩｇ１は、ゲート電流Ｉｇのまさに始まりでサイ
リスタ８のゲートに適用されて、サイリスタ８をオンす
る。
【００３５】また、図２（c）に示されるように、オン
コマンド信号Ｓ１のリーディングエッジに応答して、ダ
ウンコンバータ３は、持続電流Ｉｇ２のリーディング部
分としてダウンスロープ電流Ｉｇ２を生成する。ダウン
スロープ電流Ｉｇ２は期間１０２〜１０４、すなわち１
０〜１００マイクロ秒で生成される。ダウンスロープ電
流は、時間１０２に立ち上がりエッジを、期間１０２〜
１０４にダウンスロープ部分を有する。立ち上がりエッ
ジは起動パルス内で重なる。しかし、ダウンスロープ電
流はその立ち上がりエッジを時間１０３に有することが
可能である。この場合に、ダウンスロープ部分は時間１
０３〜１０４内に在る。ダウンスロープ電流が供給され
て、起動パルス（時間１０２〜１０３）が消えた後でさ
えもサイリスタ８はそのオン状態を維持することを確実
にする。
コマンド信号Ｓ１のリーディングエッジに応答して、ダ
ウンコンバータ３は、持続電流Ｉｇ２のリーディング部
分としてダウンスロープ電流Ｉｇ２を生成する。ダウン
スロープ電流Ｉｇ２は期間１０２〜１０４、すなわち１
０〜１００マイクロ秒で生成される。ダウンスロープ電
流は、時間１０２に立ち上がりエッジを、期間１０２〜
１０４にダウンスロープ部分を有する。立ち上がりエッ
ジは起動パルス内で重なる。しかし、ダウンスロープ電
流はその立ち上がりエッジを時間１０３に有することが
可能である。この場合に、ダウンスロープ部分は時間１
０３〜１０４内に在る。ダウンスロープ電流が供給され
て、起動パルス（時間１０２〜１０３）が消えた後でさ
えもサイリスタ８はそのオン状態を維持することを確実
にする。
【００３６】オンコマンド信号Ｓ１のリーディングエッ
ジに応答して、バイアス電流発生器５は、例えば、期間
１０２〜１０９における数百ミリアンペアであるバイア
ス電流Ｉｇ４を生成する。図２（c）に、バイアス電流
Ｉｇ４は示されていない。何故なら、それは持続電流Ｉ
ｇ２に比較して非常に小さいからである。
ジに応答して、バイアス電流発生器５は、例えば、期間
１０２〜１０９における数百ミリアンペアであるバイア
ス電流Ｉｇ４を生成する。図２（c）に、バイアス電流
Ｉｇ４は示されていない。何故なら、それは持続電流Ｉ
ｇ２に比較して非常に小さいからである。
【００３７】図２（ｂ）に示されるように、サイリスタ
８に接続される負荷のある急な変化に因ってアノード電
流Ｉａが時間１０５で負の値に急に減少する場合に、逆
アノード電流Ｉａがダイオード８１を通って流れて、同
時にゲート電圧Ｖｇはゼロより小さく減少する。電流リ
ミッタ４が設けられて、ゲート電圧Ｖｇがゼロより小さ
く減少する場合でさえも、サイリスタ８のゲートに印加
されるゲート電流Ｉｇが順バイアス電流のままであるよ
うに制御する。
８に接続される負荷のある急な変化に因ってアノード電
流Ｉａが時間１０５で負の値に急に減少する場合に、逆
アノード電流Ｉａがダイオード８１を通って流れて、同
時にゲート電圧Ｖｇはゼロより小さく減少する。電流リ
ミッタ４が設けられて、ゲート電圧Ｖｇがゼロより小さ
く減少する場合でさえも、サイリスタ８のゲートに印加
されるゲート電流Ｉｇが順バイアス電流のままであるよ
うに制御する。
【００３８】回路１〜５の各々が以下に詳細に説明され
るだろう。図３を参照すると、ターンオンパルス発生器
２が示される。ターンオンパルス発生器２は、トリガー
パルス発生器２０１と、スイッチングトランジスタ２０
２と、フリーホイールダイオード２０３と、パルス形成
リアクタ２０４と、パルスコンデンサ２０５と、コンデ
ンサフリーホイールダイオード２０６と、リアクタ２０
７と、ダイオード２０８とを備える。
るだろう。図３を参照すると、ターンオンパルス発生器
２が示される。ターンオンパルス発生器２は、トリガー
パルス発生器２０１と、スイッチングトランジスタ２０
２と、フリーホイールダイオード２０３と、パルス形成
リアクタ２０４と、パルスコンデンサ２０５と、コンデ
ンサフリーホイールダイオード２０６と、リアクタ２０
７と、ダイオード２０８とを備える。
【００３９】ターンオンパルス発生器２の動作は次の通
りである。第１に、コンデンサ２０５は、電圧Ｖｂを有
する電源７からリアクタ２０７とダイオード２０８を通
る充電回路によって、事前設定された電圧２Ｖｂまで充
電される。時間１０２において、コントローラ９からの
オンコマンド信号Ｓ１のリーディングエッジに応答し
て、データフリップフロップのようなパルス発生器を有
するトリガーパルス発生器２０１は、所定のパルス幅を
有するトリガーパルスを生成する。トリガーパルスはト
ランジスタ２０２に印加される。従って、時間１０２に
おいて、トランジスタ２０２はオンする。そして、コン
デンサ２０５はリアクタ２０４に接続されて、ゲートパ
ルス電流Ｉｇ１がサイリスタ８のゲートに流入し始め
る。ゲートパルス電流Ｉｇ１が増加するにつれて、コン
デンサ２０５の電圧が減少するだろう。コンデンサ２０
５の電圧がゼロに達すると、ゲートパルス電流は最大レ
ベルに達する。従って、コンデンサ２０５およびリアク
タ２０４は共振動作を行うように選択されて、そのため
ゲートパルス電流の始動ｄＩ/ｄｔおよび尖頭電流がサ
イリスタ８の要求条件を満足する。従って、コンデンサ
２０５の放電中、ゲートパルス電流Ｉｇ１は図３に示さ
れるように線Ａ１に沿って流れる。
りである。第１に、コンデンサ２０５は、電圧Ｖｂを有
する電源７からリアクタ２０７とダイオード２０８を通
る充電回路によって、事前設定された電圧２Ｖｂまで充
電される。時間１０２において、コントローラ９からの
オンコマンド信号Ｓ１のリーディングエッジに応答し
て、データフリップフロップのようなパルス発生器を有
するトリガーパルス発生器２０１は、所定のパルス幅を
有するトリガーパルスを生成する。トリガーパルスはト
ランジスタ２０２に印加される。従って、時間１０２に
おいて、トランジスタ２０２はオンする。そして、コン
デンサ２０５はリアクタ２０４に接続されて、ゲートパ
ルス電流Ｉｇ１がサイリスタ８のゲートに流入し始め
る。ゲートパルス電流Ｉｇ１が増加するにつれて、コン
デンサ２０５の電圧が減少するだろう。コンデンサ２０
５の電圧がゼロに達すると、ゲートパルス電流は最大レ
ベルに達する。従って、コンデンサ２０５およびリアク
タ２０４は共振動作を行うように選択されて、そのため
ゲートパルス電流の始動ｄＩ/ｄｔおよび尖頭電流がサ
イリスタ８の要求条件を満足する。従って、コンデンサ
２０５の放電中、ゲートパルス電流Ｉｇ１は図３に示さ
れるように線Ａ１に沿って流れる。
【００４０】コンデンサ２０５の両端の電圧が負に変わ
ると、ダイオード２０６が導通して点線によって示され
るバイパス電流Ａ２が流れて、共振動作が停止する。そ
の結果、バイパス電流Ａ２を使用して、リアクタ２０４
の電流は高レベルに保たれる。そして、電流Ａ１はサイ
リスタ８のゲート電圧に因って、またリアクタ２０４、
スイッチングトランジスタ２０２、およびダイオード２
０６の損失に因ってゆっくりと減少する。
ると、ダイオード２０６が導通して点線によって示され
るバイパス電流Ａ２が流れて、共振動作が停止する。そ
の結果、バイパス電流Ａ２を使用して、リアクタ２０４
の電流は高レベルに保たれる。そして、電流Ａ１はサイ
リスタ８のゲート電圧に因って、またリアクタ２０４、
スイッチングトランジスタ２０２、およびダイオード２
０６の損失に因ってゆっくりと減少する。
【００４１】所定の時間後に、トリガーパルス発生器２
０１はトリガーパルスを発生することを止め、従って、
スイッチングトランジスタ２０２をオフにする。そし
て、リアクタ電流は線Ａ３に沿って流れるように転換
し、そのため、リアクタ２０４に蓄積されたエネルギー
がフリーホイールダイオード２０３を通して負電源中に
放出される。
０１はトリガーパルスを発生することを止め、従って、
スイッチングトランジスタ２０２をオフにする。そし
て、リアクタ電流は線Ａ３に沿って流れるように転換
し、そのため、リアクタ２０４に蓄積されたエネルギー
がフリーホイールダイオード２０３を通して負電源中に
放出される。
【００４２】負のゲートバイアス電圧が存在する場合の
動作は、上述の動作に非常に類似している。トリガーパ
ルス発生器２０１によるトランジスタ２０２のトリガー
によって、コンデンサ２０５は放電し、リアクタ２０４
はエネルギーを累積する。そして、コンデンサ２０５が
ゼロボルトまで放電された後に、フリーホイールダイオ
ード２０６は導通する。負のゲートバイアス電圧の大き
さに依存して、ゲート電流はゆっくりと減少するか、ま
たは時間と共に増加するだろう。時間１０３において、
トランジスタ２０２はオフとなり、リアクタ２０４のエ
ネルギーは電源６中に放出される。
動作は、上述の動作に非常に類似している。トリガーパ
ルス発生器２０１によるトランジスタ２０２のトリガー
によって、コンデンサ２０５は放電し、リアクタ２０４
はエネルギーを累積する。そして、コンデンサ２０５が
ゼロボルトまで放電された後に、フリーホイールダイオ
ード２０６は導通する。負のゲートバイアス電圧の大き
さに依存して、ゲート電流はゆっくりと減少するか、ま
たは時間と共に増加するだろう。時間１０３において、
トランジスタ２０２はオフとなり、リアクタ２０４のエ
ネルギーは電源６中に放出される。
【００４３】小さい負のゲートバイアス電圧によって、
回路の安全動作を達成することができる。大きい負のゲ
ートバイアス電圧が高速高電圧ＧＣＴフリーホイールダ
イオードの場合と同様に処理される必要がある場合に、
短い期間（１０２〜１０３）内でさえもゲート電流は過
大電流になることがある。そのような場合に、トランジ
スタ２０２に対するゲート駆動電圧およびその特性は、
そのような電流を制限するように選択される。その結
果、大きい負のゲートバイアス電圧においてさえも安全
動作は達成される。
回路の安全動作を達成することができる。大きい負のゲ
ートバイアス電圧が高速高電圧ＧＣＴフリーホイールダ
イオードの場合と同様に処理される必要がある場合に、
短い期間（１０２〜１０３）内でさえもゲート電流は過
大電流になることがある。そのような場合に、トランジ
スタ２０２に対するゲート駆動電圧およびその特性は、
そのような電流を制限するように選択される。その結
果、大きい負のゲートバイアス電圧においてさえも安全
動作は達成される。
【００４４】図４を参照すると、ダウンコンバータ３お
よび電流リミッタ４が示される。先ず、ダウンコンバー
タ３が説明される。
よび電流リミッタ４が示される。先ず、ダウンコンバー
タ３が説明される。
【００４５】ダウンコンバータ３は、パターン発生器３
１０、伝導パルス発生器３１１、ＦＥＴ３１２、低損失
ショットキーダイオード３１３、インダクタ３１４、電
流検出抵抗３１５、およびダイオード３１６を有する。
伝導パルス発生器３１１、ＦＥＴ３１２、低損失ショッ
トキーダイオード３１３、インダクタ３１４、および電
流検出抵抗３１５は接続されて、低損失ステップダウン
コンバータを形成する。
１０、伝導パルス発生器３１１、ＦＥＴ３１２、低損失
ショットキーダイオード３１３、インダクタ３１４、電
流検出抵抗３１５、およびダイオード３１６を有する。
伝導パルス発生器３１１、ＦＥＴ３１２、低損失ショッ
トキーダイオード３１３、インダクタ３１４、および電
流検出抵抗３１５は接続されて、低損失ステップダウン
コンバータを形成する。
【００４６】コントローラ９からのオンコマンド信号に
応答して、パターン発生器はパターン信号S２を発生
し、図５（ｄ）に示されるように、上限信号S２-ｕｐお
よび下限信号S２-ｌｏｗを生成する。パターン信号S２
は、時間１０２において立ち上がりエッジ、時間１０２
〜１０４間にダウンスロープ部分、および時間１０４〜
１０９間に一定レベルを有する。上限信号S２-ｕｐおよ
び下限信号S２-ｌｏｗは、以下に説明される方法で、図
６（ａ）に示される伝導パルスを発生する伝導パルス発
生器３１１に印加される。
応答して、パターン発生器はパターン信号S２を発生
し、図５（ｄ）に示されるように、上限信号S２-ｕｐお
よび下限信号S２-ｌｏｗを生成する。パターン信号S２
は、時間１０２において立ち上がりエッジ、時間１０２
〜１０４間にダウンスロープ部分、および時間１０４〜
１０９間に一定レベルを有する。上限信号S２-ｕｐおよ
び下限信号S２-ｌｏｗは、以下に説明される方法で、図
６（ａ）に示される伝導パルスを発生する伝導パルス発
生器３１１に印加される。
【００４７】伝通パルス発生器３１１は抵抗３１５を通
って流れる電流を検出し、電流レベルを上限信号S２-ｕ
ｐおよび下限信号S２-ｌｏｗと比較する。電流Ｉ３１５
が下限信号S２-ｌｏｗより小さくなると、伝導パルス発
生器３１１は伝導パルス（図６（ａ））を生成し、ＦＥ
Ｔ３１２を駆動して導通状態にする。このようにして、
電源７からの電流は、インダクタ３１４、抵抗３１５、
およびＦＥＴ４０３の直列接続を通してサイリスタ８の
ゲートに印加される。ＦＥＴ４０３を通して導通される
電流はパルス電流であるが、インダクタ３１４の後で平
滑化される。その結果、誘導電圧が正になって、電流Ｉ
３１５は、Ｖ３１４およびインダクタ３１４のインダク
タンスによって与えられる立ち上がり速度で増加する。
って流れる電流を検出し、電流レベルを上限信号S２-ｕ
ｐおよび下限信号S２-ｌｏｗと比較する。電流Ｉ３１５
が下限信号S２-ｌｏｗより小さくなると、伝導パルス発
生器３１１は伝導パルス（図６（ａ））を生成し、ＦＥ
Ｔ３１２を駆動して導通状態にする。このようにして、
電源７からの電流は、インダクタ３１４、抵抗３１５、
およびＦＥＴ４０３の直列接続を通してサイリスタ８の
ゲートに印加される。ＦＥＴ４０３を通して導通される
電流はパルス電流であるが、インダクタ３１４の後で平
滑化される。その結果、誘導電圧が正になって、電流Ｉ
３１５は、Ｖ３１４およびインダクタ３１４のインダク
タンスによって与えられる立ち上がり速度で増加する。
【００４８】その後に、図６（ｂ）に示されるように、
電流Ｉ３１５が上限信号S２-ｕｐまで増加した場合に、
伝導パルス発生器３１１は、ＦＥＴ３１２をブロッキン
グ状態に切換えるように伝導パルスを終了する。電流Ｉ
３１５はダイオード３１３の方へ転換する。電圧Ｖ３１
４は逆転されて、次のように表される。Ｖ３１４＝−
（Ｖ３＋Ｖ３１３＋Ｒ３１５ｘＩ３１５）ここで、Ｖ３
はダウンコンバータ３の出力電圧である。そして、電流
Ｉ３１５は下限信号S２-ｌｏｗに向かって再び減少す
る。
電流Ｉ３１５が上限信号S２-ｕｐまで増加した場合に、
伝導パルス発生器３１１は、ＦＥＴ３１２をブロッキン
グ状態に切換えるように伝導パルスを終了する。電流Ｉ
３１５はダイオード３１３の方へ転換する。電圧Ｖ３１
４は逆転されて、次のように表される。Ｖ３１４＝−
（Ｖ３＋Ｖ３１３＋Ｒ３１５ｘＩ３１５）ここで、Ｖ３
はダウンコンバータ３の出力電圧である。そして、電流
Ｉ３１５は下限信号S２-ｌｏｗに向かって再び減少す
る。
【００４９】電源７の電圧がＶｇよりかなり大きく設定
される。このように、電流Ｉ３１５の大きい立ち上がり
速度（ｄＩ３１５/ｄｔ）はＦＥＴ３１２の導通時に達
成されて、小さいｄＩ３１５/ｄｔはダイオード３１３
の導通時に発生して、ダイオード３１３の長い導通およ
びＦＥＴ３１２の短い導通を生ずる。その結果、電源７
から引き出される平均電流はＩ３１５に比較して小さく
て、電源７は標準小電力装置で発生され得る。
される。このように、電流Ｉ３１５の大きい立ち上がり
速度（ｄＩ３１５/ｄｔ）はＦＥＴ３１２の導通時に達
成されて、小さいｄＩ３１５/ｄｔはダイオード３１３
の導通時に発生して、ダイオード３１３の長い導通およ
びＦＥＴ３１２の短い導通を生ずる。その結果、電源７
から引き出される平均電流はＩ３１５に比較して小さく
て、電源７は標準小電力装置で発生され得る。
【００５０】ダイオード３１３およびＦＥＴ４０３は、
小さいオン状態抵抗値（ＲＤＳｏｎ）に対して設定され
る。このように、Ｖ３１３およびＶ４０３はＶｇより小
さくなり、抵抗３１５を同じように設定すると、５０％
オーダーの全効率がＶｇ＝０．６ＶかつＩ３１５＝１０
Ａにおいてさえも達成される。したがって、ダウンコン
バータ３から生成される電流が、起動直後に徐々にでは
あるが減少する。
小さいオン状態抵抗値（ＲＤＳｏｎ）に対して設定され
る。このように、Ｖ３１３およびＶ４０３はＶｇより小
さくなり、抵抗３１５を同じように設定すると、５０％
オーダーの全効率がＶｇ＝０．６ＶかつＩ３１５＝１０
Ａにおいてさえも達成される。したがって、ダウンコン
バータ３から生成される電流が、起動直後に徐々にでは
あるが減少する。
【００５１】インダクタ３１４は、大きな飽和電流に対
して設定される。そして、ＦＥＴおよびダイオードの特
性に因って、高レベルの電流が発生して、時間１０３〜
１０４の間サイリスタ８のゲートに供給され得る。これ
を達成するために、パターン発生器３１０は上限信号S
２-ｕｐおよび下限信号S２-ｌｏｗを大きくする。この
ように、スロープの長いパルス（時間１０３〜１０４）
も高い効率で発生する。スロープの長いパルスは、時間
１０３〜１０４の間で生成されるとして説明されるが、
起動パルス（時間１０２〜１０３）と部分的に重なる時
間１０２〜１０４の間で生成され得る。
して設定される。そして、ＦＥＴおよびダイオードの特
性に因って、高レベルの電流が発生して、時間１０３〜
１０４の間サイリスタ８のゲートに供給され得る。これ
を達成するために、パターン発生器３１０は上限信号S
２-ｕｐおよび下限信号S２-ｌｏｗを大きくする。この
ように、スロープの長いパルス（時間１０３〜１０４）
も高い効率で発生する。スロープの長いパルスは、時間
１０３〜１０４の間で生成されるとして説明されるが、
起動パルス（時間１０２〜１０３）と部分的に重なる時
間１０２〜１０４の間で生成され得る。
【００５２】図４をさらに参照して、電流リミッタ４が
次に説明される。電流リミッタ４は、定電圧源４０１、
演算増幅器によって形成される比較器４０２、およびｐ
チャンネルＦＥＴ４０３を有する。ゲート電圧Ｖｇが負
のアノード電圧（時間１０５〜１０６）によって負に引
き寄せられる場合に、ダウンコンバータ３の出力電圧Ｖ
３も減少する。比較器４０２は、ダウンコンバータの出
力電圧Ｖ３を所定の定電圧４０１と比較することによっ
て、ゲート電圧Ｖｇを検出する。ゲート電圧Ｖｇが定電
圧４０１以下に減少した場合に、比較器４０２は、定電
圧４０１より小さくダウンコンバータ出力電圧の減少す
るレベルに比例するレベルを有する調整信号を生成す
る。調整信号はＦＥＴ４０３のゲートに印加されて、そ
の結果、これは内部抵抗を大きくし始めて、ＦＥＴ４０
３の両端の電圧降下が大きくなる。従って、ＦＥＴの出
力側（サイリスタ８のゲートに接続される側）の電圧が
減少し、その入力側が殆ど同じに維持される。従って、
サイリスタ８のゲートで観察される電圧降下はＦＥＴ４
０３の両端に生ずる電圧降下によって主として吸収され
て、そのため、ゲート電圧Ｖｇがゼロより下に下がる場
合でさえも、図５（ｂ）に示されるように、ＦＥＴ４０
３の入力側に印加される電圧Ｖ３が正の領域内に維持さ
れるだろう。従って、低損失ステップダウンコンバータ
は正常な動作状態で動作し続けるだろう。
次に説明される。電流リミッタ４は、定電圧源４０１、
演算増幅器によって形成される比較器４０２、およびｐ
チャンネルＦＥＴ４０３を有する。ゲート電圧Ｖｇが負
のアノード電圧（時間１０５〜１０６）によって負に引
き寄せられる場合に、ダウンコンバータ３の出力電圧Ｖ
３も減少する。比較器４０２は、ダウンコンバータの出
力電圧Ｖ３を所定の定電圧４０１と比較することによっ
て、ゲート電圧Ｖｇを検出する。ゲート電圧Ｖｇが定電
圧４０１以下に減少した場合に、比較器４０２は、定電
圧４０１より小さくダウンコンバータ出力電圧の減少す
るレベルに比例するレベルを有する調整信号を生成す
る。調整信号はＦＥＴ４０３のゲートに印加されて、そ
の結果、これは内部抵抗を大きくし始めて、ＦＥＴ４０
３の両端の電圧降下が大きくなる。従って、ＦＥＴの出
力側（サイリスタ８のゲートに接続される側）の電圧が
減少し、その入力側が殆ど同じに維持される。従って、
サイリスタ８のゲートで観察される電圧降下はＦＥＴ４
０３の両端に生ずる電圧降下によって主として吸収され
て、そのため、ゲート電圧Ｖｇがゼロより下に下がる場
合でさえも、図５（ｂ）に示されるように、ＦＥＴ４０
３の入力側に印加される電圧Ｖ３が正の領域内に維持さ
れるだろう。従って、低損失ステップダウンコンバータ
は正常な動作状態で動作し続けるだろう。
【００５３】上記から明らかなように、電流リミッタ４
はサイリスタ８のゲートにおけるゲート電圧Ｖｇを監視
して、ゲート電圧がゼロボルトより下に下がる場合でさ
えも、サイリスタ８のゲートへの順バイアス電流を維持
する。リミッタ４によって、急な電流降下がアノード電
流内に現れる場合でさえも、サイリスタ８はオン状態に
維持され得る。また、リミッタ４によって、ゲート電流
Iｇは順バイアス電流に維持されるので、ゲートドライ
バ内の様々な回路を最終的に保護し、特に、ダウンコン
バータ内の回路が逆バイアス電流を受取るのを防止でき
る。
はサイリスタ８のゲートにおけるゲート電圧Ｖｇを監視
して、ゲート電圧がゼロボルトより下に下がる場合でさ
えも、サイリスタ８のゲートへの順バイアス電流を維持
する。リミッタ４によって、急な電流降下がアノード電
流内に現れる場合でさえも、サイリスタ８はオン状態に
維持され得る。また、リミッタ４によって、ゲート電流
Iｇは順バイアス電流に維持されるので、ゲートドライ
バ内の様々な回路を最終的に保護し、特に、ダウンコン
バータ内の回路が逆バイアス電流を受取るのを防止でき
る。
【００５４】比較器４０２が高レベル信号を発生するこ
とを停止した直後に、すなわち、ゲート電圧Ｖｇが負か
ら正に変化する時間１０６において、ダウンスロープ電
流が生成されることがあるということが注目されるべき
である。このために、比較器４０２の出力もパターン発
生器３１０に印加できる。
とを停止した直後に、すなわち、ゲート電圧Ｖｇが負か
ら正に変化する時間１０６において、ダウンスロープ電
流が生成されることがあるということが注目されるべき
である。このために、比較器４０２の出力もパターン発
生器３１０に印加できる。
【００５５】高速フリーホイールダイオードの場合と同
様に−５Ｖしかない負のゲート電圧が、リミッタ内で大
きい損失を生成する。そして、ゲート電圧への接続を付
加することによって、パターン発生器３１０が起動され
て、そのような時間中にパターン信号Ｓ２を減らすこと
がある。図２（ｃ）に示されるように、これは、１０５
と１０６の間の期間でゲート電流の減少、およびＭＯＳ
ＦＥＴ４０３での損失のかなりの減少をもたらす。ダウ
ンコンバータ３によってそのような小さい電流を設定す
るには、伝導パルス発生器３１１のセンスアンプにおい
て極めて高い精度を必要とする。従って、バイアス発生
器がゲート駆動回路に含まれる。そして、ダウンコンバ
ータ３の出力電流が、パターン発生器３１０によって小
さい設定ゲート電圧、すなわち−２Ｖでゼロに設定され
て、ゲートバイアス電流がバイアス発生器によって維持
される。図７を参照すると、バイアス電流発生器５が示
される。バイアス電流発生器５は、パルス発生器５０
１、スイッチングトランジスタ５０２、ダイオード５０
３、リアクトル５０４、および抵抗５０５を有する。パ
ルス発生器５０１は、コントローラ９から生成されるオ
ンコマンド信号Ｓ１のリーディングエッジ、すなわち立
ち上がりエッジに応答して、時間１０２でパルスを生成
する。従って、パルス発生器５０１からのパルスに応答
して、スイッチングトランジスタ５０２はオンとなっ
て、リアクトル５０４および抵抗５０５を通してサイリ
スタ８のゲートに印加される正方向パルスを生成する。
フリーホイールダイオード５０３はソース６の負電位に
接続される。その結果、バイアス電流発生器は、ソース
６の出力しかないゲート電圧においても正常な動作を維
持するだろう。
様に−５Ｖしかない負のゲート電圧が、リミッタ内で大
きい損失を生成する。そして、ゲート電圧への接続を付
加することによって、パターン発生器３１０が起動され
て、そのような時間中にパターン信号Ｓ２を減らすこと
がある。図２（ｃ）に示されるように、これは、１０５
と１０６の間の期間でゲート電流の減少、およびＭＯＳ
ＦＥＴ４０３での損失のかなりの減少をもたらす。ダウ
ンコンバータ３によってそのような小さい電流を設定す
るには、伝導パルス発生器３１１のセンスアンプにおい
て極めて高い精度を必要とする。従って、バイアス発生
器がゲート駆動回路に含まれる。そして、ダウンコンバ
ータ３の出力電流が、パターン発生器３１０によって小
さい設定ゲート電圧、すなわち−２Ｖでゼロに設定され
て、ゲートバイアス電流がバイアス発生器によって維持
される。図７を参照すると、バイアス電流発生器５が示
される。バイアス電流発生器５は、パルス発生器５０
１、スイッチングトランジスタ５０２、ダイオード５０
３、リアクトル５０４、および抵抗５０５を有する。パ
ルス発生器５０１は、コントローラ９から生成されるオ
ンコマンド信号Ｓ１のリーディングエッジ、すなわち立
ち上がりエッジに応答して、時間１０２でパルスを生成
する。従って、パルス発生器５０１からのパルスに応答
して、スイッチングトランジスタ５０２はオンとなっ
て、リアクトル５０４および抵抗５０５を通してサイリ
スタ８のゲートに印加される正方向パルスを生成する。
フリーホイールダイオード５０３はソース６の負電位に
接続される。その結果、バイアス電流発生器は、ソース
６の出力しかないゲート電圧においても正常な動作を維
持するだろう。
【００５６】変形例１ 図８を参照すると、第１の変形例が示されている。ダウ
ンコンバータ３は、パターン発生器３１０、第１のコン
バータ３ａ、および第２のコンバータ３ｂを有する。第
１のコンバータ３ａは、伝導パルス発生器３１１、ＦＥ
Ｔ３１２および３１７、インダクタ３１４、抵抗３１
５、およびダイオード３１６を有する。同様に、第２の
コンバータ３ｂは、伝導パルス発生器３２１、ＦＥＴ３
２２および３２３、インダクタ３２４、および抵抗３２
５を有する。
ンコンバータ３は、パターン発生器３１０、第１のコン
バータ３ａ、および第２のコンバータ３ｂを有する。第
１のコンバータ３ａは、伝導パルス発生器３１１、ＦＥ
Ｔ３１２および３１７、インダクタ３１４、抵抗３１
５、およびダイオード３１６を有する。同様に、第２の
コンバータ３ｂは、伝導パルス発生器３２１、ＦＥＴ３
２２および３２３、インダクタ３２４、および抵抗３２
５を有する。
【００５７】パターン発生器３１０は、上述の方法と類
似の方法で上限信号S２-ｕｐおよび下限信号S２-ｄｏｗ
ｎを生成する。インダクタ３２４は、インダクタ３１４
のインダクタンスの半分に等しいインダクタンスを有す
るということが注目される。伝導パルス発生器３２１は
ダウンスロープ期間（時間１０２〜１０４）中だけ動作
し、伝導パルス発生器３１１は全オン期間（時間１０２
〜１０９）中動作する。インダクタ、ダイオード３１
６、および伝導パルス発生器３２１以外に、第１のコン
バータ３ａ内の回路素子が第２のコンバータ３ｂ内のそ
れらと同じである。
似の方法で上限信号S２-ｕｐおよび下限信号S２-ｄｏｗ
ｎを生成する。インダクタ３２４は、インダクタ３１４
のインダクタンスの半分に等しいインダクタンスを有す
るということが注目される。伝導パルス発生器３２１は
ダウンスロープ期間（時間１０２〜１０４）中だけ動作
し、伝導パルス発生器３１１は全オン期間（時間１０２
〜１０９）中動作する。インダクタ、ダイオード３１
６、および伝導パルス発生器３２１以外に、第１のコン
バータ３ａ内の回路素子が第２のコンバータ３ｂ内のそ
れらと同じである。
【００５８】従って、図９（ａ）に示されるように、第
１のコンバータ３ａは部分Aによって示される電流を生
成し、第２のコンバータ３ｂは部分Ｂによって示される
電流を生成する。リアクトル３２４がリアクタンス（１
/２）Ｌを有し、リアクトル３１４がリアクタンスＬを
有するので、部分Ｂにおける電流は部分Aにおける電流
の２倍もある。図８の回路によって、電流部分Aおよび
Ｂを含む３倍のスロープパルス（時間１０３〜１０４）
を高効率で生成できる。
１のコンバータ３ａは部分Aによって示される電流を生
成し、第２のコンバータ３ｂは部分Ｂによって示される
電流を生成する。リアクトル３２４がリアクタンス（１
/２）Ｌを有し、リアクトル３１４がリアクタンスＬを
有するので、部分Ｂにおける電流は部分Aにおける電流
の２倍もある。図８の回路によって、電流部分Aおよび
Ｂを含む３倍のスロープパルス（時間１０３〜１０４）
を高効率で生成できる。
【００５９】変形例２ 図１０を参照すると、第２の変形例が示されている。ダ
ウンコンバータ３は変更されている。図４に示されるダ
ウンコンバータ３と比較される場合に、図１０に示され
るダウンコンバータ３は、ダイオード３１３の代わりに
ＦＥＴトランジスタ３１９を有する。他の配列は図４に
示される配列と同一である。図１１に示されるように、
ＦＥＴ３１９のゲートに印加される信号が、ＦＥＴ３１
２のゲートに印加される信号の位相と反対の位相を有す
る。この変形例で、同期整流器（ＦＥＴ３１２および３
１９）が実装されて、長いスロープパルス電流（時間１
０３〜１０４）を発生する。ＦＥＴ３１９に対して低い
オン状態（ＲＤＳｏｎ）を選択した場合に、ＦＥＴ３１
９の両端の電圧Ｖ３１９は、図４のダイオード３１３の
両端の電圧よりかなり小さい（Ｖ３１９≪Ｖ３１３）。
従って、５０％を明らかに超える、長いスロープパルス
を得る効率が達成される。
ウンコンバータ３は変更されている。図４に示されるダ
ウンコンバータ３と比較される場合に、図１０に示され
るダウンコンバータ３は、ダイオード３１３の代わりに
ＦＥＴトランジスタ３１９を有する。他の配列は図４に
示される配列と同一である。図１１に示されるように、
ＦＥＴ３１９のゲートに印加される信号が、ＦＥＴ３１
２のゲートに印加される信号の位相と反対の位相を有す
る。この変形例で、同期整流器（ＦＥＴ３１２および３
１９）が実装されて、長いスロープパルス電流（時間１
０３〜１０４）を発生する。ＦＥＴ３１９に対して低い
オン状態（ＲＤＳｏｎ）を選択した場合に、ＦＥＴ３１
９の両端の電圧Ｖ３１９は、図４のダイオード３１３の
両端の電圧よりかなり小さい（Ｖ３１９≪Ｖ３１３）。
従って、５０％を明らかに超える、長いスロープパルス
を得る効率が達成される。
【００６０】変形例３ 図１２を参照すると、第３の変形例が示されている。ダ
ウンコンバータ３は変更されている。図１０に示される
ダウンコンバータと比較される場合に、図１２に示され
るダウンコンバータは、リアクトル３４４、抵抗３４
５、ダイオード３４６、およびＦＥＴ３４７をさらに有
する。ＦＥＴ３４７のゲートはパターン発生器３１０に
接続される。ＦＥＴ３４７はパターン発生器３１０から
の制御パルスによって制御されて、スロープ期間（時間
１０２〜１０４、または１０３〜１０４）の間だけ導通
する。
ウンコンバータ３は変更されている。図１０に示される
ダウンコンバータと比較される場合に、図１２に示され
るダウンコンバータは、リアクトル３４４、抵抗３４
５、ダイオード３４６、およびＦＥＴ３４７をさらに有
する。ＦＥＴ３４７のゲートはパターン発生器３１０に
接続される。ＦＥＴ３４７はパターン発生器３１０から
の制御パルスによって制御されて、スロープ期間（時間
１０２〜１０４、または１０３〜１０４）の間だけ導通
する。
【００６１】図１２に示される変形例で、唯一の同期整
流回路（３１１、３１２、３１９）が設けられて、図９
に示される電流部分AおよびＢを含む２倍の長いスロー
プパルス（時間１０３〜１０４）を発生する。電流部分
Ｂは、回路素子３４４、３４５、３４６、および３４７
によって発生されて、整流回路（３１１、３１２、３１
９）は部分AおよびＢを発生するために共通に使用され
る。リアクトル３４４がリアクタンス（１/２）Ｌを有
し、リアクトル３１４がリアクタンスＬを有する。電流
部分Ｂの発生が以下に説明される。
流回路（３１１、３１２、３１９）が設けられて、図９
に示される電流部分AおよびＢを含む２倍の長いスロー
プパルス（時間１０３〜１０４）を発生する。電流部分
Ｂは、回路素子３４４、３４５、３４６、および３４７
によって発生されて、整流回路（３１１、３１２、３１
９）は部分AおよびＢを発生するために共通に使用され
る。リアクトル３４４がリアクタンス（１/２）Ｌを有
し、リアクトル３１４がリアクタンスＬを有する。電流
部分Ｂの発生が以下に説明される。
【００６２】時間１０３で、ＦＥＴ３４７はパターン発
生器３１０によって導通される。リアクトル３４４と抵
抗３４５の直列接続が、リアクトル３１４と検出抵抗３
１５の直列接続と並列に接続されるので、付加電流がリ
アクトル３４４と抵抗３４５の直列接続を通して流れる
だろう。従って、ダウンスロープ電流は増加する。時間
１０４で、ダウンスロープ電流は安定なバイアス電流に
達する。従って、パターン発生器３１０は制御パルスを
生成するのを終止する。そして、ＦＥＴ３４７はオフに
される。ダイオード３４６を通して、リアクトル３４４
に蓄積されたエネルギーが正電源７に放出されて、安定
なバイアス電流供給がリアクトル３１４と検出抵抗３１
５によって続く。
生器３１０によって導通される。リアクトル３４４と抵
抗３４５の直列接続が、リアクトル３１４と検出抵抗３
１５の直列接続と並列に接続されるので、付加電流がリ
アクトル３４４と抵抗３４５の直列接続を通して流れる
だろう。従って、ダウンスロープ電流は増加する。時間
１０４で、ダウンスロープ電流は安定なバイアス電流に
達する。従って、パターン発生器３１０は制御パルスを
生成するのを終止する。そして、ＦＥＴ３４７はオフに
される。ダイオード３４６を通して、リアクトル３４４
に蓄積されたエネルギーが正電源７に放出されて、安定
なバイアス電流供給がリアクトル３１４と検出抵抗３１
５によって続く。
【００６３】変形例４ 図１３を参照すると、第４の変形例が示されている。ダ
ウンコンバータ３は変更されている。図１３に示される
ダウンコンバータは、図１２に示されるダウンコンバー
タに非常に類似している。図１２のＦＥＴ３４７の代わ
りに、飽和リアクトル３５６が設けられる。また、ダイ
オード３４６は図１３では省かれている。他の回路素子
は図１２に示される回路素子と同じである。その動作は
次のようである。
ウンコンバータ３は変更されている。図１３に示される
ダウンコンバータは、図１２に示されるダウンコンバー
タに非常に類似している。図１２のＦＥＴ３４７の代わ
りに、飽和リアクトル３５６が設けられる。また、ダイ
オード３４６は図１３では省かれている。他の回路素子
は図１２に示される回路素子と同じである。その動作は
次のようである。
【００６４】時間１０２で、パターン発生器３１０は、
リアクトル３１４およびリアクトル３４４を通して大き
いＤＣ電流を増大させるように大きいパターン信号Ｓ２
を生成する。そして、リアクトル３５６はリアクトル３
４４を通るＤＣ電流によって飽和する。リアクトル３５
６は、小さい飽和インダクタンス値を呈するという特長
を有し、そのため、エネルギーは主にリアクトル３４４
および３１４に蓄積される。その結果、大量の電流が素
子３４４、３４５、および３５６によって生成される。
リアクトル３１４およびリアクトル３４４を通して大き
いＤＣ電流を増大させるように大きいパターン信号Ｓ２
を生成する。そして、リアクトル３５６はリアクトル３
４４を通るＤＣ電流によって飽和する。リアクトル３５
６は、小さい飽和インダクタンス値を呈するという特長
を有し、そのため、エネルギーは主にリアクトル３４４
および３１４に蓄積される。その結果、大量の電流が素
子３４４、３４５、および３５６によって生成される。
【００６５】時間１０４で、パターン発生器３１０は、
大きいパターン信号を生成することを終止する。リアク
トル３５６は、そのような状態での飽和から脱するよう
に設計される。そして、リアクトル３５６は大きいイン
ダクタンス値を呈するという特長を有し、それだから、
少量の電流が素子３４４、３４５、および３５６を通し
て流れる。そのようにして、長いスロープパルスの発生
中の検出抵抗３１５における低損失およびＩｇ２の高精
度を達成できる。
大きいパターン信号を生成することを終止する。リアク
トル３５６は、そのような状態での飽和から脱するよう
に設計される。そして、リアクトル３５６は大きいイン
ダクタンス値を呈するという特長を有し、それだから、
少量の電流が素子３４４、３４５、および３５６を通し
て流れる。そのようにして、長いスロープパルスの発生
中の検出抵抗３１５における低損失およびＩｇ２の高精
度を達成できる。
【００６６】変形例５ 図１４を参照すると、第５の変形例が示されている。電
流リミッタ４は変更されている。図４に示される電流リ
ミッタ４と比較される場合に、比較器４０２は３つのバ
イポーラトランジスタ４１２、４１５、および４１６、
ならびに４１３、および４１４と置き換えられる。図１
４の電流リミッタ４内の他の回路素子は、図４の電流リ
ミッタ４内のそれらと同じである。動作は次のようであ
る。
流リミッタ４は変更されている。図４に示される電流リ
ミッタ４と比較される場合に、比較器４０２は３つのバ
イポーラトランジスタ４１２、４１５、および４１６、
ならびに４１３、および４１４と置き換えられる。図１
４の電流リミッタ４内の他の回路素子は、図４の電流リ
ミッタ４内のそれらと同じである。動作は次のようであ
る。
【００６７】トランジスタ４１２はそのベース・エミッ
タ閾値を定電圧Ｖ４０１と入力電圧Ｖ３の間の電圧差と
比較し、抵抗４１４の両端電圧を制御する。トランジス
タ４１２のベース電圧が降下する場合に、トランジスタ
４１２はより導通状態となり、トランジスタ４１６のベ
ース電圧を増大させて、トランジスタ４１６のエミッタ
電圧を徐々に増大させる。トランジスタ４１６のエミッ
タ電圧は、ＦＥＴ４０３の内部抵抗を調整する調整信号
として役立つ。調整信号が増大する場合に、ＦＥＴ４０
３は内部抵抗を増大させ始めるので、図４に関連して上
述された方法でサイリスタ８のゲートにおける電圧降下
のブロッキングを生ずる。このようにして、非常に小
型、かつ経済的な電流リミッタを実現できる。
タ閾値を定電圧Ｖ４０１と入力電圧Ｖ３の間の電圧差と
比較し、抵抗４１４の両端電圧を制御する。トランジス
タ４１２のベース電圧が降下する場合に、トランジスタ
４１２はより導通状態となり、トランジスタ４１６のベ
ース電圧を増大させて、トランジスタ４１６のエミッタ
電圧を徐々に増大させる。トランジスタ４１６のエミッ
タ電圧は、ＦＥＴ４０３の内部抵抗を調整する調整信号
として役立つ。調整信号が増大する場合に、ＦＥＴ４０
３は内部抵抗を増大させ始めるので、図４に関連して上
述された方法でサイリスタ８のゲートにおける電圧降下
のブロッキングを生ずる。このようにして、非常に小
型、かつ経済的な電流リミッタを実現できる。
【００６８】
【発明の効果】本発明の請求項１に記載のゲートドライ
バが、大電力ＧＣＴまたはＲＧＣＴ用の低損失、かつ小
形の回路を実現する。パターン発生器およびスイッチン
グ素子の使用によって低損失回路が可能となるので、長
く大きいダウンスロープ電流を生成する。また、大きい
損失を要するいかなる構成要素も使用されない。電流リ
ミッタ内の主電流経路中の１つまたは複数のＭＯＳＦＥ
Ｔが、ダウンコンバータ内の回路構成要素を保護する。
バが、大電力ＧＣＴまたはＲＧＣＴ用の低損失、かつ小
形の回路を実現する。パターン発生器およびスイッチン
グ素子の使用によって低損失回路が可能となるので、長
く大きいダウンスロープ電流を生成する。また、大きい
損失を要するいかなる構成要素も使用されない。電流リ
ミッタ内の主電流経路中の１つまたは複数のＭＯＳＦＥ
Ｔが、ダウンコンバータ内の回路構成要素を保護する。
【００６９】請求項２によれば、ダウンコンバータにお
ける損失が、従来のダイオードの代わりに制御されるＭ
ＯＳＦＥＴを導入することによって減少する。請求項３
によれば、ダウンコンバータにおける損失が、そのよう
な電流の発生に対して最適化される別の発生素子によっ
て、大きいダウンスロープ電流の発生中に減少する。請
求項４によれば、多数の回路素子を減らすことができ
る。請求項５によれば、簡単な回路を用いて多数の回路
素子を減らすことができる。請求項６によれば、電流リ
ミッタはダウンコンバータ内の回路素子を、特に負のＧ
ＣＴゲートバイアス中に保護する。また、正と負のゲー
トバイアス間の遷移を円滑に実行できる。
ける損失が、従来のダイオードの代わりに制御されるＭ
ＯＳＦＥＴを導入することによって減少する。請求項３
によれば、ダウンコンバータにおける損失が、そのよう
な電流の発生に対して最適化される別の発生素子によっ
て、大きいダウンスロープ電流の発生中に減少する。請
求項４によれば、多数の回路素子を減らすことができ
る。請求項５によれば、簡単な回路を用いて多数の回路
素子を減らすことができる。請求項６によれば、電流リ
ミッタはダウンコンバータ内の回路素子を、特に負のＧ
ＣＴゲートバイアス中に保護する。また、正と負のゲー
トバイアス間の遷移を円滑に実行できる。
【００７０】請求項７によれば、電流リミッタを、高帯
域電力演算増幅器を使用して、簡単な回路を用いて低コ
ストで配置できる。請求項８によれば、電流リミッタ
を、高帯域トランジスタを使用して、簡単な回路を用い
て低コストで配置できる。請求項９によれば、サイリス
タのゲート電流を、非常に低損失で負のゲート電圧の全
範囲を通して制御できる。
域電力演算増幅器を使用して、簡単な回路を用いて低コ
ストで配置できる。請求項８によれば、電流リミッタ
を、高帯域トランジスタを使用して、簡単な回路を用い
て低コストで配置できる。請求項９によれば、サイリス
タのゲート電流を、非常に低損失で負のゲート電圧の全
範囲を通して制御できる。
【００７１】請求項１０によれば、ターンオンパルス
を、簡単な、かつ小形の回路素子を用いて発生できる。
従って、低損失および負のゲートバイアスに対する完全
な保護を実現できる。請求項１１によれば、ゲート電流
を、非常に低損失で負のゲート電圧の全範囲においてゲ
ート電流が大きくても制御できる。請求項１２によれ
ば、大きい負荷電流のスイッチングを急速に、かつ着実
に遂行できる。
を、簡単な、かつ小形の回路素子を用いて発生できる。
従って、低損失および負のゲートバイアスに対する完全
な保護を実現できる。請求項１１によれば、ゲート電流
を、非常に低損失で負のゲート電圧の全範囲においてゲ
ート電流が大きくても制御できる。請求項１２によれ
ば、大きい負荷電流のスイッチングを急速に、かつ着実
に遂行できる。
【図１】 サイリスタ用ゲートドライバのブロック図で
ある。
ある。
【図２】 図１のブロック図における主要なポイントで
観察される波形を示す図である。
観察される波形を示す図である。
【図３】 図１に示されるターンオンパルス発生器の回
路図である。
路図である。
【図４】 図１に示されるダウンコンバータおよび電流
リミッタの回路図である。
リミッタの回路図である。
【図５】 図４の回路における主要なポイントで観察さ
れる波形を示す図である。
れる波形を示す図である。
【図６】 図４のダウンコンバータで観察される波形を
示す図である。
示す図である。
【図７】 図１に示されるバイアス電流発生器の回路図
である。
である。
【図８】 第１の変形例による回路図である。
【図９】 図８の回路で観察される波形を示す図であ
る。
る。
【図１０】 第２の変形例による回路図である。
【図１１】 図１０の回路で観察される波形を示す図で
ある。
ある。
【図１２】 第３の変形例による回路図である。
【図１３】 第４の変形例による回路図である。
【図１４】 第５の変形例による回路図である。
１ ターンオフパルス発生器 ２ ターンオンパルス発生器 ３ ダウンコンバータ ４ 電流リミッタ ５ バイアス電流発生器 ９ コントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 溝畑 文雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 高尾 健志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5H740 BA01 BA02 BA07 BA11 BC01 BC02 HH06 JA11 JA21 JB02 KK01 5J005 BA01 CA02 CA05 DA02 EA01 FA03 5J055 AX07 AX32 AX44 AX55 BX17 CX07 DX22 DX53 EX11 EY01 EY05 EY10 EY12 EY21 EZ12 EZ51 FX05 FX38 GX01 GX02 GX04
Claims (12)
- 【請求項１】 オンコマンド信号が存在する間にゲート
電流をサイリスタ（８）のゲートに供給することによっ
て、アノード、カソード、およびゲートを有する前記サ
イリスタを駆動するゲートドライバであって、 前記オンコマンド信号のリーディングエッジに応答して
ターンオンパルスを発生するターンオンパルス発生器
（２）と、 前記開始パルスの直後にダウンスロープ電流を生成する
ダウンコンバータ（３）と、 電流を前記ダウンコンバータから前記サイリスタのゲー
トに供給する、前記サイリスタのゲートに接続されるＭ
ＯＳＦＥＴ（４０３）を有する電流リミッタ（４）とを
備え、前記電流リミッタはゲート電圧を前記サイリスタ
のゲートにおいて監視して、前記ゲート電圧の負電圧増
大に対して前記ＭＯＳＦＥＴの内部抵抗を増大させるゲ
ートドライバ。 - 【請求項２】 前記ダウンコンバータが、 前記ダウンコンバータから生成される電流のパターンを
発生するパターン発生器（３１０）と、 前記パターンに従って伝導パルスを発生する伝導パルス
発生器（３１１）と、 前記伝導パルスに応答して電源（７）からの電流を導通
して、パルス電流を生成するスイッチング素子（３１
２）と、 前記パルス電流を平滑化するインダクタ（３１４）とを
備え、 前記パターン発生器は立ち上がりエッジおよび立ち上が
りエッジ後のダウンスロープ部を有するパターンを発生
して、前記ダウンコンバータから生成される前記ダウン
スロープ電流が前記パターンに比例して減少する請求項
１に記載のゲートドライバ。 - 【請求項３】 前記ダウンコンバータが、 前記パターンに従って別の伝導パルスを発生する別の伝
導パルス発生器（３２１）と、 前記別の伝導パルスに応答して前記電源（７）からの電
流を導通して、別のパルス電流を生成する別のスイッチ
ング素子（３２２）と、 前記ダウンスロープ電流が増大するように前記別のパル
ス電流を平滑化する別のインダクタ（３２４）とをさら
に備える請求項２に記載のゲートドライバ。 - 【請求項４】 前記ダウンコンバータが、 前記インダクタ（３１４）と並列に設けられる追加イン
ダクタ（３４４）と、 前記追加インダクタ（３４４）と直列に設けられて、よ
り大きなダウンスロープ電流を生成する追加スイッチン
グ素子（３４７）とをさらに備える請求項２に記載のゲ
ートドライバ。 - 【請求項５】 前記ダウンコンバータが、 前記インダクタ（３１４）と並列に設けられる追加イン
ダクタ（３４４）と、 前記追加インダクタ（３４４）と直列に設けられて、よ
り大きなダウンスロープ電流を生成する飽和リアクトル
素子（３５６）とをさらに備える請求項２に記載のゲー
トドライバ。 - 【請求項６】 前記電流リミッタが、 前記ダウンコンバータの出力における出力電圧（Ｖ３）
を所定の電圧（Ｖ４０１）と比較し、前記出力電圧（Ｖ
３）が前記所定の電圧（Ｖ４０１）より小さい場合に前
記出力電圧（Ｖ３）と前記所定の電圧（Ｖ４０１）の間
の差に対して調整信号を生成する比較器を備えて、 前記ＭＯＳＦＥＴ（４０３）が前記調整信号を受取り、
前記調整信号に対してその内部抵抗を変化させる請求項
１に記載のゲートドライバ。 - 【請求項７】 前記比較器が演算増幅器（４０２）を備
える請求項６に記載のゲートドライバ。 - 【請求項８】 前記比較器がバイポーラトランジスタ
（４１２、４１５、４１６）を備える請求項６に記載の
ゲートドライバ。 - 【請求項９】 前記電流リミッタが前記ＭＯＳＦＥＴと
並列に接続されるフリーホイールダイオードをさらに備
える請求項６に記載のゲートドライバ。 - 【請求項１０】 前記ターンオンパルス発生器（１）
が、コンデンサ（２０５）と、前記コンデンサと並列に
接続されるダイオード（２０６）と、スイッチング素子
（２０２）と、リアクトル（２０４）とを備えて、鋭く
大きいパルスを生成する請求項１に記載のゲートドライ
バ。 - 【請求項１１】 低レベルバイアス電流をサイリスタの
前記ゲートに供給するバイアス電流発生器をさらに備え
る請求項１に記載のゲートドライバ。 - 【請求項１２】 前記サイリスタ（８）がＧＣＴである
請求項１に記載のゲートドライバ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001051999A JP3978312B2 (ja) | 2001-02-27 | 2001-02-27 | サイリスタ用ゲートドライバ |
| US09/934,645 US6597555B2 (en) | 2001-02-27 | 2001-08-23 | Gate driver for thyristor |
| DE60128995T DE60128995T2 (de) | 2001-02-27 | 2001-10-16 | Gate-Treiber für Thyristor |
| EP01124247A EP1235334B1 (en) | 2001-02-27 | 2001-10-16 | Gate driver for thyristor |
| KR10-2001-0066371A KR100397414B1 (ko) | 2001-02-27 | 2001-10-26 | 사이리스터용 게이트 드라이버 |
| CNB01137540XA CN1222099C (zh) | 2001-02-27 | 2001-10-26 | 用于闸流晶体管的栅极驱动器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001051999A JP3978312B2 (ja) | 2001-02-27 | 2001-02-27 | サイリスタ用ゲートドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261596A true JP2002261596A (ja) | 2002-09-13 |
| JP3978312B2 JP3978312B2 (ja) | 2007-09-19 |
Family
ID=18912696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001051999A Expired - Lifetime JP3978312B2 (ja) | 2001-02-27 | 2001-02-27 | サイリスタ用ゲートドライバ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6597555B2 (ja) |
| EP (1) | EP1235334B1 (ja) |
| JP (1) | JP3978312B2 (ja) |
| KR (1) | KR100397414B1 (ja) |
| CN (1) | CN1222099C (ja) |
| DE (1) | DE60128995T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011050124A (ja) * | 2009-08-25 | 2011-03-10 | Toshiba Mitsubishi-Electric Industrial System Corp | 半導体電力変換装置のゲート駆動回路 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003244969A (ja) * | 2002-02-15 | 2003-08-29 | Mitsubishi Electric Corp | 高出力変換器内での直列接続用の構成ブロック |
| US7737666B2 (en) * | 2003-08-04 | 2010-06-15 | Marvell World Trade Ltd. | Split gate drive scheme to improve reliable voltage operation range |
| FI119578B (fi) * | 2004-08-30 | 2008-12-31 | Abb Oy | Menetelmä ja järjestely puoliohjatun verkkosillan yhteydessä |
| CN101587688B (zh) * | 2008-05-19 | 2011-11-09 | 联咏科技股份有限公司 | 电源顺序控制电路及所应用的栅极驱动器与液晶显示面板 |
| EP3851160A1 (en) * | 2009-07-17 | 2021-07-21 | Implantica Patent Ltd. | An improved medical system comprising implants |
| WO2012030867A2 (en) | 2010-08-30 | 2012-03-08 | The Trustees Of Dartmouth College | High-efficiency base-driver circuit for power bipolar junction transistors |
| US8767420B1 (en) * | 2011-06-27 | 2014-07-01 | Abb Technology Ag | Power supply for controlling a power switch |
| CN102830740B (zh) * | 2012-08-23 | 2014-04-30 | 矽力杰半导体技术(杭州)有限公司 | 一种高效率的偏置电压产生电路 |
| SG11201501524VA (en) * | 2012-09-03 | 2015-03-30 | Dytech Energy Pte Ltd | An apparatus and a method for enhancing power output |
| EP2793397B1 (en) * | 2013-04-19 | 2016-01-13 | ABB Technology AG | Current switching device with IGCT |
| CN203416182U (zh) * | 2013-04-19 | 2014-01-29 | Abb技术有限公司 | 用于控制整流器的控制系统 |
| US9159790B2 (en) * | 2014-02-18 | 2015-10-13 | Silicon Power Corporation | Device and method for controlling the turn-off of a solid state switch (SGTO) |
| US9401708B2 (en) | 2014-05-20 | 2016-07-26 | General Electric Company | Gate drive unit and method for controlling a gate drive unit |
| EP3151402B1 (en) * | 2014-05-30 | 2022-10-05 | Mitsubishi Electric Corporation | Power-semiconductor element driving circuit |
| TWI571025B (zh) * | 2016-01-21 | 2017-02-11 | 旺玖科技股份有限公司 | 負電壓保護系統 |
| WO2019167446A1 (ja) * | 2018-02-28 | 2019-09-06 | パナソニックＩｐマネジメント株式会社 | スイッチング回路 |
| CN109150145A (zh) * | 2018-09-20 | 2019-01-04 | 北京机械设备研究所 | 一种晶闸管门极恒流驱动电路 |
| CN112771779B (zh) * | 2018-09-26 | 2024-08-23 | 宜普电源转换公司 | 具有充电的多通道脉冲电流发生器 |
| EP4175178A1 (en) * | 2021-10-28 | 2023-05-03 | Ecole Polytechnique Federale De Lausanne (Epfl) | Gate unit for a gate-commutated thyristor and integrated gate-commutated thyristor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4115707A (en) * | 1977-03-31 | 1978-09-19 | Rca Corporation | Circuit for single-line control of GTO controlled rectifier conduction |
| DE3434607A1 (de) * | 1984-09-18 | 1986-03-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und vorrichtung zum betreiben eines abschalthyristors |
| US4791350A (en) | 1984-12-04 | 1988-12-13 | Square D Company | Current regulated switching regulator for gating gate turnoff devices |
| DE3537050A1 (de) * | 1985-06-19 | 1987-01-02 | Siemens Ag | Verfahren und vorrichtung zur erkennung des sperrzustandes eines abschaltbaren thyristors |
| DE3709150A1 (de) * | 1987-03-20 | 1988-09-29 | Leonhard Reimund Dipl Ing | Steuerschaltung fuer einen stromgesteuerten leistungshalbleiter |
| JPH0799931B2 (ja) * | 1989-09-08 | 1995-10-25 | 東洋電機製造株式会社 | スイッチング素子の駆動回路 |
| EP0730347A3 (en) * | 1992-03-18 | 1996-10-23 | Fuji Electric Co Ltd | Semiconductor device |
| JPH0779147A (ja) * | 1993-07-12 | 1995-03-20 | Yazaki Corp | 光ｓｉサイリスタ駆動回路及びその保護回路 |
| DE19731836A1 (de) * | 1997-07-24 | 1999-01-28 | Asea Brown Boveri | Verfahren und Vorrichtung zum Ansteuern eines Abschaltthyristors |
-
2001
- 2001-02-27 JP JP2001051999A patent/JP3978312B2/ja not_active Expired - Lifetime
- 2001-08-23 US US09/934,645 patent/US6597555B2/en not_active Expired - Lifetime
- 2001-10-16 DE DE60128995T patent/DE60128995T2/de not_active Expired - Lifetime
- 2001-10-16 EP EP01124247A patent/EP1235334B1/en not_active Expired - Lifetime
- 2001-10-26 KR KR10-2001-0066371A patent/KR100397414B1/ko active IP Right Grant
- 2001-10-26 CN CNB01137540XA patent/CN1222099C/zh not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011050124A (ja) * | 2009-08-25 | 2011-03-10 | Toshiba Mitsubishi-Electric Industrial System Corp | 半導体電力変換装置のゲート駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1222099C (zh) | 2005-10-05 |
| EP1235334A3 (en) | 2006-06-07 |
| KR20020070077A (ko) | 2002-09-05 |
| EP1235334A2 (en) | 2002-08-28 |
| DE60128995T2 (de) | 2008-02-28 |
| CN1371159A (zh) | 2002-09-25 |
| US20020118503A1 (en) | 2002-08-29 |
| KR100397414B1 (ko) | 2003-09-13 |
| DE60128995D1 (de) | 2007-08-02 |
| EP1235334B1 (en) | 2007-06-20 |
| US6597555B2 (en) | 2003-07-22 |
| JP3978312B2 (ja) | 2007-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3978312B2 (ja) | サイリスタ用ゲートドライバ | |
| US7199636B2 (en) | Active diode | |
| US9019001B2 (en) | Gate driver for enhancement-mode and depletion-mode wide bandgap semiconductor JFETs | |
| US5479089A (en) | Power converter apparatus having instantaneous commutation switching system | |
| US6172550B1 (en) | Cryogenically-cooled switching circuit | |
| US7830196B2 (en) | Semiconductor device alleviating or preventing surge voltage | |
| WO2022119835A1 (en) | Variable current drive for isolated gate drivers | |
| JP2016092907A (ja) | 半導体装置 | |
| US7701279B2 (en) | Driving circuit for an emitter-switching configuration | |
| CN111771321B (zh) | 半导体开关控制电路以及开关电源装置 | |
| Ma | Driving GaN power transistors | |
| US8760135B2 (en) | High-efficiency base-driver circuit for power bipolar junction transistors | |
| US8569811B1 (en) | Self clamping FET devices in circuits using transient sources | |
| EP1180842B1 (en) | Voltage regulator of vehicle AC generator | |
| JP3261911B2 (ja) | 半導体装置のスナバ回路 | |
| KR100385789B1 (ko) | 전력용 반도체 스위치의 게이트 구동 회로 | |
| JP2006050776A (ja) | 半導体スイッチ回路および電力変換装置およびインバータ装置および空気調和機 | |
| US20100171479A1 (en) | Buck dc-to-dc converter and method | |
| CN117977963B (zh) | 一种直流-直流变换器 | |
| US12051963B2 (en) | Minimum peak current for power converter | |
| JP4858815B2 (ja) | フォワードコンバータ | |
| US10451665B2 (en) | Pulse current application circuit and control method thereof | |
| JP2977482B2 (ja) | 自励式ｄｃ−ｄｃコンバータ | |
| CN115800188A (zh) | 功率开关器件保护电路、电源模组的控制电路和电源模组 | |
| CN113796010A (zh) | 功率半导体的适应性开关速度控制 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070308 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070619 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070625 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3978312 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |