JP2002244587A - Thin film semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は薄膜半導体装置及び
その製造方法に関する。又、薄膜半導体装置を駆動基板
に用いた表示装置及びその製造方法に関する。より詳し
くは、画素アレイ部と周辺回路部とを一体的に組み込ん
だ周辺回路内蔵型の表示装置の構造及び製造方法に関す
る。The present invention relates to a thin film semiconductor device and a method for manufacturing the same. Further, the present invention relates to a display device using the thin-film semiconductor device as a drive substrate and a method for manufacturing the same. More specifically, the present invention relates to a structure and a manufacturing method of a display device with a built-in peripheral circuit in which a pixel array portion and a peripheral circuit portion are integrally incorporated.
【０００２】[0002]
【従来の技術】アクティブマトリクス型の液晶表示装置
は、所定の間隙を介して接合した一対の基板と、この間
隙に保持された液晶とで構成されている。アクティブマ
トリクス型の液晶表示装置は、画素アレイ部と周辺回路
部とに分かれている。画素アレイ部は、画素電極とこれ
を駆動する薄膜トランジスタとからなる画素をマトリク
ス状に配列したものである。周辺回路部は、この画素ア
レイ部に接続されマトリクス状に配列した画素を駆動す
るものであって、例えばマトリクス状の画素を走査する
為のスキャナなどが含まれる。現在、画素アレイ部と周
辺回路部とを同一の基板上に集積形成した駆動回路内蔵
型のアクティブマトリクス液晶ディスプレイが盛んに開
発されている。2. Description of the Related Art An active matrix type liquid crystal display device comprises a pair of substrates joined through a predetermined gap and liquid crystal held in the gap. The active matrix type liquid crystal display device is divided into a pixel array portion and a peripheral circuit portion. The pixel array section is configured by arranging pixels composed of pixel electrodes and thin film transistors for driving the same in a matrix. The peripheral circuit unit drives the pixels connected to the pixel array unit and arranged in a matrix, and includes, for example, a scanner for scanning the pixels in the matrix. At present, an active matrix liquid crystal display with a built-in drive circuit in which a pixel array section and a peripheral circuit section are integrally formed on the same substrate has been actively developed.
【０００３】[0003]
【発明が解決しようとする課題】画素アレイ部に形成さ
れる薄膜トランジスタは、例えばＮチャネル型で比較的
単純なプロセスにて作成できる。これに対し、周辺回路
部には、Ｎチャネル型とＰチャネル型の薄膜トランジス
タが混ざり合って集積形成され、所謂ＣＭＯＳ構成とな
っている。ＣＭＯＳを作成する為に必要なマスクの枚数
などが増え、製造プロセスは複雑化する。従来、比較的
単純なプロセスで済む画素アレイ部と、比較的複雑なプ
ロセスを要する周辺回路部とを、同一の基板上に集積形
成していたので、全体の製造工程が長くなり、コスト的
に不利であった。又、画素アレイ部及び周辺回路部の片
方のみに欠陥がある場合でも、製品としては不良となっ
て歩留り低下を招いていた。The thin film transistor formed in the pixel array section can be formed by a relatively simple process of, for example, an N-channel type. On the other hand, in the peripheral circuit portion, N-channel type and P-channel type thin film transistors are mixed and integrated to form a so-called CMOS structure. The number of masks required for fabricating CMOS increases, and the manufacturing process becomes complicated. Conventionally, a pixel array portion requiring a relatively simple process and a peripheral circuit portion requiring a relatively complicated process are integrated and formed on the same substrate. Was disadvantageous. Further, even when only one of the pixel array portion and the peripheral circuit portion has a defect, the product is defective and the yield is reduced.
【０００４】[0004]
【課題を解決するための手段】上述した従来の技術の課
題を解決するために以下の手段を講じた。即ち、本発明
は、電極とこれを駆動する薄膜トランジスタとを含む画
素をマトリクス状に配列した画素アレイ部と、該画素ア
レイ部に接続されマトリクス状に配列した画素を駆動す
る周辺回路部とからなる薄膜半導体装置であって、前記
画素アレイ部は、あらかじめ中央領域及び周辺領域に区
分けされた主基板を用いて該中央領域に形成されてお
り、前記周辺回路部は該主基板とは別体の副基板の上に
集積形成された薄膜トランジスタで構成されており、前
記周辺回路部は該副基板ごと該主基板の周辺領域に嵌合
しており、前記周辺回路部と前記画素アレイ部とは主基
板の周辺領域と中央領域にわたって形成された配線を介
して相互に接続されている事を特徴とする。好ましく
は、前記画素アレイ部に含まれる薄膜トランジスタは全
てＮ型の薄膜トランジスタであり、前記周辺回路部を構
成する薄膜トランジスタはＮ型とＰ型の薄膜トランジス
タの両方を含む。又、前記副基板は該主基板の周辺領域
にあらかじめ形成された凹部に埋め込まれて主基板と一
体化されている。又、前記主基板はプラスチック材料か
らなり、前記副基板はガラス材料又はプラスチック材料
からなる。又、前記画素アレイ部及び周辺回路部は共通
の層間絶縁膜により被覆されており、前記配線は該層間
絶縁膜に開口したコンタクトホールを介して画素アレイ
部及び周辺回路部に電気的に接続している。The following means have been taken in order to solve the above-mentioned problems of the prior art. That is, the present invention includes a pixel array portion in which pixels including electrodes and thin film transistors for driving the electrodes are arranged in a matrix, and a peripheral circuit portion connected to the pixel array portion and driving the pixels arranged in a matrix. In the thin film semiconductor device, the pixel array portion is formed in the central region using a main substrate previously divided into a central region and a peripheral region, and the peripheral circuit portion is provided separately from the main substrate. The peripheral circuit portion is fitted on a peripheral region of the main substrate together with the sub-substrate, and the peripheral circuit portion and the pixel array portion are mainly formed by a thin film transistor integrated on a sub-substrate. It is characterized by being interconnected via wiring formed over the peripheral region and the central region of the substrate. Preferably, the thin film transistors included in the pixel array unit are all N-type thin film transistors, and the thin film transistors forming the peripheral circuit unit include both N-type and P-type thin film transistors. The sub-substrate is embedded in a recess formed in advance in a peripheral region of the main substrate and is integrated with the main substrate. The main substrate is made of a plastic material, and the sub-substrate is made of a glass material or a plastic material. The pixel array portion and the peripheral circuit portion are covered with a common interlayer insulating film, and the wiring is electrically connected to the pixel array portion and the peripheral circuit portion via a contact hole opened in the interlayer insulating film. ing.
【０００５】本発明によれば、予め画素アレイ部を設け
た主基板と、スキャナなどの周辺回路部を設けた副基板
とを用意する。主基板及び副基板共に薄膜トランジスタ
の形成は終了しており、配線の為のコンクタトホールの
形成直前まで作り込まれている。主基板の周辺領域に例
えば凹部を形成しておき、ここに副基板を埋め込んで一
体化する。その上に、好ましくは層間絶縁膜を成膜し、
フォトリソグラフィ及びエッチングで必要なコンクタト
ホールを開口する。層間絶縁膜の上に、配線をパタニン
グ形成して、画素アレイ部及び周辺回路部を接続し電気
的にも一体化する。主基板の凹部に副基板を埋め込む方
法としては、アライメントマークを利用した位置合わせ
に基づく機械的なハンドリング方式や、流体を媒介にし
て副基板を主基板の凹部に流し込む方式がある。According to the present invention, a main substrate provided with a pixel array portion in advance and a sub substrate provided with a peripheral circuit portion such as a scanner are prepared. The formation of the thin film transistor has been completed for both the main substrate and the sub-substrate, and the thin film transistor is formed just before the formation of the contact hole for wiring. For example, a concave portion is formed in the peripheral region of the main substrate, and the sub-substrate is buried and integrated therein. Preferably, an interlayer insulating film is formed thereon,
Open contact holes necessary for photolithography and etching. Wiring is formed on the interlayer insulating film by patterning, and the pixel array portion and the peripheral circuit portion are connected and electrically integrated. As a method of embedding the sub-substrate in the concave portion of the main substrate, there are a mechanical handling method based on alignment using an alignment mark and a method of pouring the sub-substrate into the concave portion of the main substrate through a fluid.
【０００６】[0006]
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は本発明に係る薄膜半導
体装置の製造方法を示す工程図である。薄膜半導体装置
はアクティブマトリクス型の表示装置の駆動基板に用い
られるものであり、画素アレイ部と周辺回路部とで構成
されている。画素アレイ部は、画素電極とこれを駆動す
る薄膜トランジスタとを含む画素をマトリクス状に配列
したものである。これに対し、周辺回路部は、画素アレ
イ部に接続されマトリクス状に配列した画素を駆動する
ものである。係る構成を有する薄膜半導体装置を製造す
る為、まず（Ａ）に示す様に、予め中央領域及び周辺領
域に区分けされた主基板０を用いて画素アレイ部を形成
する。図示する様に、画素アレイ部は中央領域に形成さ
れる。図示を簡単にする為、画素アレイ部に含まれる薄
膜トランジスタＴＦＴ一個のみを表わしている。ＴＦＴ
は、ガラスもしくはプラスチックからなる主基板０の上
に形成されたゲート電極１と、その上に形成されたゲー
ト絶縁膜２３と、その上に形成された半導体薄膜５と、
その上に形成された保護膜（層間絶縁膜）７とで構成さ
れており、ボトムゲート構造となっている。但し、本発
明はこれに限られるものではなく、ＴＦＴはトップゲー
ト構造のものであってもよい。一般に、画素電極駆動用
のＴＦＴはＮ型が用いられる為、半導体薄膜５には燐な
どＮ型の不純物が注入されて、ソース領域及びドレイン
領域を構成する。尚、主基板０の厚みは、０．２ｍｍ〜
０．５ｍｍである。又、図示しないが、画素アレイ部に
は画素電極も形成する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a process chart showing a method for manufacturing a thin film semiconductor device according to the present invention. The thin film semiconductor device is used for a drive substrate of an active matrix type display device, and includes a pixel array portion and a peripheral circuit portion. The pixel array section has pixels including pixel electrodes and thin film transistors for driving the pixel electrodes arranged in a matrix. On the other hand, the peripheral circuit unit drives the pixels connected to the pixel array unit and arranged in a matrix. In order to manufacture a thin film semiconductor device having such a configuration, first, as shown in FIG. 1A, a pixel array portion is formed using a main substrate 0 previously divided into a central region and a peripheral region. As shown, the pixel array section is formed in a central region. For simplicity of illustration, only one thin film transistor TFT included in the pixel array unit is shown. TFT
A gate electrode 1 formed on a main substrate 0 made of glass or plastic, a gate insulating film 23 formed thereon, and a semiconductor thin film 5 formed thereon.
It has a protective film (interlayer insulating film) 7 formed thereon and has a bottom gate structure. However, the present invention is not limited to this, and the TFT may have a top gate structure. Generally, an N-type TFT is used for a pixel electrode driving TFT, and thus an N-type impurity such as phosphorus is implanted into the semiconductor thin film 5 to form a source region and a drain region. The thickness of the main substrate 0 is 0.2 mm to
0.5 mm. Although not shown, a pixel electrode is also formed in the pixel array portion.
【０００７】主基板０とは別に、プラスチックなどから
なる副基板０ｚを用い、これに予め周辺回路部を形成す
る。図では、理解を容易にする為周辺回路部に含まれる
一個のＴＦＴのみを表わしてある。このＴＦＴは、副基
板０ｚの上に形成されたゲート電極１ｚ、これを被覆す
るゲート絶縁膜２３ｚ、その上に形成された半導体薄膜
５ｚ及びその上に形成された保護膜（層間絶縁膜）７ｚ
とで構成され、ボトムゲート構造となっている。図示し
ないが、副基板０ｚには係る構成を有するＴＦＴが多数
集積形成されて、スキャナなどの駆動回路を構成してい
る。画素アレイ部と異なり、周辺回路部はＣＭＯＳ構成
となっており、Ｎチャネル型の薄膜トランジスタとＰチ
ャネル型の薄膜トランジスタの両方を含んでいる。従っ
て、主基板０の上に形成される画素アレイ部と、副基板
０ｚの上に形成される周辺回路部とは、元々プロセスが
異なっている。この点を考慮して、本発明では主基板０
とは別に設けた副基板０ｚを用いて、周辺回路部を画素
アレイ部とは別プロセスで作成している。これにより、
プロセスの合理化が可能である。又、この段階で画素ア
レイ部に欠陥が生じた場合には、主基板のみを破棄すれ
ばよい。同様に、周辺回路部に欠陥がある場合には、副
基板のみを破棄すればよい。[0007] Apart from the main substrate 0, a sub-substrate 0z made of plastic or the like is used, and a peripheral circuit portion is formed on it in advance. In the figure, only one TFT included in the peripheral circuit portion is shown for easy understanding. This TFT includes a gate electrode 1z formed on a sub-substrate 0z, a gate insulating film 23z covering the same, a semiconductor thin film 5z formed thereon, and a protective film (interlayer insulating film) 7z formed thereon.
And a bottom gate structure. Although not shown, a large number of TFTs having such a configuration are integrated and formed on the sub-substrate 0z to form a drive circuit such as a scanner. Unlike the pixel array section, the peripheral circuit section has a CMOS configuration and includes both an N-channel thin film transistor and a P-channel thin film transistor. Therefore, the processes of the pixel array portion formed on the main substrate 0 and the peripheral circuit portion formed on the sub-substrate 0z are originally different. In consideration of this point, the present invention employs the main substrate 0
Using the sub-substrate 0z provided separately from the above, the peripheral circuit portion is created by a process different from that of the pixel array portion. This allows
The process can be streamlined. If a defect occurs in the pixel array portion at this stage, only the main substrate needs to be discarded. Similarly, if the peripheral circuit portion has a defect, only the sub-board may be discarded.
【０００８】次に、主基板０の周辺領域に、周辺回路部
を副基板０ｚごと嵌合する。具体的には、主基板０の周
辺領域に凹部４を形成し、ここに周辺回路部を形成済み
の副基板０ｚを埋め込む。その際、接着剤を用いて副基
板０ｚを主基板０に固定してもよい。又、凹部４に代え
て開口を主基板０に形成し、この開口に副基板０ｚを嵌
合してもよい。尚、凹部４は例えばスタンパ技術を用い
て主基板０に精度よく形成できる。Next, the peripheral circuit section is fitted into the peripheral area of the main board 0 together with the sub board 0z. Specifically, a concave portion 4 is formed in a peripheral region of the main substrate 0, and a sub-substrate 0z in which a peripheral circuit portion has been formed is embedded therein. At this time, the sub-substrate 0z may be fixed to the main substrate 0 using an adhesive. Alternatively, an opening may be formed in the main substrate 0 in place of the concave portion 4, and the sub-substrate 0z may be fitted into this opening. The recess 4 can be accurately formed on the main substrate 0 by using, for example, a stamper technique.
【０００９】続いて（Ｂ）に示す様に、一体化した画素
アレイ部及び周辺回路部の両方に亘って、共通の層間絶
縁膜８を形成する。例えば、ＣＶＤにより酸化シリコン
を堆積して、層間絶縁膜８とする。その上に、フォトレ
ジストを塗工し、露光現像してマスクＭを作成する。マ
スクＭを介して二層の層間絶縁膜７，８をエッチング
し、必要な部分にコンクタトホールＣＯＮを開口する。
図では、画素アレイ部側のＴＦＴのドレインに対応して
ＣＯＮが開口している。又、周辺回路部側のＴＦＴで
も、ソース／ドレインの何れか一方又は両方に対応して
ＣＯＮが開口している。Subsequently, as shown in FIG. 1B, a common interlayer insulating film 8 is formed over both the integrated pixel array portion and the peripheral circuit portion. For example, silicon oxide is deposited by CVD to form the interlayer insulating film 8. Then, a photoresist is applied and exposed and developed to form a mask M. The two-layered interlayer insulating films 7 and 8 are etched through the mask M, and contact holes CON are opened in necessary portions.
In the figure, CON is opened corresponding to the drain of the TFT on the pixel array portion side. Also, in the TFT on the peripheral circuit portion side, the CON is opened corresponding to one or both of the source and the drain.
【００１０】最後に（Ｃ）に示す様に、コンクタトホー
ルＣＯＮを形成した層間絶縁膜８の上に、アルミニウム
などの金属膜をスパッタなどで堆積する。これをパタニ
ングして、配線１０を形成する。配線１０により、画素
アレイ部と周辺回路部とは電気的に接続され且つ一体化
される。[0010] Finally, as shown in (C), a metal film such as aluminum is deposited on the interlayer insulating film 8 on which the contact hole CON is formed by sputtering or the like. This is patterned to form the wiring 10. The wiring 10 electrically connects and integrates the pixel array section and the peripheral circuit section.
【００１１】以上の様に、本発明に係る薄膜半導体装置
では、画素アレイ部は予め中央領域及び周辺領域に区分
けされた主基板０を用いて中央領域に形成されている。
これに対し、周辺回路部は主基板０とは別体の副基板０
ｚの上に集積形成された薄膜トランジスタＴＦＴで構成
されている。周辺回路部は副基板０ｚごと主基板０の周
辺領域に嵌合している。周辺回路部と画素アレイ部とは
主基板０の周辺領域と中央領域に亘って形成された配線
１０を介して相互に接続されている。具体的な構成で
は、画素アレイ部に含まれる薄膜トランジスタＴＦＴは
全てＮ型の薄膜トランジスタであり、周辺回路部を構成
する薄膜トランジスタはＮ型とＰ型の薄膜トランジスタ
の両方を含むＣＭＯＳ構成である。但し、本発明は係る
構成に限られるものではない。副基板０ｚは、主基板０
の周辺領域に予めスタンパ技術などで形成された凹部４
に埋め込まれて主基板０と一体化されている。主基板０
は例えばプラスチック材料からなり、その厚みは０．２
ｍｍ〜０．５ｍｍである。一方、副基板０ｚはガラス材
料又はプラスチック材料からなり、その厚みは０．１ｍ
ｍ〜０．２ｍｍである。画素アレイ部及び周辺回路部は
共通の層間絶縁膜８により被覆されており、配線１０は
層間絶縁膜８に開口したコンクタトホールＣＯＮを介し
て画素アレイ部及び周辺回路部に電気接続している。係
る構造を採用することで、プロセス工程数を多く要する
副基板上の周辺回路部を歩留りよく作ることができる。
低工数でできた主基板上の画素アレイ部と組み合わせる
ことで、全体的に低価格のアクティブマトリクス型表示
装置用の基板が得られる。As described above, in the thin-film semiconductor device according to the present invention, the pixel array portion is formed in the central region by using the main substrate 0 previously divided into the central region and the peripheral region.
On the other hand, the peripheral circuit portion is a sub-substrate 0 separate from the main substrate 0.
It is composed of a thin film transistor TFT integrated on z. The peripheral circuit section is fitted in the peripheral area of the main board 0 together with the sub-board 0z. The peripheral circuit section and the pixel array section are connected to each other via a wiring 10 formed over a peripheral area and a central area of the main substrate 0. In a specific configuration, the thin film transistors TFT included in the pixel array portion are all N-type thin film transistors, and the thin film transistors forming the peripheral circuit portion have a CMOS configuration including both N-type and P-type thin film transistors. However, the present invention is not limited to such a configuration. The sub board 0z is the main board 0
Recesses 4 formed in advance in the peripheral area by stamper technology or the like.
And is integrated with the main substrate 0. Main board 0
Is made of, for example, a plastic material and has a thickness of 0.2
mm to 0.5 mm. On the other hand, the sub-substrate 0z is made of a glass material or a plastic material, and has a thickness of 0.1 m.
m to 0.2 mm. The pixel array portion and the peripheral circuit portion are covered with a common interlayer insulating film 8, and the wiring 10 is electrically connected to the pixel array portion and the peripheral circuit portion via a contact hole CON opened in the interlayer insulating film 8. . By employing such a structure, a peripheral circuit portion on the sub-substrate requiring a large number of process steps can be manufactured with high yield.
By combining with a pixel array portion on a main substrate made with a low number of man-hours, a substrate for an active matrix display device which is low in cost overall can be obtained.
【００１２】図２は、主基板０及び副基板０ｚの全体的
な構成を示す模式的な平面図である。図示する様に、主
基板０の中央領域には画素アレイ部が集積形成されてお
り、周辺部には凹部４が形成されている。凹部４の両端
にはアライメントマークＡが予め設けられている。一
方、副基板０ｚには周辺回路部が集積形成されていると
ともに、長尺型の形状の副基板０ｚの両端には、アライ
メントマークＡが予め設けられている。副基板０ｚの外
形は、主基板０に設けた凹部４の外形と一致している。FIG. 2 is a schematic plan view showing the overall configuration of the main board 0 and the sub board 0z. As shown in the figure, a pixel array portion is formed integrally in a central region of the main substrate 0, and a concave portion 4 is formed in a peripheral portion. Alignment marks A are provided at both ends of the concave portion 4 in advance. On the other hand, a peripheral circuit portion is integrally formed on the sub-substrate 0z, and alignment marks A are provided in advance on both ends of the long sub-substrate 0z. The outer shape of the sub-board 0z matches the outer shape of the concave portion 4 provided in the main board 0.
【００１３】図３は、主基板０に副基板０ｚを嵌合する
状態を模式的に表わしたものである。図３の左側に示す
様に、予め凹部４を形成した主基板０の上方に、ロボッ
トアーム（図示せず）で保持された副基板０ｚが配置さ
れている。副基板０ｚはロボットアームにより、矢印で
示す様に前後左右上下に移動可能である。主基板０の凹
部４及び副基板０ｚはＣＣＤカメラで撮像されており、
両者の相対的な位置関係がモニタに映し出されている。
ＣＣＤカメラに接続された画像処理装置（図示せず）は
主基板０側のアライメントマークと副基板０ｚ側のアラ
イメントマークとの間の差Ｘ，Ｙを検出する。画像処理
装置に接続された制御用のコンピュータは、算出された
差Ｘ，Ｙに基づきロボットアームを制御して副基板０ｚ
を主基板０の凹部４に位置合わせし嵌合させる。FIG. 3 schematically shows a state in which the sub-board 0z is fitted to the main board 0. As shown on the left side of FIG. 3, a sub-substrate 0z held by a robot arm (not shown) is arranged above the main substrate 0 in which the concave portion 4 is formed in advance. The sub-substrate 0z can be moved back and forth, right and left, and up and down by a robot arm as shown by arrows. The concave portion 4 of the main substrate 0 and the sub substrate 0z are imaged by a CCD camera,
The relative positional relationship between the two is shown on the monitor.
An image processing device (not shown) connected to the CCD camera detects the difference X, Y between the alignment mark on the main substrate 0 and the alignment mark on the sub substrate 0z. The control computer connected to the image processing apparatus controls the robot arm based on the calculated differences X and Y, and
Is aligned with the concave portion 4 of the main board 0 and fitted.
【００１４】上述したメカニカルな方式に代えて、流体
を媒介にして副基板を主基板の凹部に埋め込む方式があ
る。この方式は、例えば特開平９−１２０９４３号公報
に開示されている。具体的には、まずプラスチック基板
に凹部を設け、そこに周辺回路が形成されたＬＳＩを埋
め込み、ＬＣＤ用の駆動基板を作成する。まず最初に、
主基板に凹部を形成し、流速制御された薬液と水の混合
物を媒体として、ＬＳＩチップを、主基板の表面に沿っ
て流動させる。これにより、ＬＳＩチップは主基板の凹
部に流し込まれる。この後は、主基板と副基板を電気接
続する為に、配線を形成すればよい。以上の様にして、
ＬＳＩチップを基板に埋め込みＬＣＤ用の駆動基板を作
成する。As an alternative to the mechanical system described above, there is a system in which the sub-substrate is buried in the recess of the main substrate through a fluid. This method is disclosed, for example, in Japanese Patent Application Laid-Open No. 9-120943. Specifically, first, a concave portion is provided in a plastic substrate, and an LSI on which a peripheral circuit is formed is embedded therein, thereby creating a driving substrate for an LCD. First of all,
A recess is formed in the main substrate, and the LSI chip is caused to flow along the surface of the main substrate using a mixture of a chemical solution and water whose flow rate is controlled as a medium. Thereby, the LSI chip is poured into the concave portion of the main substrate. After that, wiring may be formed to electrically connect the main substrate and the sub-substrate. As above,
The LSI chip is embedded in the substrate to create a drive substrate for LCD.
【００１５】図４は、本発明に従って作成された薄膜半
導体装置を駆動基板に用いて組み立てられたアクティブ
マトリクス型液晶表示装置の一例を示す模式的な斜視図
である。図示する様に、本表示装置は一対の主基板０
と、対向基板１０２と、両者の間に保持された電気光学
物質１０３とを備えたパネル構造を有する。電気光学物
質１０３としては液晶材料を用いる。下側の主基板０に
は画素アレイ部１０４と周辺回路部とが集積形成されて
いる。周辺回路部は垂直駆動回路１０５と水平駆動回路
１０６とに分かれている。これらの駆動回路１０５，１
０６は予め副基板を用いて集積形成されたＣＭＯＳ構成
のＬＳＩチップであり、本発明に従って主基板０に埋め
込まれている。又、主基板０の周辺部上端には外部接続
用の端子部１０７が形成されている。端子部１０７は配
線１０８を介して垂直駆動回路１０５及び水平駆動回路
１０６に接続している。この配線１０８は、主基板０に
副基板を埋め込んだ後形成されたものである。画素アレ
イ部１０４には行状のゲート配線１０９と列状の信号配
線１１０が形成されている。これらの配線は後から埋め
込んだ垂直駆動回路１０５や水平駆動回路１０６に電気
接続される。ゲート配線１０９と信号配線１１０の交差
部には画素電極１１とこれを駆動する薄膜トランジスタ
ＴＦＴが形成されている。薄膜トランジスタＴＦＴのゲ
ート電極は対応するゲート配線１０９に接続され、ドレ
イン領域は対応する画素電極１１に接続され、ソース領
域は対応する信号配線１１０に接続している。FIG. 4 is a schematic perspective view showing an example of an active matrix type liquid crystal display device assembled using a thin film semiconductor device manufactured according to the present invention as a drive substrate. As shown in the figure, the present display device has a pair of main substrates 0.
, And a panel structure including an opposing substrate 102 and an electro-optical material 103 held therebetween. As the electro-optical material 103, a liquid crystal material is used. On the lower main substrate 0, the pixel array unit 104 and the peripheral circuit unit are formed integrally. The peripheral circuit section is divided into a vertical drive circuit 105 and a horizontal drive circuit 106. These drive circuits 105, 1
Reference numeral 06 denotes an LSI chip having a CMOS configuration which is integrated and formed in advance using a sub-substrate, and is embedded in the main substrate 0 according to the present invention. A terminal 107 for external connection is formed at the upper end of the peripheral portion of the main substrate 0. The terminal portion 107 is connected to a vertical drive circuit 105 and a horizontal drive circuit 106 via a wiring 108. The wiring 108 is formed after the sub-substrate is embedded in the main substrate 0. A row-shaped gate wiring 109 and a column-shaped signal wiring 110 are formed in the pixel array unit 104. These wirings are electrically connected to the vertical driving circuit 105 and the horizontal driving circuit 106 which are embedded later. A pixel electrode 11 and a thin film transistor TFT for driving the pixel electrode 11 are formed at the intersection of the gate line 109 and the signal line 110. The gate electrode of the thin film transistor TFT is connected to the corresponding gate line 109, the drain region is connected to the corresponding pixel electrode 11, and the source region is connected to the corresponding signal line 110.
【００１６】図５は、本発明に係るエレクトロルミネッ
センス表示装置の一例を示す模式的な断面図である。図
では、主基板の上に形成された画素アレイ部のみを表わ
しており、主基板の周辺領域に埋め込まれた周辺回路は
図示を省略している。図示する様に、本実施例は画素と
して有機エレクトロルミネッセンス素子ＯＬＥＤを用い
ている。ＯＬＥＤは陽極Ａ、有機層２１０及び陰極Ｋを
順に重ねたものである。陽極Ａは画素毎に分離してお
り、例えばクロムからなり基本的に光反射性である。陰
極Ｋは画素間で共通接続されており、例えば極薄の金属
層２１１と透明導電層２１２の積層構造であり、基本的
に光透過性である。係る構成を有するＯＬＥＤの陽極Ａ
／陰極Ｋ間に順方向の電圧（１０Ｖ程度）を印加する
と、電子や正孔などキャリアの注入が起こり、発光が観
測される。ＯＬＥＤの動作は、陽極Ａから注入された正
孔と陰極Ｋから注入された電子により形成された励起子
による発光と考えられる。FIG. 5 is a schematic sectional view showing an example of the electroluminescent display device according to the present invention. In the drawing, only the pixel array portion formed on the main substrate is shown, and peripheral circuits embedded in the peripheral region of the main substrate are not shown. As shown, the present embodiment uses an organic electroluminescent element OLED as a pixel. The OLED has an anode A, an organic layer 210, and a cathode K stacked in this order. The anode A is separated for each pixel, and is made of, for example, chromium and is basically light-reflective. The cathode K is commonly connected between the pixels, and has a laminated structure of, for example, an extremely thin metal layer 211 and a transparent conductive layer 212, and is basically light transmissive. Anode A of OLED having such a configuration
When a forward voltage (about 10 V) is applied between the cathode / cathode K, carriers such as electrons and holes are injected, and light emission is observed. The operation of the OLED is considered to be light emission by excitons formed by holes injected from the anode A and electrons injected from the cathode K.
【００１７】一方、ＯＬＥＤを駆動する薄膜トランジス
タＴＦＴは、ガラスなどからなる主基板０の上に形成さ
れたゲート電極１と、その上面に重ねられたゲート絶縁
膜２３と、このゲート絶縁膜２３を介してゲート電極１
の上方に重ねられた半導体薄膜５とからなる。薄膜トラ
ンジスタＴＦＴはＯＬＥＤに供給される電流の通路とな
るソース領域Ｓ、チャネル領域Ｃｈ及びドレイン領域Ｄ
を備えている。チャネル領域Ｃｈは丁度ゲート電極１の
直上に位置する。このボトムゲート構造を有する薄膜ト
ランジスタＴＦＴは層間絶縁膜７により被覆されてお
り、その上には配線電極９及びドレイン電極２００が形
成されている。これらの上には別の層間絶縁膜９１を介
して前述したＯＬＥＤが成膜されている。このＯＬＥＤ
の陽極Ａはドレイン電極２００を介して薄膜トランジス
タＴＦＴに電気接続されている。尚、図示しないが、主
基板０の周辺部には凹部が形成されており、その部分に
は周辺回路部を集積形成した副基板が埋め込まれてい
る。On the other hand, a thin-film transistor TFT for driving an OLED has a gate electrode 1 formed on a main substrate 0 made of glass or the like, a gate insulating film 23 overlaid on the upper surface thereof, and Gate electrode 1
And a semiconductor thin film 5 overlaid on the top. The thin film transistor TFT includes a source region S, a channel region Ch, and a drain region D serving as a path of a current supplied to the OLED.
It has. The channel region Ch is located just above the gate electrode 1. The thin film transistor TFT having the bottom gate structure is covered with an interlayer insulating film 7, on which a wiring electrode 9 and a drain electrode 200 are formed. On these, the above-mentioned OLED is formed via another interlayer insulating film 91. This OLED
Is electrically connected to the thin film transistor TFT via the drain electrode 200. Although not shown, a concave portion is formed in a peripheral portion of the main substrate 0, and a sub-substrate in which a peripheral circuit portion is integrally formed is embedded in the concave portion.
【００１８】[0018]
【発明の効果】以上説明した様に、本発明によれば、大
きな占有面積を有する画素アレイ部を形成した主基板と
は別に、スキャナなどＣＭＯＳ化された周辺回路部を副
基板に形成しておく。これにより、比較的単純なプロセ
スの画素アレイ部と比較的複雑なプロセスを要する周辺
回路部とを別々のプロセスで作成でき、製造工程の合理
化が可能になる。画素アレイ部を形成した主基板に周辺
回路部を形成した副基板を埋め込んで一体化することに
より、低価格のアクティブマトリクス型表示装置の製造
が可能になる。特に、画面サイズが大きくなる程、コス
ト上の効果は大きくなる。As described above, according to the present invention, a CMOS-based peripheral circuit portion such as a scanner is formed on a sub-substrate separately from a main substrate on which a pixel array portion having a large occupied area is formed. deep. Thus, the pixel array portion having a relatively simple process and the peripheral circuit portion requiring a relatively complicated process can be created by separate processes, and the manufacturing process can be rationalized. By embedding and integrating a sub-substrate with a peripheral circuit portion formed on a main substrate with a pixel array portion formed thereon, a low-cost active matrix display device can be manufactured. In particular, as the screen size increases, the effect on cost increases.
【図１】本発明に係る薄膜半導体装置の製造方法を示す
工程図である。FIG. 1 is a process chart showing a method for manufacturing a thin film semiconductor device according to the present invention.
【図２】本発明に係る薄膜半導体装置の製造方法を示す
模式的な平面図である。FIG. 2 is a schematic plan view illustrating a method for manufacturing a thin film semiconductor device according to the present invention.
【図３】本発明に係る薄膜半導体装置の製造方法を示す
模式図である。FIG. 3 is a schematic view illustrating a method for manufacturing a thin film semiconductor device according to the present invention.
【図４】本発明に係る液晶表示装置の一例を示す模式的
な斜視図である。FIG. 4 is a schematic perspective view showing one example of a liquid crystal display device according to the present invention.
【図５】本発明に係るエレクトロルミネッセンス表示装
置の一例を示す模式的な部分断面図である。FIG. 5 is a schematic partial cross-sectional view showing one example of an electroluminescent display device according to the present invention.
０・・・主基板、０ｚ・・・副基板、１・・・ゲート電
極、１ｚ・・・ゲート電極、２３・・・ゲート絶縁膜、
２３ｚ・・・ゲート絶縁膜、４・・・凹部、５・・・半
導体薄膜、５ｚ・・・半導体薄膜、８・・・層間絶縁
膜、１０・・・配線0: Main substrate, 0z: Sub-substrate, 1: Gate electrode, 1z: Gate electrode, 23: Gate insulating film,
23z gate insulating film, 4 recess, 5 semiconductor thin film, 5z semiconductor thin film, 8 interlayer insulating film, 10 wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３３１Ｅ ５Ｇ４３５ 27/12 27/12 Ａ 29/786 Ｈ０５Ｂ 33/10 21/336 33/14 Ａ Ｈ０５Ｂ 33/10 Ｈ０１Ｌ 29/78 ６１２Ｂ 33/14 ６２６Ｃ ６２７Ｄ Ｆターム(参考） 2H092 GA59 HA06 JA24 JA46 KA18 KB04 KB25 MA05 MA17 NA27 NA29 PA01 PA06 3K007 AB18 CA01 CA05 DA01 DB03 EB00 FA02 5C094 AA43 AA44 BA03 BA29 BA43 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EB02 5F048 AB10 AC04 BA16 BA19 BG05 5F110 AA16 BB02 BB04 CC08 DD01 DD02 DD21 DD25 HJ01 HL03 HL23 NN03 NN23 NN35 NN78 QQ16 5G435 AA00 AA17 BB05 BB12 EE35 EE37 EE41 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat ゛ (Reference) H01L 27/08 331 H01L 27/08 331E 5G435 27/12 27/12 A 29/786 H05B 33/10 21 / 336 33/14 A H05B 33/10 H01L 29/78 612B 33/14 626C 627D F term (reference) 2H092 GA59 HA06 JA24 JA46 KA18 KB04 KB25 MA05 MA17 NA27 NA29 PA01 PA06 3K007 AB18 CA01 CA05 DA01 DB03 EB00 FA02 5C094 AA43 AA43A BA29 BA43 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EB02 5F048 AB10 AC04 BA16 BA19 BG05 5F110 AA16 BB02 BB04 CC08 DD01 DD02 DD21 DD25 HJ01 HL03 HL23 NN03 NN23 NN35 NN78 QQ16 5G435 AA00 AA17 BB05 BB05 BB05 EE05
Claims (30)
とを含む画素をマトリクス状に配列した画素アレイ部
と、該画素アレイ部に接続されマトリクス状に配列した
画素を駆動する周辺回路部とからなる薄膜半導体装置で
あって、 前記画素アレイ部は、あらかじめ中央領域及び周辺領域
に区分けされた主基板を用いて該中央領域に形成されて
おり、 前記周辺回路部は該主基板とは別体の副基板の上に集積
形成された薄膜トランジスタで構成されており、 前記周辺回路部は該副基板ごと該主基板の周辺領域に嵌
合しており、 前記周辺回路部と前記画素アレイ部とは主基板の周辺領
域と中央領域にわたって形成された配線を介して相互に
接続されている事を特徴とする薄膜半導体装置。1. A thin film comprising: a pixel array section in which pixels including electrodes and thin film transistors for driving the same are arranged in a matrix; and a peripheral circuit section connected to the pixel array section and driving the pixels arranged in a matrix. A semiconductor device, wherein the pixel array portion is formed in the central region using a main substrate preliminarily divided into a central region and a peripheral region; and the peripheral circuit portion is a sub-device separate from the main substrate. The peripheral circuit portion is fitted on a peripheral region of the main substrate together with the sub-substrate, and the peripheral circuit portion and the pixel array portion are formed of a thin-film transistor integrated on a substrate. Characterized in that they are connected to each other via a wiring formed over a peripheral region and a central region of the thin film semiconductor device.
ジスタは全てＮ型の薄膜トランジスタであり、前記周辺
回路部を構成する薄膜トランジスタはＮ型とＰ型の薄膜
トランジスタの両方を含む事を特徴とする請求項１記載
の薄膜半導体装置。2. The thin film transistor included in the pixel array unit is an N-type thin film transistor, and the thin film transistors forming the peripheral circuit unit include both N-type and P-type thin film transistors. The thin film semiconductor device according to the above.
らかじめ形成された凹部に埋め込まれて主基板と一体化
されている事を特徴とする請求項１記載の薄膜半導体装
置。3. The thin-film semiconductor device according to claim 1, wherein the sub-substrate is integrated with the main substrate by being embedded in a recess formed in a peripheral region of the main substrate in advance.
り、前記副基板はガラス材料又はプラスチック材料から
なる事を特徴とする請求項１記載の薄膜半導体装置。4. The thin film semiconductor device according to claim 1, wherein said main substrate is made of a plastic material, and said sub-substrate is made of a glass material or a plastic material.
の層間絶縁膜により被覆されており、前記配線は該層間
絶縁膜に開口したコンタクトホールを介して画素アレイ
部及び周辺回路部に電気的に接続している事を特徴とす
る請求項１記載の薄膜半導体装置。5. The pixel array section and the peripheral circuit section are covered with a common interlayer insulating film, and the wiring is electrically connected to the pixel array section and the peripheral circuit section via a contact hole opened in the interlayer insulating film. 2. The thin-film semiconductor device according to claim 1, wherein the thin-film semiconductor device is connected to the thin-film semiconductor device.
対向基板と、該間隙に保持された液晶とからなり、 画素電極とこれを駆動する薄膜トランジスタとからなる
画素をマトリクス状に配列した画素アレイ部と、該画素
アレイ部に接続されマトリクス状に配列した画素を駆動
する周辺回路部とを備えた液晶表示装置であって、 前記画素アレイ部は、あらかじめ中央領域及び周辺領域
に区分けされた該主基板を用いて該中央領域に形成され
ており、 前記周辺回路部は、該主基板とは別体の副基板の上に集
積形成された薄膜トランジスタで構成されており、 前記周辺回路部は該副基板ごと該主基板の周辺領域に嵌
合しており、 前記周辺回路部と前記画素アレイ部とは該主基板の周辺
領域と中央領域にわたって形成された配線を介して相互
に接続されている事を特徴とする液晶表示装置。6. A pixel comprising a main substrate and a counter substrate joined through a predetermined gap, and a liquid crystal held in the gap, and pixels in which a pixel electrode and a thin film transistor for driving the pixel electrode are arranged in a matrix. A liquid crystal display device comprising an array unit and a peripheral circuit unit connected to the pixel array unit and driving pixels arranged in a matrix, wherein the pixel array unit is previously divided into a central region and a peripheral region. The peripheral circuit portion is formed in the central region using the main substrate, and the peripheral circuit portion is configured by a thin film transistor integrated and formed on a sub-substrate separate from the main substrate. The sub-substrate is fitted in the peripheral region of the main substrate, and the peripheral circuit portion and the pixel array portion are interconnected via a wiring formed over the peripheral region and the central region of the main substrate. The liquid crystal display device, characterized in that it has been.
ジスタは全てＮ型の薄膜トランジスタであり、前記周辺
回路部を構成する薄膜トランジスタはＮ型とＰ型の薄膜
トランジスタの両方を含む事を特徴とする請求項６記載
の液晶表示装置。7. The thin film transistors included in the pixel array section are all N-type thin film transistors, and the thin film transistors forming the peripheral circuit section include both N-type and P-type thin film transistors. The liquid crystal display device as described in the above.
らかじめ形成された凹部に埋め込まれて主基板と一体化
されている事を特徴とする請求項６記載の液晶表示装
置。8. The liquid crystal display device according to claim 6, wherein the sub-substrate is integrated with the main substrate by being embedded in a recess formed in a peripheral region of the main substrate in advance.
り、前記副基板はガラス材料又はプラスチック材料から
なる事を特徴とする請求項６記載の液晶表示装置。9. The liquid crystal display device according to claim 6, wherein said main substrate is made of a plastic material, and said sub-substrate is made of a glass material or a plastic material.
通の層間絶縁膜により被覆されており、前記配線は該層
間絶縁膜に開口したコンタクトホールを介して画素アレ
イ部及び周辺回路部に電気的に接続している事を特徴と
する請求項６記載の液晶表示装置。10. The pixel array section and the peripheral circuit section are covered with a common interlayer insulating film, and the wiring is electrically connected to the pixel array section and the peripheral circuit section via a contact hole opened in the interlayer insulating film. 7. The liquid crystal display device according to claim 6, wherein the liquid crystal display device is connected to a liquid crystal display.
を駆動する薄膜トランジスタとからなる画素をマトリク
ス状に配列した画素アレイ部と、該画素アレイ部に接続
されマトリクス状に配列した画素を駆動する周辺回路部
とを備えたエレクトロルミネッセンス表示装置であっ
て、 前記画素アレイ部は、あらかじめ中央領域及び周辺領域
に区分けされた主基板を用いて該中央領域に形成されて
おり、 前記周辺回路部は、該主基板とは別体の副基板の上に集
積形成された薄膜トランジスタで構成されており、 前記周辺回路部は該副基板ごと該主基板の周辺領域に嵌
合しており、 前記周辺回路部と前記画素アレイ部とは該主基板の周辺
領域と中央領域にわたって形成された配線を介して相互
に接続されている事を特徴とするエレクトロルミネッセ
ンス表示装置。11. A pixel array section in which pixels each including an electroluminescent element and a thin film transistor for driving the same are arranged in a matrix, and a peripheral circuit section connected to the pixel array section and driving the pixels arranged in a matrix. An electroluminescent display device comprising: the pixel array portion is formed in the central region using a main substrate previously divided into a central region and a peripheral region; and the peripheral circuit portion includes the main substrate and the main substrate. Is constituted by a thin film transistor integratedly formed on a separate sub-substrate, the peripheral circuit portion is fitted together with the sub-substrate in a peripheral region of the main substrate, and the peripheral circuit portion and the pixel array Are connected to each other via a wiring formed over a peripheral area and a central area of the main substrate. Nsu display device.
ンジスタは全てＮ型の薄膜トランジスタであり、前記周
辺回路部を構成する薄膜トランジスタはＮ型とＰ型の薄
膜トランジスタの両方を含む事を特徴とする請求項１１
記載のエレクトロルミネッセンス表示装置。12. The thin film transistor included in the pixel array portion is an N-type thin film transistor, and the thin film transistors forming the peripheral circuit portion include both N-type and P-type thin film transistors.
An electroluminescent display device according to claim 1.
あらかじめ形成された凹部に埋め込まれて主基板と一体
化されている事を特徴とする請求項１１記載のエレクト
ロルミネッセンス表示装置。13. The electroluminescent display device according to claim 11, wherein the sub-substrate is embedded in a recess formed in advance in a peripheral region of the main substrate and is integrated with the main substrate.
り、前記副基板はガラス材料又はプラスチック材料から
なる事を特徴とする請求項１１記載のエレクトロルミネ
ッセンス表示装置。14. The electroluminescent display device according to claim 11, wherein said main substrate is made of a plastic material, and said sub-substrate is made of a glass material or a plastic material.
通の層間絶縁膜により被覆されており、前記配線は該層
間絶縁膜に開口したコンタクトホールを介して画素アレ
イ部及び周辺回路部に電気的に接続している事を特徴と
する請求項１１記載のエレクトロルミネッセンス表示装
置。15. The pixel array portion and the peripheral circuit portion are covered with a common interlayer insulating film, and the wiring is electrically connected to the pixel array portion and the peripheral circuit portion via a contact hole opened in the interlayer insulating film. 12. The electroluminescent display device according to claim 11, wherein the electroluminescent display device is connected to a device.
タとを含む画素をマトリクス状に配列した画素アレイ部
と、該画素アレイ部に接続されマトリクス状に配列した
画素を駆動する周辺回路部とを形成する薄膜半導体装置
の製造方法であって、 前記画素アレイ部は、あらかじめ中央領域及び周辺領域
に区分けされた主基板を用いて該中央領域に形成し、 前記周辺回路部は、主基板とは別の副基板の上に集積し
た薄膜トランジスタで形成し、 前記周辺回路部は、該副基板ごと該主基板の周辺領域に
嵌合し、 前記周辺回路部と前記画素アレイ部とは、主基板の周辺
領域と中央領域にわたって形成した配線を介して相互に
接続する事を特徴とする薄膜半導体装置の製造方法。16. A pixel array section in which pixels including electrodes and thin film transistors for driving the same are arranged in a matrix, and a peripheral circuit section connected to the pixel array section and driving the pixels arranged in a matrix are formed. A method of manufacturing a thin film semiconductor device, wherein the pixel array portion is formed in a central region using a main substrate previously divided into a central region and a peripheral region, and the peripheral circuit portion is provided separately from the main substrate. The peripheral circuit portion is formed by a thin film transistor integrated on a sub-substrate, and the peripheral circuit portion is fitted together with the sub-substrate in a peripheral region of the main substrate. And interconnecting via a wiring formed over a central region.
ンジスタは全てＮ型の薄膜トランジスタで形成し、前記
周辺回路部に含まれる薄膜トランジスタはＮ型とＰ型の
薄膜トランジスタの両方で形成する事を特徴とする請求
項１６記載の薄膜半導体装置の製造方法。17. The thin film transistor included in the pixel array portion is formed of an N-type thin film transistor, and the thin film transistor included in the peripheral circuit portion is formed of both an N-type and a P-type thin film transistor. Item 17. A method for manufacturing a thin film semiconductor device according to Item 16.
あらかじめ形成された凹部に埋め込んで該主基板と一体
化する事を特徴とする請求項１６記載の薄膜半導体装置
の製造方法。18. The method according to claim 16, wherein the sub-substrate is integrated with the main substrate by embedding in a recess formed in a peripheral region of the main substrate in advance.
い、前記副基板はガラス材料又はプラスチック材料を用
いる事を特徴とする請求項１６記載の薄膜半導体装置の
製造方法。19. The method according to claim 16, wherein the main substrate uses a plastic material, and the sub-substrate uses a glass material or a plastic material.
通の層間絶縁膜により被覆し、前記配線は該層間絶縁膜
に開口したコンタクトホールを介して画素アレイ部及び
周辺回路部に電気的に接続する事を特徴とする請求項１
６記載の薄膜半導体装置の製造方法。20. The pixel array portion and the peripheral circuit portion are covered with a common interlayer insulating film, and the wiring is electrically connected to the pixel array portion and the peripheral circuit portion via a contact hole opened in the interlayer insulating film. 2. The method according to claim 1, wherein
7. The method for manufacturing a thin film semiconductor device according to item 6.
及び対向基板と、該間隙に保持された液晶とを用い、 画素電極とこれを駆動する薄膜トランジスタとからなる
画素をマトリクス状に配列した画素アレイ部と、該画素
アレイ部に接続されマトリクス状に配列した画素を駆動
する周辺回路部とを形成する液晶表示装置の製造方法で
あって、 前記画素アレイ部は、あらかじめ中央領域及び周辺領域
に区分けされた該主基板を用いて該中央領域に形成し、 前記周辺回路部は、該主基板とは別の副基板の上に集積
した薄膜トランジスタで形成し、 前記周辺回路部は、該副基板ごと該主基板の周辺領域に
嵌合し、 前記周辺回路部と前記画素アレイ部とは、該主基板の周
辺領域と中央領域にわたって形成した配線を介して相互
に接続する事を特徴とする液晶表示装置の製造方法。21. A pixel in which pixels composed of pixel electrodes and thin film transistors for driving the same are arranged in a matrix using a main substrate and a counter substrate joined together with a predetermined gap therebetween, and liquid crystal held in the gap. A method for manufacturing a liquid crystal display device, comprising: an array unit and a peripheral circuit unit that drives pixels arranged in a matrix connected to the pixel array unit, wherein the pixel array unit has a central region and a peripheral region in advance. The peripheral circuit portion is formed in a thin film transistor integrated on a sub-substrate separate from the main substrate, and the peripheral circuit portion is formed in the central region using the divided main substrate. The peripheral circuit portion and the pixel array portion are connected to each other via a wiring formed over the peripheral region and the central region of the main substrate. Method of manufacturing a liquid crystal display device.
ンジスタは全てＮ型の薄膜トランジスタで形成し、前記
周辺回路部に含まれる薄膜トランジスタはＮ型とＰ型の
薄膜トランジスタの両方で形成する事を特徴とする請求
項２１記載の液晶表示装置の製造方法。22. The thin film transistor included in the pixel array portion is formed of an N-type thin film transistor, and the thin film transistor included in the peripheral circuit portion is formed of both an N-type and a P-type thin film transistor. Item 22. The method for manufacturing a liquid crystal display device according to item 21.
あらかじめ形成された凹部に埋め込んで該主基板と一体
化する事を特徴とする請求項２１記載の液晶表示装置の
製造方法。23. The method for manufacturing a liquid crystal display device according to claim 21, wherein the sub-substrate is integrated with the main substrate by embedding in a recess formed in advance in a peripheral region of the main substrate.
い、前記副基板はガラス材料又はプラスチック材料を用
いる事を特徴とする請求項２１記載の液晶表示装置の製
造方法。24. The method according to claim 21, wherein the main substrate uses a plastic material, and the sub-substrate uses a glass material or a plastic material.
通の層間絶縁膜により被覆し、前記配線は該層間絶縁膜
に開口したコンタクトホールを介して画素アレイ部及び
周辺回路部に電気的に接続する事を特徴とする請求項２
１記載の液晶表示装置の製造方法。25. The pixel array portion and the peripheral circuit portion are covered with a common interlayer insulating film, and the wiring is electrically connected to the pixel array portion and the peripheral circuit portion via a contact hole opened in the interlayer insulating film. 3. The method according to claim 2, wherein
2. A method for manufacturing the liquid crystal display device according to 1.
を駆動する薄膜トランジスタとからなる画素をマトリク
ス状に配列した画素アレイ部と、該画素アレイ部に接続
されマトリクス状に配列した画素を駆動する周辺回路部
とを形成するエレクトロルミネッセンス表示装置の製造
方法であって、 前記画素アレイ部は、あらかじめ中央領域及び周辺領域
に区分けされた主基板を用いて該中央領域に形成し、 前記周辺回路部は、該主基板とは別の副基板の上に集積
した薄膜トランジスタで形成し、 前記周辺回路部は、該副基板ごと該主基板の周辺領域に
嵌合し、 前記周辺回路部と前記画素アレイ部とは、該主基板の周
辺領域と中央領域にわたって形成した配線を介して相互
に接続する事を特徴とするエレクトロルミネッセンス表
示装置の製造方法。26. A pixel array section in which pixels composed of an electroluminescent element and a thin film transistor for driving the same are arranged in a matrix, and a peripheral circuit section connected to the pixel array section and driving the pixels arranged in a matrix. A method for manufacturing an electroluminescent display device to be formed, wherein the pixel array portion is formed in the central region using a main substrate previously divided into a central region and a peripheral region, and the peripheral circuit portion is formed on the main substrate. The peripheral circuit portion is fitted on a peripheral region of the main substrate together with the sub substrate, and the peripheral circuit portion and the pixel array portion are formed by a thin film transistor integrated on another sub-substrate. A method for manufacturing an electroluminescent display device, characterized by interconnecting via wiring formed over a peripheral region and a central region of a main substrate. .
ンジスタは全てＮ型の薄膜トランジスタで形成し、前記
周辺回路部に含まれる薄膜トランジスタはＮ型とＰ型の
薄膜トランジスタの両方で形成する事を特徴とする請求
項２６記載のエレクトロルミネッセンス表示装置の製造
方法。27. The thin film transistor included in the pixel array portion is formed of an N-type thin film transistor, and the thin film transistor included in the peripheral circuit portion is formed of both an N-type and a P-type thin film transistor. Item 29. The method for manufacturing an electroluminescent display device according to item 26.
あらかじめ形成された凹部に埋め込んで該主基板と一体
化する事を特徴とする請求項２６記載のエレクトロルミ
ネッセンス表示装置の製造方法。28. The method according to claim 26, wherein the sub-substrate is integrated with the main substrate by embedding it in a recess formed in a peripheral region of the main substrate in advance.
い、前記副基板はガラス材料又はプラスチック材料を用
いる事を特徴とする請求項２６記載のエレクトロルミネ
ッセンス表示装置の製造方法。29. The method according to claim 26, wherein the main substrate is made of a plastic material, and the sub-substrate is made of a glass material or a plastic material.
通の層間絶縁膜により被覆し、前記配線は該層間絶縁膜
に開口したコンタクトホールを介して画素アレイ部及び
周辺回路部に電気的に接続する事を特徴とする請求項２
６記載のエレクトロルミネッセンス表示装置の製造方
法。30. The pixel array portion and the peripheral circuit portion are covered with a common interlayer insulating film, and the wiring is electrically connected to the pixel array portion and the peripheral circuit portion via a contact hole opened in the interlayer insulating film. 3. The method according to claim 2, wherein
7. The method for manufacturing an electroluminescent display device according to item 6.
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