JP2002229853A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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Abstract
(57)【要約】
【課題】 不揮発性メモリへの書き込みの保護動作を確
実にする。 【解決手段】 不揮発性メモリへの誤書き込みを防止す
るために所定の書き込み処理のときのみ書き込みを許可
する保護手段において、所定の書き込み処理を行ってい
る途中にデバッグ回路が動作してプログラム実行の中断
を行っても、保護手段のカウンタ１１がオーバーフロー
しないように、デバッグ回路からのプログラム実行の中
断を指示する信号ＢＲＫに基づいて、カウンタ１１へ供
給するクロック信号を遮断するゲート２を設けた。これ
により、プログラム実行が再開されたとき、確実に書き
込み処理を継続して行うことが可能となる。
実にする。 【解決手段】 不揮発性メモリへの誤書き込みを防止す
るために所定の書き込み処理のときのみ書き込みを許可
する保護手段において、所定の書き込み処理を行ってい
る途中にデバッグ回路が動作してプログラム実行の中断
を行っても、保護手段のカウンタ１１がオーバーフロー
しないように、デバッグ回路からのプログラム実行の中
断を指示する信号ＢＲＫに基づいて、カウンタ１１へ供
給するクロック信号を遮断するゲート２を設けた。これ
により、プログラム実行が再開されたとき、確実に書き
込み処理を継続して行うことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の不揮発性メモリ等のメモリ制御回路に関し、特に、
マイクロコンピュータのデバッグ機能と不揮発性メモリ
への書き込みシーケンス及び／又は消去シーケンスに対
する保護手段を付加したメモリ制御回路に関する。
等の不揮発性メモリ等のメモリ制御回路に関し、特に、
マイクロコンピュータのデバッグ機能と不揮発性メモリ
への書き込みシーケンス及び／又は消去シーケンスに対
する保護手段を付加したメモリ制御回路に関する。
【０００２】
【従来の技術】データを電気的に消去でき且つデータの
書き込み及び読み出しできる特性を有する不揮発性メモ
リを内蔵するマイクロコンピュータにおいて、不揮発性
メモリはマイクロコンピュータのプログラム等が書き込
まれるメモリとして内蔵される場合があり、これは１チ
ップマイコン（以下、マイコンと称する）と呼ばれる。
上述のような１チップマイコンにおいて、前記不揮発性
メモリのデータを電気的に消去でき且つデータの書き込
み及び読み出しできる利点を利用し、第１記憶領域に各
種論理演算を実行させる為のプログラム命令が格納さ
れ、第２記憶領域に前記第１記憶領域の内容を書き換え
る為の書き換え命令が格納され、前記不揮発性メモリの
第２記憶領域から読み出された命令に基づき、ＣＰＵが
前記不揮発性メモリの第１記憶領域の書き換え処理を行
う。また、前記不揮発性メモリへの書き換えを行う際
に、誤書き込みを防止するために書き込みシーケンス及
び／又は消去シーケンスに対する保護手段を備えてい
る。また、前記１チップマイコンは、マイコンの各種レ
ジスタ等の状態を確認又は設定ができるデバッグ機能を
有し、プログラム作成を容易にしている。
書き込み及び読み出しできる特性を有する不揮発性メモ
リを内蔵するマイクロコンピュータにおいて、不揮発性
メモリはマイクロコンピュータのプログラム等が書き込
まれるメモリとして内蔵される場合があり、これは１チ
ップマイコン（以下、マイコンと称する）と呼ばれる。
上述のような１チップマイコンにおいて、前記不揮発性
メモリのデータを電気的に消去でき且つデータの書き込
み及び読み出しできる利点を利用し、第１記憶領域に各
種論理演算を実行させる為のプログラム命令が格納さ
れ、第２記憶領域に前記第１記憶領域の内容を書き換え
る為の書き換え命令が格納され、前記不揮発性メモリの
第２記憶領域から読み出された命令に基づき、ＣＰＵが
前記不揮発性メモリの第１記憶領域の書き換え処理を行
う。また、前記不揮発性メモリへの書き換えを行う際
に、誤書き込みを防止するために書き込みシーケンス及
び／又は消去シーケンスに対する保護手段を備えてい
る。また、前記１チップマイコンは、マイコンの各種レ
ジスタ等の状態を確認又は設定ができるデバッグ機能を
有し、プログラム作成を容易にしている。
【０００３】図２は、従来の実施例を示すブロック図で
ある。図において、クロック発生回路１は、クロック信
号ＣＫを発生させる回路である。第１期待値出力回路４
は例えば、ハードで構成され、所定の固定値が設定され
る。所定の固定値は例えば、８ビットで構成され、その
値は任意に設定される。尚、第１期待値出力回路４は、
マイコンの電源が投入されてから所定の固定値が設定さ
れるレジスタ又はＲＡＭ、又は１チップマイコン製造時
に所定の固定値が書き込まれるＲＯＭでも良い。また、
所定の固定値は特に制限されないが、８ビットで構成さ
れる。第１レジスタ５は、誤書き換えを防止する為の第
１保護データがセットされるレジスタであり、ＣＰＵ
（図示せず）からバスＢＵＳを介して第１保護データが
設定される。第１一致検出回路６は、デコーダで構成さ
れ、第１レジスタ５にセットされた第１保護データの値
と第１期待値出力回路４の第１期待値が一致した場合に
第１一致信号を出力する。第２期待値出力回路７は例え
ば、ハードで構成され、所定の固定値が設定される。
尚、第２期待値出力回路７は、マイコンの電源が投入さ
れてから所定の固定値が設定されるレジスタ又はＲＡ
Ｍ、又は１チップマイコン製造時に所定の固定値が書き
込まれるＲＯＭでも良い。また、所定の固定値は特に制
限されないが、８ビットで構成される。第２レジスタ８
は、誤書き換えを防止する為の第２保護データがセット
されるレジスタであり、ＣＰＵ（図示せず）からバスＢ
ＵＳを介して第２保護データが設定される。第２一致検
出回路９は、デコーダで構成され、第２レジスタ８にセ
ットされた第２保護データの値と第２期待値出力回路７
の第２期待値が一致した場合に第２一致信号を出力す
る。ゲート１０は、第１一致検出回路６から出力される
第１一致信号と、第２一致検出回路９から出力される第
２一致検出信号と、に基づいて後述のカウンタ１１のカ
ウント動作を許可する信号ＥＮＢを出力する。カウンタ
１１は、バイナリーカウンタで構成され、ゲート１０か
らの許可信号ＥＮＢが存在する間にクロック信号ＣＫを
カウントし、そのカウント期間では信号ＩＮＨを出力す
る。ゲート１２は、カウンタ１１のカウント動作を継続
している間に信号ＩＮＨに応じてＣＰＵからの書き込み
開始を指示する書き込み設定データの入力を許可する。
この書き込み設定データは、例えば１ビットで構成され
「Ｈ」レベルで書き込み開始を示すものである。レジス
タ１３は、ＣＰＵからの書き込み開始を示する書き込み
設定データに基づいて信号＊ＷＥを出力する。制御回路
１４は、レジスタ１３から出力される信号＊ＷＥの
「Ｌ」レベルに応じて、不揮発性メモリ１５へ不揮発性
メモリセルの内部書き込み信号ＷＲＴ、消去モード信号
ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧＲＡＭを発生
する。不揮発性メモリ１５は、制御回路１４からの書き
込み信号ＷＲＴの「Ｈ」レベル、且つ消去モード信号Ｅ
ＲＡＳＥの「Ｈ」レベルに応じて所定のメモリセルのデ
ータを消去する。次に、消去モード信号ＥＲＡＳＥが
「Ｌ」レベルとなり、書き込み信号ＷＲＴは「Ｈ」レベ
ルのままで書き込みモード信号ＰＲＯＧＲＡＭが「Ｈ」
レベルとなると所定のメモリセルに書き込みを行う。
ある。図において、クロック発生回路１は、クロック信
号ＣＫを発生させる回路である。第１期待値出力回路４
は例えば、ハードで構成され、所定の固定値が設定され
る。所定の固定値は例えば、８ビットで構成され、その
値は任意に設定される。尚、第１期待値出力回路４は、
マイコンの電源が投入されてから所定の固定値が設定さ
れるレジスタ又はＲＡＭ、又は１チップマイコン製造時
に所定の固定値が書き込まれるＲＯＭでも良い。また、
所定の固定値は特に制限されないが、８ビットで構成さ
れる。第１レジスタ５は、誤書き換えを防止する為の第
１保護データがセットされるレジスタであり、ＣＰＵ
（図示せず）からバスＢＵＳを介して第１保護データが
設定される。第１一致検出回路６は、デコーダで構成さ
れ、第１レジスタ５にセットされた第１保護データの値
と第１期待値出力回路４の第１期待値が一致した場合に
第１一致信号を出力する。第２期待値出力回路７は例え
ば、ハードで構成され、所定の固定値が設定される。
尚、第２期待値出力回路７は、マイコンの電源が投入さ
れてから所定の固定値が設定されるレジスタ又はＲＡ
Ｍ、又は１チップマイコン製造時に所定の固定値が書き
込まれるＲＯＭでも良い。また、所定の固定値は特に制
限されないが、８ビットで構成される。第２レジスタ８
は、誤書き換えを防止する為の第２保護データがセット
されるレジスタであり、ＣＰＵ（図示せず）からバスＢ
ＵＳを介して第２保護データが設定される。第２一致検
出回路９は、デコーダで構成され、第２レジスタ８にセ
ットされた第２保護データの値と第２期待値出力回路７
の第２期待値が一致した場合に第２一致信号を出力す
る。ゲート１０は、第１一致検出回路６から出力される
第１一致信号と、第２一致検出回路９から出力される第
２一致検出信号と、に基づいて後述のカウンタ１１のカ
ウント動作を許可する信号ＥＮＢを出力する。カウンタ
１１は、バイナリーカウンタで構成され、ゲート１０か
らの許可信号ＥＮＢが存在する間にクロック信号ＣＫを
カウントし、そのカウント期間では信号ＩＮＨを出力す
る。ゲート１２は、カウンタ１１のカウント動作を継続
している間に信号ＩＮＨに応じてＣＰＵからの書き込み
開始を指示する書き込み設定データの入力を許可する。
この書き込み設定データは、例えば１ビットで構成され
「Ｈ」レベルで書き込み開始を示すものである。レジス
タ１３は、ＣＰＵからの書き込み開始を示する書き込み
設定データに基づいて信号＊ＷＥを出力する。制御回路
１４は、レジスタ１３から出力される信号＊ＷＥの
「Ｌ」レベルに応じて、不揮発性メモリ１５へ不揮発性
メモリセルの内部書き込み信号ＷＲＴ、消去モード信号
ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧＲＡＭを発生
する。不揮発性メモリ１５は、制御回路１４からの書き
込み信号ＷＲＴの「Ｈ」レベル、且つ消去モード信号Ｅ
ＲＡＳＥの「Ｈ」レベルに応じて所定のメモリセルのデ
ータを消去する。次に、消去モード信号ＥＲＡＳＥが
「Ｌ」レベルとなり、書き込み信号ＷＲＴは「Ｈ」レベ
ルのままで書き込みモード信号ＰＲＯＧＲＡＭが「Ｈ」
レベルとなると所定のメモリセルに書き込みを行う。
【０００４】通常における、データを電気的に消去でき
且つデータの書き込み及び読み出しできる特性を有する
不揮発性メモリへの書き換え処理は、ＣＰＵからの第１
保護データが第１レジスタ５にセットされ、第１一致検
出回路６において第１レジスタ５にセットされた第１保
護データの値と第１期待値の値とが比較され一致した場
合に第１一致信号が出力される。次に、ＣＰＵからの第
２保護データが第２レジスタ８にセットされ、第２一致
検出回路９において第２レジスタ８にセットされた第２
保護データの値と第２期待値の値が比較され一致した場
合に第２一致信号が出力される。第１及び第２一致信号
が共に存在すると、ゲート１０からカウンタ１１のカウ
ント動作を許可する信号ＥＮＢが出力される。前記信号
ＥＮＢに基づきカウンタ１１はカウント動作を開始し、
カウント値がオーバーフロー、即ち、カウンタ１１がタ
イムアップするまでの期間、ゲート１２へＣＰＵからの
書き込み設定データ入力を許可する信号ＩＮＨが出力さ
れる。信号ＩＮＨに基づいて、ＣＰＵからの書き込み設
定データはゲート１２を介して、レジスタ１３に出力さ
れ、レジスタ１３にセットされる。レジスタ１３に書き
込み設定データがセットされると、さらに制御回路１４
へ書き込みを要求する信号＊ＷＥが出力される。制御回
路１４は、信号＊ＷＥに基づいて不揮発性メモリへ不揮
発性メモリセルの内部書き込み信号ＷＲＴ、消去モード
信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧＲＡＭを
発生する。これらの信号に応じて不揮発性メモリは、メ
モリセルの消去及び書き込みを行う。
且つデータの書き込み及び読み出しできる特性を有する
不揮発性メモリへの書き換え処理は、ＣＰＵからの第１
保護データが第１レジスタ５にセットされ、第１一致検
出回路６において第１レジスタ５にセットされた第１保
護データの値と第１期待値の値とが比較され一致した場
合に第１一致信号が出力される。次に、ＣＰＵからの第
２保護データが第２レジスタ８にセットされ、第２一致
検出回路９において第２レジスタ８にセットされた第２
保護データの値と第２期待値の値が比較され一致した場
合に第２一致信号が出力される。第１及び第２一致信号
が共に存在すると、ゲート１０からカウンタ１１のカウ
ント動作を許可する信号ＥＮＢが出力される。前記信号
ＥＮＢに基づきカウンタ１１はカウント動作を開始し、
カウント値がオーバーフロー、即ち、カウンタ１１がタ
イムアップするまでの期間、ゲート１２へＣＰＵからの
書き込み設定データ入力を許可する信号ＩＮＨが出力さ
れる。信号ＩＮＨに基づいて、ＣＰＵからの書き込み設
定データはゲート１２を介して、レジスタ１３に出力さ
れ、レジスタ１３にセットされる。レジスタ１３に書き
込み設定データがセットされると、さらに制御回路１４
へ書き込みを要求する信号＊ＷＥが出力される。制御回
路１４は、信号＊ＷＥに基づいて不揮発性メモリへ不揮
発性メモリセルの内部書き込み信号ＷＲＴ、消去モード
信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧＲＡＭを
発生する。これらの信号に応じて不揮発性メモリは、メ
モリセルの消去及び書き込みを行う。
【０００５】一方、カウンタ１１のカウント値がオーバ
ーフローし、ゲート１２へＣＰＵからの書き込み設定デ
ータ入力を禁止すると共に第１レジスタ５及び第２レジ
スタ８にセットされた第１、第２保護データをリセット
する。これにより、所定の書き換えプログラム処理のみ
プログラムの書き換えを許可する保護手段を実現してい
る。
ーフローし、ゲート１２へＣＰＵからの書き込み設定デ
ータ入力を禁止すると共に第１レジスタ５及び第２レジ
スタ８にセットされた第１、第２保護データをリセット
する。これにより、所定の書き換えプログラム処理のみ
プログラムの書き換えを許可する保護手段を実現してい
る。
【０００６】尚、第１レジスタ５の第１保護データのセ
ットは、第２レジスタ８へ第２保護データのセットを行
ったのちに実行しても良い。第１保護データと第２保護
データと２つの保護データを備え、所定の書き込み処理
をより制限することにより、書き込みを許可する保護手
段の保護効果を高めている。
ットは、第２レジスタ８へ第２保護データのセットを行
ったのちに実行しても良い。第１保護データと第２保護
データと２つの保護データを備え、所定の書き込み処理
をより制限することにより、書き込みを許可する保護手
段の保護効果を高めている。
【０００７】
【発明が解決しようとする課題】しかし、図２のマイコ
ンにおいて、プログラムの書き換えを行うと同時にマイ
コンの各種レジスタ等の状態を確認又は設定ができるデ
バッグ作業を行う場合に、カウンタ１１がカウント動作
を開始したのち、デバッグ回路が動作してプログラム実
行が中断すると、カウンタ１１がカウント動作を継続し
ているので、プログラム実行が再開される前にカウンタ
１１がオーバーフローした場合、ゲート１２においてＣ
ＰＵからの書き込み設定データ入力が禁止される。この
状態でプログラム実行が再開された場合、ＣＰＵからの
書き込み設定データをレジスタ１３へセットできなくな
るという障害になっていた。その為、所定のプログラム
書き換え命令処理が実行できなくなる。
ンにおいて、プログラムの書き換えを行うと同時にマイ
コンの各種レジスタ等の状態を確認又は設定ができるデ
バッグ作業を行う場合に、カウンタ１１がカウント動作
を開始したのち、デバッグ回路が動作してプログラム実
行が中断すると、カウンタ１１がカウント動作を継続し
ているので、プログラム実行が再開される前にカウンタ
１１がオーバーフローした場合、ゲート１２においてＣ
ＰＵからの書き込み設定データ入力が禁止される。この
状態でプログラム実行が再開された場合、ＣＰＵからの
書き込み設定データをレジスタ１３へセットできなくな
るという障害になっていた。その為、所定のプログラム
書き換え命令処理が実行できなくなる。
【０００８】このため、本発明の目的はデバッグ回路の
動作によらず所定の書き換え処理を確実に許可し、実行
できる保護手段を備えたメモリ制御回路を提供すること
を目的とする。
動作によらず所定の書き換え処理を確実に許可し、実行
できる保護手段を備えたメモリ制御回路を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、その特徴とするところ
は、メモリと、前記メモリの書き込み動作を制御する書
き込み制御回路と、該書き込み制御回路による誤書き込
みを保護するとともに所定の条件のみ書き込みを許可す
る保護手段、とを備えるメモリ制御回路において、前記
保護手段は、外部回路の実行の中断を示す信号によっ
て、保護手段の書き込み許可状態を保持することを特徴
とする。
鑑みて、創作されたものであり、その特徴とするところ
は、メモリと、前記メモリの書き込み動作を制御する書
き込み制御回路と、該書き込み制御回路による誤書き込
みを保護するとともに所定の条件のみ書き込みを許可す
る保護手段、とを備えるメモリ制御回路において、前記
保護手段は、外部回路の実行の中断を示す信号によっ
て、保護手段の書き込み許可状態を保持することを特徴
とする。
【００１０】また、前記メモリへの書き込み開始を示す
データを格納するレジスタと、前記保護手段に所定の時
間内にのみ前記レジスタへの設定を許可するためのカウ
ンタを設け、該カウンタ動作に基づいて前記レジスタへ
の設定を許可するゲートを備えたことを特徴とする。
データを格納するレジスタと、前記保護手段に所定の時
間内にのみ前記レジスタへの設定を許可するためのカウ
ンタを設け、該カウンタ動作に基づいて前記レジスタへ
の設定を許可するゲートを備えたことを特徴とする。
【００１１】特に、前記カウンタは、外部回路の実行の
中断を示す信号に基づきカウント動作を停止することを
特徴とする。
中断を示す信号に基づきカウント動作を停止することを
特徴とする。
【００１２】更に、前記ゲートは、外部回路の実行の中
断を示す信号に基づき前記カウンタのクロックを遮断す
ることを特徴とする。
断を示す信号に基づき前記カウンタのクロックを遮断す
ることを特徴とする。
【００１３】更に、前記カウンタは、外部回路の実行の
中断を示す信号に基づきカウントの桁上げまたは桁下げ
を停止することを特徴とする。
中断を示す信号に基づきカウントの桁上げまたは桁下げ
を停止することを特徴とする。
【００１４】本発明によれば、メモリへの誤書き込みを
防止するための所定の書き込み処理においてのみ書き込
みを許可する保護手段であるカウンタがカウント動作を
開始したのち、外部回路の実行が中断された場合、カウ
ンタはカウント動作を停止することにより保護手段の書
き込み許可状態を保持する。これにより外部回路の実行
が再開されたときに、所定の書き込み処理を実行するた
めのレジスタ１３への設定が可能となる。
防止するための所定の書き込み処理においてのみ書き込
みを許可する保護手段であるカウンタがカウント動作を
開始したのち、外部回路の実行が中断された場合、カウ
ンタはカウント動作を停止することにより保護手段の書
き込み許可状態を保持する。これにより外部回路の実行
が再開されたときに、所定の書き込み処理を実行するた
めのレジスタ１３への設定が可能となる。
【００１５】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明を説明するための図であ
り、保護回路とメモリ制御回路を示す。図１において、
クロック発生回路１、第１期待値出力回路４、第１レジ
スタ５、第１一致検出回路６、第２期待値出力回路７、
第２レジスタ８、第２一致検出回路９、ゲート１０、カ
ウンタ１１、ゲート１２、レジスタ１３、制御回路１４
及び不揮発性メモリ１５は、図２と同一の回路であり、
図２と同一の符号を付す。本実施形態の特徴とするとこ
ろは、クロック発生回路１の出力とカウンタ１１の間に
クロック信号ＣＫを遮断する制御を行うゲート２を設け
た点にある。このゲート２は、プログラムの中断を示す
信号ＢＲＫによって制御される。信号ＢＲＫはプログラ
ム実行の中断を示す「Ｈ」レベルになると、前記クロッ
ク発生回路１からカウンタ１１へのクロック信号ＣＫを
遮断し、信号ＢＲＫが「Ｌ」レベルのときはクロック信
号ＣＫをカウンタ１１へ供給する。
的に説明する。図１は本発明を説明するための図であ
り、保護回路とメモリ制御回路を示す。図１において、
クロック発生回路１、第１期待値出力回路４、第１レジ
スタ５、第１一致検出回路６、第２期待値出力回路７、
第２レジスタ８、第２一致検出回路９、ゲート１０、カ
ウンタ１１、ゲート１２、レジスタ１３、制御回路１４
及び不揮発性メモリ１５は、図２と同一の回路であり、
図２と同一の符号を付す。本実施形態の特徴とするとこ
ろは、クロック発生回路１の出力とカウンタ１１の間に
クロック信号ＣＫを遮断する制御を行うゲート２を設け
た点にある。このゲート２は、プログラムの中断を示す
信号ＢＲＫによって制御される。信号ＢＲＫはプログラ
ム実行の中断を示す「Ｈ」レベルになると、前記クロッ
ク発生回路１からカウンタ１１へのクロック信号ＣＫを
遮断し、信号ＢＲＫが「Ｌ」レベルのときはクロック信
号ＣＫをカウンタ１１へ供給する。
【００１６】次に、プログラムメモリへの書き込み動作
を説明する。ＣＰＵからの第１保護データが第１レジス
タ５にセットされ、第１一致検出回路６において第１レ
ジスタ５にセットされた第１保護データの値と第１期待
値の値とが比較され一致した場合に「Ｈ」レベルの第１
一致信号が出力される。次に、ＣＰＵからの第２保護デ
ータが第２レジスタ８にセットされ、第２一致検出回路
９において第２レジスタ８にセットされた第２保護デー
タの値と第２期待値の値とが比較され一致した場合に
「Ｈ」レベルの第２一致信号が出力される。第１及び第
２一致信号が共に「Ｈ」レベルであると、カウンタ１１
へ出力するカウント動作を許可する信号ＥＮＢが「Ｈ」
レベルとしてゲート１０から出力される。ここで、通常
の動作では、デバッグ回路がデバッグ動作によるプログ
ラムの中断を指示していない状態、即ち、プログラムの
中断を指示する信号ＢＲＫが「Ｌ」レベルのときにおい
ては、ゲート２を介してカウンタ１１へクロック信号Ｃ
Ｋが供給されているので、信号ＥＮＢの「Ｈ」レベルに
基づきカウンタ１１はカウント動作を開始し、カウント
値がオーバーフローするまでの期間、ゲート１２へＣＰ
Ｕからの書き込み設定データ入力を許可する信号ＩＮＨ
が「Ｈ」レベルとして出力される。信号ＩＮＨの「Ｈ」
レベルに基づいて、ＣＰＵからの書き込み設定データが
ゲート１２を介してレジスタ１３へ供給され、レジスタ
１３に書き込み設定データがセットされる。レジスタ１
３に記書き込み設定データがセットされると制御回路１
４へ書き込み動作を要求する信号＊ＷＥが「Ｌ」レベル
として出力される。制御回路１４は、信号＊ＷＥの
「Ｌ」レベルに基づいて不揮発性メモリへ不揮発性メモ
リセルの内部書き込み信号ＷＲＴ、消去モード信号ＥＲ
ＡＳＥ、書き込みモード信号ＰＲＯＧＲＡＭを発生す
る。不揮発性メモリ１５は、制御回路１４からの書き込
み信号ＷＲＴの「Ｈ」レベル、且つ消去モード信号ＥＲ
ＡＳＥの「Ｈ」レベルに応じて所定のメモリセルのデー
タを消去する。次に、消去モード信号ＥＲＡＳＥが
「Ｌ」レベルとなり、書き込み信号ＷＲＴは「Ｈ」レベ
ルのままで書き込みモード信号ＰＲＯＧＲＡＭが「Ｈ」
レベルとなると所定のメモリセルに書き込みを行う。
を説明する。ＣＰＵからの第１保護データが第１レジス
タ５にセットされ、第１一致検出回路６において第１レ
ジスタ５にセットされた第１保護データの値と第１期待
値の値とが比較され一致した場合に「Ｈ」レベルの第１
一致信号が出力される。次に、ＣＰＵからの第２保護デ
ータが第２レジスタ８にセットされ、第２一致検出回路
９において第２レジスタ８にセットされた第２保護デー
タの値と第２期待値の値とが比較され一致した場合に
「Ｈ」レベルの第２一致信号が出力される。第１及び第
２一致信号が共に「Ｈ」レベルであると、カウンタ１１
へ出力するカウント動作を許可する信号ＥＮＢが「Ｈ」
レベルとしてゲート１０から出力される。ここで、通常
の動作では、デバッグ回路がデバッグ動作によるプログ
ラムの中断を指示していない状態、即ち、プログラムの
中断を指示する信号ＢＲＫが「Ｌ」レベルのときにおい
ては、ゲート２を介してカウンタ１１へクロック信号Ｃ
Ｋが供給されているので、信号ＥＮＢの「Ｈ」レベルに
基づきカウンタ１１はカウント動作を開始し、カウント
値がオーバーフローするまでの期間、ゲート１２へＣＰ
Ｕからの書き込み設定データ入力を許可する信号ＩＮＨ
が「Ｈ」レベルとして出力される。信号ＩＮＨの「Ｈ」
レベルに基づいて、ＣＰＵからの書き込み設定データが
ゲート１２を介してレジスタ１３へ供給され、レジスタ
１３に書き込み設定データがセットされる。レジスタ１
３に記書き込み設定データがセットされると制御回路１
４へ書き込み動作を要求する信号＊ＷＥが「Ｌ」レベル
として出力される。制御回路１４は、信号＊ＷＥの
「Ｌ」レベルに基づいて不揮発性メモリへ不揮発性メモ
リセルの内部書き込み信号ＷＲＴ、消去モード信号ＥＲ
ＡＳＥ、書き込みモード信号ＰＲＯＧＲＡＭを発生す
る。不揮発性メモリ１５は、制御回路１４からの書き込
み信号ＷＲＴの「Ｈ」レベル、且つ消去モード信号ＥＲ
ＡＳＥの「Ｈ」レベルに応じて所定のメモリセルのデー
タを消去する。次に、消去モード信号ＥＲＡＳＥが
「Ｌ」レベルとなり、書き込み信号ＷＲＴは「Ｈ」レベ
ルのままで書き込みモード信号ＰＲＯＧＲＡＭが「Ｈ」
レベルとなると所定のメモリセルに書き込みを行う。
【００１７】一方、カウンタ１１がカウント動作を開始
したのちにマイコンのデバッグ回路が動作しプログラム
実行の中断を指示する信号ＢＲＫが「Ｈ」レベルとなる
と、即ち、プログラムの実行が中断されたときに、ゲー
ト２においてはカウンタ１１へのクロック信号ＣＫは遮
断され、カウンタ１１のカウント動作が停止される。カ
ウンタ１１は、カウント動作を停止されたときのカウン
ト値を保持し、クロック信号ＣＫが再び供給されるまで
停止される。次に、デバッグ回路がプログラムの中断が
再開されると、信号ＢＲＫは「Ｌ」レベルになり、クロ
ック信号ＣＫはゲート２を介してカウンタ１１へ供給さ
れ、それによりカウンタ１１ではカウント動作を停止さ
れたときのカウント値よりカウント動作が再開される。
従って、カウンタ１１はオーバーフローする前であるの
で、ゲート１２へ出力される信号ＩＮＨは「Ｈ」レベル
のままとなる。信号ＩＮＨの「Ｈ」レベルに従って、Ｃ
ＰＵからの書き込み設定データがレジスタ１３へゲート
１２を介して出力され、レジスタ１３に書き込み設定デ
ータがセットされる。レジスタ１３は、書き込み設定デ
ータをセットされると制御回路１４へ書き込み動作を許
可する信号＊ＷＥを「Ｌ」レベルとし、制御回路１４
は、信号＊ＷＥの「Ｌ」レベルに基づいて不揮発性メモ
リへ不揮発性メモリセルの内部書き込み信号ＷＲＴ、消
去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ
ＲＡＭを発生する。これにより、不揮発性メモリへの書
き換え処理を行うことができるものである。カウンタ１
１は、オーバーフローを示す信号ＯＶＦを「Ｈ」レベル
とし、第１レジスタ５及び第２レジスタ８に設定されて
いる保護データをリセットし、同時に、信号ＩＮＨを
「Ｌ」レベルとし、これによりレジスタ１３にＣＰＵか
らの書き込み設定データ入力を禁止する。再び書き込み
を行うには、再度、最初の処理である第１レジスタ５及
び第２レジスタ８へ第１保護データ及び第２保護データ
を設定する必要があり、所定の処理においてのみ書き込
みを許可する保護手段を実現している。
したのちにマイコンのデバッグ回路が動作しプログラム
実行の中断を指示する信号ＢＲＫが「Ｈ」レベルとなる
と、即ち、プログラムの実行が中断されたときに、ゲー
ト２においてはカウンタ１１へのクロック信号ＣＫは遮
断され、カウンタ１１のカウント動作が停止される。カ
ウンタ１１は、カウント動作を停止されたときのカウン
ト値を保持し、クロック信号ＣＫが再び供給されるまで
停止される。次に、デバッグ回路がプログラムの中断が
再開されると、信号ＢＲＫは「Ｌ」レベルになり、クロ
ック信号ＣＫはゲート２を介してカウンタ１１へ供給さ
れ、それによりカウンタ１１ではカウント動作を停止さ
れたときのカウント値よりカウント動作が再開される。
従って、カウンタ１１はオーバーフローする前であるの
で、ゲート１２へ出力される信号ＩＮＨは「Ｈ」レベル
のままとなる。信号ＩＮＨの「Ｈ」レベルに従って、Ｃ
ＰＵからの書き込み設定データがレジスタ１３へゲート
１２を介して出力され、レジスタ１３に書き込み設定デ
ータがセットされる。レジスタ１３は、書き込み設定デ
ータをセットされると制御回路１４へ書き込み動作を許
可する信号＊ＷＥを「Ｌ」レベルとし、制御回路１４
は、信号＊ＷＥの「Ｌ」レベルに基づいて不揮発性メモ
リへ不揮発性メモリセルの内部書き込み信号ＷＲＴ、消
去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ
ＲＡＭを発生する。これにより、不揮発性メモリへの書
き換え処理を行うことができるものである。カウンタ１
１は、オーバーフローを示す信号ＯＶＦを「Ｈ」レベル
とし、第１レジスタ５及び第２レジスタ８に設定されて
いる保護データをリセットし、同時に、信号ＩＮＨを
「Ｌ」レベルとし、これによりレジスタ１３にＣＰＵか
らの書き込み設定データ入力を禁止する。再び書き込み
を行うには、再度、最初の処理である第１レジスタ５及
び第２レジスタ８へ第１保護データ及び第２保護データ
を設定する必要があり、所定の処理においてのみ書き込
みを許可する保護手段を実現している。
【００１８】尚、カウンタ１１のデバッグ動作によるプ
ログラム実行の中断を指示する信号ＢＲＫの「Ｈ」レベ
ルによりカウンタ動作の停止は、カウンタ１１へ供給す
るクロック信号ＣＫを遮断する手段に制限されない。例
えば、カウンタ１１にアップカウンタやダウンカウンタ
を用いて、カウンタ内の桁上げ信号又は桁下げ信号であ
るキャリー信号を遮断してもよい。キャリー信号を遮断
することによりカウンタのカウント動作を停止すること
ができる。
ログラム実行の中断を指示する信号ＢＲＫの「Ｈ」レベ
ルによりカウンタ動作の停止は、カウンタ１１へ供給す
るクロック信号ＣＫを遮断する手段に制限されない。例
えば、カウンタ１１にアップカウンタやダウンカウンタ
を用いて、カウンタ内の桁上げ信号又は桁下げ信号であ
るキャリー信号を遮断してもよい。キャリー信号を遮断
することによりカウンタのカウント動作を停止すること
ができる。
【００１９】また、レジスタ１３の書き込み動作を要求
する信号＊ＷＥの立下りに基づいて、制御回路１４が、
不揮発性メモリへ不揮発性メモリセルの内部書き込み信
号ＷＲＴ、消去モード信号ＥＲＡＳＥ、書き込みモード
信号ＰＲＯＧＲＡＭを発生する場合は、カウンタ１１が
出力するＣＰＵからの書き込み設定データ入力を許可す
る信号ＩＮＨをレジスタ１３のリセットに用いても同様
の効果を得られる。
する信号＊ＷＥの立下りに基づいて、制御回路１４が、
不揮発性メモリへ不揮発性メモリセルの内部書き込み信
号ＷＲＴ、消去モード信号ＥＲＡＳＥ、書き込みモード
信号ＰＲＯＧＲＡＭを発生する場合は、カウンタ１１が
出力するＣＰＵからの書き込み設定データ入力を許可す
る信号ＩＮＨをレジスタ１３のリセットに用いても同様
の効果を得られる。
【００２０】尚、第１保護データと第２保護データと２
つの保護データを備えているが、保護データの数は、１
つ或いは３つ以上を備えても良い。また、保護データを
備えないで、カウンタ１１の動作を許可する信号ＥＮＢ
を格納するレジスタを備えても良い。
つの保護データを備えているが、保護データの数は、１
つ或いは３つ以上を備えても良い。また、保護データを
備えないで、カウンタ１１の動作を許可する信号ＥＮＢ
を格納するレジスタを備えても良い。
【００２１】また、不揮発性メモリ１５として、フラッ
シュメモリやＥＰＲＯＭ、ＥＥＰＲＯＭが使用すること
ができるが、これに限らずＲＡＭにも適用できる。
シュメモリやＥＰＲＯＭ、ＥＥＰＲＯＭが使用すること
ができるが、これに限らずＲＡＭにも適用できる。
【００２２】
【発明の効果】上述の如く、本発明によれば、不揮発性
メモリへの書き込みの際、誤書き込みを防止するための
所定の書き込み処理においてのみ書き込みを許可する保
護手段にカウンタを備える場合、デバッグ回路の動作に
係わらず、保護手段が所定の書き込み処理に対してのみ
書き込み許可を確実に実行できる作用効果を奏する。更
に、保護手段をデバッグの動作に係わらず確実に実行で
るためデバッグを容易にするという効果を奏する。
メモリへの書き込みの際、誤書き込みを防止するための
所定の書き込み処理においてのみ書き込みを許可する保
護手段にカウンタを備える場合、デバッグ回路の動作に
係わらず、保護手段が所定の書き込み処理に対してのみ
書き込み許可を確実に実行できる作用効果を奏する。更
に、保護手段をデバッグの動作に係わらず確実に実行で
るためデバッグを容易にするという効果を奏する。
【図１】本発明の実施の形態を示すブロック図である。
【図２】従来例を示すブロック図である。
１ クロック発生回路 ２ 制御ゲート ３ 保護回路 ４ 第１期待値出力回路 ５ 第１レジスタ ６ 第１一致検出回路 ７ 第２期待値出力回路 ８ 第２レジスタ ９ 第２一致検出回路 １０ ゲート １１ カウンタ １２ ゲート １３ レジスタＷＲＴ １４ 制御回路 １５ 不揮発性メモリ
フロントページの続き (72)発明者 市川 敬 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 古川 利一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 田中 茂雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 藤原 亮二 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 小山田 義利 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 加藤 英和 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B017 AA02 BA09 BB03 CA04 CA12 CA13 5B062 DD02 JJ08
Claims (5)
- 【請求項１】 メモリと、前記メモリの書き込み動作を
制御する書き込み制御回路と、該書き込み制御回路によ
る誤書き込みを保護するとともに所定の条件のみ書き込
みを許可する保護手段、とを備えるメモリ制御回路にお
いて、 前記保護手段は、外部回路の実行の中断を示す信号によ
って、保護手段の書き込み許可状態を保持することを特
徴とするメモリ制御回路。 - 【請求項２】 前記メモリへの書き込み開始を示すデー
タを格納するレジスタと、前記保護手段に所定の時間内
にのみ前記レジスタへの設定を許可するためのカウンタ
を設け、該カウンタ動作に基づいて前記レジスタへの設
定を許可するゲートを備えたことを特徴とする請求項１
記載のメモリ制御回路。 - 【請求項３】 前記カウンタは、外部回路の実行の中断
を示す信号に基づきカウント動作を停止することを特徴
とする請求項２記載のメモリ制御回路。 - 【請求項４】 前記ゲートは、外部回路の実行の中断を
示す信号に基づき前記カウンタのクロックを遮断するこ
とを特徴とする請求項２記載のメモリ制御回路。 - 【請求項５】 前記カウンタは、外部回路の実行の中断
を示す信号に基づきカウントの桁上げまたは桁下げを停
止することを特徴とする請求項３記載のメモリ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025518A JP4118023B2 (ja) | 2001-02-01 | 2001-02-01 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025518A JP4118023B2 (ja) | 2001-02-01 | 2001-02-01 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002229853A true JP2002229853A (ja) | 2002-08-16 |
| JP4118023B2 JP4118023B2 (ja) | 2008-07-16 |
Family
ID=18890493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001025518A Expired - Lifetime JP4118023B2 (ja) | 2001-02-01 | 2001-02-01 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4118023B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277012A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体集積回路 |
| CN109981099A (zh) * | 2019-04-17 | 2019-07-05 | 成都微光集电科技有限公司 | 一种带溢出保护功能的计数器电路 |
-
2001
- 2001-02-01 JP JP2001025518A patent/JP4118023B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277012A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体集積回路 |
| CN109981099A (zh) * | 2019-04-17 | 2019-07-05 | 成都微光集电科技有限公司 | 一种带溢出保护功能的计数器电路 |
| CN109981099B (zh) * | 2019-04-17 | 2021-07-06 | 成都微光集电科技有限公司 | 一种带溢出保护功能的计数器电路 |
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| Publication number | Publication date |
|---|---|
| JP4118023B2 (ja) | 2008-07-16 |
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