JP2002217716A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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Abstract
(57)【要約】
【課題】 ロックアップ時間が短い、かつ、電力消費量
が少ないＰＬＬ回路を提供する。 【解決手段】 位相が異なる複数の基準信号を発生する
発生手段２と、電圧制御発振器ＶＣＯの出力信号を各々
分周し、各帰還信号を出力する複数の可変分周器１２
と、各帰還信号と各基準信号を位相比較し、複数の位相
比較信号を出力する位相比較器１３を備え、前記出力信
号が設定周波数に同期した場合、少なくとも１つの前記
可変分周器４を動作させ、他の前記可変分周器８を停止
させる。
が少ないＰＬＬ回路を提供する。 【解決手段】 位相が異なる複数の基準信号を発生する
発生手段２と、電圧制御発振器ＶＣＯの出力信号を各々
分周し、各帰還信号を出力する複数の可変分周器１２
と、各帰還信号と各基準信号を位相比較し、複数の位相
比較信号を出力する位相比較器１３を備え、前記出力信
号が設定周波数に同期した場合、少なくとも１つの前記
可変分周器４を動作させ、他の前記可変分周器８を停止
させる。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路に関す
る。
る。
【０００２】
【従来の技術】従来、この種の回路は例えば「ＳＡＮＹ
Ｏ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ」、ＶＯＬ．１
０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されて
いる。しかし、この回路は位相比較器１段型（位置比較
器を１段しか用いないもの）であり、基準信号の１周期
中に、位相比較を１回しか行わないので、ロックアップ
時間（出力信号に同期する迄の時間）が短い第１の欠点
がある。
Ｏ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ」、ＶＯＬ．１
０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されて
いる。しかし、この回路は位相比較器１段型（位置比較
器を１段しか用いないもの）であり、基準信号の１周期
中に、位相比較を１回しか行わないので、ロックアップ
時間（出力信号に同期する迄の時間）が短い第１の欠点
がある。
【０００３】この欠点を解消するために、特開平１０−
１３５８２２号公報が提案されている。この公報による
と、位相が互いに異なる複数の基準信号を発生する発生
手段と、電圧制御発振器の出力信号を分周する複数（例
えば４個）の分周器と、各分周器の帰還信号と各基準信
号を各々比較する複数の位相比較器等が設けられてい
る。
１３５８２２号公報が提案されている。この公報による
と、位相が互いに異なる複数の基準信号を発生する発生
手段と、電圧制御発振器の出力信号を分周する複数（例
えば４個）の分周器と、各分周器の帰還信号と各基準信
号を各々比較する複数の位相比較器等が設けられてい
る。
【０００４】
【発明が解決しようとする課題】しかし上記公報の回路
では、電力消費量が大きい第２の欠点がある。本発明者
が、その原因を究明したところ、複数の分周器を設けて
いるためである事が分った。また、ロックアップ時間を
更に短縮するため、基準信号の１周期中に４回位相比較
をするならば、４個の分周器が必要となり電力消費量が
更に大きくなる。
では、電力消費量が大きい第２の欠点がある。本発明者
が、その原因を究明したところ、複数の分周器を設けて
いるためである事が分った。また、ロックアップ時間を
更に短縮するため、基準信号の１周期中に４回位相比較
をするならば、４個の分周器が必要となり電力消費量が
更に大きくなる。
【０００５】また、比較的、多くのスペースを必要とす
る分周器を複数個用いるので、装置が大きくなり、コス
トが高くなり、ＬＳＩ化が困難となる第３の欠点があ
る。故に、本発明はこの様な従来の欠点を考慮して、ロ
ックアップ時間が短い、電力消費量が少ない、コストが
安くＬＳＩ化し易い、ＰＬＬ回路を提供する。
る分周器を複数個用いるので、装置が大きくなり、コス
トが高くなり、ＬＳＩ化が困難となる第３の欠点があ
る。故に、本発明はこの様な従来の欠点を考慮して、ロ
ックアップ時間が短い、電力消費量が少ない、コストが
安くＬＳＩ化し易い、ＰＬＬ回路を提供する。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、位相が異なる複数の基準信
号を発生する発生手段と、電圧制御発振器の出力信号を
各々分周し、各帰還信号を出力する複数の可変分周器
と、各帰還信号と各基準信号を位相比較し、複数の位相
比較信号を出力する位相比較器を備え、前記出力信号が
設定周波数に同期した場合、少なくとも１つの前記可変
分周器を動作させ、他の前記可変分周器を停止させる。
に、請求項１の本発明では、位相が異なる複数の基準信
号を発生する発生手段と、電圧制御発振器の出力信号を
各々分周し、各帰還信号を出力する複数の可変分周器
と、各帰還信号と各基準信号を位相比較し、複数の位相
比較信号を出力する位相比較器を備え、前記出力信号が
設定周波数に同期した場合、少なくとも１つの前記可変
分周器を動作させ、他の前記可変分周器を停止させる。
【０００７】請求項２の本発明では、第１可変分周器は
分周データＮ（Ｎは設定周波数を基準周波数で割った
値）が与えられ、前記第１可変分周器が出力する帰還信
号と前記基準信号とにより、前記同期が検出される。
分周データＮ（Ｎは設定周波数を基準周波数で割った
値）が与えられ、前記第１可変分周器が出力する帰還信
号と前記基準信号とにより、前記同期が検出される。
【０００８】請求項３の本発明では、前記可変分周器
を、前記第１可変分周器および第２可変分周器により構
成し、前記第２可変分周器に対し、分周データＮ／ｎ
（ｎは２以上の整数）又は該データに近い整数を与え
る。
を、前記第１可変分周器および第２可変分周器により構
成し、前記第２可変分周器に対し、分周データＮ／ｎ
（ｎは２以上の整数）又は該データに近い整数を与え
る。
【０００９】請求項４の本発明では、前記同期が検出さ
れない場合、前記第１可変分周器および前記第２可変分
周器を動作させ、前記同期が検出された場合、前記第１
可変分周器を動作させ、前記第２可変分周器を停止させ
る。
れない場合、前記第１可変分周器および前記第２可変分
周器を動作させ、前記同期が検出された場合、前記第１
可変分周器を動作させ、前記第２可変分周器を停止させ
る。
【００１０】
【発明の実施の形態】以下に、図１と図２に従い、本発
明の実施の形態に係るＰＬＬ回路１を説明する。図１は
ＰＬＬ回路１のブロック図、図２はＰＬＬ回路１に用い
られる各信号のタイムチャートである。
明の実施の形態に係るＰＬＬ回路１を説明する。図１は
ＰＬＬ回路１のブロック図、図２はＰＬＬ回路１に用い
られる各信号のタイムチャートである。
【００１１】これらの図に於て、発生手段２は例えば、
基準発振器ＯＳＣと、固定分周器Ｍと、リング式カウン
タＲＩＣ等から成る。固定分周器Ｍは例えば分周比６４
で分周するものであり、基準発振器ＯＳＣとリング式カ
ウンタＲＩＣとの間に接続されている。固定分周器Ｍ
は、基準発振器ＯＳＣが出力する信号（発振周波数が例
えば２５．６ＭＨｚ）を１４分周した信号（周波数が４
００ＫＨｚ）を、リング式カウンタＲＩＣへ出力する。
基準発振器ＯＳＣと、固定分周器Ｍと、リング式カウン
タＲＩＣ等から成る。固定分周器Ｍは例えば分周比６４
で分周するものであり、基準発振器ＯＳＣとリング式カ
ウンタＲＩＣとの間に接続されている。固定分周器Ｍ
は、基準発振器ＯＳＣが出力する信号（発振周波数が例
えば２５．６ＭＨｚ）を１４分周した信号（周波数が４
００ＫＨｚ）を、リング式カウンタＲＩＣへ出力する。
【００１２】リング式カウンタＲＩＣは例えば、１６個
のフリップフロップ（図示せず）が接続されたものであ
り、上記４００ＫＨｚの信号の入力に応じて、１６個の
基準信号ＦＲ１〜ＦＲ１６を出力する。
のフリップフロップ（図示せず）が接続されたものであ
り、上記４００ＫＨｚの信号の入力に応じて、１６個の
基準信号ＦＲ１〜ＦＲ１６を出力する。
【００１３】図２に示す様に、基準信号ＦＲ２は、基準
信号ＦＲ１の１／１６周期だけ、基準信号ＦＲ１より遅
延する。同様にして、基準信号ＦＲＡ（Ａは２から１６
までの整数）は（Ａ−１）／１６周期だけ、基準信号Ｆ
Ｒ１より遅延する。この様にして、基準信号ＦＲ１〜Ｆ
Ｒ１６の各基準周波数は４００ＫＨｚ÷１６＝２５ＫＨ
ｚであり、所望のチャンネル・スペース（局間周波数）
に一致する。上述の様に、発生手段２は位相が異なる複
数の基準信号ＦＲ１〜ＦＲ１６を発生する。
信号ＦＲ１の１／１６周期だけ、基準信号ＦＲ１より遅
延する。同様にして、基準信号ＦＲＡ（Ａは２から１６
までの整数）は（Ａ−１）／１６周期だけ、基準信号Ｆ
Ｒ１より遅延する。この様にして、基準信号ＦＲ１〜Ｆ
Ｒ１６の各基準周波数は４００ＫＨｚ÷１６＝２５ＫＨ
ｚであり、所望のチャンネル・スペース（局間周波数）
に一致する。上述の様に、発生手段２は位相が異なる複
数の基準信号ＦＲ１〜ＦＲ１６を発生する。
【００１４】基準信号ＦＲ１は、第１位相比較器ＰＣ１
の１入力側に入力される。基準信号ＦＲ２〜ＦＲ１６は
各々、オアゲート３の入力側に入力され、オアゲート３
の出力は第２位相比較器ＰＣ２の１入力側に入力され
る。
の１入力側に入力される。基準信号ＦＲ２〜ＦＲ１６は
各々、オアゲート３の入力側に入力され、オアゲート３
の出力は第２位相比較器ＰＣ２の１入力側に入力され
る。
【００１５】第１可変分周器４は例えば、２係数プリス
ケラ５と、スワロカウンタＡ１と、コースカウンタＮ１
等から構成されている。２係数プリスケラ５は例えば、
分周比６４又は分周比６５の分周を行うものである。ス
ワロカウンタＡ１には第１一致回路（図示せず）が接続
され、コースカウンタＮ１には第２一致回路（図示せ
ず）が接続されている。第１可変分周器４から出力され
るロード信号Ｌ１は、スワロカウンタＡ１およびコース
カウンタＮ１に印加されている。
ケラ５と、スワロカウンタＡ１と、コースカウンタＮ１
等から構成されている。２係数プリスケラ５は例えば、
分周比６４又は分周比６５の分周を行うものである。ス
ワロカウンタＡ１には第１一致回路（図示せず）が接続
され、コースカウンタＮ１には第２一致回路（図示せ
ず）が接続されている。第１可変分周器４から出力され
るロード信号Ｌ１は、スワロカウンタＡ１およびコース
カウンタＮ１に印加されている。
【００１６】例えば、使用者が設定周波数キー（図示せ
ず）に於て、１．６５ＧＨｚを設定したとする。設定周
波数キーに接続された制御部６（マイクロコンピュータ
等から成る）は、第１可変分周器４の設定分周データＮ
を演算し、第１可変分周器４へ出力する。即ち、Ｎ＝
１．６５×１０６ＫＨｚ÷２５ＫＨｚ＝６６０００とな
る（基準周波数が２５ＫＨｚだから）。即ち、第１可変
分周器４は、設定周波数を基準周波数で割った値、分周
データＮが与えられる。
ず）に於て、１．６５ＧＨｚを設定したとする。設定周
波数キーに接続された制御部６（マイクロコンピュータ
等から成る）は、第１可変分周器４の設定分周データＮ
を演算し、第１可変分周器４へ出力する。即ち、Ｎ＝
１．６５×１０６ＫＨｚ÷２５ＫＨｚ＝６６０００とな
る（基準周波数が２５ＫＨｚだから）。即ち、第１可変
分周器４は、設定周波数を基準周波数で割った値、分周
データＮが与えられる。
【００１７】制御部６は、上記設定分周データＮに基づ
いて、スワロカウンタＡ１の運転回数Ｋ１と、コースカ
ウンタＮ１の運転回数Ｋ２を演算し、設定する（例えば
Ｋ１＝１６回、Ｋ２＝１０３１回）。この様に、第１可
変分周器４をパルススワロカウンタにて構成分周数が２
種類だけで切り替えられるので、伝搬遅延時間を小さく
でき動作速度が向上する。
いて、スワロカウンタＡ１の運転回数Ｋ１と、コースカ
ウンタＮ１の運転回数Ｋ２を演算し、設定する（例えば
Ｋ１＝１６回、Ｋ２＝１０３１回）。この様に、第１可
変分周器４をパルススワロカウンタにて構成分周数が２
種類だけで切り替えられるので、伝搬遅延時間を小さく
でき動作速度が向上する。
【００１８】この様に、電圧制御発振器ＶＣＯの出力信
号ＶＯをＮ分周された帰還信号ＦＰ１は、第１位相比較
器ＰＣ１の他の入力側に入力される。
号ＶＯをＮ分周された帰還信号ＦＰ１は、第１位相比較
器ＰＣ１の他の入力側に入力される。
【００１９】第１位相比較器ＰＣ１は、上記基準信号Ｆ
Ｒ１と、上記帰還信号ＦＲ１を位相比較し、位相比較信
号（ポンプアップ信号Ｕ１）と、位相比較信号（ポンプ
ダウン信号Ｄ１）を第１チャージポンプＣＰ１へ出力す
る。
Ｒ１と、上記帰還信号ＦＲ１を位相比較し、位相比較信
号（ポンプアップ信号Ｕ１）と、位相比較信号（ポンプ
ダウン信号Ｄ１）を第１チャージポンプＣＰ１へ出力す
る。
【００２０】第１チャージポンプＣＰ１は、これらの位
相比較信号Ｕ１、Ｄ１に基づき、誤差信号ＥＲ１を生成
し、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ１を
出力する。
相比較信号Ｕ１、Ｄ１に基づき、誤差信号ＥＲ１を生成
し、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ１を
出力する。
【００２１】ローパスフィルタＬＰＦは、誤差信号ＥＲ
１の高周波成分をカットした制御電圧ＣＶを生成し、電
圧制御発振器ＶＣＯへ出力する。これらの、発生手段２
と、第１位相比較器ＰＣ１と、第１チャージポンプＣＰ
１と、ローパスフィルタＬＰＦと、電圧制御発振器ＶＣ
Ｏと、第１可変分周器４等により、第１ＰＬＬ周波数シ
ンセサイザ７が構成されている。
１の高周波成分をカットした制御電圧ＣＶを生成し、電
圧制御発振器ＶＣＯへ出力する。これらの、発生手段２
と、第１位相比較器ＰＣ１と、第１チャージポンプＣＰ
１と、ローパスフィルタＬＰＦと、電圧制御発振器ＶＣ
Ｏと、第１可変分周器４等により、第１ＰＬＬ周波数シ
ンセサイザ７が構成されている。
【００２２】第２可変分周器８は例えば、２係数プリス
ケラ９と、スワロカウンタＡ２とコースカウンタＮ２等
から構成されている。２係数プリスケラ９は例えば、分
周比３２又は分周比３３の分周を行うものである。スワ
ロカウンタＡ２には、第１一致回路（図示せず）が接続
され、コースカウンタＮ２には第２一致回路（図示せ
ず）が接続されている。第２可変分周器８から出力され
るロード信号Ｌ２は、スワロカウンタＡ２およびコース
カウンタＮ２に印加されている。
ケラ９と、スワロカウンタＡ２とコースカウンタＮ２等
から構成されている。２係数プリスケラ９は例えば、分
周比３２又は分周比３３の分周を行うものである。スワ
ロカウンタＡ２には、第１一致回路（図示せず）が接続
され、コースカウンタＮ２には第２一致回路（図示せ
ず）が接続されている。第２可変分周器８から出力され
るロード信号Ｌ２は、スワロカウンタＡ２およびコース
カウンタＮ２に印加されている。
【００２３】上述の様に、第１可変分周器４に分周デー
タＮが与えられている。ｎは２以上の整数であり、望し
くは、複数の基準信号ＦＲ１〜ＦＲ１６の総数をｎとし
て、第２可変分周器８に対し、例えばＮ／ｎが与えられ
る。
タＮが与えられている。ｎは２以上の整数であり、望し
くは、複数の基準信号ＦＲ１〜ＦＲ１６の総数をｎとし
て、第２可変分周器８に対し、例えばＮ／ｎが与えられ
る。
【００２４】例えばｎ＝１６個とするならば、制御部６
は第２可変分周器８に対し、Ｎ／ｎ＝６６０００／１６
＝４１２５を与える。制御部６は、上記設定分周データ
Ｎ／ｎに基づいて、スワロカウンタＡ１の運転回数Ｋ３
と、コースカウンタＮ２の運転回数Ｋ４を演算し、設定
する（例えば、Ｋ３＝２９回、Ｋ４＝１２８回）。
は第２可変分周器８に対し、Ｎ／ｎ＝６６０００／１６
＝４１２５を与える。制御部６は、上記設定分周データ
Ｎ／ｎに基づいて、スワロカウンタＡ１の運転回数Ｋ３
と、コースカウンタＮ２の運転回数Ｋ４を演算し、設定
する（例えば、Ｋ３＝２９回、Ｋ４＝１２８回）。
【００２５】この様にして、第２可変分周器８は、電圧
制御発振器ＶＣＯの出力信号ＶＯを分周データＮ／ｎ
（例えば４１２５）にて分周し、１６個の帰還信号ｆｐ
１、ＦＰ２〜ＦＰ１６を出力する（図２に於て、帰還信
号ｆｐ１を図示せず）。
制御発振器ＶＣＯの出力信号ＶＯを分周データＮ／ｎ
（例えば４１２５）にて分周し、１６個の帰還信号ｆｐ
１、ＦＰ２〜ＦＰ１６を出力する（図２に於て、帰還信
号ｆｐ１を図示せず）。
【００２６】第２位相比較器ＰＣ２の１入力側には、発
生手段２とオアゲート３により生成された複数の基準信
号の中から、１個ずつの基準信号ＦＲ２〜ＦＲ１６が順
に入力される。また、第２位相比較器ＰＣ２の他の入力
側には、第２可変分周器８により生成された複数の帰還
信号の中から、１個ずつの帰還信号ｆｐ１、ＦＰ２〜Ｆ
Ｐ１６が順に入力される。
生手段２とオアゲート３により生成された複数の基準信
号の中から、１個ずつの基準信号ＦＲ２〜ＦＲ１６が順
に入力される。また、第２位相比較器ＰＣ２の他の入力
側には、第２可変分周器８により生成された複数の帰還
信号の中から、１個ずつの帰還信号ｆｐ１、ＦＰ２〜Ｆ
Ｐ１６が順に入力される。
【００２７】第２位相比較器ＰＣ２は各基準信号ＦＲ２
〜ＦＲ１６と、各帰還信号ＦＰ２〜ＦＰ１６を各々位相
比較し、位相比較信号（ポンプアップ信号Ｕ２〜Ｕ１
６）と位相比較信号（ポンプダウン信号Ｄ２〜Ｄ１６）
を、第２チャージポンプＣＰ２へ出力する。なお、この
時、第２位相比較器ＰＣ２に於て、帰還信号ｆｐ１に対
応する基準信号ＦＲ１の入力がないため、帰還信号ｆｐ
１に応答する位相比較信号は生成されない。
〜ＦＲ１６と、各帰還信号ＦＰ２〜ＦＰ１６を各々位相
比較し、位相比較信号（ポンプアップ信号Ｕ２〜Ｕ１
６）と位相比較信号（ポンプダウン信号Ｄ２〜Ｄ１６）
を、第２チャージポンプＣＰ２へ出力する。なお、この
時、第２位相比較器ＰＣ２に於て、帰還信号ｆｐ１に対
応する基準信号ＦＲ１の入力がないため、帰還信号ｆｐ
１に応答する位相比較信号は生成されない。
【００２８】第２チャージポンプＣＰ２は、これらの位
相比較信号Ｕ２〜Ｕ１６、Ｄ２〜Ｄ１６に基づき、誤差
信号ＥＲ２を生成し、ローパスフィルタＬＰＦに対し、
誤差信号ＥＲ２を出力する。
相比較信号Ｕ２〜Ｕ１６、Ｄ２〜Ｄ１６に基づき、誤差
信号ＥＲ２を生成し、ローパスフィルタＬＰＦに対し、
誤差信号ＥＲ２を出力する。
【００２９】ローパスフィルタＬＰＦは、誤差信号ＥＲ
２の高周波成分をカットした制御電圧ＣＶを生成し、電
圧制御発振器ＶＣＯへ出力する。これらの発生手段２
と、オアゲート３と、第２位相比較器ＰＣ２と、第２チ
ャージポンプＣＰ２と、ローパスフィルタＬＰＦと、電
圧制御発振器ＶＣＯと、第２可変分周器８等により、第
２ＰＬＬ周波数シンセサイザ１０が構成されている。
２の高周波成分をカットした制御電圧ＣＶを生成し、電
圧制御発振器ＶＣＯへ出力する。これらの発生手段２
と、オアゲート３と、第２位相比較器ＰＣ２と、第２チ
ャージポンプＣＰ２と、ローパスフィルタＬＰＦと、電
圧制御発振器ＶＣＯと、第２可変分周器８等により、第
２ＰＬＬ周波数シンセサイザ１０が構成されている。
【００３０】ロック検出器１１は、第１可変分周器４が
出力する帰還信号ＦＰ１と、基準信号ＦＲ１が入力され
る。ロック検出器１１は例えば、アンドゲートと抵抗等
から成る公知のものである。このＰＬＬ回路１が立上る
時は、電圧制御発振器ＶＣＯの出力信号ＶＯの周波数
は、設定周波数と異なるので、帰還信号ＦＰ１と基準信
号ＦＲ１は同期がとれていない。従って、この時、ロッ
ク検出器１１は制御部６に対し、Ｌｏ信号（非同期検出
信号）を出力する。
出力する帰還信号ＦＰ１と、基準信号ＦＲ１が入力され
る。ロック検出器１１は例えば、アンドゲートと抵抗等
から成る公知のものである。このＰＬＬ回路１が立上る
時は、電圧制御発振器ＶＣＯの出力信号ＶＯの周波数
は、設定周波数と異なるので、帰還信号ＦＰ１と基準信
号ＦＲ１は同期がとれていない。従って、この時、ロッ
ク検出器１１は制御部６に対し、Ｌｏ信号（非同期検出
信号）を出力する。
【００３１】ＰＬＬ回路１がロックした時（例えば、上
記出力信号ＶＯの周波数が設定周波数の±３００Ｈｚ以
内になった時）、帰還信号ＦＰ１と基準信号ＦＲ１は殆
んど同期されている。この時、ロック検出器１１は制御
部６に対し、Ｈｉ信号（同期検出信号）を出力する。こ
の状態を「出力信号ＶＯが設定周波数に同期した」と表
現する。
記出力信号ＶＯの周波数が設定周波数の±３００Ｈｚ以
内になった時）、帰還信号ＦＰ１と基準信号ＦＲ１は殆
んど同期されている。この時、ロック検出器１１は制御
部６に対し、Ｈｉ信号（同期検出信号）を出力する。こ
の状態を「出力信号ＶＯが設定周波数に同期した」と表
現する。
【００３２】制御部６の各出力端子は、各々、第２可変
分周器８と、第２位相比較器ＰＣ２と、第２チャージポ
ンプＣＰ２に電気的接続されている。なお、ロック検出
器１１は、第１位相比較器ＰＣ１に付属させて設けても
良く、又は、第１位相比較器ＰＣ１と一体的に設けても
良い。以上の部品により、ＰＬＬ回路１は構成されてい
る。
分周器８と、第２位相比較器ＰＣ２と、第２チャージポ
ンプＣＰ２に電気的接続されている。なお、ロック検出
器１１は、第１位相比較器ＰＣ１に付属させて設けても
良く、又は、第１位相比較器ＰＣ１と一体的に設けても
良い。以上の部品により、ＰＬＬ回路１は構成されてい
る。
【００３３】以下の通り、このＰＬＬ回路１の特徴をま
とめる。ＰＬＬ回路１に於て、位相が異なる複数の基準
信号ＦＲ１〜ＦＲ１６を発生する発生手段２が設けられ
ている。複数の可変分周器１２は、電圧制御発振器ＶＣ
Ｏの出力信号ＶＯを各々分周し、各帰還信号ＦＰ１〜Ｆ
Ｐ１６を出力する。
とめる。ＰＬＬ回路１に於て、位相が異なる複数の基準
信号ＦＲ１〜ＦＲ１６を発生する発生手段２が設けられ
ている。複数の可変分周器１２は、電圧制御発振器ＶＣ
Ｏの出力信号ＶＯを各々分周し、各帰還信号ＦＰ１〜Ｆ
Ｐ１６を出力する。
【００３４】位相比較器１３は各帰還信号ＦＰ１〜ＦＰ
１６と、各基準信号ＦＲ１〜ＦＲ１６を各々、位相比較
し、複数の位相比較信号（Ｕ１〜Ｕ１６、Ｄ１〜Ｄ１
６）を出力する。
１６と、各基準信号ＦＲ１〜ＦＲ１６を各々、位相比較
し、複数の位相比較信号（Ｕ１〜Ｕ１６、Ｄ１〜Ｄ１
６）を出力する。
【００３５】また、第１可変分周器４には、分周データ
Ｎ（Ｎは、出力信号ＶＯの周波数を基準周波数で割った
値）が与えられる。第１可変分周器４が出力する帰還信
号ＦＰ１と、基準信号ＦＲ１は、ロック検出器１１に入
力される。ロック検出器１１は、出力信号ＶＯが設定周
波数に同期した事を検出する。
Ｎ（Ｎは、出力信号ＶＯの周波数を基準周波数で割った
値）が与えられる。第１可変分周器４が出力する帰還信
号ＦＰ１と、基準信号ＦＲ１は、ロック検出器１１に入
力される。ロック検出器１１は、出力信号ＶＯが設定周
波数に同期した事を検出する。
【００３６】可変分周器１２を、第１可変分周器４およ
び第２可変分周器８とにより構成する。第２可変分周器
８には、分周データＮ／ｎ（ｎは、２以上の整数であ
り、望しくは、基準信号ＦＲ１〜ＦＲ１６の総数、１６
個）が与えられる。
び第２可変分周器８とにより構成する。第２可変分周器
８には、分周データＮ／ｎ（ｎは、２以上の整数であ
り、望しくは、基準信号ＦＲ１〜ＦＲ１６の総数、１６
個）が与えられる。
【００３７】上記説明では、Ｎ／ｎ＝４１２５となり、
この値は整数であるので、分周データとして、そのまま
与えられる。例えば、出力信号ＶＯの設定周波数が７５
５ＭＨｚの場合、Ｎ＝７５５×１０３ＫＨｚ／２５ＫＨ
ｚ＝３０２００、Ｎ／ｎ＝３０２００／１６＝１８８
７．５となる。この様に、Ｎ／ｎが分数を含む場合（即
ち整数でない場合）分周データＮ／ｎは、この値１８８
７．５に近い整数、即ち１８８７又は１８８８が分周デ
ータＮ／ｎとして与えられる。
この値は整数であるので、分周データとして、そのまま
与えられる。例えば、出力信号ＶＯの設定周波数が７５
５ＭＨｚの場合、Ｎ＝７５５×１０３ＫＨｚ／２５ＫＨ
ｚ＝３０２００、Ｎ／ｎ＝３０２００／１６＝１８８
７．５となる。この様に、Ｎ／ｎが分数を含む場合（即
ち整数でない場合）分周データＮ／ｎは、この値１８８
７．５に近い整数、即ち１８８７又は１８８８が分周デ
ータＮ／ｎとして与えられる。
【００３８】次に、図１と図２に従い、本ＰＬＬ回路１
の動作を説明する。最初に、例えば使用者は設定周波数
キーに於て、１．６５ＧＨｚを設定し、スタートキーを
押したとする。
の動作を説明する。最初に、例えば使用者は設定周波数
キーに於て、１．６５ＧＨｚを設定し、スタートキーを
押したとする。
【００３９】制御部６は第１可変分周器４に対し、分周
データＮ＝６６０００を出力する。それと同時に、制御
部６は第２可変分周器８に対し、Ｎ／ｎ＝６６０００／
１６＝４１２５を出力する。
データＮ＝６６０００を出力する。それと同時に、制御
部６は第２可変分周器８に対し、Ｎ／ｎ＝６６０００／
１６＝４１２５を出力する。
【００４０】基準発振器ＯＳＣの信号２５．６ＭＨｚ
は、固定分周器Ｍにより、４００ＫＨｚに分周され、発
生手段２により、位相が異なる複数の基準信号ＦＲ１〜
ＦＲ１６が出力される。基準信号ＦＲ１〜ＦＲ１６は、
基準周波数が２５ＫＨｚでありタイミングＴ１〜Ｔ１６
にて各々、立上っている（図２参照）。
は、固定分周器Ｍにより、４００ＫＨｚに分周され、発
生手段２により、位相が異なる複数の基準信号ＦＲ１〜
ＦＲ１６が出力される。基準信号ＦＲ１〜ＦＲ１６は、
基準周波数が２５ＫＨｚでありタイミングＴ１〜Ｔ１６
にて各々、立上っている（図２参照）。
【００４１】第１可変分周器４は、電圧制御発振器ＶＣ
Ｏからの出力信号ＶＯを、分周データＮ＝６６０００に
て分周し、帰還信号ＦＰ１を生成し、帰還信号ＦＰ１
（図２参照）を、第１位相比較器ＰＣ１へ出力する。
Ｏからの出力信号ＶＯを、分周データＮ＝６６０００に
て分周し、帰還信号ＦＰ１を生成し、帰還信号ＦＰ１
（図２参照）を、第１位相比較器ＰＣ１へ出力する。
【００４２】第２可変分周器８は、出力信号ＶＯを、分
周データＮ／ｎ＝４１２５にて分周し、帰還信号ＦＰ２
〜ＦＰ１６を生成し、そして、帰還信号ＦＰ２〜ＦＰ１
６（図２参照）を、第２位相比較器ＰＣ２へ出力する。
周データＮ／ｎ＝４１２５にて分周し、帰還信号ＦＰ２
〜ＦＰ１６を生成し、そして、帰還信号ＦＰ２〜ＦＰ１
６（図２参照）を、第２位相比較器ＰＣ２へ出力する。
【００４３】第１位相比較器ＰＣ１は、基準信号ＦＲ１
と帰還信号ＦＰ１を位相比較し、第１チャージポンプＣ
Ｐ１に対し、位相比較信号Ｕ１、Ｄ１を出力する。第１
チャージポンプＣＰ１は、位相比較信号Ｕ１、Ｄ１に従
い、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ１を
出力する。ローパスフィルタＬＰＦは、誤差信号ＥＲ１
に従い、電圧制御発振器ＶＣＯに対し、制御電圧ＣＶを
出力する。
と帰還信号ＦＰ１を位相比較し、第１チャージポンプＣ
Ｐ１に対し、位相比較信号Ｕ１、Ｄ１を出力する。第１
チャージポンプＣＰ１は、位相比較信号Ｕ１、Ｄ１に従
い、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ１を
出力する。ローパスフィルタＬＰＦは、誤差信号ＥＲ１
に従い、電圧制御発振器ＶＣＯに対し、制御電圧ＣＶを
出力する。
【００４４】次に、第２位相比較器ＰＣ２は、基準信号
ＦＲ２〜ＦＲ１６と、帰還信号ＦＰ２〜ＦＰ１６を各々
位相比較し、第２チャージポンプＣＰ２に対し、位相比
較信号Ｕ２〜Ｕ１６、Ｄ２〜Ｄ１６を出力する。
ＦＲ２〜ＦＲ１６と、帰還信号ＦＰ２〜ＦＰ１６を各々
位相比較し、第２チャージポンプＣＰ２に対し、位相比
較信号Ｕ２〜Ｕ１６、Ｄ２〜Ｄ１６を出力する。
【００４５】第２チャージポンプＣＰ２は、上記位相比
較信号に従い、ローパスフィルタＬＰＦに対し、誤差信
号ＥＲ２を出力する。ローパスフィルタＬＰＦは、上記
誤差信号ＥＲ２に従い、電圧制御発振器ＶＣＯに対し、
制御電圧ＣＶを出力する。その結果、電圧制御発振器Ｖ
ＣＯから出力される出力信号ＶＯは、設定周波数に近づ
く。この様な、位相比較動作を繰り返す。
較信号に従い、ローパスフィルタＬＰＦに対し、誤差信
号ＥＲ２を出力する。ローパスフィルタＬＰＦは、上記
誤差信号ＥＲ２に従い、電圧制御発振器ＶＣＯに対し、
制御電圧ＣＶを出力する。その結果、電圧制御発振器Ｖ
ＣＯから出力される出力信号ＶＯは、設定周波数に近づ
く。この様な、位相比較動作を繰り返す。
【００４６】この構成により、基準信号ＦＲ１の１周期
（ＴＲ）の間に、位相比較が１６回行われるため（図２
参照）、従来の位相比較器１段型に比べて、ロックアッ
プ時間（出力信号ＶＯが設定周波数に略同期するまでの
時間）が、約１／１６倍に短縮される。
（ＴＲ）の間に、位相比較が１６回行われるため（図２
参照）、従来の位相比較器１段型に比べて、ロックアッ
プ時間（出力信号ＶＯが設定周波数に略同期するまでの
時間）が、約１／１６倍に短縮される。
【００４７】この様に、前記同期が検出されない場合
（即ち、ロック検出器１１が制御部６に対し、Ｌｏ信号
を出力している時）、第１可変分周器４と、第１位相比
較器ＣＰ１と、第１チャージポンプＣＰ１と、第２可変
分周器８と、第２位相比較器ＣＰ２と、第２チャージポ
ンプＣＰ２等は動作している。
（即ち、ロック検出器１１が制御部６に対し、Ｌｏ信号
を出力している時）、第１可変分周器４と、第１位相比
較器ＣＰ１と、第１チャージポンプＣＰ１と、第２可変
分周器８と、第２位相比較器ＣＰ２と、第２チャージポ
ンプＣＰ２等は動作している。
【００４８】この様に、上記位相比較が繰返されると、
出力信号ＶＯは、設定周波数に同期する。即ち、この
時、出力信号ＶＯの周波数が、設定周波数の±３００Ｈ
ｚ以内になる。この時に、ロック検出器１１は制御部６
に対し、Ｈｉ信号（同期検出信号）を出力する。
出力信号ＶＯは、設定周波数に同期する。即ち、この
時、出力信号ＶＯの周波数が、設定周波数の±３００Ｈ
ｚ以内になる。この時に、ロック検出器１１は制御部６
に対し、Ｈｉ信号（同期検出信号）を出力する。
【００４９】上記同期検出信号の入力により、制御部６
は、第２可変分周器８を停止させ、第２位相比較器ＰＣ
２を停止させ、第２チャージポンプＣＰ２を停止させ
る。
は、第２可変分周器８を停止させ、第２位相比較器ＰＣ
２を停止させ、第２チャージポンプＣＰ２を停止させ
る。
【００５０】また、この時、制御部６は、第１可変分周
器４の動作を継続させ、第１位相比較器ＰＣ１と第１チ
ャージポンプＣＰ１の動作を継続させる。即ち、制御部
６は第１ＰＬＬ周波数シンセサイザ７の動作を継続さ
せ、第２ＰＬＬ周波数シンセサイザ１０の動作を停止さ
せる。
器４の動作を継続させ、第１位相比較器ＰＣ１と第１チ
ャージポンプＣＰ１の動作を継続させる。即ち、制御部
６は第１ＰＬＬ周波数シンセサイザ７の動作を継続さ
せ、第２ＰＬＬ周波数シンセサイザ１０の動作を停止さ
せる。
【００５１】この様に、同期検出信号が入力されると、
制御部６は第１ＰＬＬ周波数シンセサイザ７の動作を継
続させるので、分周、位相比較動作は正確に行われる。
その結果、設定周波数１．６５ＧＨｚを持つ出力信号Ｖ
Ｏを、安定して出力させる事ができる。
制御部６は第１ＰＬＬ周波数シンセサイザ７の動作を継
続させるので、分周、位相比較動作は正確に行われる。
その結果、設定周波数１．６５ＧＨｚを持つ出力信号Ｖ
Ｏを、安定して出力させる事ができる。
【００５２】また、同期検出信号が入力されると、制御
部６は、第２可変分周器８と、第２位相比較器ＰＣ２
と、第２チャージポンプＣＰ２の運転を停止させる。そ
の結果このＰＬＬ回路１の電力消費量は少なくなる。
部６は、第２可変分周器８と、第２位相比較器ＰＣ２
と、第２チャージポンプＣＰ２の運転を停止させる。そ
の結果このＰＬＬ回路１の電力消費量は少なくなる。
【００５３】上記動作の特徴をまとめる。出力信号ＶＯ
が設定周波数に同期した場合、少なくとも１つの可変分
周器４を動作させ、他の可変分周器８の動作を停止す
る。
が設定周波数に同期した場合、少なくとも１つの可変分
周器４を動作させ、他の可変分周器８の動作を停止す
る。
【００５４】即ち、前記同期が検出されない場合、第１
可変分周器４および第２可変分周器８を動作させる。そ
して、前記同期が検出された場合、第１可変分周器４を
動作させ、第２可変分周器８の動作を停止させる。
可変分周器４および第２可変分周器８を動作させる。そ
して、前記同期が検出された場合、第１可変分周器４を
動作させ、第２可変分周器８の動作を停止させる。
【００５５】
【発明の効果】請求項１の本発明では、位相が異なる複
数の基準信号を発生する発生手段と、電圧制御発振器の
出力信号を各々分周し、各帰還信号を出力する複数の可
変分周器と、各帰還信号と各基準信号を位相比較し、複
数の位相比較信号を出力する位相比較器を備え、前記出
力信号が設定周波数に同期した場合、少なくとも１つの
前記可変分周器を動作させ、他の前記可変分周器を停止
させる構成とする。この様に、複数の位相比較信号を出
力させるので、基準信号の１周期の間に、位相比較を複
数回行う事となり、ロックアップ時間が早くなる。ま
た、出力信号が同期した場合、他の可変分周器を停止さ
せるので、このＰＬＬ回路の電力消費量は少なくなる。
数の基準信号を発生する発生手段と、電圧制御発振器の
出力信号を各々分周し、各帰還信号を出力する複数の可
変分周器と、各帰還信号と各基準信号を位相比較し、複
数の位相比較信号を出力する位相比較器を備え、前記出
力信号が設定周波数に同期した場合、少なくとも１つの
前記可変分周器を動作させ、他の前記可変分周器を停止
させる構成とする。この様に、複数の位相比較信号を出
力させるので、基準信号の１周期の間に、位相比較を複
数回行う事となり、ロックアップ時間が早くなる。ま
た、出力信号が同期した場合、他の可変分周器を停止さ
せるので、このＰＬＬ回路の電力消費量は少なくなる。
【００５６】請求項２の本発明では、第１可変分周器は
分周データＮ（Ｎは設定周波数を基準周波数で割った
値）が与えられ、前記第１可変分周器が出力する帰還信
号と前記基準信号とにより、前記同期が検出される構成
とする。この様に、第１可変分周器に対し、分周データ
Ｎを与えるので、第１可変分周器は正確な分周を行い、
その第１可変分周器からの帰還信号と基準信号とによ
り、出力信号の同期を検出するので、この検出動作（検
出結果）は正確なものとなる。
分周データＮ（Ｎは設定周波数を基準周波数で割った
値）が与えられ、前記第１可変分周器が出力する帰還信
号と前記基準信号とにより、前記同期が検出される構成
とする。この様に、第１可変分周器に対し、分周データ
Ｎを与えるので、第１可変分周器は正確な分周を行い、
その第１可変分周器からの帰還信号と基準信号とによ
り、出力信号の同期を検出するので、この検出動作（検
出結果）は正確なものとなる。
【００５７】請求項３の本発明では、前記可変分周器
を、前記第１可変分周器と第２可変分周器により構成
し、前記第２可変分周器に対し、分周データＮ／ｎ（ｎ
は２以上の整数）又は該データに近い整数を与える構成
とする。この様に、第２可変分周器に対し、分周データ
Ｎ／ｎを与えるので、第２可変分周器は、基準信号の１
周期の間に、複数個の帰還信号を出力する。その結果、
第２位相比較器は、基準信号の１周期の間に、位相比較
を複数回行う事となり、ロックアップ時間が早くなる。
更に、この様に、基準信号１周期の間に、複数回（例え
ば１６回）位相比較するのに、２個の可変分周器のみを
設けるので、可変分周器の数を減らせる。その結果、こ
のＰＬＬ回路は、コストが安く、ＬＳＩ化し易い。
を、前記第１可変分周器と第２可変分周器により構成
し、前記第２可変分周器に対し、分周データＮ／ｎ（ｎ
は２以上の整数）又は該データに近い整数を与える構成
とする。この様に、第２可変分周器に対し、分周データ
Ｎ／ｎを与えるので、第２可変分周器は、基準信号の１
周期の間に、複数個の帰還信号を出力する。その結果、
第２位相比較器は、基準信号の１周期の間に、位相比較
を複数回行う事となり、ロックアップ時間が早くなる。
更に、この様に、基準信号１周期の間に、複数回（例え
ば１６回）位相比較するのに、２個の可変分周器のみを
設けるので、可変分周器の数を減らせる。その結果、こ
のＰＬＬ回路は、コストが安く、ＬＳＩ化し易い。
【００５８】請求項４の本発明では、前記同期が検出さ
れない場合、前記第１可変分周器および前記第２可変分
周器を動作させ、前記同期が検出された場合、前記第１
可変分周器を動作させ、前記第２可変分周器を停止させ
る。この様に、同期検出前に両方の可変分周器を動作さ
せるので、ロックアップ時間が早くなる。そして同期検
出後に、第２可変分周器を停止させるので、このＰＬＬ
回路の電力消費量は少なくなる。更に、同期検出後に、
第１可変分周器は分周データＮ（Ｎは設定周波数を基準
周波数で割った値）にて、出力信号を分周する。その結
果、このＰＬＬ回路は同期検出後に、設定周波数に正確
に一致する出力信号を、安定して出力する事ができる。
れない場合、前記第１可変分周器および前記第２可変分
周器を動作させ、前記同期が検出された場合、前記第１
可変分周器を動作させ、前記第２可変分周器を停止させ
る。この様に、同期検出前に両方の可変分周器を動作さ
せるので、ロックアップ時間が早くなる。そして同期検
出後に、第２可変分周器を停止させるので、このＰＬＬ
回路の電力消費量は少なくなる。更に、同期検出後に、
第１可変分周器は分周データＮ（Ｎは設定周波数を基準
周波数で割った値）にて、出力信号を分周する。その結
果、このＰＬＬ回路は同期検出後に、設定周波数に正確
に一致する出力信号を、安定して出力する事ができる。
【図１】本発明の実施の形態に係るＰＬＬ回路１のブロ
ック図である。
ック図である。
【図２】上記ＰＬＬ回路１に用いられる各信号のタイム
チャートである。
チャートである。
２ 発生手段 １２ 可変分周器 １３ 位相比較器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC20 CC21 CC53 FF01 FF08 FF09 KK03 KK37 QQ09 5K047 AA02 AA16 GG10 MM46 MM50 MM55 MM63
Claims (4)
- 【請求項１】 位相が異なる複数の基準信号を発生する
発生手段と、電圧制御発振器の出力信号を各々分周し、
各帰還信号を出力する複数の可変分周器と、各帰還信号
と各基準信号を位相比較し、複数の位相比較信号を出力
する位相比較器を備え、前記出力信号が設定周波数に同
期した場合、少なくとも１つの前記可変分周器を動作さ
せ、他の前記可変分周器を停止させる事を特徴とするＰ
ＬＬ回路。 - 【請求項２】 第１可変分周器は分周データＮ（Ｎは設
定周波数を基準周波数で割った値）が与えられ、前記第
１可変分周器が出力する帰還信号と前記基準信号とによ
り、前記同期が検出される事を特徴とする請求項１のＰ
ＬＬ回路。 - 【請求項３】 前記可変分周器を、前記第１可変分周器
および第２可変分周器により構成し、前記第２可変分周
器に対し、分周データＮ／ｎ（ｎは２以上の整数）又は
該データに近い整数を与える事を特徴とする請求項２の
ＰＬＬ回路。 - 【請求項４】 前記同期が検出されない場合、前記第１
可変分周器および前記第２可変分周器を動作させ、前記
同期が検出された場合、前記第１可変分周器を動作さ
せ、前記第２可変分周器を停止させる事を特徴とする請
求項３のＰＬＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006722A JP3883812B2 (ja) | 2001-01-15 | 2001-01-15 | Ｐｌｌ回路 |
| PCT/JP2002/000211 WO2002056476A1 (fr) | 2001-01-15 | 2002-01-15 | Circuit pll (boucle a verrouillage de phase) |
| US10/250,671 US6894571B2 (en) | 2001-01-15 | 2002-01-15 | Phase locked loop circuit with selectable variable frequency dividers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006722A JP3883812B2 (ja) | 2001-01-15 | 2001-01-15 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217716A true JP2002217716A (ja) | 2002-08-02 |
| JP3883812B2 JP3883812B2 (ja) | 2007-02-21 |
Family
ID=18874572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001006722A Expired - Fee Related JP3883812B2 (ja) | 2001-01-15 | 2001-01-15 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3883812B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004019546A1 (ja) * | 2002-08-21 | 2004-03-04 | Sony Corporation | ディジタル信号伝送システムおよび方法、送信装置および方法、並びに受信装置および方法 |
-
2001
- 2001-01-15 JP JP2001006722A patent/JP3883812B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004019546A1 (ja) * | 2002-08-21 | 2004-03-04 | Sony Corporation | ディジタル信号伝送システムおよび方法、送信装置および方法、並びに受信装置および方法 |
| US7528891B2 (en) | 2002-08-21 | 2009-05-05 | Sony Corporation | Digital signal transmission system and method, transmission apparatus and method, and reception apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3883812B2 (ja) | 2007-02-21 |
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