JP2002217215A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000001746 injection moulding Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 33
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 238000005452 bending Methods 0.000 description 4
- 239000011295 pitch Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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Abstract
(57)【要約】
【課題】半導体チップの下に形成されるマウントペース
トの形成状態を制御でき、半導体チップに発生するクラ
ックを低減することができる半導体装置を提供する。 【解決手段】基板11上に、各々が所定距離以下の間隔
で配列された複数のレジスト材12と、複数のレジスト
材12が形成された基板11上に配置された半導体チッ
プ14と、基板11と半導体チップ14との間に形成さ
れ、これら基板11と半導体チップ14とを接着するマ
ウントペースト13とを有する。
トの形成状態を制御でき、半導体チップに発生するクラ
ックを低減することができる半導体装置を提供する。 【解決手段】基板11上に、各々が所定距離以下の間隔
で配列された複数のレジスト材12と、複数のレジスト
材12が形成された基板11上に配置された半導体チッ
プ14と、基板11と半導体チップ14との間に形成さ
れ、これら基板11と半導体チップ14とを接着するマ
ウントペースト13とを有する。
Description
【0001】
【発明の属する技術分野】この発明は、基板上にマウン
トされた半導体チップを射出成形によるモールドにて保
護した半導体装置に関するものである。
トされた半導体チップを射出成形によるモールドにて保
護した半導体装置に関するものである。
【0002】
【従来の技術】近年、小型の携帯用機器に用いられる記
録媒体として、半導体メモリを内蔵したメモリカードの
一種であるスマートメディアが注目されている。このス
マートメディアは、特にデジタルカメラなどにおいて、
画像情報などを記録する媒体として採用されている。ス
マートメディアには、小型化及び薄型化が要求されるた
め、基板上にマウントされた半導体チップを保護するモ
ールドの形成には、射出成形が用いられている。
録媒体として、半導体メモリを内蔵したメモリカードの
一種であるスマートメディアが注目されている。このス
マートメディアは、特にデジタルカメラなどにおいて、
画像情報などを記録する媒体として採用されている。ス
マートメディアには、小型化及び薄型化が要求されるた
め、基板上にマウントされた半導体チップを保護するモ
ールドの形成には、射出成形が用いられている。
【0003】以下に、スマートメディアに代表されるよ
うな基板上にマウントされた半導体チップを、射出成形
によるモールドにて保護する半導体装置について説明す
る。
うな基板上にマウントされた半導体チップを、射出成形
によるモールドにて保護する半導体装置について説明す
る。
【0004】図2(a)は従来の前記半導体装置の構成
を示す平面図であり、図2(b)及び図2(c)は前記
半導体装置の構成を示す断面図である。
を示す平面図であり、図2(b)及び図2(c)は前記
半導体装置の構成を示す断面図である。
【0005】図2(a)及び図2(b)に示すように、
基板101上にはレジスト材102が形成されている。
レジスト材102上には、マウントペースト103が塗
布されており、このマウントペースト103により、半
導体チップ104がレジスト材102上に接着されてい
る。半導体チップ104上のパッドと基板101上のパ
ッドとの間には、これらを電気的に接続するボンディン
グワイヤ105が形成されている。
基板101上にはレジスト材102が形成されている。
レジスト材102上には、マウントペースト103が塗
布されており、このマウントペースト103により、半
導体チップ104がレジスト材102上に接着されてい
る。半導体チップ104上のパッドと基板101上のパ
ッドとの間には、これらを電気的に接続するボンディン
グワイヤ105が形成されている。
【0006】このような半導体装置の製造では、基板1
01上にレジスト材102を形成した後、マウントペー
スト103を塗布し、このマウントペースト103によ
り半導体チップ104を基板101上に接着している。
なお、ここでは、基板101上にレジスト材102を形
成してからマウントペースト103を塗布する例を示し
たが、基板101上に直接、マウントペースト103を
塗布する場合もある。
01上にレジスト材102を形成した後、マウントペー
スト103を塗布し、このマウントペースト103によ
り半導体チップ104を基板101上に接着している。
なお、ここでは、基板101上にレジスト材102を形
成してからマウントペースト103を塗布する例を示し
たが、基板101上に直接、マウントペースト103を
塗布する場合もある。
【0007】このとき、マウントペースト103の塗布
量は、マウントペーストを塗布するディスペンサの性能
とその制御によって決定される。このため、マウントペ
ースト103の塗布量が多い場合、あるいは基板101
への半導体チップ104の押さえ込み量が大きい場合に
は、チップ端からマウントペースト103がはみ出し、
場合によっては半導体チップ104上に達してしまう。
一方、マウントペースト103の塗布量が少ない場合、
あるいは半導体チップ104の押さえ込み量が小さい場
合には、チップ端にマウントペースト103が埋まら
ず、図2(c)に示すように、半導体チップ104のチ
ップ端とレジスト材102との間に、マウントペースト
103が存在しない空洞が形成されてしまう。
量は、マウントペーストを塗布するディスペンサの性能
とその制御によって決定される。このため、マウントペ
ースト103の塗布量が多い場合、あるいは基板101
への半導体チップ104の押さえ込み量が大きい場合に
は、チップ端からマウントペースト103がはみ出し、
場合によっては半導体チップ104上に達してしまう。
一方、マウントペースト103の塗布量が少ない場合、
あるいは半導体チップ104の押さえ込み量が小さい場
合には、チップ端にマウントペースト103が埋まら
ず、図2(c)に示すように、半導体チップ104のチ
ップ端とレジスト材102との間に、マウントペースト
103が存在しない空洞が形成されてしまう。
【0008】その後、前記ボンディングワイヤ105が
形成され、さらに半導体チップ104及びボンディング
ワイヤ105を保護するためのモールドが、これら半導
体チップ104及びボンディングワイヤ105を覆うよ
うに形成される。このモールドの形成は、溶解したモー
ルドを半導体チップ101の上方から射出する射出成形
により行われる。
形成され、さらに半導体チップ104及びボンディング
ワイヤ105を保護するためのモールドが、これら半導
体チップ104及びボンディングワイヤ105を覆うよ
うに形成される。このモールドの形成は、溶解したモー
ルドを半導体チップ101の上方から射出する射出成形
により行われる。
【0009】
【発明が解決しようとする課題】前記モールドの射出成
形では、半導体チップ104の上方から溶融したモール
ドが所定の圧力にて射出される。このため、図2(c)
に示すように、半導体チップ104の下に空洞が存在す
ると、半導体チップ104にクラックが発生する場合が
ある。
形では、半導体チップ104の上方から溶融したモール
ドが所定の圧力にて射出される。このため、図2(c)
に示すように、半導体チップ104の下に空洞が存在す
ると、半導体チップ104にクラックが発生する場合が
ある。
【0010】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、半導体チップの下に形成されるマウン
トペーストの形成状態を制御でき、半導体チップに発生
するクラックを低減することができる半導体装置を提供
することを目的とする。
れたものであり、半導体チップの下に形成されるマウン
トペーストの形成状態を制御でき、半導体チップに発生
するクラックを低減することができる半導体装置を提供
することを目的とする。
【0011】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、基板上に、各々が所
定距離以下の間隔で配列された絶縁性材料からなる複数
の突起物と、前記複数の突起物が形成された基板上に配
置された半導体チップと、前記基板と前記半導体チップ
との間に形成され、前記基板と前記半導体チップとを接
着するマウント材とを具備することを特徴とする。
に、この発明に係る半導体装置は、基板上に、各々が所
定距離以下の間隔で配列された絶縁性材料からなる複数
の突起物と、前記複数の突起物が形成された基板上に配
置された半導体チップと、前記基板と前記半導体チップ
との間に形成され、前記基板と前記半導体チップとを接
着するマウント材とを具備することを特徴とする。
【0012】このような構成を有する半導体装置では、
半導体チップの上方に溶融したモールドが射出されるな
どによって、半導体チップに所定の圧力が加えられた場
合、半導体チップの下に空洞が存在するときでも、前記
突起物が支えとして働き、半導体チップの変形が抑えら
れる。これにより、半導体チップに、クラックが発生す
る状態まで曲げ応力が加えられることはない。この結
果、半導体チップにクラックが発生するのを防止するこ
とができる。
半導体チップの上方に溶融したモールドが射出されるな
どによって、半導体チップに所定の圧力が加えられた場
合、半導体チップの下に空洞が存在するときでも、前記
突起物が支えとして働き、半導体チップの変形が抑えら
れる。これにより、半導体チップに、クラックが発生す
る状態まで曲げ応力が加えられることはない。この結
果、半導体チップにクラックが発生するのを防止するこ
とができる。
【0013】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【0014】図1(a)及び図1(b)は、この発明の
実施の形態の半導体装置の構成を示す断面図である。図
1(c)は、前記半導体装置における基板上のレジスト
材の配列を示す上面図である。なお、図1(a)にはモ
ールド形成前の状態、図1(b)にはモールド形成後の
状態を示す。図1(c)には、基板上にマウントペース
トを塗布する前の状態を示す。
実施の形態の半導体装置の構成を示す断面図である。図
1(c)は、前記半導体装置における基板上のレジスト
材の配列を示す上面図である。なお、図1(a)にはモ
ールド形成前の状態、図1(b)にはモールド形成後の
状態を示す。図1(c)には、基板上にマウントペース
トを塗布する前の状態を示す。
【0015】図1(a)及び図1(c)に示すように、
基板11上の半導体チップがマウントされる領域14A
内には、複数のレジスト材12が形成されている。これ
らレジスト材12は、各々が所定サイズを持つ絶縁性材
料の小片(突起物)からなり、各々のレジスト材12間
の間隔が所定距離以下になるように配列されている。
基板11上の半導体チップがマウントされる領域14A
内には、複数のレジスト材12が形成されている。これ
らレジスト材12は、各々が所定サイズを持つ絶縁性材
料の小片(突起物)からなり、各々のレジスト材12間
の間隔が所定距離以下になるように配列されている。
【0016】詳述すると、これらレジスト材12は、図
1(c)に示すように、図上における横方向の各行では
各々のレジスト材12が所定距離以下の間隔(所定ピッ
チ)で配列されている。さらに、隣接する2つの行(第
1行、第2行)のレジスト材12の配列は、第1行のレ
ジスト材12間の空き領域中心の下に、第2行のレジス
ト材12の中心がくるように配列されている。さらに、
各行間も所定距離以下の間隔で配列されている。すなわ
ち、複数のレジスト材12は、縦横の配列を半ピッチづ
つずらした、規則性を持ったまだら模様のように配列さ
れている。
1(c)に示すように、図上における横方向の各行では
各々のレジスト材12が所定距離以下の間隔(所定ピッ
チ)で配列されている。さらに、隣接する2つの行(第
1行、第2行)のレジスト材12の配列は、第1行のレ
ジスト材12間の空き領域中心の下に、第2行のレジス
ト材12の中心がくるように配列されている。さらに、
各行間も所定距離以下の間隔で配列されている。すなわ
ち、複数のレジスト材12は、縦横の配列を半ピッチづ
つずらした、規則性を持ったまだら模様のように配列さ
れている。
【0017】前記レジスト材12が形成された基板11
上には、マウントペースト13が塗布されており、この
マウントペースト13により、半導体チップ14が基板
11上に接着されている。半導体チップ14上のパッド
と基板11上のパッドとの間には、これらを電気的に接
続するボンディングワイヤ15が形成されている。
上には、マウントペースト13が塗布されており、この
マウントペースト13により、半導体チップ14が基板
11上に接着されている。半導体チップ14上のパッド
と基板11上のパッドとの間には、これらを電気的に接
続するボンディングワイヤ15が形成されている。
【0018】前記ボンディングワイヤ15が形成された
後、その後の工程では図1(b)に示すように、半導体
チップ14及びボンディングワイヤ15を覆うように、
モールド16が形成される。モールド16は、半導体チ
ップ14及びボンディングワイヤ15を水分や汚染物か
ら保護するためのものである。このモールド16の形成
は、溶解したモールドを射出し固化する射出成形により
行われる。
後、その後の工程では図1(b)に示すように、半導体
チップ14及びボンディングワイヤ15を覆うように、
モールド16が形成される。モールド16は、半導体チ
ップ14及びボンディングワイヤ15を水分や汚染物か
ら保護するためのものである。このモールド16の形成
は、溶解したモールドを射出し固化する射出成形により
行われる。
【0019】前記モールド16の射出成形では、図1
(a)中の矢印にて示すように、半導体チップ14の上
方から溶融したモールドが所定の圧力にて射出される。
このとき、図1(a)に示す構造を持つ半導体装置で
は、半導体チップ14の下に空洞が存在する場合でも、
レジスト材12の突起物があるため、これが支えとして
働き、半導体チップ14の変形が抑えられる。このた
め、半導体チップ14に、クラックが発生する状態まで
曲げ応力が加えられることはない。これにより、半導体
チップ14にクラックが発生するのを防止することがで
きる。
(a)中の矢印にて示すように、半導体チップ14の上
方から溶融したモールドが所定の圧力にて射出される。
このとき、図1(a)に示す構造を持つ半導体装置で
は、半導体チップ14の下に空洞が存在する場合でも、
レジスト材12の突起物があるため、これが支えとして
働き、半導体チップ14の変形が抑えられる。このた
め、半導体チップ14に、クラックが発生する状態まで
曲げ応力が加えられることはない。これにより、半導体
チップ14にクラックが発生するのを防止することがで
きる。
【0020】また、前述したレジスト材12間の前記所
定距離は、以下のようにして求めることができる。半導
体チップ14の最大曲げ応力は、 σMAX=3Wl2/(2bh2) …(1) にて表される。ただし、Wはモールドの射出圧、lは応
力がかかる半導体チップの長さ、hは半導体チップの厚
さ、σMAX,bは実験により求められる値である。
定距離は、以下のようにして求めることができる。半導
体チップ14の最大曲げ応力は、 σMAX=3Wl2/(2bh2) …(1) にて表される。ただし、Wはモールドの射出圧、lは応
力がかかる半導体チップの長さ、hは半導体チップの厚
さ、σMAX,bは実験により求められる値である。
【0021】したがって、式(1)より、クラックが発
生しない半導体チップの長さLは、 L=SQRT(2bh2/(3W・σMAX)) …(2) となる。
生しない半導体チップの長さLは、 L=SQRT(2bh2/(3W・σMAX)) …(2) となる。
【0022】この実施の形態では、例えば、半導体チッ
プ14の厚さhは、0.2mm程度であり、半導体チッ
プ14のサイズは、10mm×13mm程度である。ま
た、基板11の厚さは、0.3mm程度であり、レジス
ト材12の厚さは10μm〜20μm程度である。この
ような条件においては、式(2)の半導体チップの長さ
Lは0.4mmとなる。よって、レジスト材12間の前
記所定距離は0.4mmとなる。この実施の形態では、
レジスト材12間の距離を0.4mm以下にする必要が
ある。
プ14の厚さhは、0.2mm程度であり、半導体チッ
プ14のサイズは、10mm×13mm程度である。ま
た、基板11の厚さは、0.3mm程度であり、レジス
ト材12の厚さは10μm〜20μm程度である。この
ような条件においては、式(2)の半導体チップの長さ
Lは0.4mmとなる。よって、レジスト材12間の前
記所定距離は0.4mmとなる。この実施の形態では、
レジスト材12間の距離を0.4mm以下にする必要が
ある。
【0023】図1(a)に示すような構成を持つ半導体
装置では、モールドの射出成形の際に半導体チップが変
形する場合でも、レジストの突起物があるため、これが
支えとなり、半導体チップの変形が抑えられる。したが
って、半導体チップに、クラックが発生する状態まで、
曲げ応力が加えられることはなく、半導体チップにクラ
ックが発生するのを防止することができる。
装置では、モールドの射出成形の際に半導体チップが変
形する場合でも、レジストの突起物があるため、これが
支えとなり、半導体チップの変形が抑えられる。したが
って、半導体チップに、クラックが発生する状態まで、
曲げ応力が加えられることはなく、半導体チップにクラ
ックが発生するのを防止することができる。
【0024】また、図2(a)〜図2(c)に示した従
来の半導体装置では、マウントペースト上の半導体チッ
プの基板への押さえ込み量は、最大で半導体チップが基
板またはレジスト材と接触するまで行われる場合があ
る。この場合、押しつぶされたマウントペーストは、半
導体チップとレジスト材との間からはみ出すしかなかっ
た。しかし、前記実施の形態では、このような最大の押
さえ込み、すなわち半導体チップがレジスト材と接触す
るまで押さえ込みがあった場合でも、所定距離を空けて
配列されたレジスト材間にマウントペーストが入り込む
ため、従来に比べてマウントペーストのはみ出し量は容
易にコントロールできる。
来の半導体装置では、マウントペースト上の半導体チッ
プの基板への押さえ込み量は、最大で半導体チップが基
板またはレジスト材と接触するまで行われる場合があ
る。この場合、押しつぶされたマウントペーストは、半
導体チップとレジスト材との間からはみ出すしかなかっ
た。しかし、前記実施の形態では、このような最大の押
さえ込み、すなわち半導体チップがレジスト材と接触す
るまで押さえ込みがあった場合でも、所定距離を空けて
配列されたレジスト材間にマウントペーストが入り込む
ため、従来に比べてマウントペーストのはみ出し量は容
易にコントロールできる。
【0025】また、前記実施の形態では、半導体チップ
がレジスト材と接触するまで押さえ込みがあった場合で
も、レジスト材間に入り込んだマウントペーストによ
り、半導体チップと基板との間の接着力を確保できる。
がレジスト材と接触するまで押さえ込みがあった場合で
も、レジスト材間に入り込んだマウントペーストによ
り、半導体チップと基板との間の接着力を確保できる。
【0026】以上説明したようにこの実施の形態では、
半導体チップとレジスト材との間に形成されるマウント
ペーストの形成状態を制御でき、半導体チップに発生す
るクラックを低減することができる。
半導体チップとレジスト材との間に形成されるマウント
ペーストの形成状態を制御でき、半導体チップに発生す
るクラックを低減することができる。
【0027】
【発明の効果】以上述べたようにこの発明によれば、半
導体チップの下に形成されるマウントペーストの形成状
態を制御でき、半導体チップに発生するクラックを低減
することができる半導体装置を提供することが可能であ
る。
導体チップの下に形成されるマウントペーストの形成状
態を制御でき、半導体チップに発生するクラックを低減
することができる半導体装置を提供することが可能であ
る。
【図1】(a)及び(b)はこの発明の実施の形態の半
導体装置の構成を示す断面図であり、(c)は前記半導
体装置における基板上のレジスト材の配列を示す上面図
である。
導体装置の構成を示す断面図であり、(c)は前記半導
体装置における基板上のレジスト材の配列を示す上面図
である。
【図2】(a)は従来の半導体装置の構成を示す平面図
であり、(b)及び(c)は前記半導体装置の構成を示
す断面図である。
であり、(b)及び(c)は前記半導体装置の構成を示
す断面図である。
11…基板 12…レジスト材 13…マウントペースト 14…半導体チップ 14A…半導体チップのマウント領域 15…ボンディングワイヤ 16…モールド 101…基板 102…レジスト材 103…マウントペースト 104…半導体チップ 105…ボンディングワイヤ
フロントページの続き (72)発明者 金箱 和範 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Fターム(参考) 5F047 AB06 BB11
Claims (4)
- 【請求項1】 基板上に、各々が所定距離以下の間隔で
配列された絶縁性材料からなる複数の突起物と、 前記複数の突起物が形成された基板上に配置された半導
体チップと、 前記基板と前記半導体チップとの間に形成され、前記基
板と前記半導体チップとを接着するマウント材と、 を具備することを特徴とする半導体装置。 - 【請求項2】 前記複数の突起物は、横方向に所定ピッ
チで配列された1つの行が、縦方向に一定の間隔で配列
された複数の行からなり、隣接する行同士は前記所定ピ
ッチの半分の距離だけずれて配列されていることを特徴
とする請求項1に記載の半導体装置。 - 【請求項3】 前記基板と前記半導体チップとの間に形
成されたボンディングワイヤと、 前記半導体チップ上及び前記ボンディングワイヤ上に形
成されたモールドと、 をさらに具備することを特徴とする請求項1または2に
記載の半導体装置。 - 【請求項4】 前記モールドは、射出成形によって形成
されていることを特徴とする請求項3に記載の半導体装
置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001007990A JP2002217215A (ja) | 2001-01-16 | 2001-01-16 | 半導体装置 |
US09/805,038 US20020093084A1 (en) | 2001-01-16 | 2001-03-14 | Semiconductor device protecting a semiconductor chip mounted over a substrate with a molding formed by an injection molding method |
TW090113828A TW501251B (en) | 2001-01-16 | 2001-06-07 | Semiconductor device |
CN01121856A CN1365143A (zh) | 2001-01-16 | 2001-06-29 | 半导体装置 |
KR1020010038056A KR20020061464A (ko) | 2001-01-16 | 2001-06-29 | 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001007990A JP2002217215A (ja) | 2001-01-16 | 2001-01-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002217215A true JP2002217215A (ja) | 2002-08-02 |
Family
ID=18875655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001007990A Withdrawn JP2002217215A (ja) | 2001-01-16 | 2001-01-16 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20020093084A1 (ja) |
JP (1) | JP2002217215A (ja) |
KR (1) | KR20020061464A (ja) |
CN (1) | CN1365143A (ja) |
TW (1) | TW501251B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7355283B2 (en) | 2005-04-14 | 2008-04-08 | Sandisk Corporation | Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging |
-
2001
- 2001-01-16 JP JP2001007990A patent/JP2002217215A/ja not_active Withdrawn
- 2001-03-14 US US09/805,038 patent/US20020093084A1/en not_active Abandoned
- 2001-06-07 TW TW090113828A patent/TW501251B/zh active
- 2001-06-29 KR KR1020010038056A patent/KR20020061464A/ko active IP Right Grant
- 2001-06-29 CN CN01121856A patent/CN1365143A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
KR20020061464A (ko) | 2002-07-24 |
US20020093084A1 (en) | 2002-07-18 |
TW501251B (en) | 2002-09-01 |
CN1365143A (zh) | 2002-08-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |