JP2002208856A - Ｐｌｌ回路および無線通信端末機器 - Google Patents
Ｐｌｌ回路および無線通信端末機器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
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- H03—ELECTRONIC CIRCUITRY
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-
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- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/12—Indirect frequency synthesis using a mixer in the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】
【課題】 高速収束可能な、ＩＦ信号をＲＦ信号に変換
するＰＬＬ回路と該ＰＬＬ回路を用いた無線通信端末機
器を提供する。 【解決手段】 ＰＬＬ回路の電流出力型位相比較器１０
０の出力に、ＬＰＦ１０３充電用の定電流源１０１と、
放電用の定電流源２００と、高速充電用の定電流源２０
１を接続する。該ＰＬＬ回路の収束周波数が低い場合に
は、定電流源１０１を用いてＶＣＯ１０４の入力電位を
０Ｖから上昇させ収束させる。該収束周波数が高い場合
には、定電流源２０１を用いて該入力電位を一旦最大電
位にする。その後、定電流源２００を用いて該入力電位
を最大電圧から下降させ収束させる。収束周波数により
上記動作を選択することで、該ＰＬＬ回路の最大収束時
間を短縮できる。
するＰＬＬ回路と該ＰＬＬ回路を用いた無線通信端末機
器を提供する。 【解決手段】 ＰＬＬ回路の電流出力型位相比較器１０
０の出力に、ＬＰＦ１０３充電用の定電流源１０１と、
放電用の定電流源２００と、高速充電用の定電流源２０
１を接続する。該ＰＬＬ回路の収束周波数が低い場合に
は、定電流源１０１を用いてＶＣＯ１０４の入力電位を
０Ｖから上昇させ収束させる。該収束周波数が高い場合
には、定電流源２０１を用いて該入力電位を一旦最大電
位にする。その後、定電流源２００を用いて該入力電位
を最大電圧から下降させ収束させる。収束周波数により
上記動作を選択することで、該ＰＬＬ回路の最大収束時
間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＦ（中間周波
数）信号をＲＦ（無線周波数）信号に周波数変換するＰ
ＬＬ回路の収束の高速化に適用して有効な技術に関す
る。
数）信号をＲＦ（無線周波数）信号に周波数変換するＰ
ＬＬ回路の収束の高速化に適用して有効な技術に関す
る。
【０００２】
【従来の技術】移動体通信端末に用いられる送信機には
いくつかの方式が存在する。もっとも一般的なものは、
ベースバンド信号を変調器でＩＦ（中間周波数）信号に
変換し、それをアンテナから送信すべき周波数にミキサ
で変換するミキサ方式である。この他に、該方式のミキ
サの替わりにＰＬＬ回路を用いて周波数変換するＰＬＬ
方式がある。ＰＬＬ方式は、定振幅変調しか扱えないと
いう欠点はあるものの、送信雑音をミキサ方式に比べて
大幅に低減できるという特長があり、主にＧＳＭ（Glob
al System for Mobile communications）システムの無
線通信端末機器に用いられている。その動作原理の詳細
は、例えば、IEEE journal of solid-state circuits V
ol. 32, No. 12, pp. 2089 - 2096, "A 2.7-V GSM RF T
ransceiverIC"に記されている。
いくつかの方式が存在する。もっとも一般的なものは、
ベースバンド信号を変調器でＩＦ（中間周波数）信号に
変換し、それをアンテナから送信すべき周波数にミキサ
で変換するミキサ方式である。この他に、該方式のミキ
サの替わりにＰＬＬ回路を用いて周波数変換するＰＬＬ
方式がある。ＰＬＬ方式は、定振幅変調しか扱えないと
いう欠点はあるものの、送信雑音をミキサ方式に比べて
大幅に低減できるという特長があり、主にＧＳＭ（Glob
al System for Mobile communications）システムの無
線通信端末機器に用いられている。その動作原理の詳細
は、例えば、IEEE journal of solid-state circuits V
ol. 32, No. 12, pp. 2089 - 2096, "A 2.7-V GSM RF T
ransceiverIC"に記されている。
【０００３】図１２は、該ＰＬＬ方式で用いられるＰＬ
Ｌ回路の一例を示した図である。該ＰＬＬ回路は、電流
出力型位相比較器１００と、定電流源１０１と、ミキサ
１０５と、低域通過フィルタ（ＬＰＦ）１０３と、電圧
制御発振器１０４と、スイッチ（ＳＷ）１０２とから構
成される。以下の説明において、ＶＣＯ１０４は正の感
度をもつものと仮定する。ＬＰＦ１０３には、一般に、
図１２に示す様な受動素子から成る２次ＬＰＦが使用さ
れる。また、ＳＷ１０２には制御信号ＬＯＧＩＣ１が与
えられる。ＬＯＧＩＣ１が０の場合にＳＷ１０２は開放
状態となり、ＬＯＧＩＣ１が１の場合にＳＷ１０２はグ
ランドに短絡する。
Ｌ回路の一例を示した図である。該ＰＬＬ回路は、電流
出力型位相比較器１００と、定電流源１０１と、ミキサ
１０５と、低域通過フィルタ（ＬＰＦ）１０３と、電圧
制御発振器１０４と、スイッチ（ＳＷ）１０２とから構
成される。以下の説明において、ＶＣＯ１０４は正の感
度をもつものと仮定する。ＬＰＦ１０３には、一般に、
図１２に示す様な受動素子から成る２次ＬＰＦが使用さ
れる。また、ＳＷ１０２には制御信号ＬＯＧＩＣ１が与
えられる。ＬＯＧＩＣ１が０の場合にＳＷ１０２は開放
状態となり、ＬＯＧＩＣ１が１の場合にＳＷ１０２はグ
ランドに短絡する。
【０００４】電流出力型位相比較器１００には、位相周
波数比較器ではなく、高速動作可能なミキサ型の位相比
較器が用いられる。これにより、送信機の周波数構成の
自由度を上げることができる。位相比較器の欠点は、２
つの入力の周波数差が大きい場合に、出力電圧がＬＰＦ
１０３によって抑圧されＶＣＯ１０４に伝わらないとい
うことである。つまり、収束初期段階でのＶＣＯ１０４
の出力周波数によっては該ＰＬＬ回路が収束することが
できない。この欠点を解消するために、定電流源１０１
とＳＷ１０２が接続されている。該ＰＬＬ回路が収束す
る前に必ずＳＷ１０２をグランドに接続しＶＣＯ１０４
の入力電位をグランド電位に設定する。その後、ＳＷ１
０２を開放して収束を開始する。電流出力型位相比較器
１００の出力がＶＣＯ１０４に伝わらない場合でも、定
電流源１０１がＬＰＦ１０３の容量を充電することによ
り、ＶＣＯ１０４の入力電位が上昇する。これにより、
電流出力型位相比較器１００の２つの入力周波数は近づ
いていくことができる。該入力周波数が十分近づくと、
電流出力型位相比較器１００の出力がＶＣＯ１０４の入
力に伝わり、収束が可能となる。
波数比較器ではなく、高速動作可能なミキサ型の位相比
較器が用いられる。これにより、送信機の周波数構成の
自由度を上げることができる。位相比較器の欠点は、２
つの入力の周波数差が大きい場合に、出力電圧がＬＰＦ
１０３によって抑圧されＶＣＯ１０４に伝わらないとい
うことである。つまり、収束初期段階でのＶＣＯ１０４
の出力周波数によっては該ＰＬＬ回路が収束することが
できない。この欠点を解消するために、定電流源１０１
とＳＷ１０２が接続されている。該ＰＬＬ回路が収束す
る前に必ずＳＷ１０２をグランドに接続しＶＣＯ１０４
の入力電位をグランド電位に設定する。その後、ＳＷ１
０２を開放して収束を開始する。電流出力型位相比較器
１００の出力がＶＣＯ１０４に伝わらない場合でも、定
電流源１０１がＬＰＦ１０３の容量を充電することによ
り、ＶＣＯ１０４の入力電位が上昇する。これにより、
電流出力型位相比較器１００の２つの入力周波数は近づ
いていくことができる。該入力周波数が十分近づくと、
電流出力型位相比較器１００の出力がＶＣＯ１０４の入
力に伝わり、収束が可能となる。
【０００５】ＧＳＭシステムにはＴＤＭＡ（Time Divis
ion Multiple Access） 方式が用いられている。１フレ
ームは１２０／２６ｍｓで、１５／２６ｍｓの８つのタ
イムスロットから構成される。１スロットを受信に、他
の１スロットを送信に使用する。図１３は、端末の送受
信タイミングを示した一例である。この例では、タイム
スロット１を受信に、タイムスロット４を送信に割り当
てている。送受信間隔は２つのタイムスロット分であ
る。ただし、端末から基地局への伝播遅延を考慮にい
れ、送信は最大３０２４／１３μｓのタイミングアドバ
ンス分早く行われる。
ion Multiple Access） 方式が用いられている。１フレ
ームは１２０／２６ｍｓで、１５／２６ｍｓの８つのタ
イムスロットから構成される。１スロットを受信に、他
の１スロットを送信に使用する。図１３は、端末の送受
信タイミングを示した一例である。この例では、タイム
スロット１を受信に、タイムスロット４を送信に割り当
てている。送受信間隔は２つのタイムスロット分であ
る。ただし、端末から基地局への伝播遅延を考慮にい
れ、送信は最大３０２４／１３μｓのタイミングアドバ
ンス分早く行われる。
【０００６】前記ＰＬＬ方式が、前述のＧＳＭのＴＤＭ
Ａ動作に従いどのように動作するかを、前記の従来のＰ
ＬＬ回路と、図１４に示すタイミングチャートを用いて
説明する。説明の便宜のため、電流出力型位相比較器１
００の入力の中心周波数を２７０ＭＨｚ、ミキサ１０５
に入力される局発信号ＬＯの周波数を１１８０ＭＨｚと
する。また、ＶＣＯ１０４の入力感度は正であり、入力
電位が０Ｖの時の出力周波数を８５０ＭＨｚとする。端
末が送信タイミングにない場合、ＬＯＧＩＣ１には１が
入力され、電流出力型位相比較器１００の出力が０Ｖと
なる。これにより、ＬＰＦ１０３の容量に蓄積された電
荷が放電され、ＶＣＯ１０４の入力電位もまた０Ｖとな
る。したがって、ＶＣＯ１０４の出力周波数は８５０Ｍ
Ｈｚとなる。時刻ｔ１になると、ＬＯＧＩＣ１には０が
入力され、ＳＷ１０２は開放状態となる。この時のミキ
サ１０５の出力周波数は、８５０ＭＨｚと１１８０ＭＨ
ｚの和と差、すなわち、２０３０ＭＨｚと３３０ＭＨｚ
である。和成分は、ＬＰＦ１０３で抑圧され収束に寄与
しないので、ここでは差成分のみを考える。したがっ
て、電流出力型位相比較器１００の出力周波数は、３３
０−２７０＝６０ＭＨｚとなる。ＧＳＭシステムに用い
る場合、一般に該ＰＬＬ回路の帯域は約１ＭＨｚに設計
されるので、ミキサ１０５の出力信号はＬＰＦ１０３で
十分抑圧され、前記容量への電荷蓄積に寄与しない。つ
まり、フィードバックが切れた状態となる。しかし、定
電流源１０１からの定電流により該容量に電荷が蓄積さ
れ、ＶＣＯ１０４の入力電位は上昇する。その結果、Ｖ
ＣＯ１０４の出力周波数は８５０ＭＨｚから上昇してい
く。ＶＣＯ１０４の出力周波数が、例えば、９０８ＭＨ
ｚに上昇した場合を考える。この時、電流出力型位相比
較器１００の出力周波数は２ＭＨｚとなる。したがっ
て、ＬＰＦ１０３での抑圧度が減少し、前記容量への電
荷蓄積に寄与することができる。すなわち、フィードバ
ックが回復する。フィードバックが回復したことによ
り、該ＰＬＬ回路は最終的に収束し、ＶＣＯ１０４の出
力周波数は、１１８０−２７０＝９１０ＭＨｚとなる。
収束は、送信期間の始まる時刻ｔ２よりも早く完了しな
ければならない。送信期間が終了する時刻ｔ３に、ＬＯ
ＧＩＣ１には１が入力され、再びＶＣＯ１０４の入力電
位を０Ｖとし、次の送信期間に備える。
Ａ動作に従いどのように動作するかを、前記の従来のＰ
ＬＬ回路と、図１４に示すタイミングチャートを用いて
説明する。説明の便宜のため、電流出力型位相比較器１
００の入力の中心周波数を２７０ＭＨｚ、ミキサ１０５
に入力される局発信号ＬＯの周波数を１１８０ＭＨｚと
する。また、ＶＣＯ１０４の入力感度は正であり、入力
電位が０Ｖの時の出力周波数を８５０ＭＨｚとする。端
末が送信タイミングにない場合、ＬＯＧＩＣ１には１が
入力され、電流出力型位相比較器１００の出力が０Ｖと
なる。これにより、ＬＰＦ１０３の容量に蓄積された電
荷が放電され、ＶＣＯ１０４の入力電位もまた０Ｖとな
る。したがって、ＶＣＯ１０４の出力周波数は８５０Ｍ
Ｈｚとなる。時刻ｔ１になると、ＬＯＧＩＣ１には０が
入力され、ＳＷ１０２は開放状態となる。この時のミキ
サ１０５の出力周波数は、８５０ＭＨｚと１１８０ＭＨ
ｚの和と差、すなわち、２０３０ＭＨｚと３３０ＭＨｚ
である。和成分は、ＬＰＦ１０３で抑圧され収束に寄与
しないので、ここでは差成分のみを考える。したがっ
て、電流出力型位相比較器１００の出力周波数は、３３
０−２７０＝６０ＭＨｚとなる。ＧＳＭシステムに用い
る場合、一般に該ＰＬＬ回路の帯域は約１ＭＨｚに設計
されるので、ミキサ１０５の出力信号はＬＰＦ１０３で
十分抑圧され、前記容量への電荷蓄積に寄与しない。つ
まり、フィードバックが切れた状態となる。しかし、定
電流源１０１からの定電流により該容量に電荷が蓄積さ
れ、ＶＣＯ１０４の入力電位は上昇する。その結果、Ｖ
ＣＯ１０４の出力周波数は８５０ＭＨｚから上昇してい
く。ＶＣＯ１０４の出力周波数が、例えば、９０８ＭＨ
ｚに上昇した場合を考える。この時、電流出力型位相比
較器１００の出力周波数は２ＭＨｚとなる。したがっ
て、ＬＰＦ１０３での抑圧度が減少し、前記容量への電
荷蓄積に寄与することができる。すなわち、フィードバ
ックが回復する。フィードバックが回復したことによ
り、該ＰＬＬ回路は最終的に収束し、ＶＣＯ１０４の出
力周波数は、１１８０−２７０＝９１０ＭＨｚとなる。
収束は、送信期間の始まる時刻ｔ２よりも早く完了しな
ければならない。送信期間が終了する時刻ｔ３に、ＬＯ
ＧＩＣ１には１が入力され、再びＶＣＯ１０４の入力電
位を０Ｖとし、次の送信期間に備える。
【０００７】図１５は、上記収束過程におけるＶＣＯ１
０４の入力電位の変化を示した一例である。時刻ｔ１ま
では、該入力電位は０Ｖである。時刻ｔ１にＳＷ１０２
が開放となり、該入力電位が直線的に上昇を始める。該
上昇の傾きは、主に定電流源１０１の出力電流Ｉ１と、
ＬＰＦ１０３の総容量Ｃにより決まり、Ｉ１／Ｃで与え
られる。その後、フィードバックを回復し収束を完了す
る。ＶＣＯ１０４の感度をＫｖ、該入力電位が０Ｖ時の
ＶＣＯ１０４の出力周波数をｆ０、収束時のＶＣＯ１０
４の出力周波数をｆ１とすると、収束時の該入力電位Ｖ
１は数式１で与えられる。
０４の入力電位の変化を示した一例である。時刻ｔ１ま
では、該入力電位は０Ｖである。時刻ｔ１にＳＷ１０２
が開放となり、該入力電位が直線的に上昇を始める。該
上昇の傾きは、主に定電流源１０１の出力電流Ｉ１と、
ＬＰＦ１０３の総容量Ｃにより決まり、Ｉ１／Ｃで与え
られる。その後、フィードバックを回復し収束を完了す
る。ＶＣＯ１０４の感度をＫｖ、該入力電位が０Ｖ時の
ＶＣＯ１０４の出力周波数をｆ０、収束時のＶＣＯ１０
４の出力周波数をｆ１とすると、収束時の該入力電位Ｖ
１は数式１で与えられる。
【０００８】 Ｖ１＝（ｆ１−ｆ０）／Ｋｖ ・・・（数式１） 該ＰＬＬ回路の収束時間ｔｓは、該出力電流Ｉ１によっ
て該総容量ＣがＶ１に充電される時間で近似できるの
で、ｔｓは数式２で与えられる。
て該総容量ＣがＶ１に充電される時間で近似できるの
で、ｔｓは数式２で与えられる。
【０００９】 ｔｓ＝（ｆ１−ｆ０）／Ｋｖ・Ｃ／Ｉ１ ・・・（数式２） したがって、ｆ１が高いほど収束時間が長くなる。例え
ばＧＳＭシステムでは、送信周波数の最高周波数９１５
ＭＨｚに収束するときにもっとも収束時間が長くなる。
ばＧＳＭシステムでは、送信周波数の最高周波数９１５
ＭＨｚに収束するときにもっとも収束時間が長くなる。
【００１０】近年、高速データ通信サービスの要求が急
速に高まってきた。それに伴い、ＧＳＭシステムにおい
ても従来のデータレートを改善する方式がいくつか提案
され、実用に向け検討が行われている。その一つがＧＰ
ＲＳ（General Packet RadioService）である。ＧＰＲ
Ｓは、図１６に示すように複数のタイムスロットを送信
または受信に割り当てることでデータレートを高める方
式である。図１３と図１６を比較すれば明らかなよう
に、ＧＰＲＳでは前記ＰＬＬ回路が収束に使える時間が
従来のＧＳＭに比べ約半分である。そこで、前記ＰＬＬ
回路の収束時間を短縮する必要がでてきた。
速に高まってきた。それに伴い、ＧＳＭシステムにおい
ても従来のデータレートを改善する方式がいくつか提案
され、実用に向け検討が行われている。その一つがＧＰ
ＲＳ（General Packet RadioService）である。ＧＰＲ
Ｓは、図１６に示すように複数のタイムスロットを送信
または受信に割り当てることでデータレートを高める方
式である。図１３と図１６を比較すれば明らかなよう
に、ＧＰＲＳでは前記ＰＬＬ回路が収束に使える時間が
従来のＧＳＭに比べ約半分である。そこで、前記ＰＬＬ
回路の収束時間を短縮する必要がでてきた。
【００１１】
【発明が解決しようとする課題】前述の様に、従来のＰ
ＬＬ回路の収束時間ｔｓは数式２で与えられる。ｔｓを
短縮するには、数式２に含まれるパラメータを変更する
必要がある。一般に、ＶＣＯ１０４はモジュール部品と
して供給されるため、その特性値、ｆ０とＫｖは固定値
である。また、Ｉ１／Ｃは以下の１）２）に示す制限に
より自由に変更することが困難である。１）電流出力型
位相比較器１００の出力電流とＣの比は、システムパラ
メータである変調帯域幅や許容雑音量によって決定され
る。２）該出力電流とＩ１の比により該ＰＬＬ回路の収
束安定性が決まる。つまり、従来のＰＬＬ回路の場合、
前述の制限を満たしながら、収束時間を短縮することは
困難である。
ＬＬ回路の収束時間ｔｓは数式２で与えられる。ｔｓを
短縮するには、数式２に含まれるパラメータを変更する
必要がある。一般に、ＶＣＯ１０４はモジュール部品と
して供給されるため、その特性値、ｆ０とＫｖは固定値
である。また、Ｉ１／Ｃは以下の１）２）に示す制限に
より自由に変更することが困難である。１）電流出力型
位相比較器１００の出力電流とＣの比は、システムパラ
メータである変調帯域幅や許容雑音量によって決定され
る。２）該出力電流とＩ１の比により該ＰＬＬ回路の収
束安定性が決まる。つまり、従来のＰＬＬ回路の場合、
前述の制限を満たしながら、収束時間を短縮することは
困難である。
【００１２】そこで、本発明の目的は、前述の制限を満
たしながら、従来のＰＬＬ回路の最大収束時間を短縮す
ることである。
たしながら、従来のＰＬＬ回路の最大収束時間を短縮す
ることである。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】上記目的を達成するために、本発明のＰＬ
Ｌ回路は、少なくとも電流出力型位相比較器と、低域通
過フィルタと、ＶＣＯとを含むＰＬＬ回路であって、収
束開始前には該ＶＣＯの入力電位を０Ｖとし、該ＰＬＬ
回路の収束周波数が設定周波数よりも低い場合には、該
入力電位を０Ｖから収束電位までＰＬＬフィードバック
ループにより収束させ、該収束周波数が該設定周波数よ
りも高い場合には、まず該入力電位を０Ｖから電源電圧
まで該ＰＬＬフィードバックループを使わずに上昇さ
せ、その後、該入力電位を該電源電圧から収束電位まで
該ＰＬＬフィードバックループにより収束させるもので
ある。
Ｌ回路は、少なくとも電流出力型位相比較器と、低域通
過フィルタと、ＶＣＯとを含むＰＬＬ回路であって、収
束開始前には該ＶＣＯの入力電位を０Ｖとし、該ＰＬＬ
回路の収束周波数が設定周波数よりも低い場合には、該
入力電位を０Ｖから収束電位までＰＬＬフィードバック
ループにより収束させ、該収束周波数が該設定周波数よ
りも高い場合には、まず該入力電位を０Ｖから電源電圧
まで該ＰＬＬフィードバックループを使わずに上昇さ
せ、その後、該入力電位を該電源電圧から収束電位まで
該ＰＬＬフィードバックループにより収束させるもので
ある。
【００１６】また、上記目的を達成するための他の動作
として、本発明のＰＬＬ回路は、少なくとも電流出力型
位相比較器と、低域通過フィルタと、ＶＣＯとを含むＰ
ＬＬ回路であって、収束開始前に該ＶＣＯの入力電位を
電源電圧とし、該ＰＬＬ回路の収束周波数が設定周波数
よりも高い場合には、該入力電位を該電源電圧から収束
電位までＰＬＬフィードバックループにより収束させ、
該収束周波数が該設定周波数よりも低い場合には、まず
該入力電位を該電源電圧から０Ｖまで該ＰＬＬフィード
バックループを使わずに下降させ、その後、該入力電位
を０Ｖから収束電位まで該ＰＬＬフィードバックループ
により収束させるものである。
として、本発明のＰＬＬ回路は、少なくとも電流出力型
位相比較器と、低域通過フィルタと、ＶＣＯとを含むＰ
ＬＬ回路であって、収束開始前に該ＶＣＯの入力電位を
電源電圧とし、該ＰＬＬ回路の収束周波数が設定周波数
よりも高い場合には、該入力電位を該電源電圧から収束
電位までＰＬＬフィードバックループにより収束させ、
該収束周波数が該設定周波数よりも低い場合には、まず
該入力電位を該電源電圧から０Ｖまで該ＰＬＬフィード
バックループを使わずに下降させ、その後、該入力電位
を０Ｖから収束電位まで該ＰＬＬフィードバックループ
により収束させるものである。
【００１７】また、上記目的を達成するために、本発明
のＰＬＬ回路の構成は、第１の入力信号と第２の入力信
号の位相差に比例した信号を出力する電流出力型位相比
較器と、該電流出力型位相比較器の出力端に接続された
ＬＰＦと、該ＬＰＦの出力端に接続されたＶＣＯと、該
ＶＣＯの出力端に接続され第２の信号を出力するミキサ
と、該電流出力型位相比較器の出力端に定電流を出力す
る第１と第２の定電流源と、該電流出力型位相比較器の
出力端から定電流を吸収する第３の定電流源と、該電流
出力型位相比較器とグランドとの間に接続された第１の
スイッチとを有し、該第１、第２、第３の定電流源のオ
ンオフと該第１のスイッチの開放、短絡を制御する手段
を有するものである。
のＰＬＬ回路の構成は、第１の入力信号と第２の入力信
号の位相差に比例した信号を出力する電流出力型位相比
較器と、該電流出力型位相比較器の出力端に接続された
ＬＰＦと、該ＬＰＦの出力端に接続されたＶＣＯと、該
ＶＣＯの出力端に接続され第２の信号を出力するミキサ
と、該電流出力型位相比較器の出力端に定電流を出力す
る第１と第２の定電流源と、該電流出力型位相比較器の
出力端から定電流を吸収する第３の定電流源と、該電流
出力型位相比較器とグランドとの間に接続された第１の
スイッチとを有し、該第１、第２、第３の定電流源のオ
ンオフと該第１のスイッチの開放、短絡を制御する手段
を有するものである。
【００１８】また、上記目的を達成するための他の構成
として、該本発明のＰＬＬ回路において、該第２の定電
流源を該電流出力型位相比較器の出力端と電源電位との
間に接続された第２のスイッチに置き換え、該第２のス
イッチのオンオフを制御する手段を追加するものであ
る。
として、該本発明のＰＬＬ回路において、該第２の定電
流源を該電流出力型位相比較器の出力端と電源電位との
間に接続された第２のスイッチに置き換え、該第２のス
イッチのオンオフを制御する手段を追加するものであ
る。
【００１９】また、上記目的を達成するための他の構成
として、該本発明のＰＬＬ回路において、該第１と第２
の定電流源を可変電流源に置き換え、該可変電流源のオ
ンオフと出力電流値を制御する手段を追加するものであ
る。
として、該本発明のＰＬＬ回路において、該第１と第２
の定電流源を可変電流源に置き換え、該可変電流源のオ
ンオフと出力電流値を制御する手段を追加するものであ
る。
【００２０】また、本発明の無線通信端末機器は、ベー
スバンド回路と、該ベースバンド回路から第１のベース
バンド信号が入力される変調器と、該変調器の出力に接
続されたＰＬＬ回路と、該ＰＬＬ回路の出力に接続され
た電力増幅器と、該ベースバンド回路に第２のベースバ
ンド信号を出力する受信回路と、アンテナと、該アンテ
ナと該受信回路の入力と該電力増幅器の出力とが接続さ
れるアンテナスイッチとを有し、該ベースバンド回路は
該無線通信端末機器の動作の制御信号を出力する無線通
信端末機器において、該ＰＬＬ回路が、前記記載のＰＬ
Ｌ回路からなることを特徴とするものである。また、該
セレクタはアンテナスイッチまたはデュプレクサであ
る。
スバンド回路と、該ベースバンド回路から第１のベース
バンド信号が入力される変調器と、該変調器の出力に接
続されたＰＬＬ回路と、該ＰＬＬ回路の出力に接続され
た電力増幅器と、該ベースバンド回路に第２のベースバ
ンド信号を出力する受信回路と、アンテナと、該アンテ
ナと該受信回路の入力と該電力増幅器の出力とが接続さ
れるアンテナスイッチとを有し、該ベースバンド回路は
該無線通信端末機器の動作の制御信号を出力する無線通
信端末機器において、該ＰＬＬ回路が、前記記載のＰＬ
Ｌ回路からなることを特徴とするものである。また、該
セレクタはアンテナスイッチまたはデュプレクサであ
る。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。なお、実施の形態を説明する
ための全図において、同一部材には同一の符号を付し、
その繰り返しの説明は省略する。さらに、従来の技術で
説明した内容と重複する部分についての説明も省略す
る。
を用いて詳細に説明する。なお、実施の形態を説明する
ための全図において、同一部材には同一の符号を付し、
その繰り返しの説明は省略する。さらに、従来の技術で
説明した内容と重複する部分についての説明も省略す
る。
【００２２】図１は、本発明のＰＬＬ回路の第１の実施
の形態を示した構成図である。
の形態を示した構成図である。
【００２３】本発明に係るＰＬＬ回路は、電流出力型位
相比較器１００と、定電流源１０１，２００，２０１
と、ミキサ１０５と、ＬＰＦ１０３と、ＶＣＯ１０４
と、ＳＷ１０２とから構成される。定電流源１０１と２
００の出力電流は同じ値である（Ｉ１＝Ｉ２）。また、
定電流源２０１の出力電流Ｉ３は、定電流源１０１と２
００よりも大きな値、例えば５０倍の値である。以下の
説明において、ＶＣＯ１０４は正の感度をもつものと仮
定する。ＳＷ１０２には制御信号ＬＯＧＩＣ１が与えら
れる。ＬＯＧＩＣ１が０の場合にＳＷ１０２は開放状態
となり、ＬＯＧＩＣ１が１の場合にＳＷ１０２はグラン
ドに短絡する。また、定電流源１０１，２００，２０１
にはそれぞれ制御信号ＬＯＧＩＣ２，３，４が与えられ
る。ＬＯＧＩＣ２，３，４が０の場合に該ＬＯＧＩＣが
入力される定電流源はそれぞれオフとなり、１の場合に
それぞれオンとなる。
相比較器１００と、定電流源１０１，２００，２０１
と、ミキサ１０５と、ＬＰＦ１０３と、ＶＣＯ１０４
と、ＳＷ１０２とから構成される。定電流源１０１と２
００の出力電流は同じ値である（Ｉ１＝Ｉ２）。また、
定電流源２０１の出力電流Ｉ３は、定電流源１０１と２
００よりも大きな値、例えば５０倍の値である。以下の
説明において、ＶＣＯ１０４は正の感度をもつものと仮
定する。ＳＷ１０２には制御信号ＬＯＧＩＣ１が与えら
れる。ＬＯＧＩＣ１が０の場合にＳＷ１０２は開放状態
となり、ＬＯＧＩＣ１が１の場合にＳＷ１０２はグラン
ドに短絡する。また、定電流源１０１，２００，２０１
にはそれぞれ制御信号ＬＯＧＩＣ２，３，４が与えられ
る。ＬＯＧＩＣ２，３，４が０の場合に該ＬＯＧＩＣが
入力される定電流源はそれぞれオフとなり、１の場合に
それぞれオンとなる。
【００２４】電流出力型位相比較器１００、ミキサ１０
５、ＳＷ１０２、ＬＰＦ１０３、ＶＣＯ１０４の動作
は、前述の従来のＰＬＬ回路と同様である。
５、ＳＷ１０２、ＬＰＦ１０３、ＶＣＯ１０４の動作
は、前述の従来のＰＬＬ回路と同様である。
【００２５】該ＰＬＬ回路には２つの動作モードがあ
る。該動作モードの一例を図２，３，４，５及び６を用
いて説明する。図２は、定電流源２００と２０１を用い
ない動作モード１のタイミングチャートである。非送信
期間の時刻ｔ４において、ＬＯＧＩＣ１を１から０にし
てＳＷ１０２を短絡状態から開放状態にする。また、Ｌ
ＯＧＩＣ２を０から１にして定電流源１０１をオフから
オンにする。ＬＯＧＩＣ３と４は常に０であり、定電流
源２００と２０１は常にオフにする。動作モード１にお
ける該ＰＬＬ回路の動作は、前述の従来のＰＬＬ回路の
動作と同様であり、収束周波数が高いほど収束時間が長
くなる。送信期間が終了すると、ＬＯＧＩＣ１は０から
１にしてＳＷ１０２を開放状態から短絡状態にする。ま
た、ＬＯＧＩＣ２は１から０にして定電流源１０１をオ
ンからオフにして、次の送信期間に備える。
る。該動作モードの一例を図２，３，４，５及び６を用
いて説明する。図２は、定電流源２００と２０１を用い
ない動作モード１のタイミングチャートである。非送信
期間の時刻ｔ４において、ＬＯＧＩＣ１を１から０にし
てＳＷ１０２を短絡状態から開放状態にする。また、Ｌ
ＯＧＩＣ２を０から１にして定電流源１０１をオフから
オンにする。ＬＯＧＩＣ３と４は常に０であり、定電流
源２００と２０１は常にオフにする。動作モード１にお
ける該ＰＬＬ回路の動作は、前述の従来のＰＬＬ回路の
動作と同様であり、収束周波数が高いほど収束時間が長
くなる。送信期間が終了すると、ＬＯＧＩＣ１は０から
１にしてＳＷ１０２を開放状態から短絡状態にする。ま
た、ＬＯＧＩＣ２は１から０にして定電流源１０１をオ
ンからオフにして、次の送信期間に備える。
【００２６】図３は、動作モード１におけるＶＣＯ１０
４の入力電位の変化を示した一例である。収束過程は従
来のＰＬＬ回路と同様である。
４の入力電位の変化を示した一例である。収束過程は従
来のＰＬＬ回路と同様である。
【００２７】図４は、定電流源１０１を用いない動作モ
ード２のタイミングチャートである。ＬＯＧＩＣ２は常
に０として、定電流源１０１を常にオフにする。非送信
期間の時刻ｔ５において、ＬＯＧＩＣ１を１から０にし
てＳＷ１０２を短絡状態から開放状態にする。また、Ｌ
ＯＧＩＣ３を０から１にして定電流源２０１をオフから
オンにする。定電流源２０１の出力大電流によりＬＰＦ
１０３の容量が高速充電されＶＣＯ１０４の入力電位が
最大電位まで急上昇する。該最大電位は、定電流源２０
１の電源電圧によって決定される。その後、時刻ｔ６に
おいてＬＯＧＩＣ３を１から０にして、定電流源２０１
をオンからオフにする。また、ＬＯＧＩＣ４を０から１
にして、定電流源２００をオフからオンにする。定電流
源２００によってＬＰＦ１０３に蓄積された電荷が放電
され、ＶＣＯ１０４の入力電位は該最大電位から下降し
ていき、最終的に収束周波数に収束する。この場合、収
束周波数が高いほど収束時間が短くなる。送信期間が終
了すると、ＬＯＧＩＣ１は０から１にしてＳＷ１０２を
開放状態から短絡状態にする。また、ＬＯＧＩＣ４は１
から０にして定電流源２００をオンからオフにして、次
の送信期間に備える。
ード２のタイミングチャートである。ＬＯＧＩＣ２は常
に０として、定電流源１０１を常にオフにする。非送信
期間の時刻ｔ５において、ＬＯＧＩＣ１を１から０にし
てＳＷ１０２を短絡状態から開放状態にする。また、Ｌ
ＯＧＩＣ３を０から１にして定電流源２０１をオフから
オンにする。定電流源２０１の出力大電流によりＬＰＦ
１０３の容量が高速充電されＶＣＯ１０４の入力電位が
最大電位まで急上昇する。該最大電位は、定電流源２０
１の電源電圧によって決定される。その後、時刻ｔ６に
おいてＬＯＧＩＣ３を１から０にして、定電流源２０１
をオンからオフにする。また、ＬＯＧＩＣ４を０から１
にして、定電流源２００をオフからオンにする。定電流
源２００によってＬＰＦ１０３に蓄積された電荷が放電
され、ＶＣＯ１０４の入力電位は該最大電位から下降し
ていき、最終的に収束周波数に収束する。この場合、収
束周波数が高いほど収束時間が短くなる。送信期間が終
了すると、ＬＯＧＩＣ１は０から１にしてＳＷ１０２を
開放状態から短絡状態にする。また、ＬＯＧＩＣ４は１
から０にして定電流源２００をオンからオフにして、次
の送信期間に備える。
【００２８】図５は、動作モード２におけるＶＣＯ１０
４の入力電位の変化を示した一例である。時刻ｔ５まで
は、該入力電位は０Ｖである。時刻ｔ５にＳＷ１０２が
開放となり、該入力電位が直線的に上昇を始める。該上
昇の傾きは、主に定電流源２０１の出力電流Ｉ３と、Ｌ
ＰＦ１０３の総容量Ｃにより決まり、Ｉ３／Ｃで与えら
れる。前述の様にＩ３はＩ１の、例えば５０倍、と大き
いため、該上昇の傾きは該動作モード１におけるＩ１に
よって決まる傾きＩ１／Ｃの５０倍となる。つまり、非
常に高速に該入力電位が最大電位まで上昇する。時刻ｔ
６になると、定電流源２０１がオフとなり定電流源２０
０が動作を始める。定電流源２００により該入力電位は
直線的に下降を始める。該下降の傾きは、主に定電流源
２００の出力電流Ｉ２と、該Ｃにより決まり、Ｉ２／Ｃ
で与えられる。その後、該ＰＬＬ回路はフィードバック
を回復し収束を完了する。動作モード１における収束時
間ｔｓ１は、従来のＰＬＬ回路と同様に与えられる。動
作モード２における収束時間ｔｓ２は、ｔｄ＝ｔ６−ｔ
５、該入力電位が最大電位の時のＶＣＯ１０４の出力周
波数をｆ２とすると数式３で与えられる。
４の入力電位の変化を示した一例である。時刻ｔ５まで
は、該入力電位は０Ｖである。時刻ｔ５にＳＷ１０２が
開放となり、該入力電位が直線的に上昇を始める。該上
昇の傾きは、主に定電流源２０１の出力電流Ｉ３と、Ｌ
ＰＦ１０３の総容量Ｃにより決まり、Ｉ３／Ｃで与えら
れる。前述の様にＩ３はＩ１の、例えば５０倍、と大き
いため、該上昇の傾きは該動作モード１におけるＩ１に
よって決まる傾きＩ１／Ｃの５０倍となる。つまり、非
常に高速に該入力電位が最大電位まで上昇する。時刻ｔ
６になると、定電流源２０１がオフとなり定電流源２０
０が動作を始める。定電流源２００により該入力電位は
直線的に下降を始める。該下降の傾きは、主に定電流源
２００の出力電流Ｉ２と、該Ｃにより決まり、Ｉ２／Ｃ
で与えられる。その後、該ＰＬＬ回路はフィードバック
を回復し収束を完了する。動作モード１における収束時
間ｔｓ１は、従来のＰＬＬ回路と同様に与えられる。動
作モード２における収束時間ｔｓ２は、ｔｄ＝ｔ６−ｔ
５、該入力電位が最大電位の時のＶＣＯ１０４の出力周
波数をｆ２とすると数式３で与えられる。
【００２９】 ｔｓ２＝（ｆ２−ｆ１）／Ｋｖ・Ｃ／Ｉ２＋ｔｄ ・・・（数式３） 図６は、Ｋｖ＝３５ＭＨｚ／Ｖ、Ｃ＝１６ｎＦ、Ｉ１＝
Ｉ２＝０．５４ｍＡ、ｆ０＝８４５ＭＨｚ、ｆ２＝９４
３ＭＨｚ、ｔｄ＝１０μｓの場合の、収束時間ｔｓの収
束周波数ｆ１依存性を動作モード１と２について示した
ものである。ＧＳＭシステムの場合を想定し、ｆ１は８
８０ＭＨｚから９１５ＭＨｚで計算を行った。また、収
束時間の計算には、数式２と３を用いた。図から分かる
ように、動作モード１のみを用いる従来のＰＬＬ回路の
最大収束時間は約６０μｓである。しかし、ｆ１が９０
０ＭＨｚ以下では動作モード１を、９００ＭＨｚ以上で
は動作モード２を用いれば、最大収束時間は約４７μｓ
に短縮が可能である。
Ｉ２＝０．５４ｍＡ、ｆ０＝８４５ＭＨｚ、ｆ２＝９４
３ＭＨｚ、ｔｄ＝１０μｓの場合の、収束時間ｔｓの収
束周波数ｆ１依存性を動作モード１と２について示した
ものである。ＧＳＭシステムの場合を想定し、ｆ１は８
８０ＭＨｚから９１５ＭＨｚで計算を行った。また、収
束時間の計算には、数式２と３を用いた。図から分かる
ように、動作モード１のみを用いる従来のＰＬＬ回路の
最大収束時間は約６０μｓである。しかし、ｆ１が９０
０ＭＨｚ以下では動作モード１を、９００ＭＨｚ以上で
は動作モード２を用いれば、最大収束時間は約４７μｓ
に短縮が可能である。
【００３０】図７は、定電流源１０１，２００，２０１
の実施例を示す回路図である。該回路は、基準電流発生
回路６００，６０１、５つのカレントミラー回路、ＰＭ
ＯＳトランジスタＭ１−Ｍ４及びインバーターＩＮＶ
１，ＩＮＶ２とから構成される。 ５つのカレントミラ
ー回路はそれぞれ（Ｑ１−Ｑ４，Ｒ１−Ｒ３）、（Ｑ５
−Ｑ８，Ｒ４−Ｒ６）、（Ｑ９−Ｑ１１，Ｒ７，Ｒ
８）、（Ｑ１２−Ｑ１４，Ｒ９，Ｒ１０）、（Ｑ１５−
Ｑ１７，Ｒ１１，Ｒ１２）から構成される。基準電流発
生回路６００，６０１は、バンドギャップリファレンス
（ＢＧＲ）回路で発生する温度補償された基準電位から
定電流を生成し出力する回路である。
の実施例を示す回路図である。該回路は、基準電流発生
回路６００，６０１、５つのカレントミラー回路、ＰＭ
ＯＳトランジスタＭ１−Ｍ４及びインバーターＩＮＶ
１，ＩＮＶ２とから構成される。 ５つのカレントミラ
ー回路はそれぞれ（Ｑ１−Ｑ４，Ｒ１−Ｒ３）、（Ｑ５
−Ｑ８，Ｒ４−Ｒ６）、（Ｑ９−Ｑ１１，Ｒ７，Ｒ
８）、（Ｑ１２−Ｑ１４，Ｒ９，Ｒ１０）、（Ｑ１５−
Ｑ１７，Ｒ１１，Ｒ１２）から構成される。基準電流発
生回路６００，６０１は、バンドギャップリファレンス
（ＢＧＲ）回路で発生する温度補償された基準電位から
定電流を生成し出力する回路である。
【００３１】基準電流発生回路６００の出力電流から、
図１のＩ１とＩ２が生成される。また、基準電流発生回
路６０１からはＩ３が生成される。Ｉ１，Ｉ２のオンオ
フ制御は、Ｍ１−Ｍ４，ＩＮＶ１，ＩＮＶ２からなるス
イッチ回路によって実現される。例えば、ＬＯＧＩＣ３
が１の場合、Ｍ３のソース・ドレイン間はオープンとな
り、Ｍ４のソース・ドレイン間はショートとなる。した
がって、Ｑ５とＱ７のベース間がショートされるのでＱ
７のコレクタからＩ１が出力される。ＬＯＧＩＣ３が０
の場合は、Ｑ７のベースが電源電圧となるのでＱ７のコ
レクタ電流はほぼ０となる。Ｉ３のオンオフ制御は、基
準電流発生回路６０１のオンオフによって行われる。
図１のＩ１とＩ２が生成される。また、基準電流発生回
路６０１からはＩ３が生成される。Ｉ１，Ｉ２のオンオ
フ制御は、Ｍ１−Ｍ４，ＩＮＶ１，ＩＮＶ２からなるス
イッチ回路によって実現される。例えば、ＬＯＧＩＣ３
が１の場合、Ｍ３のソース・ドレイン間はオープンとな
り、Ｍ４のソース・ドレイン間はショートとなる。した
がって、Ｑ５とＱ７のベース間がショートされるのでＱ
７のコレクタからＩ１が出力される。ＬＯＧＩＣ３が０
の場合は、Ｑ７のベースが電源電圧となるのでＱ７のコ
レクタ電流はほぼ０となる。Ｉ３のオンオフ制御は、基
準電流発生回路６０１のオンオフによって行われる。
【００３２】電流出力型位相比較器１００のバイアス電
流もまた、基準電流発生回路６００から生成される。前
述の様に、電流出力型位相比較器１００の出力電流とＩ
１，Ｉ２との比によって該ＰＬＬ回路の収束安定性を決
定する。Ｉ１，Ｉ２及び該バイアス電流を同一の基準電
流から生成することで、該出力電流とＩ１，Ｉ２との比
のばらつきを低減することができる。
流もまた、基準電流発生回路６００から生成される。前
述の様に、電流出力型位相比較器１００の出力電流とＩ
１，Ｉ２との比によって該ＰＬＬ回路の収束安定性を決
定する。Ｉ１，Ｉ２及び該バイアス電流を同一の基準電
流から生成することで、該出力電流とＩ１，Ｉ２との比
のばらつきを低減することができる。
【００３３】たとえば、図７において、ＬＯＧＩＣ３で
制御されるＩ３は、Ｉ１，Ｉ２に比べて８倍の電流を流
している。この８倍は、カレントミラー回路のエミッタ
抵抗比に基準電流源から出力される電流値をかけたもの
の比である。具体的には、（Ｒ１１／Ｒ１２）×（Ｒ９
／Ｒ１０）×６０１の発生する電流値と、（Ｒ４／Ｒ
６）×（Ｒ２／Ｒ３）×６００の発生する電流値との比
が８：１になっている。
制御されるＩ３は、Ｉ１，Ｉ２に比べて８倍の電流を流
している。この８倍は、カレントミラー回路のエミッタ
抵抗比に基準電流源から出力される電流値をかけたもの
の比である。具体的には、（Ｒ１１／Ｒ１２）×（Ｒ９
／Ｒ１０）×６０１の発生する電流値と、（Ｒ４／Ｒ
６）×（Ｒ２／Ｒ３）×６００の発生する電流値との比
が８：１になっている。
【００３４】以上のような構成において、０．３５μｍ
ＢｉＣＭＯＳプロセスを用いた例では、前記従来のＰＬ
Ｌ回路に比べ約６％の回路面積の増加だけで本発明に係
るＰＬＬ回路の第１の実施の形態を実現できている。
ＢｉＣＭＯＳプロセスを用いた例では、前記従来のＰＬ
Ｌ回路に比べ約６％の回路面積の増加だけで本発明に係
るＰＬＬ回路の第１の実施の形態を実現できている。
【００３５】図８は、ＬＯＧＩＣ１，２，３，４の生成
回路の実施例を示す回路図である。該回路は、第１の実
施の形態のＰＬＬ回路７００と、第１の実施の形態のミ
キサ１０５に入力されるＬＯ信号を生成するためのＰＬ
Ｌ回路７０１と、カウンタ７１０と、論理回路７１１と
から構成される。また、ＰＬＬ回路７０１は、温度補償
型水晶発振器（ＴＸＣＯ）７０４と、分周器７０５，７
０７と、位相比較器７０６と、ＬＰＦ７０８と、ＶＣＯ
７０９とから構成される。点線７０３で囲まれた回路は
同一ＩＣ内に製造される回路である。ＴＣＸＯ７０４
は、温度補償された周波数精度の高い基準信号源として
用いられ、例えば、１３ＭＨｚの信号を出力する。分周
器７０５はＴＣＸＯ７０４の出力信号を分周し、位相比
較器７０６に信号を出力する。分周比は、例えば１／６
５で、２００ｋＨｚの信号を出力する。分周器７０５の
出力信号がカウンタ７１０に入力されるので、カウンタ
７１０の入力と出力の間には、分周器７０５の出力信号
の周期の整数倍の遅延が生じる。したがって、該遅延を
用いて図４におけるｔ５からｔ６への遅延を実現するこ
とができる。論理回路７１１は、カウンタ７１０の出力
信号と該ＩＣ外部から入力されるＬＯＧＩＣ５，６とか
らＬＯＧＩＣ１，２，３，４を生成し、ＰＬＬ回路７０
０へと出力する。ＬＯＧＩＣ５は、図２，４におけるｔ
４，ｔ５を決めるための信号であり、ＬＯＧＩＣ６は、
前述の動作モードを決めるための信号である。
回路の実施例を示す回路図である。該回路は、第１の実
施の形態のＰＬＬ回路７００と、第１の実施の形態のミ
キサ１０５に入力されるＬＯ信号を生成するためのＰＬ
Ｌ回路７０１と、カウンタ７１０と、論理回路７１１と
から構成される。また、ＰＬＬ回路７０１は、温度補償
型水晶発振器（ＴＸＣＯ）７０４と、分周器７０５，７
０７と、位相比較器７０６と、ＬＰＦ７０８と、ＶＣＯ
７０９とから構成される。点線７０３で囲まれた回路は
同一ＩＣ内に製造される回路である。ＴＣＸＯ７０４
は、温度補償された周波数精度の高い基準信号源として
用いられ、例えば、１３ＭＨｚの信号を出力する。分周
器７０５はＴＣＸＯ７０４の出力信号を分周し、位相比
較器７０６に信号を出力する。分周比は、例えば１／６
５で、２００ｋＨｚの信号を出力する。分周器７０５の
出力信号がカウンタ７１０に入力されるので、カウンタ
７１０の入力と出力の間には、分周器７０５の出力信号
の周期の整数倍の遅延が生じる。したがって、該遅延を
用いて図４におけるｔ５からｔ６への遅延を実現するこ
とができる。論理回路７１１は、カウンタ７１０の出力
信号と該ＩＣ外部から入力されるＬＯＧＩＣ５，６とか
らＬＯＧＩＣ１，２，３，４を生成し、ＰＬＬ回路７０
０へと出力する。ＬＯＧＩＣ５は、図２，４におけるｔ
４，ｔ５を決めるための信号であり、ＬＯＧＩＣ６は、
前述の動作モードを決めるための信号である。
【００３６】次に、本発明に係るＰＬＬ回路の第２の実
施の形態を説明する。
施の形態を説明する。
【００３７】図９は、本発明のＰＬＬ回路の第２の実施
の形態を示した構成図である。該ＰＬＬ回路は、第１の
実施の形態において、定電流源２０１を電源電圧に接続
されたＳＷ３００に置き換えたことを特徴とする回路で
ある。ＳＷ３００とＬＯＧＩＣ３以外の回路の動作は第
１の実施の形態と同様である。ＳＷ３００は、図４の時
刻ｔ５からｔ６の間にのみオンになる。これにより、Ｌ
ＰＦ１０３の入力端子と電源が短絡され、ＬＰＦ１０３
の容量が電源からの電流で最大電位まで高速充電され
る。
の形態を示した構成図である。該ＰＬＬ回路は、第１の
実施の形態において、定電流源２０１を電源電圧に接続
されたＳＷ３００に置き換えたことを特徴とする回路で
ある。ＳＷ３００とＬＯＧＩＣ３以外の回路の動作は第
１の実施の形態と同様である。ＳＷ３００は、図４の時
刻ｔ５からｔ６の間にのみオンになる。これにより、Ｌ
ＰＦ１０３の入力端子と電源が短絡され、ＬＰＦ１０３
の容量が電源からの電流で最大電位まで高速充電され
る。
【００３８】次に、本発明に係るＰＬＬ回路の第３の実
施の形態を説明する。
施の形態を説明する。
【００３９】図１０は、本発明のＰＬＬ回路の第３の実
施の形態を示した構成図である。該ＰＬＬ回路は、第１
の実施の形態において、定電流源１０１と２０１を可変
電流源５００に置き換えたことを特徴とする回路であ
る。可変電流源５００は、ＬＯＧＩＣ２と４によりオン
オフ制御と出力電流値制御が可能である。可変電流源５
００、ＬＯＧＩＣ２と４により、第１の実施の形態の定
電流源１０１，２０１とＬＯＧＩＣ２と３と同じ機能を
実現する。
施の形態を示した構成図である。該ＰＬＬ回路は、第１
の実施の形態において、定電流源１０１と２０１を可変
電流源５００に置き換えたことを特徴とする回路であ
る。可変電流源５００は、ＬＯＧＩＣ２と４によりオン
オフ制御と出力電流値制御が可能である。可変電流源５
００、ＬＯＧＩＣ２と４により、第１の実施の形態の定
電流源１０１，２０１とＬＯＧＩＣ２と３と同じ機能を
実現する。
【００４０】本発明にかかる無線通信端末機器の一例を
図１１に示す。該無線通信端末機器は、ベースバンド回
路４００と、変調器４０１と、本発明に係るＰＬＬ回路
４０２と、電力増幅器（ＰＡ）４０３とから構成される
送信系と、アンテナスイッチ４０４と、アンテナ４０６
と、受信回路４０５とから構成される。
図１１に示す。該無線通信端末機器は、ベースバンド回
路４００と、変調器４０１と、本発明に係るＰＬＬ回路
４０２と、電力増幅器（ＰＡ）４０３とから構成される
送信系と、アンテナスイッチ４０４と、アンテナ４０６
と、受信回路４０５とから構成される。
【００４１】ベースバンド回路４００は、音声信号やデ
ータ信号に基づいて変調器４０１にベースバンド信号４
０７を出力し、受信回路４０５から入力されるベースバ
ンド信号４０８に基づいて音声信号やデータ信号を再生
する。また、該無線通信端末機器を構成する回路４１０
を制御するための制御信号４０９を出力する。変調器４
０１において、ベースバンド信号４０７に基づきＩＦ帯
の変調信号が生成される。変調器４０１の出力信号はＰ
ＬＬ回路４０２に入力され、周波数変換が施された後、
ＰＡ４０３に出力される。ＰＡ４０３において、信号は
電力を増幅され、アンテナスイッチ４０４を通ってアン
テナ４０６から送信される。アンテナスイッチ４０４に
より、送信時にはアンテナ４０６とＰＡ４０３が接続さ
れ、受信時にはアンテナ４０６と受信回路４０５が接続
される。アンテナ４０６で受信された信号は、受信回路
４０５に入力され、復調が行われ、ベースバンド信号４
０８が出力される。
ータ信号に基づいて変調器４０１にベースバンド信号４
０７を出力し、受信回路４０５から入力されるベースバ
ンド信号４０８に基づいて音声信号やデータ信号を再生
する。また、該無線通信端末機器を構成する回路４１０
を制御するための制御信号４０９を出力する。変調器４
０１において、ベースバンド信号４０７に基づきＩＦ帯
の変調信号が生成される。変調器４０１の出力信号はＰ
ＬＬ回路４０２に入力され、周波数変換が施された後、
ＰＡ４０３に出力される。ＰＡ４０３において、信号は
電力を増幅され、アンテナスイッチ４０４を通ってアン
テナ４０６から送信される。アンテナスイッチ４０４に
より、送信時にはアンテナ４０６とＰＡ４０３が接続さ
れ、受信時にはアンテナ４０６と受信回路４０５が接続
される。アンテナ４０６で受信された信号は、受信回路
４０５に入力され、復調が行われ、ベースバンド信号４
０８が出力される。
【００４２】したがって、本実施の形態によれば、ＰＬ
Ｌ回路の電流出力型位相比較器１００の出力に、ＬＰＦ
１０３充電用の定電流源１０１と、放電用の定電流源２
００と、高速充電用の定電流源２０１を接続すること
で、該ＰＬＬ回路の収束周波数が低い場合には、定電流
源１０１を用いてＶＣＯ１０４の入力電位を０Ｖから上
昇させて収束させ、該収束周波数が高い場合には、定電
流源２０１を用いて該入力電位を一旦最大電位にし、そ
の後、定電流源２００を用いて該入力電位を最大電圧か
ら下降させて収束させるように、収束周波数により上記
動作を選択することで該ＰＬＬ回路の最大収束時間を短
縮することができる。
Ｌ回路の電流出力型位相比較器１００の出力に、ＬＰＦ
１０３充電用の定電流源１０１と、放電用の定電流源２
００と、高速充電用の定電流源２０１を接続すること
で、該ＰＬＬ回路の収束周波数が低い場合には、定電流
源１０１を用いてＶＣＯ１０４の入力電位を０Ｖから上
昇させて収束させ、該収束周波数が高い場合には、定電
流源２０１を用いて該入力電位を一旦最大電位にし、そ
の後、定電流源２００を用いて該入力電位を最大電圧か
ら下降させて収束させるように、収束周波数により上記
動作を選択することで該ＰＬＬ回路の最大収束時間を短
縮することができる。
【００４３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００４４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４５】本発明によれば、従来のＰＬＬ回路に２つ
の定電流源を追加するだけで、最大収束時間を約半分に
短縮できるという効果がある。
の定電流源を追加するだけで、最大収束時間を約半分に
短縮できるという効果がある。
【図１】本発明のＰＬＬ回路の第１の実施の形態を示す
構成図である。
構成図である。
【図２】本発明のＰＬＬ回路の動作モード１を示すタイ
ミングチャートである。
ミングチャートである。
【図３】本発明のＰＬＬ回路の動作モード１におけるＶ
ＣＯ入力電位を示す特性図である。
ＣＯ入力電位を示す特性図である。
【図４】本発明のＰＬＬ回路の動作モード２を示すタイ
ミングチャートである。
ミングチャートである。
【図５】本発明のＰＬＬ回路の動作モード２におけるＶ
ＣＯ入力電位を示す特性図である。
ＣＯ入力電位を示す特性図である。
【図６】本発明と従来のＰＬＬ回路の収束時間比較を示
す特性図である。
す特性図である。
【図７】本発明のＰＬＬ回路の定電流源の実施例を示す
回路図である。
回路図である。
【図８】本発明のＰＬＬ回路のＬＯＧＩＣの生成回路の
実施例を示す回路図である。
実施例を示す回路図である。
【図９】本発明のＰＬＬ回路の第２の実施の形態を示す
構成図である。
構成図である。
【図１０】本発明のＰＬＬ回路の第３の実施の形態を示
す構成図である。
す構成図である。
【図１１】本発明のＰＬＬ回路を用いた無線通信端末機
器の一例を示す構成図である。
器の一例を示す構成図である。
【図１２】従来のＰＬＬ回路を示す構成図である。
【図１３】ＧＳＭシステム用無線通信端末機器の送受信
タイミングを示す説明図である。
タイミングを示す説明図である。
【図１４】従来のＰＬＬ回路の動作を示すタイミングチ
ャートである。
ャートである。
【図１５】従来のＰＬＬ回路のＶＣＯ入力電位を示す特
性図である。
性図である。
【図１６】ＧＰＲＳシステム用無線通信端末機器の送受
信タイミングを示す説明図である。
信タイミングを示す説明図である。
１００ 電流出力型位相比較器 １０１，２００，２０１ 定電流源 １０２，３００ スイッチ（ＳＷ） １０３ 低域通過フィルタ（ＬＰＦ） １０４ 電圧制御発振器（ＶＣＯ） １０５ ミキサ ４００ ベースバンド回路 ４０１ 変調器 ４０２ ＰＬＬ回路 ４０３ 電力増幅器（ＰＡ） ４０４ アンテナスイッチ ４０５ 受信回路 ４０６ アンテナ ４０７，４０８ ベースバンド信号 ４０９ 制御信号 ５００ 可変電流源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山脇 大造 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 聡 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 林 範雄 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 渡辺 一雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 ボブ・ヘンシャウ イギリス国、ハートフォードシャー エス ジー８ ６イーイー、ロイストン、メルボ ルン、ケンブリッジ ロード、メルボルン サイエンス パーク、ティーティーピー コム リミテッド内 Ｆターム(参考） 5J106 AA04 BB01 CC01 CC21 CC38 EE19 GG17 HH01 KK03 5K004 EA02 EG08 EH01 5K011 DA07 DA27 JA01
Claims (18)
- 【請求項１】 少なくとも電流出力型位相比較器と、低
域通過フィルタと、ＶＣＯとを含むＰＬＬ回路であっ
て、 該ＰＬＬ回路の収束周波数が設定周波数よりも低い場合
には、該収束周波数に対応する収束電位よりも低い入力
電位から該収束電位までＰＬＬフィードバックループに
より収束させ、 該収束周波数が該設定周波数よりも高い場合には、収束
電位よりも高い入力電位から該収束電位まで該ＰＬＬフ
ィードバックループにより収束させることを特徴とする
ＰＬＬ回路。 - 【請求項２】 少なくとも電流出力型位相比較器と、低
域通過フィルタと、ＶＣＯとを含むＰＬＬ回路であっ
て、 該ＰＬＬ回路の収束周波数が設定周波数よりも高い場合
には、該収束周波数に対応する収束電位よりも高い入力
電位から該収束電位までＰＬＬフィードバックループに
より収束させ、 該収束周波数が該設定周波数よりも低い場合には、収束
電位よりも低い入力電位から該収束電位まで該ＰＬＬフ
ィードバックループにより収束させることを特徴とする
ＰＬＬ回路。 - 【請求項３】 第１の周波数変調された入力信号と第２
の入力信号の位相差に比例した信号を出力する電流出力
型位相比較器と、該電流出力型位相比較器の出力端に接
続された低域通過フィルタと、該低域通過フィルタの出
力端に接続されたＶＣＯと、該ＶＣＯの出力端に接続さ
れ該ＶＣＯの出力周波数を周波数変換し第２の信号を出
力するミキサと、該電流出力型位相比較器の出力端に接
続された第１、第２、第３の定電流源と、該電流出力型
位相比較器と基準電位との間に接続されたスイッチとを
有し、該第１、第２、第３の定電流源のオンオフと該ス
イッチの短絡、開放の制御手段を有することを特徴とす
るＰＬＬ回路。 - 【請求項４】 請求項３記載のＰＬＬ回路において、該
基準電位は０Ｖであり、該第１と第２の定電流源は該電
流出力型位相比較器の出力端に定電流を出力し、該第３
の定電流源は該電流出力型位相比較器の出力端から定電
流を吸収することを特徴とするＰＬＬ回路。 - 【請求項５】 請求項３記載のＰＬＬ回路において、該
基準電位は電源電位であり、該第１と第２の定電流源は
該電流出力型位相比較器の出力端から定電流を吸収し、
該第３の定電流源は該電流出力型位相比較器の出力端に
定電流を出力することを特徴とするＰＬＬ回路。 - 【請求項６】 請求項４または５記載のＰＬＬ回路にお
いて、非動作状態では、該第１、第２、第３の定電流源
がオフで該スイッチは短絡されており、該非動作状態か
ら動作状態への移行には第１と第２の手段が存在し、該
ＰＬＬ回路の収束周波数が、該スイッチの短絡時の該Ｖ
ＣＯの出力周波数と設定周波数との間の周波数であると
いう条件を満たす場合には該第１の手段が用いられ、該
条件を満たさない場合には該第２の手段が用いられるＰ
ＬＬ回路であって、該第１の手段においては、該スイッ
チの開放と該第１の定電流源のオンが行われ、該第２の
手段においては、まず該スイッチの開放と該第２の定電
流源のオンが行われ、その一定期間の後、該第２の定電
流源のオフと該第３の定電流源のオンが行われることを
特徴とするＰＬＬ回路。 - 【請求項７】 請求項６記載のＰＬＬ回路において、該
第１、第３の定電流源の出力電流値は等しく、該第２の
定電流源の出力電流値は該第１、第３の定電流源の出力
電流値の少なくとも２倍以上であることを特徴とするＰ
ＬＬ回路。 - 【請求項８】 第１の周波数変調された入力信号と第２
の入力信号の位相差に比例した信号を出力する電流出力
型位相比較器と、該電流出力型位相比較器の出力端に接
続された低域通過フィルタと、該低域通過フィルタの出
力端に接続されたＶＣＯと、該ＶＣＯの出力端に接続さ
れ該ＶＣＯの出力周波数を周波数変換し第２の信号を出
力するミキサと、該電流出力型位相比較器の出力端に接
続された第１、第２の定電流源と、該電流出力型位相比
較器と第１の基準電位との間に接続された第１のスイッ
チと、該電流出力型位相比較器の出力端と第２の基準電
位との間に接続された第２のスイッチとを有し、該第
１、第２の定電流源のオンオフと該第１と第２のスイッ
チの短絡、開放を制御する手段を有することを特徴とす
るＰＬＬ回路。 - 【請求項９】 請求項８記載のＰＬＬ回路において、該
第１の基準電位は０Ｖであり、該第２の基準電位は電源
電位であり、該第１の定電流源は該電流出力型位相比較
器の出力端に定電流を出力し、該第２の定電流源は該電
流出力型位相比較器の出力端から定電流を吸収すること
を特徴とするＰＬＬ回路。 - 【請求項１０】 請求項８記載のＰＬＬ回路において、
該第１の基準電位は電源電圧であり、該第２の基準電位
は０Ｖであり、該第１の定電流源は該電流出力型位相比
較器の出力端から定電流を吸収し、該第２の定電流源は
該電流出力型位相比較器の出力端に定電流を出力するこ
とを特徴とするＰＬＬ回路。 - 【請求項１１】 請求項９または１０記載のＰＬＬ回路
において、非動作状態では、該第１、第２の定電流源が
オフで該第１のスイッチは短絡され、該第２のスイッチ
は開放されており、該非動作状態から動作状態への移行
には第１と第２の手段が存在し、該ＰＬＬ回路の収束周
波数が、該第１のスイッチの短絡時の該ＶＣＯの出力周
波数と設定周波数との間の周波数であるという条件を満
たす場合には該第１の手段が用いられ、該条件を満たさ
ない場合には該第２の手段が用いられるＰＬＬ回路であ
って、該第１の手段においては、該第１のスイッチの開
放と該第１の定電流源のオンが行われ、該第２の手段に
おいては、まず該第１のスイッチの開放と該第２のスイ
ッチの短絡が行われ、その一定期間の後、該第２のスイ
ッチの開放と該第２の定電流源のオンが行われることを
特徴とするＰＬＬ回路。 - 【請求項１２】 請求項１１記載のＰＬＬ回路におい
て、該第１、第２の定電流源の出力電流値が等しいこと
を特徴とするＰＬＬ回路。 - 【請求項１３】 第１の周波数変調された入力信号と第
２の入力信号の位相差に比例した信号を出力する電流出
力型位相比較器と、該電流出力型位相比較器の出力端に
接続された低域通過フィルタと、該低域通過フィルタの
出力端に接続されたＶＣＯと、該ＶＣＯの出力端に接続
され該ＶＣＯの出力周波数を周波数変換し第２の信号を
出力するミキサと、該電流出力型位相比較器の出力端に
接続された可変電流源と定電流源と、該電流出力型位相
比較器と基準電位との間に接続されたスイッチとを有
し、該可変電流源のオンオフ及び出力電流値と該定電流
源のオンオフと該スイッチの短絡、開放を制御する手段
を有することを特徴とするＰＬＬ回路。 - 【請求項１４】 請求項１３記載のＰＬＬ回路におい
て、該基準電位は０Ｖであり、該可変電流源は該電流出
力型位相比較器の出力端に電流を出力し、該定電流源は
該電流出力型位相比較器の出力端から定電流を吸収する
ことを特徴とするＰＬＬ回路。 - 【請求項１５】 請求項１３記載のＰＬＬ回路におい
て、該基準電位は電源電位であり、該可変電流源は該電
流出力型位相比較器の出力端から電流を吸収し、該定電
流源は該電流出力型位相比較器の出力端に定電流を出力
することを特徴とするＰＬＬ回路。 - 【請求項１６】 請求項１４または１５記載のＰＬＬ回
路において、非動作状態では、該可変電流源と該定電流
源がオフで該スイッチは短絡されており、該非動作状態
から動作状態への移行には第１と第２の手段が存在し、
該ＰＬＬ回路の収束周波数が、該第１のスイッチの短絡
時の該ＶＣＯの出力周波数と設定周波数との間の周波数
であるという条件を満たす場合には該第１の手段が用い
られ、該条件を満たさない場合には該第２の手段が用い
られるＰＬＬ回路であって、該第１の手段においては、
該スイッチの開放と該可変電流源のオンが行われ、該可
変電流源は第１の定電流値を出力し、該第２の手段にお
いては、まず該スイッチの開放と該可変電流源のオンが
行われ、該可変電流源は第２の定電流値を出力し、その
一定期間の後、該可変電流源のオフと該定電流源のオン
が行われることを特徴とするＰＬＬ回路。 - 【請求項１７】 請求項１６記載のＰＬＬ回路におい
て、該第１の定電流値と該定電流の出力電流値は等し
く、該第２の定電流値は該第１の定電流値と該定電流の
出力電流値の少なくとも２倍以上であることを特徴とす
るＰＬＬ回路。 - 【請求項１８】 ベースバンド回路と、該ベースバンド
回路から第１のベースバンド信号が入力される変調器
と、該変調器の出力に接続されたＰＬＬ回路と、該ＰＬ
Ｌ回路の出力に接続された電力増幅器と、該ベースバン
ド回路に第２のベースバンド信号を出力する受信回路
と、アンテナと、該アンテナと該受信回路の入力と該電
力増幅器の出力とが接続されるセレクタとを有する無線
通信端末機器であって、 該ベースバンド回路は該無線通信端末機器の動作の制御
信号を出力し、該ＰＬＬ回路が、請求項１から１７の何
れかに記載のＰＬＬ回路からなることを特徴とする無線
通信端末機器。
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| EP00311746A EP1220453B1 (en) | 2000-12-28 | 2000-12-28 | PLL circuit with reduced settling time |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| US7543163B2 (en) * | 2005-01-05 | 2009-06-02 | Exar Corporation | Low power method of monitoring and of responsively initiating higher powered intelligent response to detected change of condition |
| TWI470934B (zh) * | 2009-10-06 | 2015-01-21 | Mstar Semiconductor Inc | 可攜式控制裝置及其方法 |
| US8634766B2 (en) | 2010-02-16 | 2014-01-21 | Andrew Llc | Gain measurement and monitoring for wireless communication systems |
| CN103378853B (zh) * | 2012-04-28 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 锁相环电路 |
| CN109450442A (zh) * | 2018-11-14 | 2019-03-08 | 四川长虹电器股份有限公司 | 一种内置电流源的锁相环 |
| KR20210034991A (ko) | 2019-09-23 | 2021-03-31 | 삼성전자주식회사 | Rf 통신에 이용되는 pll 회로를 포함하는 전자 장치 |
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