JP2002203706A - チップ型抵抗素子 - Google Patents

Abstract

(57)【要約】 【課題】 抵抗値のばらつきが少ない、積層型のチップ
型抵抗素子を提供する。 【解決手段】 抵抗素体としてのサーミスタ素体２内に
おいて、複数組の第１，第２の内部電極３ａ，４ａ〜３
ｃ，４ｃが互いの先端が対向するように配置されてお
り、複数組の第１，第２の内部電極間のギャップａの位
置が第１，第２の端面２ａ，２ｂを結ぶ長さ方向におい
て異ならされており、最外層の内部電極３ａ，４ａの外
側に、内部電極３ａ，４ａ間のギャップａよりも長さ方
向内側に至るように、かつギャップａ寄りの外部電極７
に電気的に接続される、第３の内部電極５ａが形成され
ている、チップ型サーミスタ素子１。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばサーミスタ
などのチップ型抵抗素子に関し、より詳細には、互いの
先端がギャップを隔てて対向された複数組の第１，第２
の内部電極を有する積層型のチップ型抵抗素子に関す
る。

【０００２】

【従来の技術】従来、チップ型サーミスタ素子が温度補
償や温度検知に広く用いられている。チップ型サーミス
タ素子において、外部環境による特性の変動を防止する
ために、積層型のチップ型サーミスタ素子が種々提案さ
れている（例えば、特開平８−２５０３０７号公報な
ど）。

【０００３】また、特願平９−４９２５６号（すなわち
特開平１０−２４７６０１号公報）には、図６（ａ）及
び（ｂ）に示すチップ型サーミスタ素子が開示されてい
る。このチップ型サーミスタ素子５１は、直方体状のサ
ーミスタ素体５２を有する。サーミスタ素体５２内に
は、複数の第１の内部電極５３ａ〜５３ｇと、複数の第
２の内部電極５４ａ〜５４ｇが形成されている。第１の
内部電極５３ａ〜５３ｇは第１の端面５２ａに引き出さ
れており、第２の内部電極５４ａ〜５４ｇは第２の端面
５２ｂに引き出されている。第１，第２の端面には、第
１，第２の外部電極５５，５６がそれぞれ形成されてい
る。

【０００４】このチップ型サーミスタ素子５１では、例
えば内部電極５３ａ，５４ａのように、１つの第１の内
部電極と１つの第２の内部電極とが、互いに先端が所定
のギャップａを隔てて形成されている。なお、チップ型
サーミスタ素子５１では、ギャップａは、積層方向にお
いて交互に異なる位置に形成されている。例えば、最上
層の第１の内部電極５３ａと第２の内部電極５４ａとの
間のギャップａは端面５２ａ寄りに形成されており、次
の高さ位置に形成されたギャップ、すなわち内部電極５
３ｂと内部電極５４ｂとの間のギャップａは端面５２ｂ
寄りに形成されている。

【０００５】上記のように、複数のギャップａの位置を
異ならせることにより、低抵抗化が図られている。ま
た、図６（ｂ）に示すように、最上部に位置する内部電
極５３ａ，５４ａに比べて、次の高さ位置に形成されて
いる内部電極５３ｂ，５４ｂの幅方向寸法が小さくされ
ており、それによって内部電極同士の積層ずれによる抵
抗値のばらつきが低減されている。

【０００６】

【発明が解決しようとする課題】上記のように、チップ
型サーミスタ素子５１では、第１，第２の内部電極間の
各ギャップａの位置が、長さ方向において異ならされて
いる。すなわち、ギャップａは、一方の外部電極５５寄
りに、あるいは他方の外部電極５６寄りに位置してい
る。

【０００７】そのため、最上層の内部電極５４ａと、内
部電極５４ａが接続される外部電極５６とは反対側の電
位の外部電極５５との間の距離Ｚが短くなっている。通
常、上記内部電極５３ａ〜５４ｇは、セラミックグリー
ンシート上に導電ペーストをスクリーン印刷することに
より形成されており、外部電極５５，５６は導電ペース
トをディッピング法などにより塗布し、焼き付けること
により形成されている。従って、外部電極５５，５６の
電極被り部の長さＥのばらつきは、ギャップａの長さ方
向寸法ばらつきよりも大きいのが普通である。

【０００８】従って、図６における距離Ｚが、ギャップ
ａの長さ方向寸法に近づくと、あるいはギャップａの長
さ方向寸法よりも短くなると、外部電極５５と内部電極
５４ａ間による抵抗値寄与は、内部電極５３ａ，５４ａ
間の抵抗値寄与よりも大きくなる。従って、距離Ｚが短
くなるにつれて、外部電極５５の電極被り部の長さ寸法
Ｅのばらつきにより、チップ型サーミスタ素子５１の抵
抗値のばらつきが大きくなるという問題があった。

【０００９】本発明の目的は、上記のように、低抵抗化
を果たすことができ、積層ずれに起因する抵抗値のばら
つきを低減し得るチップ型抵抗素子において、外部電極
の形成精度による抵抗値のばらつきを抑制することがで
き、抵抗値のばらつきがより一層小さいチップ型抵抗素
子を提供することにある。

【００１０】

【課題を解決するための手段】本願の第１の発明は、対
向し合う第１，第２の端面を有する抵抗素体と、前記抵
抗素体内に形成されており、第１の端面に引き出された
複数の第１の内部電極と、前記抵抗素体内に形成されて
おり、第２の端面に引き出されており、かつ対応する第
１の内部電極と互いの先端がギャップを隔てて対向され
た複数の第２の内部電極と、前記第１，第２の端面を覆
い、前記抵抗素体の上面、下面及び一対の側面に至る電
極被り部を有する第１，第２の外部電極とを備え、前記
第１，第２の端面を結ぶ方向を長さ方向としたときに、
前記第１の内部電極と対応する第２の内部電極との間の
各ギャップの位置が長さ方向において異ならされている
チップ型抵抗素子において、積層方向最外側の第１，第
２の内部電極よりも積層方向外側に配置されており、該
最外側の第１，第２の内部電極間のギャップに近い側の
外部電極に接続されており、該最外側の第１，第２の内
部電極間のギャップよりも長さ方向において内側に至る
ように形成されている第３の内部電極をさらに備えるこ
とを特徴とする。

【００１１】第１の発明に係るチップ型抵抗素子の特定
の局面では、前記第３の内部電極とギャップを隔てて互
いの先端が対向されており、第３の内部電極が接続され
ている外部電極とは反対側の外部電極に電気的に接続さ
れている第４の内部電極がさらに備えられる。

【００１２】本願の第２の発明は、対向し合う第１，第
２の端面を有する抵抗素体と、前記抵抗素体内に形成さ
れており、第１の端面に引き出された複数の第１の内部
電極と、前記抵抗素体内に形成されており、第２の端面
に引き出されており、かつ対応する第１の内部電極と互
いの先端がギャップを隔てて対向された複数の第２の内
部電極と、前記第１，第２の端面を覆い、前記抵抗素体
の上面、下面及び一対の側面に至る電極被り部を有する
第１，第２の外部電極とを備え、前記第１，第２の端面
を結ぶ方向を長さ方向としたときに、前記第１の内部電
極と対応する第２の内部電極との間の各ギャップの位置
が長さ方向において異ならされているチップ型抵抗素子
において、積層方向最外側の第１，第２の内部電極間の
ギャップが、第１，第２の外部電極の電極被り部の内側
端よりも長さ方向において内側に位置していることを特
徴とする。

【００１３】第１，第２の発明に係るチップ型抵抗素子
の特定の局面では、第１の内部電極と、該第１の内部電
極とギャップを隔てて対向している第２の内部電極と
が、同一平面上に配置される。

【００１４】また、第１，第２の発明に係るチップ型抵
抗素子の特定の局面では、上記抵抗素体としてサーミス
タ素体が用いられ、それによってチップ型サーミスタ素
子が構成される。

【００１５】

【発明の実施の形態】以下、図面を参照しつつ、本発明
の具体的な実施例を説明することにより、本発明を明ら
かにする。

【００１６】図１（ａ）及び（ｂ）は、本発明の第１の
実施例に係るチップ型サーミスタ素子を示す平面断面図
及び縦断面図であり、図２のその外観を示す斜視図であ
る。チップ型サーミスタ素子１は、直方体状のサーミス
タ素体２を用いて構成されている。サーミスタ素体２
は、負の抵抗温度特性を有する半導体セラミックスから
なる。従って、チップ型サーミスタ素子１は、ＮＴＣサ
ーミスタとして動作する。

【００１７】サーミスタ素体２内には、第１の内部電極
３ａ〜３ｃ、第２の内部電極４ａ〜４ｃ及び第３の内部
電極５ａ，５ｂが形成されている。第１の内部電極３ａ
〜３ｃは、サーミスタ素体２の第１の端面２ａに引き出
されている。第２の内部電極４ａ〜４ｃはサーミスタ素
体２の第１の端面２ａと対向している第２の端面２ｂに
引き出されている。

【００１８】第１の内部電極３ａ〜３ｃと、第２の内部
電極４ａ〜４ｃとは、それぞれ、所定のギャップａを隔
てて互いの先端が対向されている。また、本実施例で
は、第１の内部電極３ａ〜３ｃと、対応している第２の
内部電極４ａ〜４ｃが、それぞれ同一平面上に位置して
いる。例えば、第１の内部電極３ａと、第２の内部電極
４ａは、同一平面上においてギャップａを隔てて対向さ
れている。

【００１９】また、第１の内部電極３ａ〜３ｃと、第２
の内部電極４ａ〜４ｃとの間のギャップａは、長さ方向
において交互に異なる位置に配置されている。すなわ
ち、第１の内部電極３ａと第２の内部電極４ａとの間の
ギャップａと、次に位置する第１の内部電極３ｂと第２
の内部電極４ｂとの間のギャップａとは、図示のように
第１の端面２ａと第２の端面２ｂとを結ぶ方向において
異なる位置とされている。なお、第１，第２の端面２
ａ，２ｂを結ぶ方向を長さ方向とする。

【００２０】また、図１（ａ）に示すように、第１，第
２の内部電極３ａ，４ａと、第１，第２の内部電極３
ａ，４ａの下方に位置する第１，第２の内部電極３ｂ，
４ｂとは、幅が異ならされている。すなわち、第１の内
部電極３ａ及び第２の内部電極４ａの幅が、第１の内部
電極３ｂ及び第２の内部電極４ｂの幅よりも相対的に広
くされている。また、特に図示はしないが、第１の内部
電極３ｃ及び第２の内部電極４ｃの幅は、第１の内部電
極３ｂ及び第２の内部電極４ｂの幅よりも広くされてい
る。

【００２１】このように、厚み方向において交互に第
１，第２の内部電極の幅を異ならせることにより、図６
に示した従来のチップ型サーミスタ素子５１の場合と同
様に、積層ずれに起因する抵抗値のばらつきを抑制する
ことができる。また、ギャップａを、上記のように交互
にずらせることにより、低抵抗化を図り得る。

【００２２】また、第１，第２の端面２ａ，２ｂを覆う
ように第１，第２の外部電極６，７が形成されている。
外部電極６，７は、端面２ａ，２ｂを覆うだけでなく、
サーミスタ素体２の上面２ｃ、下面２ｄ、及び側面２
ｅ，２ｆに至るように形成されている。すなわち、上面
２ｃ、下面２ｄ及び側面２ｅ，２ｆに至る電極被り部６
ａ，７ａを有する。

【００２３】本実施例のチップ型サーミスタ素子１の特
徴は、上記第１，第２の内部電極３ａ〜３ｃ，４ａ〜４
ｃに加えて、第３の内部電極５ａ，５ｂが形成されてい
ることにある。

【００２４】第３の内部電極５ａ，５ｂは、第１，第２
の内部電極３ａ〜４ｃが積層されている部分よりも積層
方向外側に形成されている。内部電極５ａを例にとる
と、積層方向最上部の第１，第２の内部電極３ａ，４ａ
よりも積層方向外側に、すなわち上方に形成されてい
る。第３の内部電極５ａは、第２の端面２ｂに引き出さ
れており、かつ下方に位置する第１，第２の内部電極３
ａ，４ａ間のギャップａよりも長さ方向において内側に
至るように形成されている。言い換えれば、第３の内部
電極５ａが引き出されている第２の端面２ｂから第３の
内部電極５ａの長さ方向内側端までの距離Ｘが、端面２
ｂから、第３の内部電極５ａが接続されている外部電極
７とは反対側の第１の外部電極６に接続されている第１
の内部電極３ａの先端までの距離よりも長くされてい
る。

【００２５】また、第３の内部電極５ａの幅は、第１，
第２の内部電極３ａ，４ａの幅よりも広くされている。
従って、図１（ａ）に示すように、第１，第２の内部電
極３ａ，４ａが対向しているギャップａを上方に投影し
た場合、ギャップａの全領域が第３の内部電極５ａに含
まれるように第３の内部電極５ａが配置されている。

【００２６】第３の内部電極５ｂについても、第１，第
２の内部電極３ｃ，４ｃ間のギャップａに対して、上記
第３の内部電極５ａと同様に構成されている。第３の内
部電極５ａ，５ｂが上記のように形成されているので、
本実施例のチップ型サーミスタ素子１では、電極被り部
６ａ，７ａの長さのばらつきの如何にかかわらず、抵抗
値のばらつきを抑制することができる。

【００２７】すなわち、従来技術の項で説明したよう
に、外部電極６，７を導電ペーストの塗布・焼き付け等
により形成した場合、電極被り部６ａ，７ａの長さ方向
寸法にばらつきが生じやすい。

【００２８】しかしながら、本実施例では、最上層の第
１，第２の内部電極３ａ，４ａ間のギャップａの上方に
第３の内部電極５ａが位置しており、第３の内部電極５
ａは、第２の外部電極７に電気的に接続されている。従
って、第１の内部電極３ａの先端と電極被り部７ａとの
間に第３の内部電極５ａが位置しており、電極被り部７
ａの内側端が第３の内部電極５ａの内側端よりも外側に
位置しているので、電極被り部７ａと第１の内部電極３
ａとの間の抵抗によるサーミスタ素子１の抵抗値への影
響をほぼ無くすことができる。同様に、下方において
も、第３の内部電極５ｂの存在により、電極被り部７ａ
と、第１の内部電極３ｃの内側端との間の抵抗値寄与を
ほぼ無くすことができる。

【００２９】従って、電極被り部６ａ，７ａにばらつき
が生じたとしても、該電極被り部の長さのばらつきによ
る抵抗値のばらつきを効果的に抑制することができる。
よって、抵抗値のばらつきの少ないチップ型ＮＴＣサー
ミスタ素子を提供し得ることがわかる。

【００３０】次に、具体的な実験例を説明することによ
り、上記チップ型サーミスタ素子１の効果及び製造方法
を説明する。Ｍｎ、Ｎｉ及びＣｏなどの複数のセラミッ
クス酸化物からなるサーミスタ材料に、有機バインダ、
分散剤、消泡剤及び水を所定量加え、セラミックスラリ
ーを得た。上記セラミックスラリーを用いて、厚み４０
μｍのセラミックグリーンシートを作製した。

【００３１】しかる後、上記セラミックグリーンシート
を所定の矩形形状に切断し、複数枚の矩形のセラミック
グリーンシートを得た。上記複数枚のセラミックグリー
ンシートのうち、所定のセラミックグリーンシート上
に、上述した第１，第２の内部電極３ａ，４ａ〜３ｃ，
４ｃ及び第３の内部電極５ａ，５ｂがそれぞれ形成され
るように導電ペーストを印刷し、乾燥した。上記内部電
極構成用導電ペーストが印刷されたセラミックグリーン
シートの上下に無地のセラミックグリーンシートを積層
し、厚み方向に加圧した後、焼成し、サーミスタ素体２
を得た。

【００３２】なお、上記導電ペーストとしては、Ａｇと
Ｐｄとを重量比で３：７で含む導電ペーストを用いた。
また、上記のようにして得られたサーミスタ素体２の両
端面２ａ，２ｂに、Ａｇ−Ｐｄからなる導電ペーストを
塗布し、焼き付け、さらに外表面にＮｉメッキ層及びＳ
ｎメッキ層を順次形成し、第１，第２の外部電極６，７
を形成した。

【００３３】上記のようにして、０．６０ｍｍ×０．３
２ｍｍの寸法を有し、第１，第２の内部電極からなる電
極層が７層積層されており、その上下に第３の内部電極
５ａ，５ｂがＸ＝０．２５ｍｍとなるように形成されて
おり、第１，第２の内部電極間のギャップａの長さ方向
寸法が１１７μｍ、図１（ｂ）に示した距離Ｚが８５．
４μｍ、外部電極６，７の電極被り部６ａ，７ａの長さ
方向寸法Ｙが１７５±４８μｍの多数のチップ型サーミ
スタ素子１を得た。

【００３４】比較のために、第３の内部電極５ａ，５ｂ
を有しないことを除いては、上記と同様にして、図６に
示した従来のチップ型サーミスタ素子を得た。この場
合、第１，第２の内部電極間のギャップの長さ方向寸法
は１２０μｍとなり、図１（ｂ）に示した距離Ｚは８
５．４μｍであり、外部電極の電極被り部の寸法は１８
０±４２μｍであった。

【００３５】上記のようにして用意された実施例のチッ
プ型サーミスタ素子１及び従来例のチップ型サーミスタ
素子５１各１００個について、抵抗値及び抵抗値ばらつ
きを測定した。結果を下記の表１に示す。なお、表１に
おける抵抗値は、１００個のサーミスタ素子の抵抗値の
平均値を示す。

【００３６】

【表１】

【００３７】表１から明らかなように、従来例のチップ
型サーミスタ素子に比べて、本実施例のチップ型サーミ
スタ素子によれば、第３の内部電極５ａ，５ｂが設けら
れているため、抵抗値は低められるものの、抵抗値のば
らつきをかなり小さくし得ることがわかる。これは、外
部電極６，７の形成精度の抵抗値のばらつきに与える影
響が小さくされているためと考えられる。

【００３８】図３（ａ）及び（ｂ）は、本発明の第２の
実施例に係るチップ型ＮＴＣサーミスタ素子を示す平面
図断面図及び縦断面図である。チップ型ＮＴＣサーミス
タ素子１１では、第１の実施例のチップ型ＮＴＣサーミ
スタ素子１と同様に、負の抵抗温度特性を有する半導体
セラミックスからなる直方体状のサーミスタ素体２が用
いられている。そして、サーミスタ素体２内には、第１
の実施例と同様に、第１，第２の内部電極３ａ，４ａ〜
３ｃ，４ｃが形成されている。また、第１，第２の端面
２ａ，２ｂを覆うように、さらに電極被り部６ａ，７ａ
を有するように第１，第２の外部電極６，７が形成され
ている。

【００３９】第１の実施例のチップ型サーミスタ素子と
異なるところは、第１，第２の内部電極３ａ〜４ｃの積
層されている部分のさらに外側に、第１，第２の内部電
極５ｃ，５ｄ，５ｅ，５ｆが積層されていることにあ
る。

【００４０】例えば、最上部に積層されている第１，第
２の内部電極５ｃ，５ｄは、それぞれ、端面２ａ，２ｂ
に引き出されている。この最上部に位置している第１，
第２の内部電極５ｃ，５ｄは、下方に位置している第
１，第２の内部電極３ａ，４ａよりも相対的に幅が広く
されている。また、第１，第２の内部電極５ｃ，５ｄの
互いの先端が対向しているギャップａは、電極被り部６
ａ，７ａの内側端よりも長さ方向内側に位置している。

【００４１】従って、電極被り部６ａ，７ａの内側端よ
りも長さ方向内側にギャップａが位置しているので、電
極被り部６ａ，７ａの長さ方向寸法のばらつきによる抵
抗値のばらつきへの影響を抑制することができる。

【００４２】より具体的には、第１の内部電極５ｃの内
側端が、同電位に接続される外部電極６の電極被り部６
ａの内側端よりも長さ方向内側に位置しているので、電
極被り部６ａと、他方電位に接続される第２の内部電極
５ｄの内側端との間の抵抗値寄与を抑制することができ
る。逆に、電極被り部７ａの内側端と、反対側の電位に
接続される第１の内部電極５ｃの内側端との間の抵抗値
寄与も抑制される。

【００４３】同様に、サーミスタ素体２の下方において
も、第１，第２の内部電極５ｅ，５ｆ間のギャップａ
が、電極被り部６ａ，７ａの内側端よりも長さ方向内側
に位置しているので、やはり電極被り部６ａ，７ａの長
さ方向寸法のばらつきによる抵抗値のばらつきを抑制す
ることができる。

【００４４】このように、第２の実施例のチップ型サー
ミスタ素子１１では、対向ギャップａの長さ方向位置が
異ならされて複数組の第１，第２の内部電極が積層され
ているチップ型サーミスタ素子において、積層方向最外
側の第１，第２の内部電極間のギャップａが、外部電極
６，７の電極被り部６ａ，７ａの内側端よりも長さ方向
内側に位置しているので、第１の実施例のチップ型サー
ミスタ素子１と同様に、電極被り部の長さ方向寸法のば
らつきによる抵抗値のばらつきを抑制することができ
る。

【００４５】なお、第１の実施例のチップ型サーミスタ
素子１と、第２の実施例のチップ型サーミスタ素子１１
とを比較すれば明らかなように、上記第２の内部電極５
ｄ，５ｆは、第１の実施例のチップ型サーミスタ素子に
おける第３の内部電極５ａ，５ｂに相当する。従って、
第２の実施例のチップ型サーミスタ素子では、第１の実
施例のチップ型サーミスタ素子において、第３の内部電
極５ａ，５ｂに加えて、該第３の内部電極５ａ，５ｂの
形成されている高さ位置において、互いの先端が対向す
るように第４の内部電極を、内部電極５ｃ，５ｅとして
形成した構造にも相当する。

【００４６】次に、具体的な実験例につき説明する。第
１の実施例の具体的な実験例と同様にして、但し、図３
に示した内部電極３ａ〜４ｃ，５ｃ〜５ｆが形成される
ようにして、サーミスタ素体２を得た。このサーミスタ
素体２の両端面に、第１の実施例の実験例と同様にして
外部電極６，７を形成した。このようにして、外形寸法
が０．６０ｍｍ×０．３１ｍｍ×０．３０ｍｍ、内部電
極積層数が７（第１，第２の内部電極５ｃ，５ｄが形成
されている電極層と、第１，第２の内部電極５ｅ，５ｆ
が形成されている内部電極層の間に、さらに第１，第２
の内部電極が５層積層されている。）、ギャップａの長
さ方向寸法が１１８μｍ、図４に示した距離Ｚが８５．
４μｍ、外部電極被り部６ａ，７ａの長さ方向寸法Ｙが
１８０±４５μｍである第２の実施例のチップ型素子を
得た。

【００４７】この第２の実施例のチップ型サーミスタ素
子の抵抗値及び抵抗値ばらつきを下記の表２に示す。な
お、表２においては、比較のために、第１の実施例の結
果を併せて示す。

【００４８】

【表２】

【００４９】表２から明らかなように、第２の実施例の
チップ型サーミスタ素子では、第１の実施例のチップ型
サーミスタ素子よりも、抵抗値はさらに小さくなるもの
の、外部電極形成精度による抵抗値のばらつきがより一
層小さくなることがわかる。

【００５０】図４は、第２の実施例のチップ型サーミス
タ素子の変形例を示す縦断面図である。ここでは、最外
層の第１，第２の内部電極５ｃ，５ｄが形成されている
層と、内部電極５ｅ，５ｆが形成されている層との間
に、２層の第１，第２の内部電極１３ａ，１３ｂ，１４
ａ，１４ｂが形成されている。このように、内部電極積
層数は任意に変更することができる。

【００５１】また、図５は、第１の実施例に係るチップ
型サーミスタ素子１の変形例を示す縦断面図である。第
１，第２の内部電極２３ａ〜２３ｃ，２４ａ〜２４ｃが
セラミック焼結体２内に形成されている。ここでは、下
方に位置している第３の内部電極５ｂが、第２の端面２
ｂ寄りに形成されている。これは、最下層に形成されて
いる第１，第２の内部電極２３ｃ，２４ｃ間のギャップ
が第２の端面２ｂ側に寄せられて形成されているからで
ある。このように、第１の実施例のチップ型サーミスタ
素子においては、積層方向最外側に位置する第１，第２
の内部電極間のギャップａが寄せられている端面側に、
該端面に引き出される第３の内部電極を形成することに
より、第１の実施例と同様に、外部電極被り部の長さ方
向寸法ばらつきによる抵抗値のばらつきを抑制すること
ができる。

【００５２】なお、図５に示した変形例は、端面２ａに
引き出された内部電極５ｃ，５ｅをも有し、内部電極５
ｃ，５ａ間及び内部電極５ｅ，５ｂ間の各ギャップは電
極被り部６ａ，７ａの内側端よりも長さ方向内側に位置
している。従って、この変形例は、第２の実施例の変形
例でもある。

【００５３】なお、第１，第２の実施例及び上記変形例
では、チップ型ＮＴＣサーミスタ素子につき説明した
が、本発明では、正の抵抗温度特性を有する半導体セラ
ミックスを用い、ＰＴＣサーミスタ素子を構成してもよ
い。

【００５４】また、サーミスタ素子だけでなく、第１，
第２の内部電極は互いの先端が対向されて配置されてい
る積層型のチップ型固定抵抗素子、チップ型積層バリス
タなど、様々なチップ型抵抗素子に、本発明を適用する
ことができる。

【００５５】

【発明の効果】本願の第１の発明に係るチップ型抵抗素
子では、厚み方向最外側の第１，第２の内部電極よりも
外側に、該最外層の第１，第２の内部電極間のギャップ
よりも長さ方向内側に至るように、第３の内部電極が形
成されているので、最外層の第１，第２の内部電極間の
ギャップと、該ギャップに近い側の外部電極との間に、
この外部電極と同電位の第３の内部電極が配置されるこ
とになる。従って、外部電極の電極被り部の寸法がばら
ついたとしても、該ばらつきに起因する抵抗値のばらつ
きを抑制することができる。よって、従来のチップ型抵
抗素子に比べてより一層抵抗値のばらつきが小さい、チ
ップ型抵抗素子を提供することが可能となる。

【００５６】また、第３の内部電極と、互いの先端が対
向するように第４の内部電極が形成されている場合に
は、より一層外部電極被り部の長さばらつきによる抵抗
値のばらつきを低減することができる。

【００５７】また、第２の発明に係るチップ型抵抗素子
では、最外層の第１，第２の内部電極間のギャップが、
第１，第２の端面を結ぶ方向において、第１，第２の外
部電極の内側端よりも内側に位置しているので、第１，
第２の外部電極の電極被り部の長さ方向寸法のばらつき
による抵抗値のばらつきを軽減することができ、第１の
発明と同様に、抵抗値のばらつきが少ないチップ型抵抗
素子を提供することが可能となる。

【００５８】第１，第２の発明において、第１，第２の
内部電極が同一平面上に形成されている場合には、セラ
ミックグリーンシート上に内部電極ペーストを印刷し、
複数枚のセラミックグリーンシートを積層し、焼成する
製造方法において、第１，第２の内部電極の印刷工程を
簡略化することができる。

【００５９】第１，第２の発明において、抵抗素体とし
てサーミスタ素体を用いた場合には、本発明に従って抵
抗値ばらつきが少ない、チップ型サーミスタ素子を提供
することができる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の第１の実施例に
係るチップ型サーミスタ素子を示す平面断面図及び縦断
面図。

【図２】本発明の第１の実施例に係るチップ型サーミス
タ素子の外観を示す斜視図。

【図３】（ａ）及び（ｂ）は、本発明の第２の実施例に
係るチップ型サーミスタ素子の平面断面図及び縦断面
図。

【図４】第２の実施例に係るチップ型サーミスタ素子の
変形例を示す縦断面図。

【図５】第１の実施例のチップ型サーミスタ素子の変形
例を示す縦断面図。

【図６】（ａ）及び（ｂ）は、従来のチップ型サーミス
タ素子の縦断面図及び平面断面図。

【符号の説明】

１…チップ型サーミスタ素子 ２…サーミスタ素体 ２ａ，２ｂ…第１，第２の端面 ３ａ〜３ｃ…第１の内部電極 ４ａ〜４ｃ…第２の内部電極 ５ａ，５ｂ…第３の内部電極 ５ｃ，５ｅ…第１の内部電極（第４の内部電極） ５ｄ，５ｆ…第２の内部電極 ６，７…第１，第２の外部電極 ６ａ，７ａ…電極被り部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 対向し合う第１，第２の端面を有する抵
   抗素体と、 前記抵抗素体内に形成されており、第１の端面に引き出
   された複数の第１の内部電極と、 前記抵抗素体内に形成されており、第２の端面に引き出
   されており、かつ対応する第１の内部電極と互いの先端
   がギャップを隔てて対向された複数の第２の内部電極
   と、 前記第１，第２の端面を覆い、前記抵抗素体の上面、下
   面及び一対の側面に至る電極被り部を有する第１，第２
   の外部電極とを備え、 前記第１，第２の端面を結ぶ方向を長さ方向としたとき
   に、前記第１の内部電極と対応する第２の内部電極との
   間の各ギャップの位置が長さ方向において異ならされて
   いるチップ型抵抗素子において、 積層方向最外側の第１，第２の内部電極よりも積層方向
   外側に配置されており、該最外側の第１，第２の内部電
   極間のギャップに近い側の外部電極に接続されており、
   該最外側の第１，第２の内部電極間のギャップよりも長
   さ方向において内側に至るように形成されている第３の
   内部電極をさらに備えることを特徴とする、チップ型抵
   抗素子。
2. 【請求項２】 前記第３の内部電極とギャップを隔てて
   互いの先端が対向されており、第３の内部電極が接続さ
   れている外部電極とは反対側の外部電極に電気的に接続
   されている第４の内部電極をさらに備える、請求項１に
   記載のチップ型抵抗素子。
3. 【請求項３】 対向し合う第１，第２の端面を有する抵
   抗素体と、 前記抵抗素体内に形成されており、第１の端面に引き出
   された複数の第１の内部電極と、 前記抵抗素体内に形成されており、第２の端面に引き出
   されており、かつ対応する第１の内部電極と互いの先端
   がギャップを隔てて対向された複数の第２の内部電極
   と、 前記第１，第２の端面を覆い、前記抵抗素体の上面、下
   面及び一対の側面に至る電極被り部を有する第１，第２
   の外部電極とを備え、 前記第１，第２の端面を結ぶ方向を長さ方向としたとき
   に、前記第１の内部電極と対応する第２の内部電極との
   間の各ギャップの位置が長さ方向において異ならされて
   いるチップ型抵抗素子において、 積層方向最外側の第１，第２の内部電極間のギャップ
   が、第１，第２の外部電極の電極被り部の内側端よりも
   長さ方向において内側に位置していることを特徴とす
   る、チップ型抵抗素子。
4. 【請求項４】 前記第１の内部電極と、該第１の内部電
   極とギャップを隔てて対向された第２の内部電極とが同
   一平面上に位置している、請求項１〜３のいずれかに記
   載のチップ型抵抗素子。
5. 【請求項５】 前記抵抗素体がサーミスタ素体であり、
   それによってサーミスタ素子が構成されている、請求項
   １〜４のいずれかに記載のチップ型抵抗素子。