JP2002202758A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JP2002202758A JP2002202758A JP2000380010A JP2000380010A JP2002202758A JP 2002202758 A JP2002202758 A JP 2002202758A JP 2000380010 A JP2000380010 A JP 2000380010A JP 2000380010 A JP2000380010 A JP 2000380010A JP 2002202758 A JP2002202758 A JP 2002202758A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- line
- switching element
- display
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 信号線の入力端子数を減らすことができる表
示装置を得ることを目的とし、他の目的は、信号線の入
力端子数を減らすことができる表示装置を得ること、デ
ータドライバの出力端子数を減らし、あるいは、データ
ドライバＩＣの数を減らすことができる表示装置を得る
こと、また、高精細の表示装置においても、確実にドラ
イバＩＣと信号線とを接続することが可能な表示装置を
得ることである。 【解決手段】 マトリックス状に配置された複数の画素
を含む表示領域を有する表示装置において、表示領域内
に、各画素行を選択する複数の走査線（Ｇ）と、走査線
によって選択される一つの画素行内の少なくとも２つの
画素に表示信号を送る、多重信号線（Ｄ）と、複数の走
査線と別に配設された選択線（Ｅ）と、を有し、選択線
は、多重信号線が表示信号を伝送する画素行内の複数の
画素の内、少なくとも一つの画素を選択する。
示装置を得ることを目的とし、他の目的は、信号線の入
力端子数を減らすことができる表示装置を得ること、デ
ータドライバの出力端子数を減らし、あるいは、データ
ドライバＩＣの数を減らすことができる表示装置を得る
こと、また、高精細の表示装置においても、確実にドラ
イバＩＣと信号線とを接続することが可能な表示装置を
得ることである。 【解決手段】 マトリックス状に配置された複数の画素
を含む表示領域を有する表示装置において、表示領域内
に、各画素行を選択する複数の走査線（Ｇ）と、走査線
によって選択される一つの画素行内の少なくとも２つの
画素に表示信号を送る、多重信号線（Ｄ）と、複数の走
査線と別に配設された選択線（Ｅ）と、を有し、選択線
は、多重信号線が表示信号を伝送する画素行内の複数の
画素の内、少なくとも一つの画素を選択する。
Description
【０００１】
【発明の属する技術分野】この発明はマトリックス状に
配置された複数の画素を有する表示装置に関するもので
あり、特に、一つの画素列内の複数の画素に表示信号を
伝送する多重信号線を有する表示装置に関するものであ
る。
配置された複数の画素を有する表示装置に関するもので
あり、特に、一つの画素列内の複数の画素に表示信号を
伝送する多重信号線を有する表示装置に関するものであ
る。
【０００２】
【従来の技術】近年、コンピュータやテレビ等に使用さ
れる中・大型のディスプレイから、カーナビゲーション
や携帯電話に使用される小型のディスプレイに至るま
で、幅広い分野において液晶表示装置が利用されてい
る。その中で、表示特性の優秀さから、ＴＦＴやＭＩＭ
といったアクティブ素子を用いたアクティブ・マトリッ
クス液晶表示装置が注目を集めいている。アクティブ・
マトリックス液晶表示装置は、通常、マトリックス状に
配置されたアクティブ素子としてのＴＦＴを有するＴＦ
Ｔアレイ基板と、ＴＦＴアレイ基板に対向する対向基板
とを有し、その２つの基板の間に液晶が封入されてい
る。
れる中・大型のディスプレイから、カーナビゲーション
や携帯電話に使用される小型のディスプレイに至るま
で、幅広い分野において液晶表示装置が利用されてい
る。その中で、表示特性の優秀さから、ＴＦＴやＭＩＭ
といったアクティブ素子を用いたアクティブ・マトリッ
クス液晶表示装置が注目を集めいている。アクティブ・
マトリックス液晶表示装置は、通常、マトリックス状に
配置されたアクティブ素子としてのＴＦＴを有するＴＦ
Ｔアレイ基板と、ＴＦＴアレイ基板に対向する対向基板
とを有し、その２つの基板の間に液晶が封入されてい
る。
【０００３】カラー液晶表示装置においては、カラー表
示を行うためのカラーフィルタが、通常、対向基板に設
けられる。液晶表示装置は複数の画素から構成される表
示領域を有し、各画素が画素電極とＴＦＴを有する。こ
の画素電極によって液晶に電界を印加することにより、
光の透過率を変化させて画像表示を行う。各画素はそれ
ぞれ、ＲＧＢいずれかの色表示を行う。
示を行うためのカラーフィルタが、通常、対向基板に設
けられる。液晶表示装置は複数の画素から構成される表
示領域を有し、各画素が画素電極とＴＦＴを有する。こ
の画素電極によって液晶に電界を印加することにより、
光の透過率を変化させて画像表示を行う。各画素はそれ
ぞれ、ＲＧＢいずれかの色表示を行う。
【０００４】各画素は、ドライバＩＣから入力される表
示信号電圧に基づき液晶に電界を印加する。このドライ
バＩＣは、通常、ＴＡＢによってＴＦＴに接続される
が、直接ＴＦＴアレイのガラス基板上に設けられること
もある。通常、信号線用の複数のソース・ドライバＩＣ
が、ＴＦＴアレイの１つの側に設けられ、ゲート電圧を
制御するゲート線用の複数のゲート・ドライバＩＣが、
他の側に設けられる。ソース・ドライバＩＣから入力さ
れる電圧が、ＴＦＴのソース／ドレインを介して画素電
極に送られ、画素電極が液晶に電界を印加する。この電
圧を変えることにより液晶への印加電圧を変化させるこ
とができ、液晶の透過率を制御する。
示信号電圧に基づき液晶に電界を印加する。このドライ
バＩＣは、通常、ＴＡＢによってＴＦＴに接続される
が、直接ＴＦＴアレイのガラス基板上に設けられること
もある。通常、信号線用の複数のソース・ドライバＩＣ
が、ＴＦＴアレイの１つの側に設けられ、ゲート電圧を
制御するゲート線用の複数のゲート・ドライバＩＣが、
他の側に設けられる。ソース・ドライバＩＣから入力さ
れる電圧が、ＴＦＴのソース／ドレインを介して画素電
極に送られ、画素電極が液晶に電界を印加する。この電
圧を変えることにより液晶への印加電圧を変化させるこ
とができ、液晶の透過率を制御する。
【０００５】以上のような液晶表示装置において、高い
画質で高精細な表示を行なうためには、一般に画素数が
増加することは良く知られている。画素数の増加と共
に、液晶表示装置を駆動するドライバＩＣの数が増加
し、その製造コストが上昇することも良く知られてい
る。あるいは、高精細化に伴ってドライバＩＣと液晶表
示装置との接続がますます困難になることも大きな問題
となる。
画質で高精細な表示を行なうためには、一般に画素数が
増加することは良く知られている。画素数の増加と共
に、液晶表示装置を駆動するドライバＩＣの数が増加
し、その製造コストが上昇することも良く知られてい
る。あるいは、高精細化に伴ってドライバＩＣと液晶表
示装置との接続がますます困難になることも大きな問題
となる。
【０００６】このようなことから、信号入力端子数を減
らすことにより、高精細パネルの端子接続を容易なもの
とし、又、ドライバーのコスト削減を行なうために、例
えば、薄膜トランジスタ（ＴＦＴ）を用いたアクティブ
マトリクス液晶ディスプレイにおいて、ＴＦＴ基板の信
号入力端子と信号配線間にスイッチとなる能動素子をも
うけたことを特徴とするアクティブマトリクス液晶ディ
スプレイが、特開平６−１３８８５１号公報に開示され
ている。
らすことにより、高精細パネルの端子接続を容易なもの
とし、又、ドライバーのコスト削減を行なうために、例
えば、薄膜トランジスタ（ＴＦＴ）を用いたアクティブ
マトリクス液晶ディスプレイにおいて、ＴＦＴ基板の信
号入力端子と信号配線間にスイッチとなる能動素子をも
うけたことを特徴とするアクティブマトリクス液晶ディ
スプレイが、特開平６−１３８８５１号公報に開示され
ている。
【０００７】このディスプレイでマルチプレクサ回路に
用いるトランジスタには比較的に大きい電流を流せるも
のが求められる。これは、マルチプレクサ回路が表示領
域外に設けられ、各画素列に一つのトランジスタが接続
されているためである。従って、サイズの大きなトラン
ジスタが必要になり、製造歩留まりが比較的に低いとい
う問題があった。
用いるトランジスタには比較的に大きい電流を流せるも
のが求められる。これは、マルチプレクサ回路が表示領
域外に設けられ、各画素列に一つのトランジスタが接続
されているためである。従って、サイズの大きなトラン
ジスタが必要になり、製造歩留まりが比較的に低いとい
う問題があった。
【０００８】また、表示領域内において複数の画素をマ
トリックス状に配列し、行位置を選択する信号線と、列
方向に個々の画素情報を与える画素信号線とを設けてこ
れら信号線により与えられる信号により各画素の選択を
行い、選択された画素に与えられる画素情報により画素
表示を行うようにした表示装置において、各画素毎にそ
れぞれ設けられ画素毎に対応する信号線からの信号にて
動作する第１スイッチング素子と、各画素をブロック単
位で分けると共にこのブロック単位で分けた画素をブロ
ック単位で一括して選択するブロック選択手段と、各画
素毎に設けられ、前記ブロック選択手段にて選択された
ブロック対応の画素において動作して前記第１スイッチ
ング素子とにより自画素に対する画素情報を取得して画
素表示に供する第２スイッチング素子とを具備する装置
があり、これは、特開平９−３２９８０７号公報に開示
されている。
トリックス状に配列し、行位置を選択する信号線と、列
方向に個々の画素情報を与える画素信号線とを設けてこ
れら信号線により与えられる信号により各画素の選択を
行い、選択された画素に与えられる画素情報により画素
表示を行うようにした表示装置において、各画素毎にそ
れぞれ設けられ画素毎に対応する信号線からの信号にて
動作する第１スイッチング素子と、各画素をブロック単
位で分けると共にこのブロック単位で分けた画素をブロ
ック単位で一括して選択するブロック選択手段と、各画
素毎に設けられ、前記ブロック選択手段にて選択された
ブロック対応の画素において動作して前記第１スイッチ
ング素子とにより自画素に対する画素情報を取得して画
素表示に供する第２スイッチング素子とを具備する装置
があり、これは、特開平９−３２９８０７号公報に開示
されている。
【０００９】この装置では、個々の画素もしくは複数の
画素からなる画素ブロック毎に選択駆動することによ
り、書き換えの必要ない画素夫々に対して信号を出力す
ることを不要とし、消費電力を大幅に低減することを目
的としている。しかし、画素信号線は各画素列毎に設け
られているので、上記の高精細化に伴う問題を解決する
ことはできなかった。
画素からなる画素ブロック毎に選択駆動することによ
り、書き換えの必要ない画素夫々に対して信号を出力す
ることを不要とし、消費電力を大幅に低減することを目
的としている。しかし、画素信号線は各画素列毎に設け
られているので、上記の高精細化に伴う問題を解決する
ことはできなかった。
【００１０】また、表示画素を独立に制御可能な複数個
のセルで構成して多階調表示を行なう時に、データ配線
を部分的に共通に用いてデータ配線ドライバの構成数の
増加を押えた、低コストの多階調用液晶表示装置が、特
開平５−３４１７３４号公報に開示されている。この装
置によって、確かにデータ配線ドライバの構成数の増加
を押えることが可能となるが、その一方、ゲート配線の
数が必然的に増加することになる問題があった。
のセルで構成して多階調表示を行なう時に、データ配線
を部分的に共通に用いてデータ配線ドライバの構成数の
増加を押えた、低コストの多階調用液晶表示装置が、特
開平５−３４１７３４号公報に開示されている。この装
置によって、確かにデータ配線ドライバの構成数の増加
を押えることが可能となるが、その一方、ゲート配線の
数が必然的に増加することになる問題があった。
【００１１】
【発明が解決しようとする課題】この発明は上記に鑑み
提案されたもので、信号線の入力端子数を減らすことが
できる表示装置を得ることを一つの目的とする。本発明
の他の目的は、データドライバの出力端子数を減らし、
あるいは、データドライバＩＣの数を減らすことができ
る表示装置を得ることである。本発明の他の目的は、高
精細の表示装置においても、確実にドライバＩＣと信号
線とを接続することが可能な表示装置を得ることであ
る。
提案されたもので、信号線の入力端子数を減らすことが
できる表示装置を得ることを一つの目的とする。本発明
の他の目的は、データドライバの出力端子数を減らし、
あるいは、データドライバＩＣの数を減らすことができ
る表示装置を得ることである。本発明の他の目的は、高
精細の表示装置においても、確実にドライバＩＣと信号
線とを接続することが可能な表示装置を得ることであ
る。
【００１２】
【課題を解決するための手段】本発明による一つの態様
の表示装置は、画素行を選択する複数の走査線と、一つ
の画素行内の複数の画素に表示信号を送る多重信号線と
を有し、これらに加えて、選択線とを有する。走査線に
選択された一つの画素行において、多重信号線から表示
信号が送られる複数画素のうち、少なくとも一つの画素
を選択線が選択する。尚、後に記載する実施形態におけ
る対応要素を、本発明の理解の容易のために、以下の説
明のかっこ内に付した。これらは、本発明に含まれる一
例であることは言うまでもない。
の表示装置は、画素行を選択する複数の走査線と、一つ
の画素行内の複数の画素に表示信号を送る多重信号線と
を有し、これらに加えて、選択線とを有する。走査線に
選択された一つの画素行において、多重信号線から表示
信号が送られる複数画素のうち、少なくとも一つの画素
を選択線が選択する。尚、後に記載する実施形態におけ
る対応要素を、本発明の理解の容易のために、以下の説
明のかっこ内に付した。これらは、本発明に含まれる一
例であることは言うまでもない。
【００１３】つまり、第１の発明にかかる表示装置は、
マトリックス状に配置された複数の画素を含む表示領域
を有する表示装置において、表示領域内に、各画素行を
選択する複数の走査線（Ｇ）と、走査線によって選択さ
れる一つの画素行内の少なくとも２つの画素に表示信号
を送る、多重信号線（Ｄ）と、複数の走査線と別に配設
された選択線（Ｅ）と、を有し、選択線は、多重信号線
が表示信号を伝送する画素行内の複数の画素の内、少な
くとも一つの画素を選択する、ものである。
マトリックス状に配置された複数の画素を含む表示領域
を有する表示装置において、表示領域内に、各画素行を
選択する複数の走査線（Ｇ）と、走査線によって選択さ
れる一つの画素行内の少なくとも２つの画素に表示信号
を送る、多重信号線（Ｄ）と、複数の走査線と別に配設
された選択線（Ｅ）と、を有し、選択線は、多重信号線
が表示信号を伝送する画素行内の複数の画素の内、少な
くとも一つの画素を選択する、ものである。
【００１４】一つの画素行は、一つの走査線によって選
択される複数の画素から構成される。従って、一つの画
素行は必ずしも直線的に配置されるとは限らない。例え
ば、直線的に二行に配置された画素において、各行の半
分ずつを二つの走査線が選択することができる。この場
合において、各走査線が選択する複数の画素が一つの画
素行を構成する。又、画素行と画素列とは、それぞれ
が、表示装置における、縦方向、横方向のいずれにもな
りうるものである。
択される複数の画素から構成される。従って、一つの画
素行は必ずしも直線的に配置されるとは限らない。例え
ば、直線的に二行に配置された画素において、各行の半
分ずつを二つの走査線が選択することができる。この場
合において、各走査線が選択する複数の画素が一つの画
素行を構成する。又、画素行と画素列とは、それぞれ
が、表示装置における、縦方向、横方向のいずれにもな
りうるものである。
【００１５】第２の発明にかかる表示装置は、第１の表
示装置において、多重信号線が表示信号を伝送する画素
行内の複数の画素は、選択線と走査線とに選択される第
１の画素（Ｃe,n+1m）と、選択線に選択されず走査線に
選択される第２の画素（Ｃn+ 1m）と、を含むものであ
る。
示装置において、多重信号線が表示信号を伝送する画素
行内の複数の画素は、選択線と走査線とに選択される第
１の画素（Ｃe,n+1m）と、選択線に選択されず走査線に
選択される第２の画素（Ｃn+ 1m）と、を含むものであ
る。
【００１６】第３の発明にかかる表示装置は、第２の表
示装置において、第１の画素は、選択線が前記第１の画
素を選択し、かつ、走査線が第１の画素と第２の画素と
を選択したときに多重信号線から入力された表示信号を
維持し、第２の画素は、選択線が第１の画素を選択せ
ず、かつ、走査線が第１の画素と第２の画素を選択した
ときに多重信号線から入力された表示信号を維持する、
ものである。表示信号を維持するとは、画素が所望の画
像を表示するための信号として使用することを意味す
る。例えば、画素が一時的に異なる表示信号を受け取っ
ても、その信号は所望の画像表示のためには実質的に使
用されず、画素は、所定のタイミングで受信した表示信
号のみを維持して、所望の画像表示を行う。
示装置において、第１の画素は、選択線が前記第１の画
素を選択し、かつ、走査線が第１の画素と第２の画素と
を選択したときに多重信号線から入力された表示信号を
維持し、第２の画素は、選択線が第１の画素を選択せ
ず、かつ、走査線が第１の画素と第２の画素を選択した
ときに多重信号線から入力された表示信号を維持する、
ものである。表示信号を維持するとは、画素が所望の画
像を表示するための信号として使用することを意味す
る。例えば、画素が一時的に異なる表示信号を受け取っ
ても、その信号は所望の画像表示のためには実質的に使
用されず、画素は、所定のタイミングで受信した表示信
号のみを維持して、所望の画像表示を行う。
【００１７】第４の発明にかかる表示装置は、第３の表
示装置において、各画素行は、２つの画素毎に異なる多
重信号線から表示信号が送られ、同じ多重信号線から表
示信号を受けるそれぞれの２つの画素の内、一つの画素
は選択線とその画素が含まれる画素行の走査線とに選択
され、もう一方の画素は、走査線のみに選択されるもの
である。
示装置において、各画素行は、２つの画素毎に異なる多
重信号線から表示信号が送られ、同じ多重信号線から表
示信号を受けるそれぞれの２つの画素の内、一つの画素
は選択線とその画素が含まれる画素行の走査線とに選択
され、もう一方の画素は、走査線のみに選択されるもの
である。
【００１８】第５の発明にかかる表示装置は、第２の表
示装置において、選択線は、複数の走査線とほぼ平行に
配置されたものである。
示装置において、選択線は、複数の走査線とほぼ平行に
配置されたものである。
【００１９】第６の発明にかかる表示装置は、第１の表
示装置において、それぞれ異なるタイミングで選択信号
を送る、第１系統の選択線（Ｅ0）と第２系統の選択線
（Ｅ1）とを有し、第１の選択線と第２の選択線とは、
多重信号線が表示信号を伝送する画素行内の画素の内、
それぞれ異なる画素を選択する、ものである。
示装置において、それぞれ異なるタイミングで選択信号
を送る、第１系統の選択線（Ｅ0）と第２系統の選択線
（Ｅ1）とを有し、第１の選択線と第２の選択線とは、
多重信号線が表示信号を伝送する画素行内の画素の内、
それぞれ異なる画素を選択する、ものである。
【００２０】第７の発明にかかる表示装置は、第６の表
示装置において、多重信号線が表示信号を伝送する画素
行内の画素は、第１の選択線（Ｅ0）に選択される第１
の画素（Ｃ0,n,m）と第２の選択線（Ｅ1）に選択される
第２の画素（Ｃ1,n,m）とを有し、第１の画素は、第１
の選択線と走査線とに選択されたときに入力された表示
信号を維持し、第２の画素は、第２の選択線と走査線と
に選択されたときに入力された表示信号を維持する、も
のである。
示装置において、多重信号線が表示信号を伝送する画素
行内の画素は、第１の選択線（Ｅ0）に選択される第１
の画素（Ｃ0,n,m）と第２の選択線（Ｅ1）に選択される
第２の画素（Ｃ1,n,m）とを有し、第１の画素は、第１
の選択線と走査線とに選択されたときに入力された表示
信号を維持し、第２の画素は、第２の選択線と走査線と
に選択されたときに入力された表示信号を維持する、も
のである。
【００２１】第８の発明にかかる表示装置は、第７の表
示装置において、各画素行は、２つの画素毎に異なる多
重信号線から表示信号が送られ、同じ多重信号線から表
示信号を受けるそれぞれの２つの画素の内、一つの画素
は第１の選択線とその画素が含まれる画素列の走査線と
に選択され、もう一方の画素は、第２の選択線と走査線
とに選択される、ものである。
示装置において、各画素行は、２つの画素毎に異なる多
重信号線から表示信号が送られ、同じ多重信号線から表
示信号を受けるそれぞれの２つの画素の内、一つの画素
は第１の選択線とその画素が含まれる画素列の走査線と
に選択され、もう一方の画素は、第２の選択線と走査線
とに選択される、ものである。
【００２２】第９の発明にかかる表示装置は、第８の表
示装置において、選択線と多重信号線とはほぼ平行に配
置され、かつ、各画素電極の間に交互に配置され、画素
電極の間には選択線と多重信号線とのいずれか一方のみ
が配置されている、ものである。
示装置において、選択線と多重信号線とはほぼ平行に配
置され、かつ、各画素電極の間に交互に配置され、画素
電極の間には選択線と多重信号線とのいずれか一方のみ
が配置されている、ものである。
【００２３】第１０の発明にかかる表示装置は、第７の
表示装置において、第１及び第２の選択線（Ｅ0、Ｅ1）
と異なるタイミングで選択信号を伝送する、第３の選択
線（Ｅ2）を有し、各画素行は、３つの画素毎に異なる
多重信号線から表示信号が送られ、同じ多重信号線から
表示信号を受けるそれぞれの３つの画素の内、一つの画
素は第１の選択線とその画素が含まれる画素行の走査線
とに選択され、もう一つの画素は、第２の選択線と走査
線とに選択され、最後の画素は第３の選択線と走査線と
に選択される、ものである。
表示装置において、第１及び第２の選択線（Ｅ0、Ｅ1）
と異なるタイミングで選択信号を伝送する、第３の選択
線（Ｅ2）を有し、各画素行は、３つの画素毎に異なる
多重信号線から表示信号が送られ、同じ多重信号線から
表示信号を受けるそれぞれの３つの画素の内、一つの画
素は第１の選択線とその画素が含まれる画素行の走査線
とに選択され、もう一つの画素は、第２の選択線と走査
線とに選択され、最後の画素は第３の選択線と走査線と
に選択される、ものである。
【００２４】第１１の発明にかかる表示装置は、マトリ
ックス状に配置された複数の画素を有する、表示装置に
おいて、各画素行を選択する複数の走査線と、一つの画
素行内の少なくとも２つの画素に表示信号を送る、多重
信号線と、複数の走査線と別に配設された選択線と、を
有し、多重信号線が表示信号を送る画素行内の画素の一
つは、画素電極と、第１のスイッチング素子（２０１、
７０１）と、第２のスイッチング素子（２０２、７０
２）とを有し、第２のスイッチング素子は、前記画素電
極と多重信号線とに接続され、第１のスイッチング素子
は、前記走査線と前記選択線とに接続され、第１のスイ
ッチング素子は、第２のスイッチング素子のＯＮ／ＯＦ
Ｆ状態の制御を行う、ものである。
ックス状に配置された複数の画素を有する、表示装置に
おいて、各画素行を選択する複数の走査線と、一つの画
素行内の少なくとも２つの画素に表示信号を送る、多重
信号線と、複数の走査線と別に配設された選択線と、を
有し、多重信号線が表示信号を送る画素行内の画素の一
つは、画素電極と、第１のスイッチング素子（２０１、
７０１）と、第２のスイッチング素子（２０２、７０
２）とを有し、第２のスイッチング素子は、前記画素電
極と多重信号線とに接続され、第１のスイッチング素子
は、前記走査線と前記選択線とに接続され、第１のスイ
ッチング素子は、第２のスイッチング素子のＯＮ／ＯＦ
Ｆ状態の制御を行う、ものである。
【００２５】第１２の発明にかかる表示装置は、第１１
の表示装置において、多重信号線は、同じ画素行内の第
１の画素と第２の画素とに表示信号を送り、第１の画素
は、画素電極と、第１のスイッチング素子（７０１）
と、第２のスイッチング素子（７０２）とを有し、第２
のスイッチング素子は、画素電極と多重信号線とに接続
され、第１のスイッチング素子は、走査線と選択線とに
接続され、第１のスイッチング素子は、第２のスイッチ
ング素子のＯＮ／ＯＦＦ状態の制御を行い、第２の画素
は、画素電極と第３のスイッチング素子（７０３）とを
有し、第３のスイッチング素子は、第２の画素の画素電
極と、多重信号線と、走査線とに接続されている、もの
である。
の表示装置において、多重信号線は、同じ画素行内の第
１の画素と第２の画素とに表示信号を送り、第１の画素
は、画素電極と、第１のスイッチング素子（７０１）
と、第２のスイッチング素子（７０２）とを有し、第２
のスイッチング素子は、画素電極と多重信号線とに接続
され、第１のスイッチング素子は、走査線と選択線とに
接続され、第１のスイッチング素子は、第２のスイッチ
ング素子のＯＮ／ＯＦＦ状態の制御を行い、第２の画素
は、画素電極と第３のスイッチング素子（７０３）とを
有し、第３のスイッチング素子は、第２の画素の画素電
極と、多重信号線と、走査線とに接続されている、もの
である。
【００２６】第１３の発明にかかる表示装置は、第１１
又は１２の表示装置において、多重信号線と画素電極と
は、第２のスイッチング素子のソース/ドレイン電極に
接続され、第１のスイッチング素子のソース/ドレイン
電極は前記第２のスイッチング素子のゲートに接続され
ている、ものである。
又は１２の表示装置において、多重信号線と画素電極と
は、第２のスイッチング素子のソース/ドレイン電極に
接続され、第１のスイッチング素子のソース/ドレイン
電極は前記第２のスイッチング素子のゲートに接続され
ている、ものである。
【００２７】第１４の発明にかかる表示装置は、第１２
の表示装置において、第１の画素は、第２のスイッチン
グ素子が第１のスイッチング素子によってＯＮ状態にさ
れているときに多重信号線から伝送された表示信号を維
持し、第２の画素は、第２のスイッチング素子がＯＦＦ
状態で、第３のスイッチング素子がＯＮ状態のときに多
重信号線から伝送された表示信号を維持する、ものであ
る。
の表示装置において、第１の画素は、第２のスイッチン
グ素子が第１のスイッチング素子によってＯＮ状態にさ
れているときに多重信号線から伝送された表示信号を維
持し、第２の画素は、第２のスイッチング素子がＯＦＦ
状態で、第３のスイッチング素子がＯＮ状態のときに多
重信号線から伝送された表示信号を維持する、ものであ
る。
【００２８】第１５の発明にかかる表示装置は、第１１
の表示装置において、それぞれ異なるタイミングで選択
信号を送る、第１系統の選択線と第２系統の選択線とを
有し、多重信号線は、同じ画素行内の第１の画素と第２
の画素とに表示信号を送り、第１の画素は、画素電極
と、第１のスイッチング素子（２０１）と、第２のスイ
ッチング素子（２０２）とを有し、第２のスイッチング
素子は、前記第１の画素の画素電極と多重信号線とに接
続され、第１のスイッチング素子は、走査線と第１の選
択線とに接続され、第１のスイッチング素子は、第２の
スイッチング素子のＯＮ／ＯＦＦ状態の制御を行い、第
２の画素は、画素電極と、第３のスイッチング素子（２
０３）と、第４のスイッチング素子（２０４）とを有
し、第４のスイッチング素子は、第２の画素画素電極と
多重信号線とに接続され、第３のスイッチング素子は、
走査線と第２の選択線とに接続され、第３のスイッチン
グ素子は、第４のスイッチング素子のＯＮ／ＯＦＦ状態
の制御を行う、ものである。
の表示装置において、それぞれ異なるタイミングで選択
信号を送る、第１系統の選択線と第２系統の選択線とを
有し、多重信号線は、同じ画素行内の第１の画素と第２
の画素とに表示信号を送り、第１の画素は、画素電極
と、第１のスイッチング素子（２０１）と、第２のスイ
ッチング素子（２０２）とを有し、第２のスイッチング
素子は、前記第１の画素の画素電極と多重信号線とに接
続され、第１のスイッチング素子は、走査線と第１の選
択線とに接続され、第１のスイッチング素子は、第２の
スイッチング素子のＯＮ／ＯＦＦ状態の制御を行い、第
２の画素は、画素電極と、第３のスイッチング素子（２
０３）と、第４のスイッチング素子（２０４）とを有
し、第４のスイッチング素子は、第２の画素画素電極と
多重信号線とに接続され、第３のスイッチング素子は、
走査線と第２の選択線とに接続され、第３のスイッチン
グ素子は、第４のスイッチング素子のＯＮ／ＯＦＦ状態
の制御を行う、ものである。
【００２９】第１６の発明にかかる表示装置は、第１５
の表示装置において、第２のスイッチング素子のゲート
電極は、第１のスイッチング素子のソース/ドレイン電
極に接続され、第２のスイッチング素子のソース/ドレ
イン電極は、第１の画素の画素電極と多重信号線とに、
それぞれ接続され、第４のスイッチング素子のゲート電
極は、第３のスイッチング素子のソース/ドレイン電極
に接続され、第４のスイッチング素子のソース/ドレイ
ン電極は、第２の画素の画素電極と多重信号線とに、そ
れぞれ接続された、ものである。
の表示装置において、第２のスイッチング素子のゲート
電極は、第１のスイッチング素子のソース/ドレイン電
極に接続され、第２のスイッチング素子のソース/ドレ
イン電極は、第１の画素の画素電極と多重信号線とに、
それぞれ接続され、第４のスイッチング素子のゲート電
極は、第３のスイッチング素子のソース/ドレイン電極
に接続され、第４のスイッチング素子のソース/ドレイ
ン電極は、第２の画素の画素電極と多重信号線とに、そ
れぞれ接続された、ものである。
【００３０】第１７の発明にかかる表示装置は、第１５
の表示装置において、選択線と多重信号線とはほぼ平行
に配置され、かつ、各画素電極の間に交互に配置され、
画素電極の間には選択線と多重信号線とのいずれか一方
のみが配置されている、ものである。
の表示装置において、選択線と多重信号線とはほぼ平行
に配置され、かつ、各画素電極の間に交互に配置され、
画素電極の間には選択線と多重信号線とのいずれか一方
のみが配置されている、ものである。
【００３１】
【発明の実施の形態】実施の形態１．以下にこの発明の
実施の形態を図面に基づいて詳細に説明する。本実施の
形態においては、液晶表示装置が例として説明される。
ここで、液晶表示装置とは、２枚の対向基板の間に液晶
を封入した液晶パネル、液晶パネルにドライバ回路やバ
ックライト・ユニットを装着した液晶モジュール、最終
製品としての液晶ディスプレイ等を含むものである。本
形態における液晶パネルは、マトリックス状に配置され
た複数の画素によって構成される表示領域と、その外周
領域である額縁領域とを有している。この表示領域内に
は、複数の信号線であるデータ配線、走査線であるゲー
ト線が配置されている。又、これらの配線とは別に選択
配線であるイネーブル配線が配設されている。信号線は
多重信号線であって、画素行内の２つの画素に向けて、
同時に表示信号を伝送する。この２つの画素の内、ゲー
ト線とイネーブル配線との双方に選択された画素の画素
電極が、表示信号を受け取る。
実施の形態を図面に基づいて詳細に説明する。本実施の
形態においては、液晶表示装置が例として説明される。
ここで、液晶表示装置とは、２枚の対向基板の間に液晶
を封入した液晶パネル、液晶パネルにドライバ回路やバ
ックライト・ユニットを装着した液晶モジュール、最終
製品としての液晶ディスプレイ等を含むものである。本
形態における液晶パネルは、マトリックス状に配置され
た複数の画素によって構成される表示領域と、その外周
領域である額縁領域とを有している。この表示領域内に
は、複数の信号線であるデータ配線、走査線であるゲー
ト線が配置されている。又、これらの配線とは別に選択
配線であるイネーブル配線が配設されている。信号線は
多重信号線であって、画素行内の２つの画素に向けて、
同時に表示信号を伝送する。この２つの画素の内、ゲー
ト線とイネーブル配線との双方に選択された画素の画素
電極が、表示信号を受け取る。
【００３２】図１は、本実施の形態における液晶モジュ
ールの全体構成を説明するための斜視図である。 図１
は、サイドライト型のバックライト・ユニットを有する
液晶モジュール１００の概略を示す、構成図である。図
に於いて、１０１はバックライト・ユニット、１０２は
駆動回路が取り付けられた液晶パネル（液晶セル）、１
０３は光を拡散させ、液晶表示パネル面での明るさを均
一にする拡散シートである。１０４は光を集光すること
により、表示正面の輝度を向上させるプリズムシート、
１０５は光源からの光を導き拡散させる導光板、１０６
は導光板やプリズムシート等のバックライト・ユニット
１１の部品を収納するフレームである。
ールの全体構成を説明するための斜視図である。 図１
は、サイドライト型のバックライト・ユニットを有する
液晶モジュール１００の概略を示す、構成図である。図
に於いて、１０１はバックライト・ユニット、１０２は
駆動回路が取り付けられた液晶パネル（液晶セル）、１
０３は光を拡散させ、液晶表示パネル面での明るさを均
一にする拡散シートである。１０４は光を集光すること
により、表示正面の輝度を向上させるプリズムシート、
１０５は光源からの光を導き拡散させる導光板、１０６
は導光板やプリズムシート等のバックライト・ユニット
１１の部品を収納するフレームである。
【００３３】液晶パネル１０２は、マトリックス状に配
置された複数の画素から構成される表示領域とその外周
領域である額縁領域とを有している。又、液晶パネル１
０２は、アレイ回路が形成されたアレイ基板とその対向
基板とを有し（不図示）、その２つの基板の間に液晶が
封入されている。１０７は光源としての冷陰極管、１０
８は液晶セル１０２とバックライト・ユニット１０１を
外側から保持、保護するベゼルである。拡散シート１０
３、プリズムシート１０４、導光板１０５、フレーム１
０６、そして冷陰極管１０７によって、バックライト・
ユニット１０１を構成する。冷陰極管１０７はフレーム
１０６の内側に配置されており、直接図面には記載され
ていない。
置された複数の画素から構成される表示領域とその外周
領域である額縁領域とを有している。又、液晶パネル１
０２は、アレイ回路が形成されたアレイ基板とその対向
基板とを有し（不図示）、その２つの基板の間に液晶が
封入されている。１０７は光源としての冷陰極管、１０
８は液晶セル１０２とバックライト・ユニット１０１を
外側から保持、保護するベゼルである。拡散シート１０
３、プリズムシート１０４、導光板１０５、フレーム１
０６、そして冷陰極管１０７によって、バックライト・
ユニット１０１を構成する。冷陰極管１０７はフレーム
１０６の内側に配置されており、直接図面には記載され
ていない。
【００３４】図２は、本実施の形態におけるアレイ回路
を説明するための概略図である。図２（ａ）は回路の一
部の概略構成を示すものであり、図２（ｂ）は、回路に
おける動作タイミングを説明する図面である。以下、こ
れらの図を用いて説明する。尚、これら図面は、この本
実施形態を説明するためのものであり、実際の製品とは
その寸法・形状等において異なるものである。
を説明するための概略図である。図２（ａ）は回路の一
部の概略構成を示すものであり、図２（ｂ）は、回路に
おける動作タイミングを説明する図面である。以下、こ
れらの図を用いて説明する。尚、これら図面は、この本
実施形態を説明するためのものであり、実際の製品とは
その寸法・形状等において異なるものである。
【００３５】図２（ａ）において、２０１、２０２、２
０３及び２０４は、スイッチング素子としてのアモルフ
ァス・シリコンＴＦＴ（Thin Film Transistor）、２０
９は液晶に電界を印加する画素電極、２０５はゲート・
ドライバ、２０６はデータ・ドライバ、２０７はイネー
ブル配線ドライバである。アレイ基板上には、複数のゲ
ート・ドライバＩＣとデータ・ドライバＩＣが配置され
る。これらＩＣによって、ドライバが構成される。図
は、各一つのゲート・ドライバＩＣとデータ・ドライバ
ＩＣの一部を示している。イネーブル配線ドライバ２０
７は、ゲート・ドライバＩＣやデータ・ドライバＩＣと
は別に設けることも、ゲート・ドライバＩＣ等に組み込
むことも可能である。イネーブル配線ドライバ２０７を
アレイ基板上に直接形成することも可能である。
０３及び２０４は、スイッチング素子としてのアモルフ
ァス・シリコンＴＦＴ（Thin Film Transistor）、２０
９は液晶に電界を印加する画素電極、２０５はゲート・
ドライバ、２０６はデータ・ドライバ、２０７はイネー
ブル配線ドライバである。アレイ基板上には、複数のゲ
ート・ドライバＩＣとデータ・ドライバＩＣが配置され
る。これらＩＣによって、ドライバが構成される。図
は、各一つのゲート・ドライバＩＣとデータ・ドライバ
ＩＣの一部を示している。イネーブル配線ドライバ２０
７は、ゲート・ドライバＩＣやデータ・ドライバＩＣと
は別に設けることも、ゲート・ドライバＩＣ等に組み込
むことも可能である。イネーブル配線ドライバ２０７を
アレイ基板上に直接形成することも可能である。
【００３６】イネーブル配線は、２系統の配線、Ｅ0と
Ｅ1とを有している。この２つの配線上を、独立に信号
が伝送される。イネーブル配線とゲート配線とによって
選択された画素に、データ配線から表示信号が送られ、
画素電極２０９はＴＦＴ２０２もしくは２０４を介して
この表示信号を受けとる。イネーブル配線（Ｅ0、Ｅ1）
は、データ配線（Ｄm；ｍ＝１、２、…）と並行に延び
ている。データ配線とイネーブル配線とは交互に配置さ
れ、各画素電極の間には、いずれか一方の一本の配線が
配置されている。１本のデータ配線には、１画素行内の
２つの画素が接続されている。また、これらの配線に接
続されたトランジスタ２０１、２０２、２０３、２０４
は、ｎチャンネル型のＴＦＴである。また、イネーブル
配線のＨレベルには、データ配線の最大電圧にＴＦＴの
閾値による電圧降下分の２倍の電圧を加えた電圧以上の
電圧が供給される。また、ゲート配線には、データ配線
の最大電圧にＴＦＴの閾値による電圧降下分の電圧を加
えた電圧以上の電圧が供給される。
Ｅ1とを有している。この２つの配線上を、独立に信号
が伝送される。イネーブル配線とゲート配線とによって
選択された画素に、データ配線から表示信号が送られ、
画素電極２０９はＴＦＴ２０２もしくは２０４を介して
この表示信号を受けとる。イネーブル配線（Ｅ0、Ｅ1）
は、データ配線（Ｄm；ｍ＝１、２、…）と並行に延び
ている。データ配線とイネーブル配線とは交互に配置さ
れ、各画素電極の間には、いずれか一方の一本の配線が
配置されている。１本のデータ配線には、１画素行内の
２つの画素が接続されている。また、これらの配線に接
続されたトランジスタ２０１、２０２、２０３、２０４
は、ｎチャンネル型のＴＦＴである。また、イネーブル
配線のＨレベルには、データ配線の最大電圧にＴＦＴの
閾値による電圧降下分の２倍の電圧を加えた電圧以上の
電圧が供給される。また、ゲート配線には、データ配線
の最大電圧にＴＦＴの閾値による電圧降下分の電圧を加
えた電圧以上の電圧が供給される。
【００３７】各画素は、画素電極２０９と２つのＴＦＴ
２０１（２０３）、２０２（２０４）を備えている。デ
ータ配線と画素電極２０９は、ＴＦＴ２０２（２０４）
のソース／ドレインに接続され、ＴＦＴ２０１（２０
３）のソース／ドレインの一方が、ＴＦＴ２０２（２０
４）のゲートに接続されている。ＴＦＴ２０１（２０
３）のゲートはイネーブル配線に接続され、ＴＦＴ２０
１（２０３）のソース／ドレインのもう一方は、ゲート
配線に接続されている。図には示されていないが、各画
素電極Ｃn+1（nは整数）とゲート配線Ｇnとの間に蓄積
容量が形成される。ＴＦＴ２０１（２０３）のソース／
ドレインからの出力が、ＴＦＴ２０２（２０４）のＯＮ
／ＯＦＦを制御し、イネーブル配線が、ＴＦＴ２０１の
ＯＮ／ＯＦＦを制御する。ゲート配線は各画素行を順次
選択する。本実施の形態においては、各画素行は直線的
に配置された画素で構成されている。１画素行内の隣接
する画素は、対称的な画素構造を有している。又、１画
素列内の画素は、全て同じ画素構造を有している。
２０１（２０３）、２０２（２０４）を備えている。デ
ータ配線と画素電極２０９は、ＴＦＴ２０２（２０４）
のソース／ドレインに接続され、ＴＦＴ２０１（２０
３）のソース／ドレインの一方が、ＴＦＴ２０２（２０
４）のゲートに接続されている。ＴＦＴ２０１（２０
３）のゲートはイネーブル配線に接続され、ＴＦＴ２０
１（２０３）のソース／ドレインのもう一方は、ゲート
配線に接続されている。図には示されていないが、各画
素電極Ｃn+1（nは整数）とゲート配線Ｇnとの間に蓄積
容量が形成される。ＴＦＴ２０１（２０３）のソース／
ドレインからの出力が、ＴＦＴ２０２（２０４）のＯＮ
／ＯＦＦを制御し、イネーブル配線が、ＴＦＴ２０１の
ＯＮ／ＯＦＦを制御する。ゲート配線は各画素行を順次
選択する。本実施の形態においては、各画素行は直線的
に配置された画素で構成されている。１画素行内の隣接
する画素は、対称的な画素構造を有している。又、１画
素列内の画素は、全て同じ画素構造を有している。
【００３８】動作について、図２（ｂ）を参照して説明
する。尚、以下の説明において、下付符合のカンマの後
に*が記入されている場合は、そこに入りうる全ての符
号・数字が含まれることを意味する。例えば、画素電極
Ｃ0,n,*と記載された場合は、Ｅ0とゲート配線Ｇnに接
続され、いずれかのデータ配線に接続された全ての画素
の画素電極を意味する。図２（ｂ）は、ゲート配線Ｇn
とＧn+1の画素行における表示動作について説明する図
面である。まず、Ｇn行の表示動作から説明する。ｔ1に
おいて、ゲート配線ＧnがＨでその他のゲート配線がＬ
の論理レベルにあり、また、イネーブル配線Ｅ0がＨ
で、Ｅ1がＬのレベルにある。この状態において、全て
のデータ配線から表示信号が送られている。画素行Ｇn
において、画素電極Ｃ0,n,mに表示信号が送られる。こ
れらは、画素行Ｇn内の半数の画素に相当する。次に、
ゲート配線ＧnがＬの論理レベルにされ、続いて、イネ
ーブル配線Ｅ0が、Ｌの論理レベルにされる。この後
に、データ線に送られる表示信号が次の表示信号に変化
する。画素電極Ｃ0,n,mは、受信した表示信号をほぼ１
フレームの間維持し、画像表示を行う。連続する表示信
号が、同じ電圧である場合も、もちろんありうる。尚、
表示信号の変化は、ゲート配線ＧnがＬの論理レベルに
された後、イネーブル配線Ｅ0がＬの論理レベルにされ
る前に行うことも可能である。
する。尚、以下の説明において、下付符合のカンマの後
に*が記入されている場合は、そこに入りうる全ての符
号・数字が含まれることを意味する。例えば、画素電極
Ｃ0,n,*と記載された場合は、Ｅ0とゲート配線Ｇnに接
続され、いずれかのデータ配線に接続された全ての画素
の画素電極を意味する。図２（ｂ）は、ゲート配線Ｇn
とＧn+1の画素行における表示動作について説明する図
面である。まず、Ｇn行の表示動作から説明する。ｔ1に
おいて、ゲート配線ＧnがＨでその他のゲート配線がＬ
の論理レベルにあり、また、イネーブル配線Ｅ0がＨ
で、Ｅ1がＬのレベルにある。この状態において、全て
のデータ配線から表示信号が送られている。画素行Ｇn
において、画素電極Ｃ0,n,mに表示信号が送られる。こ
れらは、画素行Ｇn内の半数の画素に相当する。次に、
ゲート配線ＧnがＬの論理レベルにされ、続いて、イネ
ーブル配線Ｅ0が、Ｌの論理レベルにされる。この後
に、データ線に送られる表示信号が次の表示信号に変化
する。画素電極Ｃ0,n,mは、受信した表示信号をほぼ１
フレームの間維持し、画像表示を行う。連続する表示信
号が、同じ電圧である場合も、もちろんありうる。尚、
表示信号の変化は、ゲート配線ＧnがＬの論理レベルに
された後、イネーブル配線Ｅ0がＬの論理レベルにされ
る前に行うことも可能である。
【００３９】図２（ｂ）のｔ2において、ゲート配線Ｇn
がＨでその他がＬの論理レベルにあり、また、イネーブ
ル配線Ｅ0がＬで、Ｅ1がＨのレベルにある。この状態に
おいて、全てのデータ配線から次の表示信号が送られて
いる。画素行Ｇnにおいて、画素電極Ｃ1,n,mに表示信号
が送られる。これらは、画素行Ｇn内の、他の半数の画
素に相当する。ｔ2の表示信号は、ｔ1の表示信号に対し
て、コモン電位について反転される。次に、ゲート配線
ＧnがＬの論理レベルにされ、続いて、イネーブル配線
Ｅ1がＬの論理レベルにされる。画素電極Ｃ1,n,mはこの
表示信号をほぼ１フレームの間維持し、画像表示を行
う。尚、表示信号をコモン電位について反転しなくとも
よい。
がＨでその他がＬの論理レベルにあり、また、イネーブ
ル配線Ｅ0がＬで、Ｅ1がＨのレベルにある。この状態に
おいて、全てのデータ配線から次の表示信号が送られて
いる。画素行Ｇnにおいて、画素電極Ｃ1,n,mに表示信号
が送られる。これらは、画素行Ｇn内の、他の半数の画
素に相当する。ｔ2の表示信号は、ｔ1の表示信号に対し
て、コモン電位について反転される。次に、ゲート配線
ＧnがＬの論理レベルにされ、続いて、イネーブル配線
Ｅ1がＬの論理レベルにされる。画素電極Ｃ1,n,mはこの
表示信号をほぼ１フレームの間維持し、画像表示を行
う。尚、表示信号をコモン電位について反転しなくとも
よい。
【００４０】次に、画素行Ｇn+1の表示動作を説明す
る。図２（ｂ）のｔ3においてゲート配線Ｇn+1がＨでそ
の他のゲート配線がＬの論理レベルにある。また、イネ
ーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにある。この状
態において、全てのデータ配線から表示信号が送られて
いる。画素行Ｇn+1において、画素電極Ｃ0,n+1,mに表示
信号が送られる。これらは、画素行Ｇn+1内の半数の画
素に相当する。次に、ゲート配線Ｇn+1がＬの論理レベ
ルにされ、続いて、イネーブル配線Ｅ0が、Ｌの論理レ
ベルにされる。この後に、データ配線に送られる表示信
号が変化する。画素電極Ｃ0,n+1,mは、受信した表示信
号をほぼ１フレームの間維持し、画像表示を行う。
る。図２（ｂ）のｔ3においてゲート配線Ｇn+1がＨでそ
の他のゲート配線がＬの論理レベルにある。また、イネ
ーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにある。この状
態において、全てのデータ配線から表示信号が送られて
いる。画素行Ｇn+1において、画素電極Ｃ0,n+1,mに表示
信号が送られる。これらは、画素行Ｇn+1内の半数の画
素に相当する。次に、ゲート配線Ｇn+1がＬの論理レベ
ルにされ、続いて、イネーブル配線Ｅ0が、Ｌの論理レ
ベルにされる。この後に、データ配線に送られる表示信
号が変化する。画素電極Ｃ0,n+1,mは、受信した表示信
号をほぼ１フレームの間維持し、画像表示を行う。
【００４１】続いて、ｔ4において、ゲート配線Ｇn+1が
Ｈでその他ゲート配線がＬの論理レベルにあり、また、
イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルとなる。こ
の状態において、全てのデータ配線から次の表示信号が
送られている。画素行Ｇn+1において、画素電極Ｃ
1,n+1,mに表示信号が送られる。次に、ゲート配線Ｇn+1
がＬの論理レベルにされ、続いて、イネーブル配線Ｅ1
がＬの論理レベルにされる。画素電極Ｃ1,n+1,mはこの
表示信号をほぼ１フレームの間維持し、画像表示を行
う。以下、順次、各画素行が選択されていく。
Ｈでその他ゲート配線がＬの論理レベルにあり、また、
イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルとなる。こ
の状態において、全てのデータ配線から次の表示信号が
送られている。画素行Ｇn+1において、画素電極Ｃ
1,n+1,mに表示信号が送られる。次に、ゲート配線Ｇn+1
がＬの論理レベルにされ、続いて、イネーブル配線Ｅ1
がＬの論理レベルにされる。画素電極Ｃ1,n+1,mはこの
表示信号をほぼ１フレームの間維持し、画像表示を行
う。以下、順次、各画素行が選択されていく。
【００４２】以上のように、本実施の形態によれば、ゲ
ート配線の信号とイネーブル配線の信号とのマルチプレ
クスによる時分割が実現でき、１本のデータ配線から複
数の画素列に所望の電位を供給することができる。これ
により、データ・ドライバの出力数を削減することがで
きる。又、このとき新たに必用なものは、イネーブル信
号電位生成回路と、データ・ドライバの１つの出力から
複数の画素列分の画素信号に対する電位を供給するため
のデータ・バッファ（不図示）だけである。製造プロセ
スは従来と大きく異なるものではないので、製造コスト
はこれらの回路を付加することにより増加することは無
い。又、データ配線からの表示信号を、一つのＴＦＴの
みを介して画素電極に送ることにより、表示信号が２つ
のトランジスタを介して送られる場合に比較し、ＴＦＴ
の大きさを小さくすることができる。これは、開口率の
向上につながる。
ート配線の信号とイネーブル配線の信号とのマルチプレ
クスによる時分割が実現でき、１本のデータ配線から複
数の画素列に所望の電位を供給することができる。これ
により、データ・ドライバの出力数を削減することがで
きる。又、このとき新たに必用なものは、イネーブル信
号電位生成回路と、データ・ドライバの１つの出力から
複数の画素列分の画素信号に対する電位を供給するため
のデータ・バッファ（不図示）だけである。製造プロセ
スは従来と大きく異なるものではないので、製造コスト
はこれらの回路を付加することにより増加することは無
い。又、データ配線からの表示信号を、一つのＴＦＴの
みを介して画素電極に送ることにより、表示信号が２つ
のトランジスタを介して送られる場合に比較し、ＴＦＴ
の大きさを小さくすることができる。これは、開口率の
向上につながる。
【００４３】尚、全てのデータ配線を多重データ配線と
せずに、一部のデータ配線のみを多重データ配線とする
ことも可能である。イネーブル配線をゲート配線とほぼ
平行に配置することも可能である。又、表示信号のコモ
ン電圧に対する極性は、１つの画素行内において変化さ
せることも、１つの画素行内の全ての画素において同一
にすることも可能である。
せずに、一部のデータ配線のみを多重データ配線とする
ことも可能である。イネーブル配線をゲート配線とほぼ
平行に配置することも可能である。又、表示信号のコモ
ン電圧に対する極性は、１つの画素行内において変化さ
せることも、１つの画素行内の全ての画素において同一
にすることも可能である。
【００４４】又、スイッチング素子としては、本発明の
目的を達成しうる範囲内において、アモルファス・シリ
コンＴＦＴに限らず、ポリシリコンを使用したＴＦＴ
や、他のスイッチング素子を使用することも可能であ
る。トランジスタにｎチャンネル型のＴＦＴを用いる例
を示したが、それと同様の機能をＰチャンネル型のＴＦ
Ｔを用いて実現することができることは容易に理解でき
る。又、本実施形態においては、画素電極には、１つの
ＴＦＴを介してデータ配線から表示信号が送られるが、
２つのＴＦＴを介することも可能である。この場合、２
つのＴＦＴのそれぞれのゲートに、ゲート配線、もしく
はイネーブル配線が接続され、一方のＴＦＴのソース／
ドレインにデータ配線が、もう一方のＴＦＴのソース／
ドレインに画素電極が接続される。
目的を達成しうる範囲内において、アモルファス・シリ
コンＴＦＴに限らず、ポリシリコンを使用したＴＦＴ
や、他のスイッチング素子を使用することも可能であ
る。トランジスタにｎチャンネル型のＴＦＴを用いる例
を示したが、それと同様の機能をＰチャンネル型のＴＦ
Ｔを用いて実現することができることは容易に理解でき
る。又、本実施形態においては、画素電極には、１つの
ＴＦＴを介してデータ配線から表示信号が送られるが、
２つのＴＦＴを介することも可能である。この場合、２
つのＴＦＴのそれぞれのゲートに、ゲート配線、もしく
はイネーブル配線が接続され、一方のＴＦＴのソース／
ドレインにデータ配線が、もう一方のＴＦＴのソース／
ドレインに画素電極が接続される。
【００４５】本実施形態の適用が考えられる表示装置と
しては、液晶表示装置の他に、有機高分子膜に印加する
電圧をアクティブ素子で操作することにより、その発光
を制御するＡＭ−ＰＬＥＤ（アクティブマトリクス−ポ
リマー発光ダイオード）、または、ＡＭ−ＯＬＥＤ（ア
クティブマトリクス−有機発光ダイオード）を用いた、
自発光型ディスプレイ等がある。これらの点は、以下の
実施の形態において同様である。
しては、液晶表示装置の他に、有機高分子膜に印加する
電圧をアクティブ素子で操作することにより、その発光
を制御するＡＭ−ＰＬＥＤ（アクティブマトリクス−ポ
リマー発光ダイオード）、または、ＡＭ−ＯＬＥＤ（ア
クティブマトリクス−有機発光ダイオード）を用いた、
自発光型ディスプレイ等がある。これらの点は、以下の
実施の形態において同様である。
【００４６】実施の形態２．次に、実施の形態２におけ
る表示装置について説明する。表示装置の全体構成は実
施の形態１と同様であり、説明を省略する。図３（ａ）
の回路図と図３（ｂ）の動作タイミング図を用いて説明
する。図３の場合も、イネーブル配線（Ｅ0、Ｅ1）がデ
ータ配線（Ｄm；ｍ＝１、２、…）と並行に走る構成で
ある。本実施形態は、ＴＦＴの接続において実施の形態
１と異なっている。各画素は、２つのＴＦＴ３０１（３
０３）と３０２（３０４）とを有している。ＴＦＴ３０
２（３０４）のソース／ドレインに、画素電極とデータ
配線が接続されている。ＴＦＴ３０１（３０３）のソー
ス／ドレインには、イネーブル配線とＴＦＴ３０２（３
０４）のゲートが接続されている。ＴＦＴ３０１（３０
３）のゲートには、ゲート配線が接続されている。その
他の構成は、実施の形態１における構成の相当部、もし
くは同一構成部であり、説明を省略する。
る表示装置について説明する。表示装置の全体構成は実
施の形態１と同様であり、説明を省略する。図３（ａ）
の回路図と図３（ｂ）の動作タイミング図を用いて説明
する。図３の場合も、イネーブル配線（Ｅ0、Ｅ1）がデ
ータ配線（Ｄm；ｍ＝１、２、…）と並行に走る構成で
ある。本実施形態は、ＴＦＴの接続において実施の形態
１と異なっている。各画素は、２つのＴＦＴ３０１（３
０３）と３０２（３０４）とを有している。ＴＦＴ３０
２（３０４）のソース／ドレインに、画素電極とデータ
配線が接続されている。ＴＦＴ３０１（３０３）のソー
ス／ドレインには、イネーブル配線とＴＦＴ３０２（３
０４）のゲートが接続されている。ＴＦＴ３０１（３０
３）のゲートには、ゲート配線が接続されている。その
他の構成は、実施の形態１における構成の相当部、もし
くは同一構成部であり、説明を省略する。
【００４７】動作について、図３（ｂ）を参照して説明
する。図３（ｂ）は、ＧnとＧn+1の画素行における表示
動作について説明する図面である。まず、Ｇn行の表示
動作から説明する。ｔ1において、ゲート配線ＧnがＨ
で、その他のゲート配線がＬの論理レベルにある。ま
た、イネーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにあ
る。この状態において、全てのデータ配線から表示信号
が送られている。画素行Ｇnにおいて、画素電極Ｃ0,n,m
に表示信号が送られる。これらは、画素行Ｇn内の半数
の画素に相当する。次に、イネーブル配線Ｅ0がＬの論
理レベルにされ、続いて、ゲート配線ＧnがＬの論理レ
ベルにされる。この後に、データ線に送られる表示信号
が次の表示信号に変化する。画素電極Ｃ0,n,mは、受信
した表示信号をほぼ１フレームの間維持し、画像表示を
行う。尚、ゲート配線Ｇnの論理レベルは、Ｌにされる
ことなく、Ｈを維持しておくことも可能である。この場
合、Ｇnの論理レベルは、ｔ2までＨのままである。又、
イネーブル配線Ｅ0がＬの論理レベルにされた後、ゲー
ト配線ＧnがＬの論理レベルにされる前に、表示信号が
次の表示信号に変化することも可能である。
する。図３（ｂ）は、ＧnとＧn+1の画素行における表示
動作について説明する図面である。まず、Ｇn行の表示
動作から説明する。ｔ1において、ゲート配線ＧnがＨ
で、その他のゲート配線がＬの論理レベルにある。ま
た、イネーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにあ
る。この状態において、全てのデータ配線から表示信号
が送られている。画素行Ｇnにおいて、画素電極Ｃ0,n,m
に表示信号が送られる。これらは、画素行Ｇn内の半数
の画素に相当する。次に、イネーブル配線Ｅ0がＬの論
理レベルにされ、続いて、ゲート配線ＧnがＬの論理レ
ベルにされる。この後に、データ線に送られる表示信号
が次の表示信号に変化する。画素電極Ｃ0,n,mは、受信
した表示信号をほぼ１フレームの間維持し、画像表示を
行う。尚、ゲート配線Ｇnの論理レベルは、Ｌにされる
ことなく、Ｈを維持しておくことも可能である。この場
合、Ｇnの論理レベルは、ｔ2までＨのままである。又、
イネーブル配線Ｅ0がＬの論理レベルにされた後、ゲー
ト配線ＧnがＬの論理レベルにされる前に、表示信号が
次の表示信号に変化することも可能である。
【００４８】図３（ｂ）のｔ2において、ゲート配線Ｇn
がＨでその他のゲート配線がＬの論理レベルにあり、ま
た、イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルにあ
る。この状態において、全てのデータ配線から次の表示
信号が送られている。画素行Ｇ nにおいて、画素電極Ｃ
1,n,mに表示信号が送られる。これらは、画素行Ｇn内
の、他の半数の画素に相当する。ｔ2の表示信号は、ｔ1
の表示信号に対して、コモン電位について反転される。
次に、イネーブル配線Ｅ1がＬの論理レベルにされ、続
いて、ゲート配線ＧnがＬの論理レベルにされる。画素
電極Ｃ1,n,mはこの表示信号をほぼ１フレームの間維持
し、画像表示を行う。尚、表示信号は、コモン電位につ
いて反転しなくともよい。
がＨでその他のゲート配線がＬの論理レベルにあり、ま
た、イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルにあ
る。この状態において、全てのデータ配線から次の表示
信号が送られている。画素行Ｇ nにおいて、画素電極Ｃ
1,n,mに表示信号が送られる。これらは、画素行Ｇn内
の、他の半数の画素に相当する。ｔ2の表示信号は、ｔ1
の表示信号に対して、コモン電位について反転される。
次に、イネーブル配線Ｅ1がＬの論理レベルにされ、続
いて、ゲート配線ＧnがＬの論理レベルにされる。画素
電極Ｃ1,n,mはこの表示信号をほぼ１フレームの間維持
し、画像表示を行う。尚、表示信号は、コモン電位につ
いて反転しなくともよい。
【００４９】次に、画素行Ｇn+1の表示動作を説明す
る。図３（ｂ）のｔ3においてゲート配線Ｇn+1がＨでそ
の他のゲート配線がＬの論理レベルにある。また、イネ
ーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにある。この状
態において、全てのデータ配線から表示信号が送られて
いる。画素行Ｇn+1において、画素電極Ｃ0,n+1,mに表示
信号が送られる。これらは、画素行Ｇn+1内の半数の画
素に相当する。次に、イネーブル配線Ｅ0がＬの論理レ
ベルにされ、続いて、ゲート配線Ｇn+1がＬの論理レベ
ルにされる。この後に、データ配線に送られる表示信号
が変化する。画素電極Ｃ0,n+1,mは、受信した表示信号
をほぼ１フレームの間維持し、画像表示を行う。尚、ゲ
ート配線Ｇn+1の論理レベルは、Ｌにされることなく、
Ｈを維持しておくことも可能である。この場合、論理レ
ベルはｔ4までＨのままである。
る。図３（ｂ）のｔ3においてゲート配線Ｇn+1がＨでそ
の他のゲート配線がＬの論理レベルにある。また、イネ
ーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにある。この状
態において、全てのデータ配線から表示信号が送られて
いる。画素行Ｇn+1において、画素電極Ｃ0,n+1,mに表示
信号が送られる。これらは、画素行Ｇn+1内の半数の画
素に相当する。次に、イネーブル配線Ｅ0がＬの論理レ
ベルにされ、続いて、ゲート配線Ｇn+1がＬの論理レベ
ルにされる。この後に、データ配線に送られる表示信号
が変化する。画素電極Ｃ0,n+1,mは、受信した表示信号
をほぼ１フレームの間維持し、画像表示を行う。尚、ゲ
ート配線Ｇn+1の論理レベルは、Ｌにされることなく、
Ｈを維持しておくことも可能である。この場合、論理レ
ベルはｔ4までＨのままである。
【００５０】続いて、ｔ4において、ゲート配線Ｇn+1が
Ｈでその他ゲート配線がＬの論理レベルにあり、また、
イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルとなってい
る。この状態において、全てのデータ配線から次の表示
信号が送られている。画素行Ｇn+1において、画素電極
Ｃ1,n+1,mに表示信号が送られる。次に、イネーブル配
線Ｅ1がＬの論理レベルにされ、続いて、ゲート配線Ｇ
n+1がＬの論理レベルにされる。画素電極Ｃ1,n+1,mはこ
の表示信号をほぼ１フレームの間維持し、画像表示を行
う。以下、順次、各画素行が選択されていく。
Ｈでその他ゲート配線がＬの論理レベルにあり、また、
イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルとなってい
る。この状態において、全てのデータ配線から次の表示
信号が送られている。画素行Ｇn+1において、画素電極
Ｃ1,n+1,mに表示信号が送られる。次に、イネーブル配
線Ｅ1がＬの論理レベルにされ、続いて、ゲート配線Ｇ
n+1がＬの論理レベルにされる。画素電極Ｃ1,n+1,mはこ
の表示信号をほぼ１フレームの間維持し、画像表示を行
う。以下、順次、各画素行が選択されていく。
【００５１】実施の形態３．次に、第３の実施形態を、
図４の回路図に示す。これは、第１の実施形態に置ける
画素配置を換えたもので、画素電極Ｃ0,n+1,mの右隣
に、画素電極Ｃ1,n,mが配置されている等の点で上記の
実施形態と異なっている。すなわち、画素行は直線的に
配置された画素からは構成されていない。図において
は、１つの画素行の２つの画素毎に交互に直線的に配置
されている。その他の構成は実施の形態１の構成の相当
部、もしくは同一構成であり、説明を省略する。又、表
示動作についても実施の形態１と同様であるので説明を
省略する。次にまた、他の実施形態を、図５の回路図に
示す。この配置は、第２の実施形態に置ける画素配置を
換えたもので、画素電極Ｃ0,n+1,mの右隣に、画素電極
Ｃ1,n,mが配置されている等の点で上記の実施形態と異
なっている。図４における構成とは、画素内のＴＦＴの
接続方法において異なっている。その他の構成、及び表
示動作については、実施の形態２と同様であり、説明を
省略する。
図４の回路図に示す。これは、第１の実施形態に置ける
画素配置を換えたもので、画素電極Ｃ0,n+1,mの右隣
に、画素電極Ｃ1,n,mが配置されている等の点で上記の
実施形態と異なっている。すなわち、画素行は直線的に
配置された画素からは構成されていない。図において
は、１つの画素行の２つの画素毎に交互に直線的に配置
されている。その他の構成は実施の形態１の構成の相当
部、もしくは同一構成であり、説明を省略する。又、表
示動作についても実施の形態１と同様であるので説明を
省略する。次にまた、他の実施形態を、図５の回路図に
示す。この配置は、第２の実施形態に置ける画素配置を
換えたもので、画素電極Ｃ0,n+1,mの右隣に、画素電極
Ｃ1,n,mが配置されている等の点で上記の実施形態と異
なっている。図４における構成とは、画素内のＴＦＴの
接続方法において異なっている。その他の構成、及び表
示動作については、実施の形態２と同様であり、説明を
省略する。
【００５２】実施の形態４．本実施形態は、３系統以上
のイネーブル配線を有する表示装置の例を説明する。本
形態においては、４系統のイネーブル配線を有してい
る。一つのデータ配線は、１画素行内の４つの画素に表
示信号を送る。又、各イネーブル配線は、１画素行内の
１／４に相当する画素を選択する。回路構成を図６
（ａ）を参照して説明する。アレイは、４系統のイネー
ブル配線、Ｅ0、Ｅ1、Ｅ2、Ｅ3を有している。各イネー
ブル配線とデータ配線とは交互に配置されている。イネ
ーブル配線に注目すると、各イネーブル配線が順番に配
置されている。図において、Ｅ0は画素Ｃ0,*,*を選択す
る機能を有し、以下、Ｅ1、Ｅ2、Ｅ3のそれぞれは、画
素Ｃ1, *,*、Ｃ2,*,*、Ｃ3,*,*を選択する機能を有す
る。又、データ配線Ｄmは、画素Ｃ *,*,mに表示信号を送
る。又、データ配線Ｄm+1は、右側の画素Ｃ*,*,m+1に表
示信号を送る。画素内の構成、各要素の接続は、実施の
形態２の構成とほぼ同様のものであり、説明を省略す
る。
のイネーブル配線を有する表示装置の例を説明する。本
形態においては、４系統のイネーブル配線を有してい
る。一つのデータ配線は、１画素行内の４つの画素に表
示信号を送る。又、各イネーブル配線は、１画素行内の
１／４に相当する画素を選択する。回路構成を図６
（ａ）を参照して説明する。アレイは、４系統のイネー
ブル配線、Ｅ0、Ｅ1、Ｅ2、Ｅ3を有している。各イネー
ブル配線とデータ配線とは交互に配置されている。イネ
ーブル配線に注目すると、各イネーブル配線が順番に配
置されている。図において、Ｅ0は画素Ｃ0,*,*を選択す
る機能を有し、以下、Ｅ1、Ｅ2、Ｅ3のそれぞれは、画
素Ｃ1, *,*、Ｃ2,*,*、Ｃ3,*,*を選択する機能を有す
る。又、データ配線Ｄmは、画素Ｃ *,*,mに表示信号を送
る。又、データ配線Ｄm+1は、右側の画素Ｃ*,*,m+1に表
示信号を送る。画素内の構成、各要素の接続は、実施の
形態２の構成とほぼ同様のものであり、説明を省略す
る。
【００５３】動作について説明する。画素行Ｇn+1の表
示動作を説明する。図６（ｂ）のｔ1においてゲート配
線Ｇn+1がＨでその他のゲート配線がＬの論理レベルに
ある。また、イネーブル配線Ｅ0がＨで、その他のイネ
ーブル配線がＬのレベルにある。この状態において、全
てのデータ配線から表示信号が送られている。画素行Ｇ
n+1において、画素電極Ｃ0,n+1,*に表示信号が送られ
る。図においては、画素電極Ｃ0,n+1,mと画素電極Ｃ
0,n+1,m+1とに表示信号が送られる。画素電極Ｃ0,n+1, m
は、データ配線Ｄmからの表示信号を受け取り、右側の
画素電極Ｃ0,n+1,m+1は、データ配線Ｄm+1から表示信号
を受け取る。選択される画素は、画素行Ｇn+1内の１／
４の画素に相当する。次に、イネーブル配線Ｅ0がＬの
論理レベルにされる。ゲート配線Ｇn+1は、Ｈの論理レ
ベルに維持される。この後に、データ配線に送られる表
示信号が変化する。画素電極Ｃ0,n+1,*は、受信した表
示信号をほぼ１フレームの間維持し、画像表示を行う。
尚、ゲート配線の論理レベルを実施の形態２のように、
一旦Ｌにすることも可能である。この点は、本実施の形
態の以下の動作説明において同様である。
示動作を説明する。図６（ｂ）のｔ1においてゲート配
線Ｇn+1がＨでその他のゲート配線がＬの論理レベルに
ある。また、イネーブル配線Ｅ0がＨで、その他のイネ
ーブル配線がＬのレベルにある。この状態において、全
てのデータ配線から表示信号が送られている。画素行Ｇ
n+1において、画素電極Ｃ0,n+1,*に表示信号が送られ
る。図においては、画素電極Ｃ0,n+1,mと画素電極Ｃ
0,n+1,m+1とに表示信号が送られる。画素電極Ｃ0,n+1, m
は、データ配線Ｄmからの表示信号を受け取り、右側の
画素電極Ｃ0,n+1,m+1は、データ配線Ｄm+1から表示信号
を受け取る。選択される画素は、画素行Ｇn+1内の１／
４の画素に相当する。次に、イネーブル配線Ｅ0がＬの
論理レベルにされる。ゲート配線Ｇn+1は、Ｈの論理レ
ベルに維持される。この後に、データ配線に送られる表
示信号が変化する。画素電極Ｃ0,n+1,*は、受信した表
示信号をほぼ１フレームの間維持し、画像表示を行う。
尚、ゲート配線の論理レベルを実施の形態２のように、
一旦Ｌにすることも可能である。この点は、本実施の形
態の以下の動作説明において同様である。
【００５４】次に、ｔ2においてゲート配線Ｇn+1がＨで
その他のゲート配線がＬの論理レベルにある。また、イ
ネーブル配線Ｅ1がＨで、その他のイネーブル配線がＬ
のレベルにある。この状態において、全てのデータ配線
から先と独立した次の表示信号が送られている。画素行
Ｇn+1において、画素電極Ｃ1,n+1,*に表示信号が送られ
る。図においては、画素電極Ｃ1,n+1,mと画素電極Ｃ
1,n+1,m+1とに表示信号が送られる。画素電極Ｃ1,n+1,m
は、データ配線Ｄmからの表示信号を受け取り、右画素
電極Ｃ1,n+1,m+1は、データ配線Ｄm+1から表示信号を受
け取る。選択される画素は、画素行Ｇn+1内の１／４の
画素に相当する。次に、イネーブル配線Ｅ1がＬの論理
レベルにされる。ゲート配線Ｇn+1は、Ｈの論理レベル
に維持される。この後に、データ配線に送られる表示信
号が変化する。画素電極Ｃ1,n+1,*は、受信した表示信
号をほぼ１フレームの間維持し、画像表示を行う。
その他のゲート配線がＬの論理レベルにある。また、イ
ネーブル配線Ｅ1がＨで、その他のイネーブル配線がＬ
のレベルにある。この状態において、全てのデータ配線
から先と独立した次の表示信号が送られている。画素行
Ｇn+1において、画素電極Ｃ1,n+1,*に表示信号が送られ
る。図においては、画素電極Ｃ1,n+1,mと画素電極Ｃ
1,n+1,m+1とに表示信号が送られる。画素電極Ｃ1,n+1,m
は、データ配線Ｄmからの表示信号を受け取り、右画素
電極Ｃ1,n+1,m+1は、データ配線Ｄm+1から表示信号を受
け取る。選択される画素は、画素行Ｇn+1内の１／４の
画素に相当する。次に、イネーブル配線Ｅ1がＬの論理
レベルにされる。ゲート配線Ｇn+1は、Ｈの論理レベル
に維持される。この後に、データ配線に送られる表示信
号が変化する。画素電極Ｃ1,n+1,*は、受信した表示信
号をほぼ１フレームの間維持し、画像表示を行う。
【００５５】以下、同様の動作をｔ3においてはイネー
ブル配線Ｅ2が、ｔ4においてはＥ3が行う。以上のよう
に、本実施の形態においては、３系統以上のイネーブル
配線を有するので、実施の形態２の奏する効果に加え、
さらにデータ配線の数、もしくは入力端子数を減らすこ
とが可能となる。
ブル配線Ｅ2が、ｔ4においてはＥ3が行う。以上のよう
に、本実施の形態においては、３系統以上のイネーブル
配線を有するので、実施の形態２の奏する効果に加え、
さらにデータ配線の数、もしくは入力端子数を減らすこ
とが可能となる。
【００５６】実施の形態５．本実施の形態は、１系統の
みのイネーブル配線を有する表示装置を説明する。図７
（ａ）は、本実施形態の回路構成を示す概略図であり、
（ｂ）は表示動作を説明するタイミングチャートであ
る。図（ａ）において、各画素行は、２種類の異なる構
造を有する画素を含んでいる。一つの画素Ｇ
e,n+1,*は、２つのＴＦＴ７０１、７０２を有してい
る。この画素の構成は実施の形態２における画素構成と
同様であり、説明を省略する。もう一方の画素Ｇn+1,*
は、ＴＦＴ７０３を一つしか有していない。このＴＦＴ
７０３のソース／ドレインには、画素電極とデータ配線
が接続され、ゲートにはゲート配線が接続されている。
すなわち、この画素はイネーブル配線とは接続されてお
らず、イネーブル配線によって選択されることはない。
この２種類の画素は、１つの画素内において交互に配置
されている。１つのデータ配線は、２つの画素にむけて
表示信号を伝送するが、これらは、上記の２種類の画素
である。実施の形態２において、イネーブル配線Ｅ1が
配置された場所にも、イネーブル配線Ｅ0が配置されて
いる。この他の構成は、実施の形態２における構成とほ
ぼ同様であり、説明を省略する。
みのイネーブル配線を有する表示装置を説明する。図７
（ａ）は、本実施形態の回路構成を示す概略図であり、
（ｂ）は表示動作を説明するタイミングチャートであ
る。図（ａ）において、各画素行は、２種類の異なる構
造を有する画素を含んでいる。一つの画素Ｇ
e,n+1,*は、２つのＴＦＴ７０１、７０２を有してい
る。この画素の構成は実施の形態２における画素構成と
同様であり、説明を省略する。もう一方の画素Ｇn+1,*
は、ＴＦＴ７０３を一つしか有していない。このＴＦＴ
７０３のソース／ドレインには、画素電極とデータ配線
が接続され、ゲートにはゲート配線が接続されている。
すなわち、この画素はイネーブル配線とは接続されてお
らず、イネーブル配線によって選択されることはない。
この２種類の画素は、１つの画素内において交互に配置
されている。１つのデータ配線は、２つの画素にむけて
表示信号を伝送するが、これらは、上記の２種類の画素
である。実施の形態２において、イネーブル配線Ｅ1が
配置された場所にも、イネーブル配線Ｅ0が配置されて
いる。この他の構成は、実施の形態２における構成とほ
ぼ同様であり、説明を省略する。
【００５７】動作を説明する。図７（ｂ）は、画素行Ｇ
n+1の表示動作を説明するタイミングチャートである。
以下、このチャートを参照して説明する。図７（ｂ）の
ｔ3においてゲート配線Ｇn+1がＨでその他のゲート配線
がＬの論理レベルにある。また、イネーブル配線ＥがＨ
のレベルにある。この状態において、全てのデータ配線
から表示信号が送られている。画素行Ｇn+1において、
全ての画素電極に表示信号が送られる。
n+1の表示動作を説明するタイミングチャートである。
以下、このチャートを参照して説明する。図７（ｂ）の
ｔ3においてゲート配線Ｇn+1がＨでその他のゲート配線
がＬの論理レベルにある。また、イネーブル配線ＥがＨ
のレベルにある。この状態において、全てのデータ配線
から表示信号が送られている。画素行Ｇn+1において、
全ての画素電極に表示信号が送られる。
【００５８】次に、イネーブル配線ＥがＬの論理レベル
にされる。ゲート配線Ｇn+1は、Ｈの論理レベルに維持
される。この後に、次の表示信号がデータ配線に送られ
る。これが、ｔ4における状態である。この状態におい
ては、イネーブル配線ＥがＬの論理レベルにあるので、
イネーブル配線に接続された画素Ｃe,n+1,*は選択され
ない状態にある。図においては、Ｃe,n+1,mとＣ
e,n+1,m+1である。従って、これらの画素電極に表示信
号は送られない。一方、イネーブル配線に接続されてい
ない画素Ｃn+1,*は、イネーブル配線の選択動作に影響
を受けない。従って、ゲート配線の論理レベルのみによ
って選択される。図においては、Ｃn+1,mとＣn+1 ,m+1で
ある。今、ゲート配線Ｇn+1はＨの論理レベルにあるの
で、これらの画素電極に次の表示信号が送られる。
にされる。ゲート配線Ｇn+1は、Ｈの論理レベルに維持
される。この後に、次の表示信号がデータ配線に送られ
る。これが、ｔ4における状態である。この状態におい
ては、イネーブル配線ＥがＬの論理レベルにあるので、
イネーブル配線に接続された画素Ｃe,n+1,*は選択され
ない状態にある。図においては、Ｃe,n+1,mとＣ
e,n+1,m+1である。従って、これらの画素電極に表示信
号は送られない。一方、イネーブル配線に接続されてい
ない画素Ｃn+1,*は、イネーブル配線の選択動作に影響
を受けない。従って、ゲート配線の論理レベルのみによ
って選択される。図においては、Ｃn+1,mとＣn+1 ,m+1で
ある。今、ゲート配線Ｇn+1はＨの論理レベルにあるの
で、これらの画素電極に次の表示信号が送られる。
【００５９】イネーブル配線に接続された画素の画素電
極Ｃe,n+1,*は、ｔ3において受信した表示信号をほぼ１
フレームの間維持し、画像表示を行う。一方、イネーブ
ル配線に接続されていない画素の画素電極Ｃn+1,*は、
ｔ4において受信した表示信号をほぼ１フレームの間維
持して、画像表示を行う。イネーブル配線に接続されて
いない画素の画素電極には、一旦、本来の表示信号とは
異なる信号が送られるが、画素電極がこの信号を保持す
るのは短い時間のことであり、画像表示において問題は
ない。続いて、ゲート配線Ｇn+1の論理レベルがＬにさ
れる。
極Ｃe,n+1,*は、ｔ3において受信した表示信号をほぼ１
フレームの間維持し、画像表示を行う。一方、イネーブ
ル配線に接続されていない画素の画素電極Ｃn+1,*は、
ｔ4において受信した表示信号をほぼ１フレームの間維
持して、画像表示を行う。イネーブル配線に接続されて
いない画素の画素電極には、一旦、本来の表示信号とは
異なる信号が送られるが、画素電極がこの信号を保持す
るのは短い時間のことであり、画像表示において問題は
ない。続いて、ゲート配線Ｇn+1の論理レベルがＬにさ
れる。
【００６０】本実施の形態においては、１系統のイネー
ブル配線のみを有しているので、回路構成をより簡略に
することが可能となる。又、イネーブル配線をゲート配
線とほぼ平行に配置すること可能である。尚、ＴＦＴ７
０１のゲートにイネーブル配線を接続し、そのソース／
ドレインにゲート配線を接続することも可能である。
ブル配線のみを有しているので、回路構成をより簡略に
することが可能となる。又、イネーブル配線をゲート配
線とほぼ平行に配置すること可能である。尚、ＴＦＴ７
０１のゲートにイネーブル配線を接続し、そのソース／
ドレインにゲート配線を接続することも可能である。
【図１】第１の実施形態にかかる液晶表示装置の全体構
成図である。
成図である。
【図２】第１の実施形態にかかる液晶表示装置のアレイ
回路を説明する図である。（ａ）は回路図を示し、
（ｂ）は動作タイミング図を示す。
回路を説明する図である。（ａ）は回路図を示し、
（ｂ）は動作タイミング図を示す。
【図３】第２の実施形態にかかる液晶表示装置のアレイ
回路を説明する図である。（ａ）は回路図を示し、
（ｂ）は動作タイミング図を示す。
回路を説明する図である。（ａ）は回路図を示し、
（ｂ）は動作タイミング図を示す。
【図４】第３の実施形態にかかる液晶表示装置のアレイ
回路を説明する図である。
回路を説明する図である。
【図５】第３の実施形態にかかる液晶表示装置のアレイ
回路を説明する図である。
回路を説明する図である。
【図６】第４の実施形態にかかる液晶表示装置のアレイ
回路を説明する図である。（ａ）は回路図を示し、
（ｂ）は動作タイミング図を示す。
回路を説明する図である。（ａ）は回路図を示し、
（ｂ）は動作タイミング図を示す。
【図７】第５の実施形態にかかる液晶表示装置のアレイ
回路を説明する図である。（ａ）は回路図を示し、
（ｂ）は動作タイミング図を示す。
回路を説明する図である。（ａ）は回路図を示し、
（ｂ）は動作タイミング図を示す。
１０１ バックライト・ユニット １０２ 液晶パネル（液晶セル） １０３ 拡散シートである １０４ プリズムシート １０５ 導光板 １０６ フレーム １０７ 冷陰極管 １０８ ベゼル ２０１、２０２、２０３、２０４ ＴＦＴ ２０５ ゲート・ドライバ ２０６ データ・ドライバ ２０７ イネーブル配線ドライバ ２０９ 画素電極 ３０１、３０２、３０３、３０４ ＴＦＴ ３０９ 画素電極 ４０１、４０２、４０３、４０４ ＴＦＴ ４０９ 画素電極 ５０１、５０２、５０３、５０４ ＴＦＴ ５０９ 画素電極 ７０１、７０２、７０３、７０４ ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA23 NB03 NB10 NB14 ND49 ND54 5C006 AC25 BB16 BC06 FA42 5C080 AA10 BB05 DD07 DD23 FF11 JJ02 JJ04 JJ06
Claims (17)
- 【請求項１】マトリックス状に配置された複数の画素を
含む表示領域を有する表示装置において、前記表示領域
内に、 各画素行を選択する複数の走査線と、 前記走査線によって選択される一つの画素行内の少なく
とも２つの画素に表示信号を送る、多重信号線と、 前記複数の走査線と別に配設された選択線と、 を有し、 前記選択線は、前記多重信号線が前記表示信号を伝送す
る前記画素行内の複数の画素の内、少なくとも一つの画
素を選択する、表示装置。 - 【請求項２】前記多重信号線が前記表示信号を伝送する
前記画素行内の複数の画素は、前記選択線と前記走査線
とに選択される第１の画素と、前記選択線に選択されず
前記走査線に選択される第２の画素と、を含む、請求項
１に記載の表示装置。 - 【請求項３】前記第１の画素は、前記選択線が前記第１
の画素を選択し、かつ、前記走査線が前記第１の画素と
前記第２の画素とを選択したときに前記多重信号線から
入力された前記表示信号を維持し、 前記第２の画素は、前記選択線が前記第１の画素を選択
せず、かつ、前期走査線が第１の画素と第２の画素を選
択したときに前記多重信号線から入力された表示信号を
維持する、請求項２に記載の表示装置。 - 【請求項４】前記各画素行は、２つの画素毎に異なる多
重信号線から表示信号が送られ、 同じ多重信号線から表示信号を受けるそれぞれの２つの
画素の内、一つの画素は前記選択線とその画素が含まれ
る画素行の走査線とに選択され、もう一方の画素は、前
記走査線のみに選択される、請求項３に記載の表示装
置。 - 【請求項５】前記選択線は、前記複数の走査線とほぼ平
行に配置された、請求項２に記載の表示装置。 - 【請求項６】それぞれ異なるタイミングで選択信号を送
る、第１系統の選択線と第２系統の選択線とを有し、 前記第１の選択線と前記第２の選択線とは、前記多重信
号線が前記表示信号を伝送する前記画素行内の画素の
内、それぞれ異なる画素を選択する、請求項１に記載の
表示装置。 - 【請求項７】前記多重信号線が前記表示信号を伝送する
前記画素行内の画素は、前記第１の選択線に選択される
第１の画素と前記第２の選択線に選択される第２の画素
とを有し、 前記第１の画素は、前記第１の選択線と前記走査線とに
選択されたときに入力された表示信号を維持し、 前記第２の画素は、前記第２の選択線と前記走査線とに
選択されたときに入力された表示信号を維持する、請求
項６に記載の表示装置。 - 【請求項８】前記各画素行は、２つの画素毎に異なる多
重信号線から表示信号が送られ、 同じ多重信号線から表示信号を受けるそれぞれの２つの
画素の内、一つの画素は前記第１の選択線とその画素が
含まれる画素列の走査線とに選択され、もう一方の画素
は、前記第２の選択線と前記走査線とに選択される、請
求項７に記載の表示装置。 - 【請求項９】前記選択線と前記多重信号線とはほぼ平行
に配置され、かつ、各画素電極の間に交互に配置され、
前記画素電極の間には前記選択線と前記多重信号線との
いずれか一方のみが配置されている、請求項８に記載の
表示装置。 - 【請求項１０】前記第１及び第２の選択線と異なるタイ
ミングで選択信号を伝送する、第３の選択線を有し、 前記各画素行は、３つの画素毎に異なる多重信号線から
表示信号が送られ、 同じ多重信号線から表示信号を受けるそれぞれの３つの
画素の内、一つの画素は前記第１の選択線とその画素が
含まれる画素行の走査線とに選択され、もう一つの画素
は、前記第２の選択線と前記走査線とに選択され、最後
の画素は前記第３の選択線と前記走査線とに選択さる、
請求項７に記載の表示装置。 - 【請求項１１】マトリックス状に配置された複数の画素
を有する、表示装置において、 各画素行を選択する複数の走査線と、 一つの画素行内の少なくとも２つの画素に表示信号を送
る、多重信号線と、 前記複数の走査線と別に配設された選択線と、を有し、 前記多重信号線が表示信号を送る前記画素行内の画素の
一つは、画素電極と、第１のスイッチング素子と、第２
のスイッチング素子とを有し、 前記第２のスイッチング素子は、前記画素電極と多重信
号線とに接続され、 前記第１のスイッチング素子は、前記走査線と前記選択
線とに接続され、 前記第１のスイッチング素子は、前記第２のスイッチン
グ素子のＯＮ／ＯＦＦ状態の制御を行う、表示装置。 - 【請求項１２】前記多重信号線は、同じ画素行内の第１
の画素と第２の画素とに表示信号を送り、 前記第１の画素は、前記画素電極と、前記第１のスイッ
チング素子と、前記第２のスイッチング素子とを有し、 前記第２のスイッチング素子は、前記画素電極と多重信
号線とに接続され、 前記第１のスイッチング素子は、前記走査線と前記選択
線とに接続され、 前記第１のスイッチング素子は、前記第２のスイッチン
グ素子のＯＮ／ＯＦＦ状態の制御を行い、 前記第２の画素は、画素電極と第３のスイッチング素子
とを有し、 前記第３のスイッチング素子は、前記第２の画素の画素
電極と、前記多重信号線と、前記走査線とに接続されて
いる、請求項１１に記載の表示装置。 - 【請求項１３】前記多重信号線と前記画素電極とは、前
記第２のスイッチング素子のソース/ドレイン電極に接
続され、 前記第１のスイッチング素子のソース/ドレイン電極は
前記第２のスイッチング素子のゲートに接続されてい
る、請求項１１又は１２に記載の表示装置。 - 【請求項１４】前記第１の画素は、前記第２のスイッチ
ング素子が前記第１のスイッチング素子によってＯＮ状
態にされているときに前記多重信号線から伝送された表
示信号を維持し、 前記第２の画素は、前記第２のスイッチング素子がＯＦ
Ｆ状態で、前記第３のスイッチング素子がＯＮ状態のと
きに前記多重信号線から伝送された表示信号を維持す
る、請求項１２に記載の表示装置。 - 【請求項１５】それぞれ異なるタイミングで選択信号を
送る、第１系統の選択線と第２系統の選択線とを有し、 前記多重信号線は、同じ画素行内の第１の画素と第２の
画素とに表示信号を送り、 前記第１の画素は、画素電極と、前記第１のスイッチン
グ素子と、前記第２のスイッチング素子とを有し、 前記第２のスイッチング素子は、前記第１の画素の画素
電極と多重信号線とに接続され、 前記第１のスイッチング素子は、前記走査線と前記第１
の選択線とに接続され、 前記第１のスイッチング素子は、前記第２のスイッチン
グ素子のＯＮ／ＯＦＦ状態の制御を行い、 前記第２の画素は、画素電極と、第３のスイッチング素
子と、第４のスイッチング素子とを有し、 前記第４のスイッチング素子は、前記第２の画素画素電
極と多重信号線とに接続され、 前記第３のスイッチング素子は、前記走査線と第２の選
択線とに接続され、 前記第３のスイッチング素子は、前記第４のスイッチン
グ素子のＯＮ／ＯＦＦ状態の制御を行う、請求項１１に
記載の表示装置。 - 【請求項１６】前記第２のスイッチング素子のゲート電
極は、前記第１のスイッチング素子のソース/ドレイン
電極に接続され、 前記第２のスイッチング素子のソース/ドレイン電極
は、前記第１の画素の画素電極と前記多重信号線とに、
それぞれ接続され、 前記第４のスイッチング素子のゲート電極は、前記第３
のスイッチング素子のソース/ドレイン電極に接続さ
れ、 前記第４のスイッチング素子のソース/ドレイン電極
は、前記第２の画素の画素電極と前記多重信号線とに、
それぞれ接続された、請求項１５に記載の表示装置。 - 【請求項１７】前記選択線と前記多重信号線とはほぼ平
行に配置され、かつ、各画素電極の間に交互に配置さ
れ、前記画素電極の間には前記選択線と前記多重信号線
とのいずれか一方のみが配置されている、請求項１５に
記載の表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380010A JP4588203B2 (ja) | 2000-12-14 | 2000-12-14 | 表示装置 |
| US09/683,226 US6859195B2 (en) | 2000-12-14 | 2001-12-04 | Display device driven with dual transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380010A JP4588203B2 (ja) | 2000-12-14 | 2000-12-14 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002202758A true JP2002202758A (ja) | 2002-07-19 |
| JP4588203B2 JP4588203B2 (ja) | 2010-11-24 |
Family
ID=18848275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000380010A Expired - Fee Related JP4588203B2 (ja) | 2000-12-14 | 2000-12-14 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6859195B2 (ja) |
| JP (1) | JP4588203B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW548615B (en) * | 2002-03-29 | 2003-08-21 | Chi Mei Optoelectronics Corp | Display panel having driver circuit with data line commonly used by three adjacent pixels |
| EP1437683B1 (en) * | 2002-12-27 | 2017-03-08 | Semiconductor Energy Laboratory Co., Ltd. | IC card and booking account system using the IC card |
| US7652359B2 (en) | 2002-12-27 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Article having display device |
| US7564433B2 (en) * | 2003-01-24 | 2009-07-21 | Koninklijke Philips Electronics N.V. | Active matrix display devices |
| KR100965580B1 (ko) * | 2003-08-21 | 2010-06-23 | 엘지디스플레이 주식회사 | 액정표시장치와 그의 구동방법 |
| US7566001B2 (en) | 2003-08-29 | 2009-07-28 | Semiconductor Energy Laboratory Co., Ltd. | IC card |
| JP2005091652A (ja) * | 2003-09-17 | 2005-04-07 | Hitachi Ltd | 表示装置 |
| TW200539079A (en) * | 2004-05-28 | 2005-12-01 | Innolux Display Corp | Active matrix display device |
| TWI317114B (en) * | 2005-06-15 | 2009-11-11 | Novatek Microelectronics Corp | Panel display apparatus and method for driving display panel |
| US7298165B2 (en) * | 2006-01-20 | 2007-11-20 | Chunghwa Picture Tubes, Ltd. | Active device array substrate, liquid crystal display panel and examining methods thereof |
| JP2008042043A (ja) * | 2006-08-09 | 2008-02-21 | Hitachi Ltd | 表示装置 |
| TW200811796A (en) * | 2006-08-22 | 2008-03-01 | Quanta Display Inc | Display method for improving PLM image quality and device used the same |
| TWI355632B (en) * | 2006-09-26 | 2012-01-01 | Au Optronics Corp | The device for liquid crystal display with rgbw co |
| JP2009204978A (ja) * | 2008-02-28 | 2009-09-10 | Sony Corp | Ｅｌ表示パネルモジュール、ｅｌ表示パネル及び電子機器 |
| CN101561596B (zh) * | 2008-04-18 | 2011-08-31 | 群康科技(深圳)有限公司 | 主动矩阵显示装置 |
| TWI366784B (en) * | 2008-08-21 | 2012-06-21 | Au Optronics Corp | Matrix sensing apparatus |
| KR101778715B1 (ko) * | 2011-01-20 | 2017-09-15 | 삼성디스플레이 주식회사 | 보안 기능을 갖는 디스플레이 장치 |
| CN102402085B (zh) * | 2011-11-03 | 2015-12-09 | 深圳市华星光电技术有限公司 | 显示面板的像素结构及其制造方法 |
| CN104575355B (zh) * | 2014-12-31 | 2017-02-01 | 深圳市华星光电技术有限公司 | 显示面板及其驱动电路 |
| CN108074514B (zh) | 2016-11-17 | 2020-11-13 | 元太科技工业股份有限公司 | 像素结构与驱动方法 |
| CN108132570B (zh) | 2016-12-01 | 2021-04-23 | 元太科技工业股份有限公司 | 显示装置及电子纸显示装置 |
| CN109063631B (zh) * | 2018-07-27 | 2021-08-31 | 武汉天马微电子有限公司 | 一种显示面板及显示装置 |
| CN109285502B (zh) * | 2018-11-14 | 2020-06-16 | 武汉华星光电半导体显示技术有限公司 | Oled显示面板 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2775040B2 (ja) * | 1991-10-29 | 1998-07-09 | 株式会社 半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| JPH05188395A (ja) | 1992-01-14 | 1993-07-30 | Toshiba Corp | 液晶表示素子 |
| JP3091300B2 (ja) | 1992-03-19 | 2000-09-25 | 富士通株式会社 | アクティブマトリクス型液晶表示装置及びその駆動回路 |
| JPH05303114A (ja) | 1992-04-27 | 1993-11-16 | Toshiba Corp | 液晶表示素子 |
| JPH05341734A (ja) | 1992-06-10 | 1993-12-24 | Fujitsu Ltd | 液晶表示装置 |
| JPH06138851A (ja) | 1992-10-30 | 1994-05-20 | Nec Corp | アクティブマトリクス液晶ディスプレイ |
| JPH06148680A (ja) | 1992-11-09 | 1994-05-27 | Hitachi Ltd | マトリクス型液晶表示装置 |
| JPH09329807A (ja) | 1996-06-12 | 1997-12-22 | Toshiba Corp | 液晶表示装置 |
| JP2937129B2 (ja) * | 1996-08-30 | 1999-08-23 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置 |
| US5990629A (en) * | 1997-01-28 | 1999-11-23 | Casio Computer Co., Ltd. | Electroluminescent display device and a driving method thereof |
| JP3031295B2 (ja) | 1997-06-10 | 2000-04-10 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置 |
-
2000
- 2000-12-14 JP JP2000380010A patent/JP4588203B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-04 US US09/683,226 patent/US6859195B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6859195B2 (en) | 2005-02-22 |
| US20020054003A1 (en) | 2002-05-09 |
| JP4588203B2 (ja) | 2010-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002202758A (ja) | 表示装置 | |
| CN112216237B (zh) | 显示控制方法、时序控制芯片及显示装置 | |
| JP4168339B2 (ja) | 表示駆動装置及びその駆動制御方法並びに表示装置 | |
| CN111243496B (zh) | 一种像素电路及其驱动方法、显示装置 | |
| CN107993629B (zh) | 液晶显示装置的驱动方法 | |
| CN112687237B (zh) | 显示面板及其显示控制方法、显示装置 | |
| US20030090614A1 (en) | Liquid crystal display | |
| US10504398B2 (en) | Driving method for display panel | |
| US10482835B2 (en) | Gate driving circuit, gate driving method, array substrate and display panel | |
| US20220334440A1 (en) | Array substrate, display panel, display device, and driving method | |
| JP2006139248A (ja) | 液晶表示装置及びその駆動方法 | |
| KR20150066894A (ko) | 액정표시장치 | |
| US20090051637A1 (en) | Display devices | |
| CN111768740B (zh) | 显示面板及其驱动方法、显示装置 | |
| US20180059464A1 (en) | Electro-optical device, electronic apparatus, and control method of electro-optical device | |
| WO2019051995A1 (zh) | 显示面板驱动方法 | |
| US11328648B2 (en) | Display panel and display device | |
| KR20010020935A (ko) | 표시 장치 및 상기 표시 장치의 구동 방법 | |
| US20090009454A1 (en) | Liquid crystal display device | |
| WO2023231384A1 (zh) | 显示面板的像素驱动电路、驱动方法以及显示装置 | |
| US8207959B2 (en) | Display device | |
| KR20020045539A (ko) | 액티브 매트릭스형 표시 장치 | |
| US11402712B2 (en) | Electro-optical device and electronic apparatus | |
| US8411001B2 (en) | Display device with floating bar | |
| KR100922795B1 (ko) | 액정 표시 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20070322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070409 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20070409 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090717 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090806 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090903 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100617 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100823 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100907 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100908 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4588203 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |