JP2002196037A - 半導体パッケージ - Google Patents

半導体パッケージ

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JP2002196037A
JP2002196037A JP2000397983A JP2000397983A JP2002196037A JP 2002196037 A JP2002196037 A JP 2002196037A JP 2000397983 A JP2000397983 A JP 2000397983A JP 2000397983 A JP2000397983 A JP 2000397983A JP 2002196037 A JP2002196037 A JP 2002196037A
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Shinji Honda
伸二 本田
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Abstract

(57)【要約】 【課題】フェイスダウン実装に伴うアレイ電極を有し、
電気特性試験を実施するためのソケットへの接続精度を
向上させる半導体パッケージを提供する。 【解決手段】ＩＣパッケージ１０がソケット台座２０に
載置されている。実装面１０１に外部端子（ボール電
極）１３がアレイ状に設けられている。実装面１０１に
おいて、外部端子１３の配列領域の周辺でリセス部（窪
み）１４が設けられている。このリセス部１４は位置決
め用である。すなわち、ＩＣパッケージ１０が電気特性
試験（またはバーンイン試験）を受ける際、リセス部１
４がソケット側の突起２２に嵌め込まれて位置合わせさ
れる。これにより、外部端子１３それぞれが確実にソケ
ット端子２１に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アレイ電極を有し
フェイスダウン実装を伴う半導体パッケージに関し、特
に、電気特性試験を実施するためのソケットへの接続精
度を向上させる構成に関する。
【０００２】
【従来の技術】量産されたＩＣパッケージデバイスは、
製品として出荷される前に、パッケージの状態で電気的
特性の試験（測定検査）、バーンイン試験（所定温度、
電圧条件下での検査）などが行われ良品が選別される。
その際、ＩＣパッケージはソケットコンタクトにより試
験が実施される。すなわち、ＩＣパッケージは半導体測
定装置の測定部に準備されたソケット台座に正しく電気
的接続がなされる必要がある。
【０００３】図３は、従来の半導体パッケージの一例を
示す概略図である。フェイスダウン実装のＢＧＡ（Ball
Grid Array ）タイプ（またはＣＳＰ（Chip Size Pack
age）タイプ）のＩＣパッケージ３０は、ソケット台座
３５に載置される。ＩＣパッケージ３０の外部端子（ボ
ール電極）３１はフェイスダウン実装面にアレイ状に配
置されており、各々ソケット端子３６と電気的接続され
る。
【０００４】
【発明が解決しようとする課題】図３を参照すると、Ｉ
Ｃパッケージ３０は、ソケット台座３５との位置合わせ
にソケット枠体３７を利用していた。すなわち、ＩＣパ
ッケージ３０のコーナー部がソケット枠体３７に嵌め込
まれるように位置決めがなされていた。
【０００５】ＢＧＡ（Ball Grid Array ）タイプ（また
はＣＳＰ（Chip Size Package ）タイプ）のＩＣパッケ
ージ製品は、今後ますますＩＣチップの高集積化、小型
化が進み、フェイスダウン実装面積が小さくなる。ま
た、外部端子数は多くなり、配列は狭ピッチ化する傾向
にある。そうなると、上記構成のＩＣパッケージ３０に
よる位置決めでは、各外部端子３１とソケット端子３６
との安定した電気的接続が困難になる恐れがある。
【０００６】本発明は上記のような事情を考慮してなさ
れたもので、フェイスダウン実装に伴うアレイ電極を有
するもので、電気特性試験を実施するためのソケットへ
の接続精度を向上させる半導体パッケージを提供しよう
とするものである。
【０００７】
【課題を解決するための手段】本発明に係る半導体パッ
ケージは、ＩＣチップに電気的に接続され、実装面にア
レイ状に設けられる外部端子と、前記実装面において、
前記外部端子配列領域の周辺で２箇所以上設けられた位
置決め用のリセス部とを具備し、少なくとも前記外部端
子それぞれがソケット端子に接続され信号伝達を行う
際、前記リセス部がソケット側の突起に嵌め込まれ位置
合わせされるように構成されていること特徴とする。
【０００８】上記本発明に係る半導体パッケージによれ
ば、位置決め用のリセス部が外部端子配列領域の近くに
設けられる。これにより、ソケット端子側への接続位置
精度が高まる。また、リセス部の深さで嵌め込み深さを
ある程度制御でき、ソケット端子への過度の接続圧力を
防ぐ。なお、上記リセス部は、位置決め精度向上のた
め、好ましくは実装面の対角に１個ずつ設けられている
ことを特徴とする。
【０００９】
【発明の実施の形態】図１（ａ），（ｂ）は、それぞれ
本発明の一実施形態に係る半導体パッケージの要部を示
す概観図である。ＢＧＡ（Ball Grid Array ）タイプ
（またはＣＳＰ（Chip Size Package ）タイプ）のＩＣ
パッケージがソケット台座に載置、接続される構成であ
る。図１（ａ），（ｂ）とも同様の個所は共通の符号を
付す。
【００１０】図１（ａ）（または（ｂ））において、ソ
ケット台座２０は、ＩＣパッケージ１０の外部端子（ボ
ール電極）１３の配列に対応するように接続用のソケッ
ト端子２１を配備している。外部端子１３全てが対応す
るソケット端子２１と接続されることにより、電気特性
試験（測定検査）、バーンイン試験（所定温度、電圧条
件下での検査）等に関る信号伝達を担う構成である。す
なわち図示しないが、ソケット台座２０はソケットボー
ドまたはパフォーマンスボードなどを介してテスターと
信号伝達される。
【００１１】ＩＣパッケージ１０は、実装面１０１に外
部端子（ボール電極）１３がアレイ状に設けられてい
る。この外部端子１３はそれぞれＩＣチップ１１の図示
しない電極と配線基板１２を介して電気的に接続されて
いる。
【００１２】図１（ａ）に示すように、ＩＣチップ１１
は配線基板１２上に形成される封止部材１５により覆わ
れる。または、図１（ｂ）に示すように、配線基板１２
との接続部が樹脂材１６によりに保護される形態となっ
ている。
【００１３】図１（ａ）（または（ｂ））を参照する
と、実装面１０１において、外部端子１３の配列領域の
周辺でリセス部（窪み）１４が設けられている。このリ
セス部１４は位置決め用である。すなわち、ＩＣパッケ
ージ１０が上記のような試験（電気特性試験やバーンイ
ン試験）を受ける際、リセス部１４が後述するソケット
側の突起（２２）に嵌め込まれて位置合わせされる。こ
れにより、外部端子１３それぞれが確実にソケット端子
２１に接続される。
【００１４】ソケット台座２０は、上述のように、ＩＣ
パッケージ１０の外部端子１１の配列に対応して配備さ
れた接続用のソケット端子２１の他、位置合わせ用の突
起２２を有する。この突起２２にリセス部１４が導かれ
ＩＣパッケージ１０が精度良く位置合わせされる。
【００１５】上記各実施形態の構成によれば、位置決め
用のリセス部１４が外部端子１３の配列領域の近くに設
けられる。これにより、従来のソケット枠体を利用した
粗い位置決めよりも、ソケット端子２１への接続位置精
度が高められる。
【００１６】また、リセス部１４の深さで嵌め込み深さ
をある程度制御でき、ソケット端子２１への過度の接続
圧力を防ぐ。図示しないがプッシャーを利用してＩＣパ
ッケージ１０をソケット台座２０に押し付けるような接
続方法をとる場合には有効である。
【００１７】図２（ａ）は、上述と同様の実施形態に係
るＢＧＡタイプ（またはＣＳＰタイプ）のＩＣパッケー
ジにおける一例を示す実装面の平面図、図２（ｂ）は、
横方向からの概略図である。図１（ａ）と同様の箇所に
は同一の符号を付す。
【００１８】ＩＣパッケージ１０の実装面１０１には、
外部端子（ボール電極）１３の配列領域があり、その周
辺において対角方向にリセス部１４が１個ずつ設けられ
ている。このように、位置決め精度向上のため、位置決
め後にずれないように対角方向に位置決め用のリセス部
１４を設けることが望ましい。ここでのリセス部１４
は、位置決め精度を徐々に高める円錐型の窪みでなる。
図示しないが、もちろん両対角、つまり四隅にリセス部
１４が設けられてもよいが、この図２の構成の方がソケ
ット装着向きを誤る危険性はないといえる。なお、リセ
ス部１４の形状はその他様々考えられる。リセス部１４
の形状は、ソケット側の突起と適当に嵌め合うように構
成されればよい。
【００１９】
【発明の効果】以上説明したように本発明によれば、位
置決め用のリセス部が外部端子の配列領域周辺の所定個
所に設けられ、ソケット側の突起に嵌め込まれて位置合
わせされる。これにより、ソケット端子への接続位置精
度が高まる。また、リセス部の深さで嵌め込み深さをあ
る程度制御でき、ソケット端子への過度の接続圧力を防
ぐ。この結果、フェイスダウン実装に伴うアレイ電極を
有し、電気特性試験を実施するためのソケットへの接続
精度を向上させた高信頼性の半導体パッケージを提供す
ることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ本発明の一実施形
態に係る半導体パッケージの要部を示す概観図である。
【図２】（ａ）は、上記実施形態に係るＢＧＡタイプ
（またはＣＳＰタイプ）のＩＣパッケージにおける一例
を示す実装面の平面図、（ｂ）は、横方向からの概略図
である。
【図３】従来の半導体パッケージの一例を示す概略図で
ある。
【符号の説明】
１０，３０…ＩＣパッケージ １０１…実装面 １１…ＩＣチップ １２…配線基板 １３，３１…外部端子 １４…リセス部 １５…封止部材 １６…樹脂材 ２０，３５…ソケット台座 ２１，３６…ソケット端子 ２２…突起 ３７…ソケット枠体

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＩＣチップに電気的に接続され、実装面
    にアレイ状に設けられる外部端子と、 前記実装面において、前記外部端子配列領域の周辺で２
    箇所以上設けられた位置決め用のリセス部と、を具備
    し、少なくとも前記外部端子それぞれがソケット端子に
    接続され信号伝達を行う際、前記リセス部がソケット側
    の突起に嵌め込まれ位置合わせされるように構成されて
    いること特徴とする半導体パッケージ。
  2. 【請求項２】 前記リセス部は、前記実装面の対角に１
    個ずつ設けられていることを特徴とする請求項１記載の
    半導体パッケージ。
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