JP2002184819A - Wafer-testing device and method - Google Patents

Wafer-testing device and method

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JP2002184819A
JP2002184819A JP2000380879A JP2000380879A JP2002184819A JP 2002184819 A JP2002184819 A JP 2002184819A JP 2000380879 A JP2000380879 A JP 2000380879A JP 2000380879 A JP2000380879 A JP 2000380879A JP 2002184819 A JP2002184819 A JP 2002184819A
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JP
Japan
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wafer
marking
probe
pellet
map
Prior art date
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Withdrawn
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JP2000380879A
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Japanese (ja)
Inventor
Bunichi Takei
文一 竹井
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To prevent the operating efficiency of a tester from decreasing and to prevent the wafer map of the measuring device of a semiconductor wafer from deviating even in a wafer without any target patterns in wafer-testing device and method. SOLUTION: A reference pellet marking prober 1 is provided independently of the wafer-testing device, a reference pellet that becomes the position reference of each pellet is arranged at the wafer by a reference pellet marking prober 1, and the position coordinates of each pellet are successively set in reference with the reference pellet to create a common wafer map.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体基板である
ウェハに縦横に形成された複数の半導体素子形成領域
(以下ペレットと記す)のそれぞれの性能の良否を選別
するウェハテスト装置およびウェハテスト方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer test apparatus and a wafer test method for selecting the quality of each of a plurality of semiconductor element formation regions (hereinafter, referred to as pellets) formed vertically and horizontally on a wafer as a semiconductor substrate. About.

【0002】[0002]

【従来の技術】従来、ウェハ上のペレットの不良を明記
するために、ウェハマッピングデ−タを基にマ−キング
プロ−バによりマ−キングしている。そして、この不良
を示すマ−キング方法において、ウェハ測定時のペレッ
トの座標値とマ−キング時の座標と一致させるのに、ウ
ェハ上にタ−ゲットとなるパタ−ンがある場合は、その
タ−ゲットの認識機能を用いていたが、タ−ゲットの無
いウェハの座標の一致を確実にする方法が無かった。
2. Description of the Related Art Conventionally, in order to clearly indicate the defect of a pellet on a wafer, marking is performed by a marking probe based on wafer mapping data. In the marking method showing this defect, if there is a pattern serving as a target on the wafer in order to match the coordinate value of the pellet at the time of measuring the wafer with the coordinate at the time of the marking, the method is performed. Although the target recognition function was used, there was no method for ensuring that the coordinates of a target-less wafer coincided.

【0003】この問題を解消するマ−キング方法が特開
平3−62543号公報に開示されている。このマ−キ
ング方法は、半導体ウェハ上の不良ペレットのマッピン
グデ−タを記憶媒体にて記憶し、マ−キング専用装置に
てマ−キングする場合、半導体ウェハ測定時に半導体ウ
ェハ上に指定したペレットにマ−キングを施し、次いで
マ−キング専用装置で不良ペレットへのマ−キングを開
始する前に、半導体ウェハ測定時にマ−キングしたマ−
クを自動認識することにより半導体ウェハ測定装置での
ペレット座標とウェハテスト装置でのペレット座標とを
一致させることを特徴としている。
A marking method for solving this problem is disclosed in Japanese Patent Laid-Open Publication No. Hei 3-62543. According to this marking method, when mapping data of a defective pellet on a semiconductor wafer is stored in a storage medium and the marking is performed by a dedicated marking device, the pellet specified on the semiconductor wafer when measuring the semiconductor wafer is used. Before marking on defective pellets with a dedicated marking device, and then marking the semiconductor wafer at the time of measuring the semiconductor wafer.
The feature is that the coordinates of the pellets in the semiconductor wafer measuring device and the coordinates of the pellets in the wafer test device are matched by automatically recognizing the marks.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上述し
たマ−キング方法では、ウェハテスト実施中に、マ−キ
ング専用装置のプロ−バが一つのペレットにマ−キング
を施しているため、テスタの稼働率を低下させるという
問題がある。
However, in the above-described marking method, the prober of the dedicated marking device applies the marking to one pellet during the wafer test, so that the tester is not used. There is a problem of lowering the operation rate.

【0005】また、ウェハテストプロ−バでマ−キング
したペレットの座標情報を不良マ−キングプロ−バに取
得させるために、例えば、FDDのような記憶媒体を使
用している。しかし、かかる記憶媒体を作業者が持ち回
ることは、記憶媒体の紛失やデ−タの入れ替わりの可能
性が懸念される。
[0005] Further, a storage medium such as an FDD is used in order to cause a defective marking probe to acquire coordinate information of a pellet marked by a wafer test probe. However, when the worker carries such a storage medium, there is a concern that the storage medium may be lost or data may be replaced.

【0006】従って、本発明の目的は、テスタの稼働率
を低下させることなく、タ−ゲットとなるパタ−ンの無
いウェハでも半導体ウェハの測定装置のウェハマップず
れが生じないウェハテスト装置および方法を提供するこ
とにある。
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a wafer test apparatus and method which do not cause a shift in a wafer map of a semiconductor wafer measuring apparatus even for a wafer having no target pattern without lowering the operation rate of a tester. Is to provide.

【0007】[0007]

【課題を解決するための手段】本発明の特徴は、縦横に
並べて形成された複数の半導体素子形成領域と前記半導
体素子が形成されない非形成領域とをもつウェハの該非
形成領域に前記半導体素子形成領域の座標位置の基準と
なるマ−クを施しかつ前記マ−クを基にそれぞれの前記
半導体素子形成領域の座標位置を記録しウェハマップを
作成する基準ペレットマ−キングプロ−バと、前記ウェ
ハマップを基に各座標位置の前記半導体素子形成領域の
検査を行うとともに該検査の良否を前記ウェハマップに
記録するウェハテストプロ−バと、前記ウェハマップに
不良と記録された前記半導体素子形成領域にマ−キング
する不良マ−キングプロ−バとを備えるウェハテスト装
置である。
A feature of the present invention is that a semiconductor element formation region is formed in a non-formation region of a wafer having a plurality of semiconductor element formation regions formed vertically and horizontally and a non-formation region where the semiconductor elements are not formed. A reference pellet marking probe for applying a mark as a reference for the coordinate position of the area, recording the coordinate position of each of the semiconductor element forming areas based on the mark, and creating a wafer map; A wafer test probe for inspecting the semiconductor element forming area at each coordinate position based on the map and recording the quality of the inspection in the wafer map; and the semiconductor element forming area recorded as defective in the wafer map. And a defective marking probe for marking the wafer.

【0008】また、前記基準ペレットマ−キングで作成
された前記ウェハマップを記憶し該ウェハマップを前記
ウェハテストプロ−バに転送し、しかる後、前記ウェハ
テストプロ−バにより良否が記録された前記ウェハマッ
プを前記不良マ−キングプロ−バに転送するコンピュ−
タを備えることが望ましい。さらに、前記ウェハテスト
プロ−バとは別に他のウェハテストプロ−バを備え、前
記ウェハテストプロ−バによって良否が記録されたウェ
ハマップに前記他のウェハテストプロ−バにおける良否
を重ねて記録し前記半導体素子形成領域の良否を更新す
ることが望ましい。
Further, the wafer map created by the reference pellet marking is stored, and the wafer map is transferred to the wafer test probe, and thereafter, the pass / fail is recorded by the wafer test probe. Computer for transferring wafer map to the defective marking probe
It is desirable to have a Further, another wafer test probe is provided separately from the wafer test probe, and the pass / fail of the another wafer test probe is recorded on a wafer map on which the pass / fail is recorded by the wafer test probe. It is desirable to update the quality of the semiconductor element formation region.

【0009】本発明の他の特徴は、縦横に並べて形成さ
れた複数の半導体素子形成領域と前記半導体素子が形成
されない非形成領域とをもつウェハの該非形成領域に前
記半導体素子形成領域の座標位置の基準となるマ−クを
施しかつ前記マ−クを基にそれぞれの前記半導体素子形
成領域の座標位置を記録しウェハマップを作成する基準
ペレットマ−キングプロ−バと、前記ウェハマップを基
に各座標位置の前記半導体素子形成領域の検査を行うと
ともに該検査の良否を前記ウェハマップに記録するウェ
ハテストプロ−バと、前記ウェハマップに不良と記録さ
れた前記半導体素子形成領域にマ−キングする不良マ−
キングプロ−バとを備えるウェハテスト装置において、
前記基準ペレットマ−キングに作成された前記ウェハマ
ップは前記ウェハテストプロ−バおよび前記不良マ−キ
ングプロ−バに共用されるウェハテスト方法である。
Another feature of the present invention is that a coordinate position of the semiconductor element formation region is located in the non-formation region of a wafer having a plurality of semiconductor element formation regions formed in a matrix and a non-formation region where the semiconductor device is not formed. A reference pellet marking probe for applying a mark as a reference and recording a coordinate position of each of the semiconductor element forming regions based on the mark to create a wafer map; and A wafer test probe for inspecting the semiconductor element formation region at each coordinate position and recording the quality of the inspection in the wafer map; and marking the semiconductor element formation region recorded as defective in the wafer map. Bad marker
In a wafer test apparatus including a king probe,
The wafer map created in the reference pellet marking is a wafer test method shared by the wafer test probe and the defective marking probe.

【0010】また、前記半導体素子形成領域が方形状で
あるとき、前記マ−クは前記半導体素子形成領域の角部
にある前記非形成領域に形成されることが望ましい。さ
らに、前記ウエハマップを次工程であるペレットマウン
ト装置に転送すること望ましい。
Preferably, when the semiconductor element forming region has a square shape, the mark is formed in the non-forming region at a corner of the semiconductor element forming region. Further, it is desirable to transfer the wafer map to a pellet mounting apparatus which is the next step.

【0011】[0011]

【発明の実施の形態】次に、本発明について図面を参照
して説明する。
Next, the present invention will be described with reference to the drawings.

【0012】図1は本発明の一実施の形態におけるウェ
ハテスト装置を説明するための構成を示す図である。こ
のウェハテスト装置は、図1に示すように、縦横に並べ
て形成された複数のペレットとペレットが形成されない
非形成領域とをもつウェハの該非形成領域に前記ペレッ
トの座標位置の基準となる基準ペレットのマ−クを施し
かつ前記基準ペレットを基にそれぞれの前記ペレットの
座標位置を記録しウェハマップを作成する基準ペレット
マ−キングプロ−バ1と、前記ウェハマップを基に各座
標位置の前記ペレットの検査を行うとともに該検査の良
否を前記ウェハマップに記録するウェハテストプロ−バ
2と、前記ウェハマップに不良と記録されたペレットに
マ−キングする不良マ−キングプロ−バ3とを備えてい
る。
FIG. 1 is a diagram showing a configuration for explaining a wafer test apparatus according to an embodiment of the present invention. As shown in FIG. 1, this wafer test apparatus includes a plurality of pellets formed in a matrix and a non-formed area where no pellet is formed. And a reference pellet marking prober 1 for recording a coordinate position of each pellet based on the reference pellet and creating a wafer map, and the pellet at each coordinate position based on the wafer map. A wafer test prober 2 for performing the inspection and recording the quality of the inspection in the wafer map, and a defective marking prober 3 for marking the pellets recorded as defective in the wafer map. ing.

【0013】なお、ペレットは、集積回路素子及び配線
が形成された半導体素子形成領域とし、非形成領域は、
ペレットが形成されないウェハ上の領域である。言い換
えれば、ペレットが形成されないウェハの周辺部を示し
ている。また、ウェハマップとは、基準ペレットを基準
にし各ペレットの座標位置のそれぞれをウェハに示した
ものである。
Note that the pellet is a semiconductor element forming region where the integrated circuit element and the wiring are formed, and the non-forming region is
This is an area on the wafer where no pellet is formed. In other words, it shows the peripheral portion of the wafer where no pellet is formed. In addition, the wafer map is a map in which each of the coordinate positions of each pellet is indicated on the wafer based on the reference pellet.

【0014】また、基準ペレットマ−キングプロ−バ1
で作成されたウェハマップを転送ライン5を介しポスト
コピュ−タ4に記憶し、ポストコピュ−タ4に記憶され
たウェハマップをウェハテストプロ−バ2に転送し、し
かる後、ウェハテストプロ−バ2により良否が記録され
たウェハマップを転送ライン7を介してポストコピュ−
タ4に登録し、ホストコピュ−タ4に登録されたペレッ
トの良否情報を転送ライン8を介し不良マ−キングプロ
−バ3に転送する。そして、不良マ−キングプロ−バ3
は良否情報を基に指定座標位置のペレットに不良マ−キ
ングを行う。
Further, a standard pellet marking probe 1
Is stored in the post-computer 4 via the transfer line 5, and the wafer map stored in the post-computer 4 is transferred to the wafer test probe 2, and thereafter, the wafer test probe 2 The wafer map on which the pass / fail is recorded by the post-computer via the transfer line 7
The quality information of the pellets registered in the host computer 4 is transferred to the defective marking probe 3 via the transfer line 8. And a defective marking probe 3
Performs defective marking on the pellet at the designated coordinate position based on the pass / fail information.

【0015】さらに、不良マ−クがマ−キングされたウ
ェハマップは、太いラインで示された転送ラインを介し
てホストコンピュ−タ4に登録されると同時に後工程で
あるペレットマウント工程に転送される。このように各
専用装置からの情報を収集しウェハマップに位置情報に
基ずき登録された各ペレットの情報をホストコンピュ−
タ4によって更新し管理することが望ましい。
Further, the wafer map on which the defective mark is marked is registered in the host computer 4 through a transfer line indicated by a thick line, and at the same time, is transferred to a pellet mounting step which is a subsequent step. Is done. In this manner, information from each dedicated device is collected, and information on each pellet registered based on the position information in the wafer map is stored in the host computer.
It is desirable to update and manage the data by the data 4.

【0016】図2は本発明の一実施の形態におけるウェ
ハテスト方法を説明するためのフロ−チャ−ト、図3は
ウェハマップ図、図4(a)〜(c)は各工程における
ウェハマップの状態を示す図である。まず、ステップA
でウェハの一枚を図1の基準ペレットマ−キングプロ−
バ1にロ−ドする。次に、ステップBで基準ペレットマ
−キングプロ−バ1は、図3に示すように、素子形成領
域外であるオリフラ14より反対側のウェハ13の外縁
上に基準ペレット10を設定しインクマ−ク(図4)を
施す。そして、この位置座標は、(1,1)とし以下順
に(1,2)、(2,1)、(2,2)〜(6,2)と
いうように設定したペレット11の位置情報を図1のホ
ストコンピュ−タにその座標値を転送する。
FIG. 2 is a flowchart for explaining a wafer test method according to an embodiment of the present invention, FIG. 3 is a wafer map diagram, and FIGS. 4 (a) to 4 (c) are wafer maps in each step. It is a figure showing the state of. First, step A
One of the wafers is used as the reference pellet marking process in Fig. 1.
Load to bar 1. Next, in step B, as shown in FIG. 3, the reference pellet marking probe 1 sets the reference pellet 10 on the outer edge of the wafer 13 on the side opposite to the orientation flat 14 outside the element formation region, and forms an ink mark. (FIG. 4). The position coordinates are (1, 1), and the position information of the pellet 11 set as (1, 2), (2, 1), (2, 2) to (6, 2) in the following order is shown in FIG. The coordinate value is transferred to one host computer.

【0017】次に、ステップCで、ウェハテストプロ−
バ2は、基準ペレット10の位置を自動認識し、ぺレッ
ト11の座標値を設定し基準ペレットマ−キングプロ−
バ1で作成した同一のウェハマップを作成する。そし
て、図4(b)に示すように、このウェハマップに基づ
き各ペレットの測定を行う。このときテスタの測定結果
は、不良ペレット11bおよび良品ペレット11aを,
F(不良),P(良)としてホストコンピュ−タ4にペ
レットに応じて登録する。
Next, in step C, a wafer test program
The bar 2 automatically recognizes the position of the reference pellet 10, sets the coordinate value of the pellet 11 and sets the reference pellet marking process.
The same wafer map created in step 1 is created. Then, as shown in FIG. 4B, each pellet is measured based on this wafer map. At this time, the measurement result of the tester is as follows.
F (bad) and P (good) are registered in the host computer 4 according to the pellet.

【0018】次に、ステップDで、不良マ−キングプロ
−バ3は、ウェハテストプロ−バ2と同様にウェハマッ
プを作成し、ホストコンピュ−タ4の測定結果に基づき
不良マ−ク12をマ−キングする。そして、図4(c)
に示す完成したウェハマップ図を下流工程、例えば、ダ
イマウント工程へ転送する。なお、基準ペレット10
は、完全なペレットの形状でなく大きさも小さい。しか
し座標値を決定する観点から、ペレットの中心点を含む
大きさであることが望ましい。
Next, at step D, the defective marking probe 3 creates a wafer map in the same manner as the wafer test probe 2, and based on the measurement result of the host computer 4, the defective mark 12 Is marked. Then, FIG.
Is transferred to a downstream process, for example, a die mount process. The reference pellet 10
Is not perfect pellet shape but small in size. However, from the viewpoint of determining the coordinate values, it is desirable that the size includes the center point of the pellet.

【0019】図5は図1のウェハテスト装置の変形例を
示す図、図6(a)〜(c)はウェハマップの状態を示
す図である。このウェハテスト装置は、図5に示すよう
に、図1のウェハテスト装置のウェハテストプロ−バ2
を第1回目ウェハテストプロ−バ2aと第2回目ウェハ
テストプロ−バ2bとに分けた場合である。その他は、
図1に示したウェハテスト装置と同じである。
FIG. 5 is a view showing a modification of the wafer test apparatus shown in FIG. 1, and FIGS. 6A to 6C are views showing the state of a wafer map. As shown in FIG. 5, the wafer test apparatus has a wafer test probe 2 of the wafer test apparatus shown in FIG.
Is divided into a first wafer test probe 2a and a second wafer test probe 2b. Others
This is the same as the wafer test apparatus shown in FIG.

【0020】この場合も同様に、基準ペレットマ−キン
グプロ−バ1で作成したウェハマップに基づき、ホスト
コピュ−タ4は各プロ−バにウェハマップを送信する。
そして、第1回目ウェハテストプロ−バ2aは、図6
(a)に示すように、良品ペレット15や不良ペレット
16が含む測定結果を示すウェハマップ図をホストコン
ピュ−タ4に転送する。引き続き、第2回目ウェハテス
トプロ−バ2bがウェハ13を測定し、図6(b)に示
すように、良品ペレット15や不良ペレット16が含む
測定結果をホストコンピュ−タ4に転送する。
In this case, similarly, the host computer 4 transmits the wafer map to each prober based on the wafer map created by the reference pellet marking prober 1.
Then, the first wafer test probe 2a is as shown in FIG.
As shown in (a), a wafer map diagram showing the measurement results included in the non-defective pellets 15 and the defective pellets 16 is transferred to the host computer 4. Subsequently, the second wafer test probe 2b measures the wafer 13, and transfers the measurement results including the non-defective pellets 15 and the defective pellets 16 to the host computer 4 as shown in FIG.

【0021】ホストコンピュ−タ4は、演算部により図
6(a)のウェハマップと図6(b)のウェハマップと
重ね合わせ演算し、図6(c)に示す最終結果が得られ
る。ここで、不良を示すFを0とし、良品を示すPを1
とすれば、F*F=0*0=0,F*P=0*1=0と
いうように、いずれもFとなる。このように最終結果を
不良マ−キングプロ−バ3に送信し、不良マ−キングプ
ロ−バ3はFと名付けられたペレット16にインクマ−
クを施す。
The host computer 4 superimposes the wafer map shown in FIG. 6 (a) and the wafer map shown in FIG. 6 (b) by a computing section, and obtains the final result shown in FIG. 6 (c). Here, F indicating a defect is set to 0, and P indicating a good product is set to 1
Then, F becomes F, such as F * F = 0 * 0 = 0 and F * P = 0 * 1 = 0. Thus, the final result is transmitted to the defective marking probe 3, and the defective marking probe 3 prints the ink mark on the pellet 16 named F.
Apply.

【0022】なお、ここでは、不良マ−キングプロ−バ
4をウェハテスト装置に加えているが、ライン上必ずし
も必要としない。何となれば、一つのウェハマップで最
終検査結果が明示されることから、ペレットの位置座標
は変わらない。従って、次工程であるペレットマウント
工程に直接ウェハマップを転送しても良い。
Although the defective marking probe 4 is added to the wafer test apparatus here, it is not always necessary on the line. In this case, since the final inspection result is clearly shown in one wafer map, the position coordinates of the pellet are not changed. Therefore, the wafer map may be directly transferred to the next step, the pellet mounting step.

【0023】[0023]

【発明の効果】以上説明したように本発明は、ウェハテ
スト装置に独立して基準ペレットマ−キングプロ−バを
設け、基準ペレットマ−キングプロ−バにより各ペレッ
トの位置基準となる基準ペレットをウェハに配置させ、
基準ペレットを基準にし各ペレットの位置座標を順次設
定し共通のウェハマップを作成することによって、ウェ
ハマップのずれが無くなり検査の確度の向上が図れると
いう効果がある。
As described above, according to the present invention, the reference pellet marking probe is provided independently in the wafer test apparatus, and the reference pellets serving as the position reference of each pellet are set on the wafer by the reference pellet marking probe. To place
By sequentially setting the position coordinates of each pellet based on the reference pellet and creating a common wafer map, there is an effect that the deviation of the wafer map is eliminated and the accuracy of inspection can be improved.

【0024】また、不良マ−キングプロ−バを独立して
設けたので、ウェハテストプロ−バの稼働率が向上す
る。
Further, since the defective marking probe is provided independently, the operation rate of the wafer test probe is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施の形態におけるウェハテスト装
置を説明するための構成を示す図である。
FIG. 1 is a diagram showing a configuration for explaining a wafer test apparatus according to an embodiment of the present invention.

【図2】本発明の一実施の形態におけるウェハテスト方
法を説明するためのフロ−チャ−トである。
FIG. 2 is a flowchart for explaining a wafer test method according to an embodiment of the present invention.

【図3】ウェハマップ図である。FIG. 3 is a wafer map diagram.

【図4】各工程におけるウェハマップの状態を示す図で
ある。
FIG. 4 is a diagram showing a state of a wafer map in each step.

【図5】図1のウェハテスト装置の変形例を示す図であ
る。
FIG. 5 is a view showing a modification of the wafer test apparatus of FIG. 1;

【図6】ウェハマップの状態を示す図である。FIG. 6 is a diagram showing a state of a wafer map.

【符号の説明】[Explanation of symbols]

1 基準ペレットマ−キングプロ−バ 2 ウェハテストプロ−バ 3 不良マ−キングプロ−バ 4 ホストコンピュ−タ 1 Standard Pellet Marking Probe 2 Wafer Test Probe 3 Bad Marking Probe 4 Host Computer

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 縦横に並べて形成された複数の半導体素
子形成領域と前記半導体素子が形成されない非形成領域
とをもつウェハの該非形成領域に前記半導体素子形成領
域の座標位置の基準となるマ−クを施しかつ前記マ−ク
を基にそれぞれの前記半導体素子形成領域の座標位置を
記録しウェハマップを作成する基準ペレットマ−キング
プロ−バと、前記ウェハマップを基に各座標位置の前記
半導体素子形成領域の検査を行うとともに該検査の良否
を前記ウェハマップに記録するウェハテストプロ−バ
と、前記ウェハマップに不良と記録された前記半導体素
子形成領域にマ−キングする不良マ−キングプロ−バと
を備えることを特徴とするウェハテスト装置。
1. A wafer which has a plurality of semiconductor element formation areas formed in a matrix and a non-formation area where the semiconductor elements are not formed, a mark which serves as a reference for the coordinate position of the semiconductor element formation area. A reference pellet marking probe for applying a mark and recording the coordinate position of each of the semiconductor element forming regions based on the mark to create a wafer map; and the semiconductor at each coordinate position based on the wafer map. A wafer test probe for inspecting the element formation region and recording the quality of the inspection in the wafer map; and a defect marking probe for marking the semiconductor element formation region recorded as defective in the wafer map. A wafer test apparatus, comprising:
【請求項2】 前記基準ペレットマ−キングで作成され
た前記ウェハマップを記憶し該ウェハマップを前記ウェ
ハテストプロ−バに転送し、しかる後、前記ウェハテス
トプロ−バにより良否が記録された前記ウェハマップを
前記不良マ−キングプロ−バに転送するコンピュ−タを
備えることを特徴とする請求項1記載のウェハテスト装
置。
2. The wafer map created by the reference pellet marking is stored, and the wafer map is transferred to the wafer test probe. Thereafter, the pass / fail is recorded by the wafer test probe. 2. The wafer test apparatus according to claim 1, further comprising a computer for transferring a wafer map to said defective marking probe.
【請求項3】 前記ウェハテストプロ−バとは別に他の
ウェハテストプロ−バを備え、前記ウェハテストプロ−
バによって良否が記録されたウェハマップに前記他のウ
ェハテストプロ−バにおける良否を重ねて記録し前記半
導体素子形成領域の良否を更新することを特徴とする請
求項1または2記載のウェハテスト装置。
3. The wafer test probe according to claim 1, further comprising another wafer test probe separate from said wafer test probe.
3. The wafer test apparatus according to claim 1, wherein the pass / fail of said another wafer test probe is superimposed and recorded on a wafer map in which pass / fail is recorded by the pass / fail, and the pass / fail of said semiconductor element formation region is updated. .
【請求項4】 縦横に並べて形成された複数の半導体素
子形成領域と前記半導体素子が形成されない非形成領域
とをもつウェハの該非形成領域に前記半導体素子形成領
域の座標位置の基準となるマ−クを施しかつ前記マ−ク
を基にそれぞれの前記半導体素子形成領域の座標位置を
記録しウェハマップを作成する基準ペレットマ−キング
プロ−バと、前記ウェハマップを基に各座標位置の前記
半導体素子形成領域の検査を行うとともに該検査の良否
を前記ウェハマップに記録するウェハテストプロ−バ
と、前記ウェハマップに不良と記録された前記半導体素
子形成領域にマ−キングする不良マ−キングプロ−バと
を備えるウェハテスト装置において、前記基準ペレット
マ−キングに作成された前記ウェハマップは前記ウェハ
テストプロ−バおよび前記不良マ−キングプロ−バに共
用されることを特徴とするウェハテスト方法。
4. A mark which serves as a reference for the coordinate position of the semiconductor element formation area in a non-formation area of a wafer having a plurality of semiconductor element formation areas formed vertically and horizontally and a non-formation area where the semiconductor element is not formed. A reference pellet marking probe for applying a mark and recording a coordinate position of each of the semiconductor element forming regions based on the mark to create a wafer map, and the semiconductor at each coordinate position based on the wafer map. A wafer test probe for inspecting the element formation region and recording the quality of the inspection in the wafer map; and a defect marking probe for marking the semiconductor element formation region recorded as defective in the wafer map. The wafer map created in the reference pellet marking includes the wafer test probe and the wafer test probe. A wafer testing method, wherein the method is shared by the defective marking probe.
【請求項5】 前記半導体素子形成領域が方形状である
とき、前記マ−クは前記半導体素子形成領域の角部にあ
る前記非形成領域に形成されることを特徴とする請求項
4記載のウェハテスト方法。
5. The semiconductor device according to claim 4, wherein the mark is formed in the non-formation region at a corner of the semiconductor device formation region when the semiconductor device formation region has a square shape. Wafer test method.
【請求項6】 前記ウエハマップを次工程であるペレッ
トマウント工程に転送することを請求項4または請求項
5記載のウェハテスト方法。
6. The wafer test method according to claim 4, wherein the wafer map is transferred to a next step, a pellet mounting step.
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US8445906B2 (en) 2007-08-10 2013-05-21 Fujitsu Semiconductor Limited Method for sorting and acquiring semiconductor element, method for producing semiconductor device, and semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445906B2 (en) 2007-08-10 2013-05-21 Fujitsu Semiconductor Limited Method for sorting and acquiring semiconductor element, method for producing semiconductor device, and semiconductor device
JP2011091286A (en) * 2009-10-26 2011-05-06 Fujitsu Semiconductor Ltd Method of manufacturing semiconductor device

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