JP2002184199A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビット線間がプロセスに起因した不具合等で
高抵抗ショートした場合においても、該異常箇所を確実
に検知できる半導体記憶装置を得る。 【解決手段】 テストモード時に、ビット線負荷ＢＡ１
〜ＢＡｘが、電源端子から各ビット線に電流が流れない
ようにし、第１テストモード切換回路３が、ロウデコー
ド信号ＲＤ００〜ＲＤ０ｍに関係なく、すべてのワード
線を非活性化状態にし、更に、テストモード時に、第２
テストモード切換回路５が、カラムデコード信号ＣＤ０
０〜ＣＤ０ｎに対して、隣接する２つのカラムを選択す
るように各カラムゲートＣＧ１〜ＣＧｘにカラムデコー
ド信号ＣＤ１０〜ＣＤ１ｎを出力し、書き込み回路ＷＲ
１〜ＷＲｘが、対応するパッドＤＱ１〜ＤＱｘからのＨ
ｉｇｈレベルの電圧を、選択された２つのカラムの各ビ
ット線間に印加し、各パッドＤＱ１〜ＤＱｘの電流の有
無によって異常検出を行うようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＲＡＭのメモリ
ＩＣからなる半導体記憶装置に関し、特にテストモード
を付加しメモリセルアレイの不良検出を行って信頼性の
向上を図る半導体記憶装置に関する。

【０００２】

【従来の技術】図２０は、従来のＳＲＡＭで構成された
半導体記憶装置の例を示した概略のブロック図である。
図２０の半導体記憶装置１００において、外部から入力
されたアドレスデータがロウデコーダ１０１及びカラム
デコーダ１０２でデコードされ、ＳＲＡＭのメモリセル
アレイＭＡ１〜ＭＡｘにおける所望のメモリセルが活性
化される。例えば、メモリセルアレイＭＡｉ（ｉ＝１〜
ｘ）の所望のメモリセルからデータを読み出す場合は、
カラムゲートＣＧｉによって、該メモリセルに接続され
たビット線対ＢＬｉ及び／ＢＬｉがＩ／Ｏ線対ＩＯｉ及
び／ＩＯｉとして対応するセンスアンプ回路Ｓｉに接続
され、センスアンプ回路ＳｉからデータバスＤＢｉに読
み出しデータが出力される。更に、該読み出しデータ
は、対応する出力回路ＯＵＴｉから入出力パッドＤＱｉ
を介して外部へ出力される。

【０００３】また、メモリセルアレイＭＡｉの所望のメ
モリセルにデータを書き込む場合は、外部から入力され
たアドレスデータによって所望のメモリセルが活性化さ
れ、入出力パッドＤＱｉから入力された書き込み用デー
タは、対応する書き込み回路Ｗｉ及びカラムゲートＣＧ
ｉを介してビット線対ＢＬｉ及び／ＢＬｉに出力され、
メモリセルアレイＭＡｉの所望のメモリセルに書き込ま
れる。

【０００４】図２１は、センスアンプ回路Ｓｉの構成例
を示した概略図である。図２１において、センスアンプ
回路Ｓｉは、第１センスアンプ１０５と第２センスアン
プアンプ１０６とで構成されている。第１センスアンプ
１０５は、Ｉ／Ｏ線対ＩＯｉ及び／ＩＯｉから入力され
る２つの入力信号に対して差動増幅を行い、第２センス
アンプ１０６は、第１センスアンプ１０５からの出力信
号ＳＯ及び／ＳＯをシングルエンドに変換してデータバ
スＤＢｉに出力する。

【０００５】

【発明が解決しようとする課題】ここで、図２２は、メ
モリセルアレイＭＡ１のビット線対ＢＬ０及び／ＢＬ０
の間が、プロセスに起因した不具合等で高抵抗Ｒ１で接
続（以下、これを高抵抗ショートと呼ぶ）されている場
合を示している。図２２で示したような場合、メモリセ
ルアレイＭＡ１に対応するセンスアンプ回路Ｓ１の各部
の波形は、図２３のようになる。図２３において、
（ａ）は、第１センスアンプ１０５に入力される信号
を、（ｂ）は、第１センスアンプ１０５から出力される
信号を、（ｃ）は、第２センスアンプ１０６から出力さ
れる信号を示している。なお、図２３では、点線で示し
た信号が図２２のような異常時の場合を示しており、実
線で示した信号が正常時の場合を示している。

【０００６】図２３から分かるように、メモリセルアレ
イＭＡ１のビット線対ＢＬ０及び／ＢＬ０の間が高抵抗
Ｒ１でショートされると、第１センスアンプ１０５に入
力される２つの入力信号の電圧差が正常時よりも小さく
なり、これに伴って第１センスアンプ１０５の出力信号
ＳＯ及び／ＳＯの電圧差が正常時よりも小さくなる。し
かし、第２センスアンプ１０６の出力信号は、正常時よ
りも遅延してデータバスＤＢ１に出力されるが、第２セ
ンスアンプＳＢｘの感度がよいため、該遅延時間は小さ
く論理的にも正常動作することから、良品として判断さ
れる場合があった。この場合、良品として判断された
後、使用中に高抵抗Ｒ１の抵抗値が低下して誤動作を起
こし、信頼性が低下するという問題があった。

【０００７】一方、特開平７−６５５９９号公報及び特
開平５−１２１６９６号公報では、ビット線ショートを
検出するためのテスト時間を短縮するために、すべての
ビット線を同時に選択してビット線ショートを検出する
技術が開示されているが、チップ内部での明確なショー
ト箇所が検出できないという問題があった。

【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、メモリセルアレイ内のビット
線間がプロセスに起因した不具合等で高抵抗ショートし
た場合においても、該異常箇所を確実に検知することが
できる半導体記憶装置を得ることを目的とする。

【０００９】なお、特開平７−３１２０９９号公報で
は、テスト回路によってテスト信号を入力することによ
り、ビット線間の短絡を検出する技術が開示されている
が、これは、デュアルポートＲＡＭに限定されるテスト
方法に関するものである。これに対して、本発明は、Ｓ
ＲＡＭにおける回路の発明であることから、特開平７−
３１２０９９号公報とは異なるものである。

【００１０】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、ＳＲＡＭで構成された少なくとも１つのメモ
リセルアレイからなるメモリ部と、該メモリ部の異常検
出を行うテストモード時に、該メモリ部のそれぞれのビ
ット線に対して外部からの電源供給を遮断する、各ビッ
ト線の負荷をなすビット線負荷部と、テストモード時
に、外部からのアドレスデータに関係なく、メモリ部の
全ワード線を非活性化状態にする第１テストモード切換
部と、外部からのアドレスデータに応じてメモリ部のビ
ット線対を活性化させるカラムゲート部と、テストモー
ド時に、該カラムゲート部に対して、外部からのアドレ
スデータが指定するメモリ部のビット線対と共に該ビッ
ト線対に隣接するビット線対を活性化させる第２テスト
モード切換回路部と、テストモード時に、外部からの所
定の電圧をカラムゲート部によって活性化されたビット
線対に印加する、メモリ部に対してデータ書き込み処理
を行う書き込み回路部とを備えるものである。

【００１１】また、この発明に係る半導体記憶装置は、
ＳＲＡＭで構成された少なくとも１つのメモリセルアレ
イからなるメモリ部と、所定の第１テストモード信号が
入力されるテストモード時に、該メモリ部のそれぞれの
ビット線に対して外部からの電源供給を遮断する、各ビ
ット線の負荷をなすビット線負荷部と、テストモード時
に、外部からのアドレスデータに関係なく、メモリ部の
全ワード線を非活性化状態にする第１テストモード切換
部と、所定の第２テストモード信号に応じて、外部から
のアドレスデータが指定するメモリ部のビット線対、又
は該ビット線対の一方のビット線と該ビット線に隣接す
る他のビット線対のビット線をそれぞれ活性化させるカ
ラムゲート部と、テストモード時に、外部からの所定の
電圧をカラムゲート部によって活性化された各ビット線
に印加する、メモリ部に対してデータ書き込み処理を行
う書き込み回路部とを備えるものである。

【００１２】具体的には、メモリ部は、テストモード時
に書き込み回路部によって所定の電圧が印加されると、
高抵抗で接続された不良ビット線間のみ電流が流れるよ
うにした。

【００１３】また、この発明に係る半導体記憶装置は、
ＳＲＡＭで構成された少なくとも１つのメモリセルアレ
イからなるメモリ部と、該メモリ部の異常検出を行うテ
ストモード時に、外部からのアドレスデータで活性化さ
れたメモリ部のビット線対からの各信号をＡ／Ｄ変換し
て出力する、メモリ部のビット線対からの各入力信号を
増幅しシングルエンドに変換するセンスアンプ回路部と
を備えるものである。

【００１４】具体的には、上記センスアンプ回路部は、
メモリ部のビット線対から入力される各信号を差動増幅
してそれぞれ出力する第１センスアンプ部と、該第１セ
ンスアンプ部から出力された一対の信号をシングルエン
ドに変換して出力する第２センスアンプ部と、テストモ
ード時に、第１センスアンプ部から出力された一対の信
号に対して、所定のしきい値を用いてＡ／Ｄ変換するＡ
／Ｄ変換回路部とを備えるようにした。

【００１５】また、この発明に係る半導体記憶装置は、
ＳＲＡＭで構成された少なくとも１つのメモリセルアレ
イからなるメモリ部と、該メモリ部の異常検出を行うテ
ストモード時に、外部からのアドレスデータで活性化さ
れたメモリ部のビット線対からの各信号の電圧に応じた
電流を生成して出力する、メモリ部のビット線対からの
各入力信号を増幅しシングルエンドに変換するセンスア
ンプ回路部とを備えるものである。

【００１６】具体的には、上記センスアンプ回路部は、
メモリ部のビット線対から入力される各信号を差動増幅
してそれぞれ出力する第１センスアンプ部と、該第１セ
ンスアンプ部から出力された一対の信号をシングルエン
ドに変換して出力する第２センスアンプ部と、テストモ
ード時に、第１センスアンプ部から出力された一対の信
号に対して、該各信号の電圧に応じた電流を生成して出
力する電圧電流変換回路部とを備えるようにした。

【００１７】また、この発明に係る半導体記憶装置は、
ＳＲＡＭで構成された少なくとも１つのメモリセルアレ
イからなるメモリ部と、該メモリ部のビット線対からの
各入力信号を増幅してシングルエンドに変換するセンス
アンプ回路部と、メモリ部の異常検出を行うテストモー
ド時に、該センスアンプ回路部に入力されるビット線対
からの各信号の電圧差を小さくするテストモード回路部
とを備えるものである。

【００１８】具体的には、上記テストモード回路部は、
テストモード時に外部から入力されるテストモード信号
に応じて、ビット線対からの各信号が入力されるセンス
アンプ回路部の各入力端を所定のオン抵抗で接続する半
導体素子で構成されるようにした。

【００１９】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体記憶装置の例を示した概略のブロック図である。
なお、図１では、本発明の説明に関係する部分のみ示し
ており、その他の部分は省略している。

【００２０】図１において、半導体記憶装置１は、ＳＲ
ＡＭの各メモリセルで構成された少なくとも１つのメモ
リセルアレイＭＡ１〜ＭＡｘ（ｘは、ｘ＞０の整数）、
並びに該メモリセルアレイＭＡ１〜ＭＡｘに対応して設
けられた、ビット線負荷ＢＡ１〜ＢＡｘ、カラムゲート
ＣＧ１〜ＣＧｘ、センスアンプ回路ＳＡ１〜ＳＡｘ、書
き込み回路ＷＲ１〜ＷＲｘ、入力回路ＩＮ１〜ＩＮｘ及
び出力回路ＯＵＴ１〜ＯＵＴｘを備えている。更に、半
導体記憶装置１は、ロウデコーダ２、該ロウデコーダ２
に対応して設けられた第１テストモード切換回路３、カ
ラムデコーダ４及び該カラムデコーダ４に対応して設け
られた第２テストモード切換回路５を備えている。

【００２１】なお、各メモリセルアレイＭＡ１〜ＭＡｘ
はそれぞれ同じ回路構成のものであり、同様に、各ビッ
ト線負荷ＢＡ１〜ＢＡｘ、各カラムゲートＣＧ１〜ＣＧ
ｘ、各センスアンプＳＡ１〜ＳＡｘ、各書き込み回路Ｗ
Ｒ１〜ＷＲｘ、各入力回路ＩＮ１〜ＩＮｘ、各出力回路
ＯＵＴ１〜ＯＵＴｘにおいても、それぞれ同じ回路構成
のものである。このことから、必要に応じて、メモリセ
ルアレイＭＡｉ（ｉ＝１〜ｘ）、ビット線負荷ＢＡｉ、
カラムゲートＣＧｉ、センスアンプＳＡｉ、書き込み回
路ＷＲｉ、入力回路ＩＮｉ及び出力回路ＯＵＴｉを例に
して説明する。

【００２２】メモリセルアレイＭＡｉには、各ビット線
にバイアス電圧を印加するためのビット線負荷ＢＡｉが
対応して接続されると共に各ビット線対の選択を行うカ
ラムゲートＣＧｉが対応して接続されている。更に、メ
モリセルアレイＭＡｉの各ワード線には、第１テストモ
ード切換回路３を介してロウデコーダ２が接続されてい
る。すなわち、ロウデコーダ２でデコードして生成され
たロウデコード信号ＲＤ００〜ＲＤ０ｍは、第１テスト
モード切換回路３でロウデコード信号ＲＤ１０〜ＲＤ１
ｍに変換され、該ロウデコード信号ＲＤ１０〜ＲＤ１ｍ
が、メモリセルアレイＭＡｉの各ワード線に対応して出
力される。

【００２３】また、カラムゲートＣＧｉには、第２テス
トモード切換回路５を介してカラムデコーダ４が接続さ
れている。すなわち、カラムデコーダ４でデコードして
生成されたカラムデコード信号ＣＤ００〜ＣＤ０ｎは、
第２テストモード切換回路５でカラムデコード信号ＣＤ
１０〜ＣＤ１ｎに変換され、該カラムデコード信号ＣＤ
１０〜ＣＤ１ｎが、カラムゲートＣＧｉに出力される。
更に、カラムゲートＣＧｉには、Ｉ／Ｏ線対ＩＯｉ及び
／ＩＯｉを介してセンスアンプ回路ＳＡｉのデータ入力
端及び書き込み回路ＷＲｉのデータ出力端にそれぞれ接
続されている。

【００２４】更に、センスアンプ回路ＳＡｉのデータ出
力端は、データバスＤＢｉ及び出力回路ＯＵＴｉを介し
て入出力端子をなすパッドＤＱｉに接続されている。該
パッドＤＱｉは、書き込み回路ＷＲｉの入力端に接続さ
れると共に入力回路ＩＮｉ及びデータバスＤＢｉを介し
て書き込み回路ＷＲｉのデータ入力端に接続されてい
る。ビット線負荷ＢＡｉ及び書き込み回路ＷＲｉには、
外部からの第１テストモード信号ＴＥ１がそれぞれ入力
され、第２テストモード切換回路５には、外部からの第
２テストモード信号ＴＥ２が入力される。

【００２５】通常動作時には、第１テストモード信号Ｔ
Ｅ１及び第２テストモード信号ＴＥ２が共にＬｏｗレベ
ルとなり、テストモード時には、第１テストモード信号
ＴＥ１及び／又は第２テストモード信号ＴＥ２がＨｉｇ
ｈレベルとなる。また、センスアンプＳＡｉ、書き込み
回路ＷＲｉ、入力回路ＩＮｉ及び出力回路ＯＵＴｉに
は、それぞれ対応するイネーブル信号が外部から入力さ
れる制御信号線群６が接続されている。

【００２６】図２は、メモリセルアレイＭＡｉの内部構
成例を示した概略図である。図２において、メモリセル
アレイＭＡｉは、(ｍ＋１)×(ｎ＋１)個のメモリセルＭ
Ｃで構成されており、各メモリセルＭＣには、ワード線
ＷＬ０〜ＷＬｍが対応して接続されると共にビット線対
ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎが対応して接続さ
れている。また、各ワード線ＷＬ０〜ＷＬｍには、第１
テストモード切換回路３からのロウデコード信号ＲＤ１
０〜ＲＤ１ｍが対応して入力される。なお、ビット線対
ＢＬｊ，／ＢＬｊ（ｊ＝０〜ｎ）及び該ビット線対ＢＬ
ｊ，／ＢＬｊに接続された各メモリセルＭＣは、カラム
ＣＯＬｊを構成するものとする。

【００２７】次に、図３は、ビット線負荷ＢＡｉの内部
回路例を示した図である。図３において、ビット線負荷
ＢＡｉは、所定の電源電圧ＶＣＣが入力される電源端子
と対応するビット線ＢＬ０〜ＢＬｎを接続する(ｎ＋１)
個のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳ
トランジスタと呼ぶ）ＱＡ０〜ＱＡｎと、所定の電源電
圧ＶＣＣが入力される電源端子と対応するビット線／Ｂ
Ｌ０〜／ＢＬｎを接続する(ｎ＋１)個のＰＭＯＳトラン
ジスタＱＢ０〜ＱＢｎとで構成されている。ＰＭＯＳト
ランジスタＱＡｊ（ｊ＝０〜ｎ）及びＱＢｊは、一対の
トランジスタをなして対応するビット線対ＢＬｊ，／Ｂ
Ｌｊに対する負荷をなし、各ゲートに入力される第１テ
ストモード信号ＴＥ１によって動作制御される。また、
ＰＭＯＳトランジスタＱＡｊ及びＱＢｊは、カラムＣＯ
Ｌｊを構成する。

【００２８】図４は、カラムゲートＣＧｉの内部回路例
を示した図である。図４において、カラムゲートＣＧｉ
は、(ｎ＋１)個のＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタと呼ぶ）ＱＣ０〜ＱＣｎと、
(ｎ＋１)個のＮＭＯＳトランジスタＱＤ０〜ＱＤｎとで
構成されている。ＮＭＯＳトランジスタＱＣｊ（ｊ＝０
〜ｎ）及びＱＤｊは、一対のトランジスタをなして対応
するビット線対ＢＬｊ，／ＢＬｊとＩ／Ｏ線対ＩＯｊ，
／ＩＯｊとの接続制御を行い、各ゲートに入力されるカ
ラムデコード信号ＣＤ１ｊによって動作制御される。ま
た、ＮＭＯＳトランジスタＱＣｊ及びＱＤｊは、カラム
ＣＯＬｊを構成する。

【００２９】図５は、第１テストモード切換回路３の内
部回路例を示した図である。図５において、第１テスト
モード切換回路３は、(ｍ＋１)個のＮＡＮＤ回路ＮＡ０
〜ＮＡｍと、(ｍ＋１)個のインバータ回路ＩＶＡ０〜Ｉ
ＶＡｍと、インバータ回路１１とで構成されている。Ｎ
ＡＮＤ回路ＮＡ０〜ＮＡｍの各一方の入力端には、ロウ
デコーダ２からのロウデコード信号ＲＤ００〜ＲＤ０ｍ
が対応してそれぞれ入力され、ＮＡＮＤ回路ＮＡ０〜Ｎ
Ａｍの各他方の入力端には、インバータ回路１１を介し
て第１テストモード信号ＴＥ１がそれぞれ入力される。
また、ＮＡＮＤ回路ＮＡ０〜ＮＡｍの各出力端は、対応
するインバータ回路ＩＶＡ０〜ＩＶＡｍを介してワード
線ＷＬ０〜ＷＬｍに対応して接続され、インバータ回路
ＩＶＡ０〜ＩＶＡｍの各出力端からロウデコード信号Ｒ
Ｄ１０〜ＲＤ１ｍが各メモリセルアレイＭＡ１〜ＭＡｘ
にそれぞれ出力される。

【００３０】図６は、第２テストモード切換回路５の内
部回路例を示した図である。図６において、第２テスト
モード切換回路５は、(ｎ＋１)個のＮＡＮＤ回路ＮＢ０
〜ＮＢｎと、(ｎ＋１)個のインバータ回路ＩＶＢ０〜Ｉ
ＶＢｎと、(ｎ＋１)個のトランスミッションゲートＴＧ
Ａ０〜ＴＧＡｎと、(ｎ＋１)個のトランスミッションゲ
ートＴＧＢ０〜ＴＧＢｎとで構成されている。なお、以
下、トランスミッションゲートにおいて、ＰＭＯＳトラ
ンジスタのゲートを反転制御入力端と呼び、ＮＭＯＳト
ランジスタのゲートを非反転制御入力端と呼ぶ。

【００３１】ＮＡＮＤ回路ＮＢ０〜ＮＢｎの各一方の入
力端及び対応するトランスミッションゲートＴＧＡ０〜
ＴＧＡｎの各一方の入出力端には、カラムデコーダ４か
らのカラムデコード信号ＣＤ００〜ＣＤ０ｎがそれぞれ
対応して入力され、ＮＡＮＤ回路ＮＢ０〜ＮＢｎの各他
方の入力端には、第２テストモード信号ＴＥ２がそれぞ
れ入力される。カラムデコーダ４からのカラムデコード
信号ＣＤ００〜ＣＤ０ｎは、対応するトランスミッショ
ンゲートＴＧＡ０〜ＴＧＡｎを介してカラムデコード信
号ＣＤ１０〜ＣＤ１ｎとして各カラムゲートＣＧ１〜Ｃ
Ｇｘにそれぞれ出力される。

【００３２】ＮＡＮＤ回路ＮＢ０の出力端は、トランス
ミッションゲートＴＧＢ０の反転制御入力端及びトラン
スミッションゲートＴＧＡ１の非反転制御入力端にそれ
ぞれ接続されている。更に、ＮＡＮＤ回路ＮＢ０の出力
端は、インバータ回路ＩＶＢ０を介してトランスミッシ
ョンゲートＴＧＢ０の非反転制御入力端及びトランスミ
ッションゲートＴＧＡ１の反転制御入力端にそれぞれ接
続されている。また、トランスミッションゲートＴＧＡ
０及びＴＧＡ１のカラムデコード信号を出力する各入出
力端は、トランスミッションゲートＴＧＢ０を介して接
続されている。

【００３３】同様に、ＮＡＮＤ回路ＮＢｐ（ｐ＝１〜ｎ
−１）の出力端は、トランスミッションゲートＴＧＢｐ
の反転制御入力端及びトランスミッションゲートＴＧＡ
ｐ＋１の非反転制御入力端にそれぞれ接続されている。
更に、ＮＡＮＤ回路ＮＢｐの出力端は、インバータ回路
ＩＶＢｐを介してトランスミッションゲートＴＧＢｐの
非反転制御入力端及びトランスミッションゲートＴＧＡ
ｐ＋１の反転制御入力端にそれぞれ接続されている。ま
た、トランスミッションゲートＴＧＡｐ及びＴＧＡｐ＋
１のカラムデコード信号を出力する各入出力端は、トラ
ンスミッションゲートＴＧＢｐを介して接続されてい
る。

【００３４】一方、ＮＡＮＤ回路ＮＢｎの出力端は、ト
ランスミッションゲートＴＧＢｎの反転制御入力端及び
トランスミッションゲートＴＧＡ０の非反転制御入力端
にそれぞれ接続されている。更に、ＮＡＮＤ回路ＮＢｎ
の出力端は、インバータ回路ＩＶＢｎを介してトランス
ミッションゲートＴＧＢｎの非反転制御入力端及びトラ
ンスミッションゲートＴＧＡ０の反転制御入力端にそれ
ぞれ接続されている。また、トランスミッションゲート
ＴＧＡｎ及びＴＧＡ０のカラムデコード信号を出力する
各入出力端は、トランスミッションゲートＴＧＢｎを介
して接続されている。

【００３５】図７は、センスアンプ回路ＳＡｉの内部構
成例を示した概略図である。図７において、センスアン
プ回路ＳＡｉは、カラムゲートＣＧｉからＩ／Ｏ線対Ｉ
Ｏｉ，／ＩＯｉを介して入力される各入力信号に対して
差動増幅を行う第１センスアンプ１５と、該第１センス
アンプ１５で差動増幅されて出力された出力信号ＳＯ及
び／ＳＯの差動出力をシングルエンドに変換してデータ
バスＤＢｉを介して対応する出力回路ＯＵＴｉに出力す
る第２センスアンプ１６とで構成されている。

【００３６】図８は、書き込み回路ＷＲｉの内部回路例
を示した図である。図８において、書き込み回路ＷＲｉ
は、ＮＡＮＤ回路２１，２２、ＮＯＲ回路２３，２４、
インバータ回路２５〜２８、ＰＭＯＳトランジスタ２９
〜３２及びＮＭＯＳトランジスタ３３，３４で構成され
ている。ＮＡＮＤ回路２１及びＮＯＲ回路２３の各一方
の入力端には、パッドＤＱｉに入力されたデータ信号が
対応する入力回路ＩＮｉからデータバスＤＢｉを介して
入力されると共に、ＮＡＮＤ回路２２及びＮＯＲ回路２
４の各一方の入力端には、対応する入力回路ＩＮｉから
データバスＤＢｉに出力されたデータ信号がインバータ
回路２６を介して入力される。

【００３７】また、ＮＡＮＤ回路２１及びＮＡＮＤ回路
２２の各他方の入力端には、インバータ回路２７を介し
て制御信号線群６の対応する信号線から制御信号ＣＳ１
がそれぞれ入力されると共に、ＮＯＲ回路２３及びＮＯ
Ｒ回路２４の各他方の入力端には、インバータ回路２７
及び２８を介して制御信号ＣＳ１がそれぞれ入力され
る。所定の電源電圧ＶＣＣが入力される電源端子と接地
との間には、ＰＭＯＳトランジスタ２９及び３１並びに
ＮＭＯＳトランジスタ３３が直列に接続され、ＰＭＯＳ
トランジスタ３１とＮＭＯＳトランジスタ３３との接続
部が対応するＩ／Ｏ線ＩＯｉに接続されている。

【００３８】更に、パッドＤＱｉとＰＭＯＳトランジス
タ２９及び３１の接続部との間にＰＭＯＳトランジスタ
３０が接続され、ＰＭＯＳトランジスタ２９のゲートに
は第１テストモード信号ＴＥ１が入力されると共に、Ｐ
ＭＯＳトランジスタ３０のゲートにはインバータ回路２
５を介して第１テストモード信号ＴＥ１が入力される。
また、ＰＭＯＳトランジスタ３１のゲートにはＮＡＮＤ
回路２１の出力端が、ＮＭＯＳトランジスタ３３のゲー
トにはＮＯＲ回路２３の出力端がそれぞれ接続されてい
る。

【００３９】一方、電源電圧ＶＣＣと接地との間には、
ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４
が直列に接続され、ＰＭＯＳトランジスタ３２とＮＭＯ
Ｓトランジスタ３４の接続部は対応するＩ／Ｏ線／ＩＯ
ｉに接続されている。更に、ＰＭＯＳトランジスタ３２
のゲートにはＮＡＮＤ回路２２の出力端が、ＮＭＯＳト
ランジスタ３４のゲートにはＮＯＲ回路２４の出力端が
それぞれ接続されている。

【００４０】このような構成において、通常モード時に
おける、ビット線負荷ＢＡ１〜ＢＡｘ、第１テストモー
ド切換回路３、第２テストモード切換回路５、書き込み
回路ＷＲ１〜ＷＲｘの動作例について説明する。まず、
ビット線負荷ＢＡ１〜ＢＡｘにおいて、第１テストモー
ド信号ＴＥ１がＬｏｗレベルであることから、ＰＭＯＳ
トランジスタＱＡ０〜ＱＡｎ及びＱＢ０〜ＱＢｎがそれ
ぞれオンし、ＰＭＯＳトランジスタＱＡ０〜ＱＡｎ及び
ＱＢ０〜ＱＢｎは、対応するビット線に対してそれぞれ
負荷として動作する。このことから、ビット線負荷ＢＡ
１〜ＢＡｘは、それぞれ対応するメモリセルアレイＭＡ
１〜ＭＡｘに対するビット線の負荷として動作する。

【００４１】また、第１テストモード切換回路３におい
て、第１テストモード信号ＴＥ１がＬｏｗレベルである
ことから、ＮＡＮＤ回路ＮＡ０〜ＮＡｍの各一方の入力
端は、それぞれＨｉｇｈレベルとなる。このため、ロウ
デコーダ２から入力されたロウデコード信号ＲＤ００〜
ＲＤ０ｍがロウデコード信号ＲＤ１０〜ＲＤ１ｍとして
各メモリセルアレイＭＡ１〜ＭＡｘにそれぞれ出力され
る。このことから、第１テストモード切換回路３は、各
メモリセルアレイＭＡ１〜ＭＡｘに対して、外部からロ
ウデコーダ２を介して指定されたワード線の活性化を行
う。

【００４２】更に、第２テストモード切換回路５におい
て、第２テストモード信号ＴＥ２がＬｏｗレベルである
ことから、ＮＡＮＤ回路ＮＢ０〜ＮＢｎの各出力端はそ
れぞれＨｉｇｈレベルとなる。このため、トランスミッ
ションゲートＴＧＡ０〜ＴＧＡｎはオンしてそれぞれ導
通状態になると共に、トランスミッションゲートＴＧＢ
０〜ＴＧＢｎはオフしてそれぞれ遮断状態になる。すな
わち、第２テストモード切換回路５は、カラムデコーダ
４から入力されるカラムデコード信号ＣＤ００〜ＣＤ０
ｎを、カラムデコード信号ＣＤ１０〜ＣＤ１ｎとして各
カラムゲートＣＧ１〜ＣＧｘにそれぞれ出力する。

【００４３】通常、カラムデコード信号ＣＤ００〜ＣＤ
０ｎの内、外部から指定された１つのカラムデコード信
号のみ、Ｈｉｇｈレベルとなり、その他のカラムデコー
ド信号はＬｏｗレベルとなって、各カラムゲートＣＧ１
〜ＣＧｘに出力される。各カラムゲートＣＧ１〜ＣＧｘ
において、Ｈｉｇｈレベルのカラムデコード信号が入力
された一対のＮＭＯＳトランジスタがオンしてビット線
対が選択され、該選択されたビット線対が対応するＩ／
Ｏ線対に接続される。

【００４４】一方、書き込み回路ＷＲ１〜ＷＲｘにおい
て、第１テストモード信号ＴＥ１がＬｏｗレベルである
ことから、ＰＭＯＳトランジスタ２９がオンしてＰＭＯ
Ｓトランジスタ３０がオフする。データ書き込み時にお
いては、制御信号ＣＳ１がＬｏｗレベルであることか
ら、対応するデータバスＤＢ１〜ＤＢｘから入力される
各信号レベルに応じたレベルの信号を対応するＩ／Ｏ線
対ＩＯ１，／ＩＯ１〜ＩＯｘ，／ＩＯｘにそれぞれ出力
する。

【００４５】次に、第１テストモード信号ＴＥ１及び第
２テストモード信号ＴＥ２が共にＨｉｇｈレベルとなる
テストモード時における、ビット線負荷ＢＡ１〜ＢＡ
ｘ、第１テストモード切換回路３、第２テストモード切
換回路５、書き込み回路ＷＲ１〜ＷＲｘの動作例につい
て説明する。各ビット線負荷ＢＡ１〜ＢＡｘにおいて、
第１テストモード信号ＴＥ１がＨｉｇｈレベルであるこ
とから、ＰＭＯＳトランジスタＱＡ０〜ＱＡｎ及びＱＢ
０〜ＱＢｎがそれぞれオフし、電源端子と各ビット線と
の接続が遮断される。すなわち、各ビット線負荷ＢＡ１
〜ＢＡｘは、メモリセルアレイＭＡ１〜ＭＡｘのすべて
のビット線に対して電源端子から電流が流れないように
する。

【００４６】また、第１テストモード切換回路３におい
て、第１テストモード信号ＴＥ１がＨｉｇｈレベルであ
ることから、ＮＡＮＤ回路ＮＡ０〜ＮＡｍの各出力端
は、ロウデコーダ２からのロウデコード信号ＲＤ００〜
ＲＤ０ｍに関係なくそれぞれＨｉｇｈレベルとなる。こ
のため、第１テストモード切換回路３は、ロウデコーダ
２からのロウデコード信号ＲＤ００〜ＲＤ０ｍに関係な
く、Ｌｏｗレベルのロウデコード信号ＲＤ１０〜ＲＤ１
ｍを各メモリセルアレイＭＡ１〜ＭＡｘにそれぞれ出力
する。すなわち、第１テストモード切換回路３は、メモ
リセルアレイＭＡ１〜ＭＡｘのすべてのワード線を非活
性化状態にし、すべてのメモリセルから対応するビット
線対に電流が流れないようにする。

【００４７】更に、第２テストモード切換回路５におい
て、第２テストモード信号ＴＥ２がＨｉｇｈレベルであ
ると共に、カラムデコーダ４からのカラムデコード信号
ＣＤ００〜ＣＤ０ｎの内、外部から指定された１つのカ
ラムデコード信号のみ、Ｈｉｇｈレベルとなっている。
例えば、カラムデコード信号ＣＤ００のみがＨｉｇｈレ
ベルで、他のカラムデコード信号ＣＤ０１〜ＣＤ０ｎが
Ｌｏｗレベルの場合、トランスミッションゲートＴＧＡ
１がオフして遮断状態となり、トランスミッションゲー
トＴＧＢ０がオンして導通状態となる。同時に、トラン
スミッションゲートＴＧＡ０及びＴＧＡ２〜ＴＧＡｎが
それぞれオンして導通状態になると共に、トランスミッ
ションゲートＴＧＢ１〜ＴＧＢｎがそれぞれオフして遮
断状態になる。

【００４８】このため、カラムデコード信号ＣＤ１０及
びＣＤ１１がＨｉｇｈレベルとなり、他のカラムデコー
ド信号ＣＤ１２〜ＣＤ１ｎがＬｏｗレベルとなる。この
ことから、各カラムゲートＣＧ１〜ＣＧｘは、対応する
メモリセルアレイＭＡ１〜ＭＡｘのビット線ＢＬ０及び
ＢＬ１を対応するＩ／Ｏ線ＩＯ１〜ＩＯｘにそれぞれ接
続すると共に、対応するメモリセルアレイＭＡ１〜ＭＡ
ｘのビット線／ＢＬ０及び／ＢＬ１を対応するＩ／Ｏ線
／ＩＯ１〜／ＩＯｘにそれぞれ接続する。このように、
第２テストモード切換回路５は、各カラムゲートＣＧ１
〜ＣＧｘに対してそれぞれカラムＣＯＬ０及びＣＯＬ１
の２つのカラムを同時に選択させることができる。

【００４９】次に、書き込み回路ＷＲ１〜ＷＲｘにおい
て、第１テストモード信号ＴＥ１がＨｉｇｈレベルであ
ることから、ＰＭＯＳトランジスタ２９がオフすると共
にＰＭＯＳトランジスタ３０がオンする。この状態でパ
ッドＤＱ１〜ＤＱｘにＨｉｇｈレベルとみなされる電圧
をそれぞれ印加する。更に、制御信号線群６を介して外
部から入力される制御信号によって、各センスアンプ回
路ＳＡ１〜ＳＡｘ及び各出力回路ＯＵＴ１〜ＯＵＴｘを
それぞれ非活性化状態にすると共に、各書き込み回路Ｗ
Ｒ１〜ＷＲｘ及び各入力回路ＩＮ１〜ＩＮｘをそれぞれ
活性化状態にする。

【００５０】このようにすることにより、各パッドＤＱ
１〜ＤＱｘがＨｉｇｈレベルになるに伴って、各入力回
路ＩＮ１〜ＩＮｘから対応するデータバスＤＢ１〜ＤＢ
ｘにＨｉｇｈレベルの信号がそれぞれ出力される。この
ことから、各書き込み回路ＷＲ１〜ＷＲｘにおいて、各
ＰＭＯＳトランジスタ３１及び各ＮＭＯＳトランジスタ
３４がそれぞれオンすると共に、各ＰＭＯＳトランジス
タ３２及び各ＮＭＯＳトランジスタ３３がそれぞれオフ
する。

【００５１】ここで、例えば図９で示すように、メモリ
セルアレイＭＡ１において、ビット線対ＢＬ０及び／Ｂ
Ｌ０の間、ビット線／ＢＬ０及びビット線ＢＬ１の間、
及びビット線対ＢＬ１及び／ＢＬ１の間が、更に、メモ
リセルアレイＭＡ１のビット線／ＢＬｎ及びメモリセル
アレイＭＡ２のビット線ＢＬ０の間が、それぞれプロセ
スに起因した不具合によって高抵抗Ｒａ〜Ｒｄで接続さ
れたとする。

【００５２】このような状態において、第２テストモー
ド切換回路５によってカラムゲートＣＧ１〜ＣＧｘでカ
ラムＣＯＬ０とＣＯＬ１が選択されると、次のように電
流が流れる。パッドＤＱ１→書き込み回路ＷＲ１のＰＭ
ＯＳトランジスタ３０→書き込み回路ＷＲ１のＰＭＯＳ
トランジスタ３１→Ｉ／Ｏ線ＩＯ１→カラムゲートＣＧ
１→メモリセルアレイＭＡ１のビット線ＢＬ０及びＢＬ
１→高抵抗Ｒａ及びＲｂ→メモリセルアレイＭＡ１のビ
ット線／ＢＬ０→カラムゲートＣＧ１→Ｉ／Ｏ線／ＩＯ
１→書き込み回路ＷＲ１のＮＭＯＳトランジスタ３４→
接地という経路で電流が流れる。

【００５３】また同時に、パッドＤＱ１→書き込み回路
ＷＲ１のＰＭＯＳトランジスタ３０→書き込み回路ＷＲ
１のＰＭＯＳトランジスタ３１→Ｉ／Ｏ線ＩＯ１→カラ
ムゲートＣＧ１→メモリセルアレイＭＡ１のビット線Ｂ
Ｌ１→高抵抗Ｒｃ→メモリセルアレイＭＡ１のビット線
／ＢＬ１→カラムゲートＣＧ１→Ｉ／Ｏ線／ＩＯ１→書
き込み回路ＷＲ１のＮＭＯＳトランジスタ３４→接地と
いう経路で電流が流れる。一方、高抵抗Ｒａ〜Ｒｃで短
絡されていなければ、パッドＤＱ１から電流が流れるこ
とはない。これらのことから、パッドＤＱ１から流れる
電流を測定することによって、メモリセルアレイＭＡ１
におけるカラムＣＯＬ０及びＣＯＬ１のビット線間での
高抵抗によるショートである高抵抗ショートを検出する
ことができる。

【００５４】同様に、第２テストモード切換回路５によ
ってカラムゲートＣＧ１〜ＣＧｘでカラムＣＯＬｎとＣ
ＯＬ０が選択されると、次のように電流が流れる。パッ
ドＤＱ２→書き込み回路ＷＲ２のＰＭＯＳトランジスタ
３０→書き込み回路ＷＲ２のＰＭＯＳトランジスタ３１
→Ｉ／Ｏ線ＩＯ２→カラムゲートＣＧ２→メモリセルア
レイＭＡ２のビット線ＢＬ０→高抵抗Ｒｄ→メモリセル
アレイＭＡ１のビット線／ＢＬｎ→カラムゲートＣＧ１
→Ｉ／Ｏ線／ＩＯ１→書き込み回路ＷＲ１のＮＭＯＳト
ランジスタ３４→接地という経路で電流が流れる。一
方、高抵抗Ｒｄで短絡されていなければ、パッドＤＱ２
から電流が流れることはない。このことから、パッドＤ
Ｑ２から流れる電流を測定することによって、メモリセ
ルアレイＭＡ１のカラムＣＯＬｎ及びメモリセルアレイ
ＭＡ２のカラムＣＯＬ０の間での高抵抗ショートをも検
出することができる。

【００５５】このように、各メモリセルアレイＭＡ１〜
ＭＡｘにおいて、順次２カラムをそれぞれ同時選択して
いくことにより、図９の高抵抗Ｒａ〜Ｒｄをすべて検出
することができ、不良検出時のロウデコーダ２に入力さ
れた外部アドレスと電流が流れたパッドを検出すること
で、各メモリセルアレイＭＡ１〜ＭＡｘにおけるショー
ト箇所をそれぞれ２カラム単位で検知することができ
る。このことから、不良カラムを冗長カラムに置き換え
る場合も２カラム単位となる。なお、第１テストモード
信号ＴＥ１がＨｉｇｈレベルで第２テストモード信号Ｔ
Ｅ２がＬｏｗレベルである場合もテストモードとなる。
しかし、この場合、異なるカラム間での高抵抗によるシ
ョートを検出することができず、例えば図９の場合、高
抵抗Ｒａ及びＲｃは検出できるが、高抵抗Ｒｂ及びＲｄ
は検出することができない。

【００５６】上記のように、本実施の形態１における半
導体記憶装置は、テストモード時に、ビット線負荷ＢＡ
１〜ＢＡｘが、電源端子から各ビット線に電流が流れな
いようにし、第１テストモード切換回路３が、ロウデコ
ーダ２から出力されるロウデコード信号ＲＤ００〜ＲＤ
０ｍに関係なく、各メモリセルアレイＭＡ１〜ＭＡｘの
すべてのワード線を非活性化状態にした。更に、テスト
モード時に、第２テストモード切換回路５が、カラムデ
コーダ４からのカラムデコード信号ＣＤ００〜ＣＤ０ｎ
に対して、各メモリセルアレイＭＡ１〜ＭＡｘにおける
隣接する２つのカラムを選択するように各カラムゲート
ＣＧ１〜ＣＧｘにカラムデコード信号ＣＤ１０〜ＣＤ１
ｎをそれぞれ出力し、書き込み回路ＷＲ１〜ＷＲｘが、
対応するパッドＤＱ１〜ＤＱｘからのＨｉｇｈレベルの
電圧を、選択された２つのカラムの各ビット線間に印加
して、各パッドＤＱ１〜ＤＱｘから電流が流れるか否か
によって高抵抗ショートの有無を判定できるようにし
た。

【００５７】このことから、メモリセルアレイ内のビッ
ト線間がプロセスに起因した不具合等で高抵抗ショート
した場合においても、該異常箇所を確実に検知すること
ができ、信頼性の向上を図ることができる。

【００５８】実施の形態２．上記実施の形態１では、高
抵抗ショートの検出を２カラム単位で行うようにした
が、不良カラムを正確に特定するために１カラム単位で
高抵抗ショートの検出を行うようにしてもよく、このよ
うにしたものを本発明の実施の形態２とする。図１０
は、本発明の実施の形態２における半導体記憶装置の例
を示した概略のブロック図である。なお、図１０では、
図１と同じものは同じ符号で示しており、ここではその
説明を省略すると共に図１との相違点のみ説明する。図
１０における図１との相違点は、図１の第２テストモー
ド切換回路５をなくし、カラムゲートＣＧ１〜ＣＧｘを
カラムゲートＣＧａ１からＣＧａｘに置き換えたことに
あり、これに伴って図１の半導体記憶装置１を半導体記
憶装置１ａとしたことにある。

【００５９】図１０において、半導体記憶装置１ａは、
メモリセルアレイＭＡ１〜ＭＡｘと、ビット線負荷ＢＡ
１〜ＢＡｘと、カラムゲートＣＧａ１〜ＣＧａｘと、セ
ンスアンプＳＡ１〜ＳＡｘと、書き込み回路ＷＲ１〜Ｗ
Ｒｘと、入力回路ＩＮ１〜ＩＮｘと、出力回路ＯＵＴ１
〜ＯＵＴｘと、ロウデコーダ２と、第１テストモード切
換回路３と、カラムデコーダ４とを備えている。メモリ
セルアレイＭＡ１〜ＭＡｘには、各ビット線対の選択を
行うカラムゲートＣＧａ１〜ＣＧａｘが対応して接続さ
れており、カラムゲートＣＧａ１〜ＣＧａｘには、カラ
ムデコーダ４がそれぞれ接続されている。また、カラム
ゲートＣＧａ１〜ＣＧａｘには、第２テストモード信号
ＴＥ２がそれぞれ入力される。

【００６０】各カラムデコーダＣＧａ１〜ＣＧａｘはそ
れぞれ同じ回路構成のものであることから、カラムデコ
ーダＣＧａｉ（ｉ＝１〜ｘ）を例にして説明する。図１
１は、カラムゲートＣＧａｉの内部回路例を示した図で
ある。図１１において、カラムゲートＣＧａｉは、ＮＭ
ＯＳトランジスタＱＣ０〜ＱＣｎ及びＱＤ０〜ＱＤｎ
と、トランスミッションゲートＴＧＣ０〜ＴＧＣｎ及び
ＴＧＤ０〜ＴＧＤｎと、インバータ回路４１とで構成さ
れている。

【００６１】トランスミッションゲートＴＧＣｑ（ｑ＝
０〜ｎ−１）は、対応するＮＭＯＳトランジスタＱＣｑ
及びＱＤｑのゲート間に接続されている。また、トラン
スミッションゲートＴＧＤｑは、ＮＭＯＳトランジスタ
ＱＤｑ及びＱＣｑ＋１のゲート間に接続され、トランス
ミッションゲートＴＧＤｎは、ＮＭＯＳトランジスタＱ
Ｄｎ及びＱＣ０のゲート間に接続されている。

【００６２】トランスミッションゲートＴＧＣ０〜ＴＧ
Ｃｎの各反転制御入力端及びトランスミッションゲート
ＴＧＤ０〜ＴＧＤｎの各非反転制御入力端には、それぞ
れ第２テストモード信号ＴＥ２が入力される。同時に、
トランスミッションゲートＴＧＣ０〜ＴＧＣｎの各非反
転制御入力端及びトランスミッションゲートＴＧＤ０〜
ＴＧＤｎの各反転制御入力端には、それぞれインバータ
回路４１を介して第２テストモード信号ＴＥ２が入力さ
れる。また、カラムデコーダ４からのカラムデコード信
号ＣＤ００〜ＣＤ０ｎは、対応するＮＭＯＳトランジス
タＱＤ０〜ＱＤｎの各ゲートにそれぞれ入力される。

【００６３】このような構成において、カラムゲートＣ
Ｇａ１〜ＣＧａｘの動作について説明する。まず、通常
モードでは、第２テストモード信号ＴＥ２がＬｏｗレベ
ルであることから、カラムゲートＣＧａ１〜ＣＧａｘに
おいて、トランスミッションゲートＴＧＣ０〜ＴＧＣｎ
がそれぞれオンして導通状態になると共に、トランスミ
ッションゲートＴＧＤ０〜ＴＧＤｎがそれぞれオフして
遮断状態になる。このことから、カラムデコーダ４から
のカラムデコード信号ＣＤ００〜ＣＤ０ｎは、対応する
各ＮＭＯＳトランジスタＱＣ０〜ＱＣｎの各ゲートにも
入力され、カラムゲートＣＧａ１〜ＣＧａｘは、図４の
カラムゲートＣＧ１〜ＣＧｘと同様の動作を行う。な
お、上記実施の形態１と同様に、カラムデコーダ４から
のカラムデコード信号ＣＤ００〜ＣＤ０ｎの内、外部か
ら指定された１つのカラムデコード信号のみ、Ｈｉｇｈ
レベルとなっている。

【００６４】次に、第１テストモード信号ＴＥ１がＨｉ
ｇｈレベルになると共に第２テストモード信号ＴＥ２が
Ｌｏｗレベルになるテストモード時の場合について説明
する。このような場合では、上記の説明で分かるよう
に、各カラムゲートＣＧａ１〜ＣＧａｘは、カラムデコ
ード信号ＣＤ００〜ＣＤ０ｎに応じて、カラムＣＯＬ０
〜ＣＯＬｎのいずれか１つのカラムにおけるビット線
対、すなわちビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／
ＢＬｎのいずれか１つを対応するＩ／Ｏ線対ＩＯ１，／
ＩＯ１〜ＩＯｘ，／ＩＯｘにそれぞれ接続する。

【００６５】このようにすることによって、パッドＤＱ
１〜ＤＱｘにそれぞれＨｉｇｈレベルの電圧を印加した
ときに電流が流れるパッドを検出することによって、各
メモリセルアレイＭＡ１〜ＭＡｘにおけるカラムＣＯＬ
０〜ＣＯＬｎ内での高抵抗ショート、すなわち図９にお
ける高抵抗Ｒａ及びＲｃを検出することができ、高抵抗
ショートを検出したときのカラムデコーダ４からのカラ
ムデコード信号ＣＤ０１〜ＣＤ０ｎから、高抵抗ショー
トが発生しているメモリセルアレイ及び該メモリセルア
レイ内のカラムを特定することができる。

【００６６】次に、第１テストモード信号ＴＥ１及び第
２テストモード信号ＴＥ２が共にＨｉｇｈレベルになる
テストモード時の場合について説明する。このような場
合では、各カラムゲートＣＧａ１〜ＣＧａｘは、カラム
デコード信号ＣＤ００〜ＣＤ０ｎに応じて、隣接するカ
ラムにおける隣接する各ビット線を、対応するＩ／Ｏ線
対ＩＯ１，／ＩＯ１〜ＩＯｘ，／ＩＯｘにそれぞれ接続
する。

【００６７】このようにすることによって、パッドＤＱ
１〜ＤＱｘにそれぞれＨｉｇｈレベルの電圧を印加した
ときに電流が流れるパッドを検出することによって、各
メモリセルアレイＭＡ１〜ＭＡｘにおける隣接するカラ
ム間での高抵抗ショート、すなわち図９における高抵抗
Ｒｂ及びＲｄを検出することができ、高抵抗ショートを
検出したときのカラムデコーダ４からのカラムデコード
信号ＣＤ０１〜ＣＤ０ｎから、高抵抗ショートが発生し
ているメモリセルアレイ内の隣接するカラム及び、高抵
抗ショートが発生しているメモリセルアレイ間を特定す
ることができる。

【００６８】上記のように、本実施の形態２における半
導体記憶装置は、カラムゲートＣＧａ１〜ＣＧａｘが、
対応するＩ／Ｏ線対ＩＯ１，／ＩＯ１〜ＩＯｘ，／ＩＯ
ｘに接続する一対のビット線を、テストモード時におけ
る第２テストモード信号ＴＥ２の信号レベルに応じて、
同一カラム内のビット線対又は隣接するカラムの隣接す
る一対のビット線のいずれかに切り換えるようにした。
このことから、上記実施の形態１と同様の効果を得るこ
とができると共に、１カラム単位で高抵抗ショートの検
出を行うことができ、不良カラムをより正確に特定する
ことができる。

【００６９】実施の形態３．上記実施の形態１及び実施
の形態２では、書き込み回路ＷＲ１〜ＷＲｘにテストモ
ード切換機能を備えたが、各センスアンプ回路にテスト
モード切換機能を備えるようにしてもよく、このように
したものを本発明の実施の形態３とする。図１２は、本
発明の実施の形態３における半導体記憶装置の例を示し
た概略のブロック図である。なお、図１２では、図１と
同じものは同じ符号で示しており、ここではその説明を
省略すると共に図１との相違点のみ説明する。

【００７０】図１２における図１との相違点は、図１の
第１テストモード切換回路３及び第２テストモード切換
回路５をなくし、図１の書き込み回路ＷＲ１〜ＷＲｘを
テストモード切換機能を備えない従来の書き込み回路Ｗ
Ｒｂ１〜ＷＲｂｘに置き換えると共に図１のセンスアン
プ回路ＳＡ１〜ＳＡｘをテストモード切換機能を備えた
センスアンプ回路ＳＡｂ１〜ＳＡｂｘに置き換え、更に
ビット線負荷ＢＡ１〜ＢＡｘの第１テストモード信号Ｔ
Ｅ１が入力される各入力端を従来のようにそれぞれ接地
したことにある。これらに伴って、図１の半導体記憶装
置１を半導体記憶装置１ｂとした。

【００７１】図１２において、半導体記憶装置１ｂは、
メモリセルアレイＭＡ１〜ＭＡｘ、並びに該メモリセル
アレイＭＡ１〜ＭＡｘに対応して設けられた、ビット線
負荷ＢＡ１〜ＢＡｘ、カラムゲートＣＧ１〜ＣＧｘ、セ
ンスアンプＳＡｂ１〜ＳＡｂｘ、書き込み回路ＷＲｂ１
〜ＷＲｂｘ、入力回路ＩＮ１〜ＩＮｘ及び出力回路ＯＵ
Ｔ１〜ＯＵＴｘを備えている。更に、半導体記憶装置１
ｂは、ロウデコーダ２及びカラムデコーダ４を備えてい
る。

【００７２】メモリセルアレイＭＡ１〜ＭＡｘの各ワー
ド線は、ロウデコーダ２に接続され、ロウデコーダ２
は、デコードして生成したロウデコード信号ＲＤ００〜
ＲＤ０ｍをメモリセルアレイＭＡ１〜ＭＡｘの各ワード
線に対応してそれぞれ出力する。また、カラムゲートＣ
Ｇ１〜ＣＧｘは、カラムデコーダ４に接続され、カラム
デコーダ４は、デコードして生成したカラムデコード信
号ＣＤ００〜ＣＤ０ｎをカラムゲートＣＧ１〜ＣＧｘに
それぞれ出力する。更に、カラムゲートＣＧ１〜ＣＧｘ
には、対応するＩ／Ｏ線対ＩＯ１，／ＩＯ１〜ＩＯｘ，
／ＩＯｘを介してセンスアンプ回路ＳＡｂ１〜ＳＡｂｘ
の各データ入力端及び書き込み回路ＷＲｂ１〜ＷＲｂｘ
の各データ出力端にそれぞれ対応して接続されている。

【００７３】更に、センスアンプ回路ＳＡｂ１〜ＳＡｂ
ｘの各データ出力端は、対応する出力回路ＯＵＴ１〜Ｏ
ＵＴｘを介して入出力端子をなすパッドＤＱ１〜ＤＱｘ
に対応して接続されている。また、パッドＤＱ１〜ＤＱ
ｘは、対応するセンスアンプ回路ＳＡｂ１〜ＳＡｂｘに
それぞれ接続されると共に対応する入力回路ＩＮ１〜Ｉ
Ｎｘを介して書き込み回路ＷＲｂ１〜ＷＲｂｘの各デー
タ入力端に対応して接続されている。センスアンプ回路
ＳＡｂ１〜ＳＡｂｘには、外部からのテストモード信号
ＴＥがそれぞれ入力される。なお、ビット線負荷ＢＡ１
〜ＢＡｘにおいて、内部回路は図３と同じであるが、第
１テストモード信号ＴＥ１が入力される入力端は従来の
ように接地されている。

【００７４】通常動作時には、テストモード信号ＴＥが
Ｌｏｗレベルとなり、テストモード時には、テストモー
ド信号ＴＥがＨｉｇｈレベルとなる。また、センスアン
プＳＡｂ１〜ＳＡｂｘ、書き込み回路ＷＲｂ１〜ＷＲｂ
ｘ、入力回路ＩＮ１〜ＩＮｘ及び出力回路ＯＵＴ１〜Ｏ
ＵＴｘには、それぞれ対応するイネーブル信号が外部か
ら入力される制御信号線群６が接続されている。

【００７５】各書き込み回路ＷＲｂ１〜ＷＲｂｘはそれ
ぞれ同じ回路構成のものであることから、書き込み回路
ＷＲｂｉ（ｉ＝１〜ｘ）を例にして説明する。図１３
は、書き込み回路ＷＲｂｉの内部回路例を示した図であ
る。なお、図１３では、図８と同じものは同じ符号で示
しており、ここではその説明を省略すると共に、図８と
の相違点のみ説明する。図１３における図８との相違点
は、図８のインバータ回路２５及びＰＭＯＳトランジス
タ２９，３０をなくし、電源電圧ＶＣＣと接地との間に
ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３３
の直列回路を接続したことにある。書き込み回路ＷＲｂ
ｉの動作については、図８の書き込み回路ＷＲｉの第１
テストモード信号ＴＥ１がＬｏｗレベルであるときと同
様であるのでその説明を省略する。

【００７６】また、各センスアンプＳＡｂ１〜ＳＡｂｘ
においてもそれぞれ同じ回路構成のものであることか
ら、センスアンプ回路ＳＡｂｉ（ｉ＝１〜ｘ）を例にし
て説明する。図１４は、センスアンプ回路ＳＡｂｉの内
部構成例を示した概略図である。なお、図１４では、図
７と同じものは同じ符号で示しており、ここではその説
明を省略すると共に、図７との相違点のみ説明する。図
１４における図７との相違点は、第１センスアンプ１５
からの出力信号ＳＯ及び／ＳＯに対して、所定のしきい
値でＡ／Ｄ変換するＡ／Ｄ変換回路５１を設けたことに
ある。

【００７７】図１４において、センスアンプ回路ＳＡｂ
ｉは、第１センスアンプ１５、第２センスアンプ１６、
及びＡ／Ｄ変換回路５１で構成されている。Ａ／Ｄ変換
回路５１には、第１センスアンプ１５からの出力信号Ｓ
Ｏ及び／ＳＯが入力されると共にテストモード信号ＴＥ
が入力され、テストモード時に異常検出結果を出力する
ために対応するパッドＤＱｉに接続されている。

【００７８】Ａ／Ｄ変換回路５１は、クロックドインバ
ータ回路５２〜５５と、インバータ回路５６〜５９とで
構成されており、インバータ回路５８及び５９はリング
状に接続されてラッチ回路６０を形成している。クロッ
クドインバータ回路５２の入力端は、第１センスアンプ
１５の一方の出力端に接続されて出力信号ＳＯが入力さ
れ、クロックドインバータ回路５３の入力端は、第１セ
ンスアンプ１５の他方の出力端に接続されて出力信号／
ＳＯが入力される。クロックドインバータ回路５２及び
５３の各出力端は、それぞれクロックドインバータ回路
５４の入力端に接続され、クロックドインバータ回路５
４の出力端は対応するパッドＤＱｉに接続されている。

【００７９】また、パッドＤＱｉには、クロックドイン
バータ回路５５の入力端が接続されており、クロックド
インバータ回路５５の出力端は、ラッチ回路６０の入力
端、すなわちインバータ回路５８の入力端及びインバー
タ回路５９の出力端にそれぞれ接続されている。インバ
ータ回路５８の出力端及びインバータ回路５９の入力端
の接続部、すなわちラッチ回路６０の出力端は、クロッ
クドインバータ回路５２の反転制御入力端及びクロック
ドインバータ回路５３の非反転制御入力端にそれぞれ接
続されると共に、インバータ回路５６を介してクロック
ドインバータ回路５２の非反転制御入力端及びクロック
ドインバータ回路５３の反転制御入力端にそれぞれ接続
されている。

【００８０】また、クロックドインバータ回路５４の非
反転制御入力端及びクロックドインバータ回路５５の反
転制御入力端には、それぞれテストモード信号ＴＥが入
力される。更に、クロックドインバータ回路５４の反転
制御入力端及びクロックドインバータ回路５５の非反転
制御入力端には、インバータ回路５７を介してそれぞれ
テストモード信号ＴＥが入力される。なお、クロックド
インバータ回路において、反転制御入力端は制御クロッ
ク信号が入力される制御用のＰＭＯＳトランジスタのゲ
ートを示しており、非反転制御入力端は制御クロック信
号が入力される制御用のＮＭＯＳトランジスタのゲート
を示している。

【００８１】このような構成において、センスアンプ回
路ＳＡｂ１〜ＳＡｂｘの動作について説明する。まず、
テストモード信号ＴＥをＬｏｗレベルにして通常モード
にし、外部から入力されるアドレスデータで選択された
メモリセル、例えばメモリセルアレイＭＡ１のカラムＣ
ＯＬ０の所望のメモリセルに、対応するパッドＤＱ１か
ら入力された「１」又は「０」のデータを入力回路ＩＮ
１、書き込み回路ＷＲｂ１及びカラムゲートＣＧ１を介
して書き込む。このとき、センスアンプ回路ＳＡｂ１〜
ＳＡｂｘにおいて、クロックドインバータ回路５４がオ
フすると共にクロックドインバータ回路５５がオンして
いる。

【００８２】例えば、「１」のデータをメモリセルに書
き込むためにパッドＤＱ１〜ＤＱｘからＨｉｇｈレベル
のデータ信号を入力したときには、クロックドインバー
タ回路５５を介して、クロックドインバータ回路５２を
オフさせると共にクロックドインバータ回路５３をオン
させる。これに対して、「０」のデータをメモリセルに
書き込むためにパッドＤＱ１〜ＤＱｘからＬｏｗレベル
のデータ信号を入力したときには、クロックドインバー
タ回路５５を介して、クロックドインバータ回路５２を
オンさせると共にクロックドインバータ回路５３をオフ
させる。

【００８３】次に、テストモード信号ＴＥをＨｉｇｈレ
ベルにしてテストモードにし、上記データを書き込んだ
メモリセルからデータを読み出し、該読み出されたデー
タはＩ／Ｏ線対ＩＯ１，／ＩＯ１からセンスアンプ回路
ＳＡｂ１を介してデータバスＤＢ１へ出力される。この
とき、センスアンプ回路ＳＡｂ１のクロックドインバー
タ回路５４はオンすると共にクロックドインバータ回路
５５はオフしており、制御信号線群６からの制御信号に
よって、入力回路ＩＮ１及び出力回路ＯＵＴ１をそれぞ
れ非活性化状態にしておく。このようにしておくことに
よって、パッドＤＱ１で検出されるクロックドインバー
タ回路５４の出力信号の信号レベルから高抵抗ショート
の検出を行うことができる。

【００８４】図１５は、センスアンプ回路ＳＡｂｉの各
部の波形例を示した図であり、図１５では、実線が正常
時を、点線が図９で示したように高抵抗Ｒａでビット線
対ＢＬ０，／ＢＬ０がショートした場合等の異常時を示
している。なお、図１５では、メモリセルからＨｉｇｈ
レベルのデータを読み出した場合を例にして示してい
る。図１５において、（ａ）は、第１センスアンプ１５
に入力される信号を、（ｂ）は、第１センスアンプ１５
から出力される信号を、（ｃ）は、第２センスアンプ１
６から出力される信号を示している。

【００８５】図１５から分かるように、正常時は、第１
センスアンプ１５の出力信号ＳＯの電圧レベルは、クロ
ックドインバータ回路５２及び５３のしきい値Ｔｈより
も大きく、第１センスアンプ１５の出力信号／ＳＯの電
圧レベルは、クロックドインバータ回路５２及び５３の
しきい値Ｔｈよりも小さい。このことから、出力信号Ｓ
Ｏはクロックドインバータ回路５２によってＨｉｇｈレ
ベルとみなされ、出力信号／ＳＯはクロックドインバー
タ回路５３によってＬｏｗレベルとみなされる。このた
め、テストモード時に、メモリセルからＨｉｇｈレベル
のデータを読み出した場合は、パッドＤＱ１がＬｏｗレ
ベルとなり正常であると判定することができる。

【００８６】これに対して、異常時は、第１センスアン
プ１５の出力信号ＳＯ及び／ＳＯが、共にクロックドイ
ンバータ回路５２及び５３のしきい値Ｔｈよりも大きく
なる。このことから、出力信号ＳＯはクロックドインバ
ータ回路５２によってＨｉｇｈレベルとみなされ、出力
信号／ＳＯにおいてもクロックドインバータ回路５３に
よってＨｉｇｈレベルとみなされる。このため、テスト
モード時に、メモリセルからＨｉｇｈレベルのデータを
読み出した場合は、パッドＤＱ１がＨｉｇｈレベルとな
り異常であると判定することができる。

【００８７】各センスアンプ回路ＳＡｂ１〜ＳＡｂｘに
おいても、上記センスアンプ回路ＳＡｂｉと同様にし
て、テストモード時にパッドＤＱ１〜ＤＱｘの信号レベ
ルを検出することにより、各メモリセルアレイＭＡ１〜
ＭＡｘにおいても、メモリセルアレイＭＡｉと同様に異
常検出を行うことができる。更に、外部からのアドレス
データによってメモリセルアレイＭＡ１〜ＭＡｘのすべ
てのメモリセルを順次選択していき、上記と同様にして
異常検出を行うことにより、Ｉ／Ｏ線対ＩＯ１，／ＩＯ
１〜ＩＯｘ，／ＩＯｘの電圧差を小さくする原因となる
不良カラムのみならず不良メモリセルをも検出すること
ができる。

【００８８】このように、本実施の形態３における半導
体記憶装置は、第１センスアンプ１５からの出力信号Ｓ
Ｏ及び／ＳＯをそれぞれ２値の信号レベルにＡ／Ｄ変換
し、テストモード時に対応するパッドＤＱ１〜ＤＱｘに
該変換した信号レベルを出力するＡ／Ｄ変換回路５１を
各センスアンプ回路ＳＡｂ１〜ＳＡｂｘにそれぞれ設け
るようにした。このことから、上記実施の形態２と同様
の効果を得ることができると共に、外部より順次アドレ
スデータを入力することによって、すべてのメモリセル
を選択して不良検出することができ、不良カラムのみな
らず不良メモリセルをも容易に検出することができ、不
良箇所も容易に特定することができる。

【００８９】実施の形態４．上記実施の形態３では、第
１センスアンプ１５からの出力信号ＳＯ及び／ＳＯを所
定のしきい値でＡ／Ｄ変換するようにしたが、第１セン
スアンプ１５からの出力信号ＳＯ及び／ＳＯの電圧を電
流に変換して、該電流値から異常を検出するようにして
もよく、このようにしたものを本発明の実施の形態４と
する。なお、本実施の形態４における半導体記憶装置の
例を示した概略のブロック図は、センスアンプ回路ＳＡ
ｂ１〜ＳＡｂｘの符号をＳＡｃ１〜ＳＡｃｘに変える以
外は図１２と同じであることから省略する。また、各セ
ンスアンプＳＡｃ１〜ＳＡｃｘはそれぞれ同じ回路構成
のものであることから、センスアンプ回路ＳＡｃｉ（ｉ
＝１〜ｘ）を例にして説明する。

【００９０】図１６は、本実施の形態４における半導体
記憶装置のセンスアンプ回路ＳＡｃｉの内部構成例を示
した概略図である。なお、図１６では、図７と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図７との相違点のみ説明する。図１６における
図７との相違点は、第１センスアンプ１５からの出力信
号ＳＯ及び／ＳＯの各電圧を電流に変換する電圧電流変
換回路６５を設けたことにある。

【００９１】図１６において、センスアンプ回路ＳＡｃ
ｉは、第１センスアンプ１５、第２センスアンプ１６、
及び電圧電流変換回路６５で構成されている。電圧電流
変換回路６５には、第１センスアンプ１５からの出力信
号ＳＯ及び／ＳＯが入力されると共にテストモード信号
ＴＥが入力され、テストモード時に変換した電流を流す
ために対応するパッドＤＱｉに接続されている。

【００９２】電圧電流変換回路６５は、対応するパッド
ＤＱｉと接地との間に直列に接続されたＮＭＯＳトラン
ジスタ６６〜６８で構成されている。ＮＭＯＳトランジ
スタ６６のゲートには第１センスアンプ１５の出力信号
ＳＯが、ＮＭＯＳトランジスタ６７のゲートには第１セ
ンスアンプ１５の出力信号／ＳＯがそれぞれ入力されて
いる。また、ＮＭＯＳトランジスタ６８のゲートには、
テストモード信号ＴＥが入力されている。

【００９３】このような構成において、センスアンプ回
路ＳＡｃｉの動作について説明する。テストモード信号
ＴＥがＬｏｗレベルである通常モードでは、ＮＭＯＳト
ランジスタ６８がオフすることからパッドＤＱｉに電圧
を印加しても電流は発生しない。このような状態で、外
部から入力されるアドレスデータで選択されたメモリセ
ル、例えばメモリセルアレイＭＡｉのカラムＣＯＬ０の
所望のメモリセルに、対応するパッドＤＱｉから入力さ
れた「１」又は「０」のデータを入力回路ＩＮｉ、書き
込み回路ＷＲｂｉ及びカラムゲートＣＧｉを介して書き
込む。

【００９４】次に、テストモード信号ＴＥをＨｉｇｈレ
ベルにしてテストモードにし、上記データを書き込んだ
メモリセルからデータを読み出し、該読み出されたデー
タはＩ／Ｏ線対ＩＯｉ，／ＩＯｉからセンスアンプ回路
ＳＡｃｉを介してデータバスＤＢｉへ出力される。この
とき、センスアンプ回路ＳＡｃｉのＮＭＯＳトランジス
タ６８はオンしており、同時に制御信号線群６からの制
御信号によって、入力回路ＩＮ１及び出力回路ＯＵＴ１
をそれぞれ非活性化状態にしておく。このような状態で
パッドＤＱｉから電圧を印加すると、ＮＭＯＳトランジ
スタ６６〜６８を介して電流が流れ、該電流値は、第１
センスアンプ１５からの出力信号ＳＯ及び／ＳＯの信号
レベルに応じて変化する。

【００９５】例えば、図１５で示すような出力信号ＳＯ
及び／ＳＯの波形の場合、出力信号／ＳＯの信号レベル
が正常時に対して異常時の方が高いことから、ＮＭＯＳ
トランジスタ６７のオン抵抗が小さくなり、パッドＤＱ
ｉから流れる電流値が大きくなる。このことから、パッ
ドＤＱｉの電流値を検出することによりビット線間の高
抵抗ショート等の異常を検出することができる。更に、
外部からのアドレスデータによってメモリセルアレイＭ
Ａｉのすべてのメモリセルを順次選択していき、上記と
同様にして異常検出を行うことにより、Ｉ／Ｏ線対ＩＯ
ｉ，／ＩＯｉの電圧差を小さくする原因となる不良カラ
ムのみならず不良メモリセルも検出することができる。

【００９６】このように、本実施の形態４における半導
体記憶装置は、テストモード時に、第１センスアンプ１
５からの出力信号ＳＯ及び／ＳＯの各信号レベルに応じ
た電流を対応するパッドＤＱ１〜ＤＱｘに発生させる電
圧電流変換回路６５を各センスアンプ回路ＳＡｃ１〜Ｓ
Ａｃｘにそれぞれ設けるようにした。このことから、上
記実施の形態３と同様の効果を得ることができると共
に、異常検出回路の回路構成を簡単することができる。

【００９７】実施の形態５．各Ｉ／Ｏ線対ＩＯ１，／Ｉ
Ｏ〜ＩＯｘ，／ＩＯｘにそれぞれテストモード回路を設
け、各データバスＤＢ１〜ＤＢｘに出力される信号にお
いて、正常時と異常時との遅延量が大きくなるようにし
てもよく、このようにしたものを、本発明の実施の形態
５とする。図１７は、本発明の実施の形態５における半
導体記憶装置の例を示した概略のブロック図である。な
お、図１７では、図１２と同じものは同じ符号で示して
おり、ここではその説明を省略すると共に図１２との相
違点のみ説明する。

【００９８】図１７における図１２との相違点は、図１
２のセンスアンプ回路ＳＡｂ１〜ＳＡｂｘを図１のセン
スアンプ回路ＳＡ１〜ＳＡｘに置き換えると共に、各Ｉ
／Ｏ線対ＩＯ１，／ＩＯ〜ＩＯｘ，／ＩＯｘにそれぞれ
テストモード回路ＴＣ１〜ＴＣｘを対応して設けたこと
にあり、これらに伴って、図１２の半導体記憶装置１ｂ
を半導体記憶装置１ｃとした。

【００９９】図１７において、半導体記憶装置１ｃは、
メモリセルアレイＭＡ１〜ＭＡｘ、並びに該メモリセル
アレイＭＡ１〜ＭＡｘに対応して設けられた、ビット線
負荷ＢＡ１〜ＢＡｘ、カラムゲートＣＧ１〜ＣＧｘ、セ
ンスアンプＳＡ１〜ＳＡｘ、書き込み回路ＷＲｂ１〜Ｗ
Ｒｂｘ、入力回路ＩＮ１〜ＩＮｘ及び出力回路ＯＵＴ１
〜ＯＵＴｘを備えている。更に、半導体記憶装置１ｃ
は、テストモード回路ＴＣ１〜ＴＣｘ、ロウデコーダ２
及びカラムデコーダ４を備えている。

【０１００】カラムゲートＣＧ１〜ＣＧｘには、対応す
るＩ／Ｏ線対ＩＯ１，／ＩＯ１〜ＩＯｘ，／ＩＯｘを介
してセンスアンプ回路ＳＡ１〜ＳＡｘの各データ入力端
及び書き込み回路ＷＲｂ１〜ＷＲｂｘの各データ出力端
にそれぞれ対応して接続されている。更に、各Ｉ／Ｏ線
対ＩＯ１，／ＩＯ１〜ＩＯｘ，／ＩＯｘには、それぞれ
テストモード回路ＴＣ１〜ＴＣｘが対応して接続されて
おり、各テストモード回路ＴＣ１〜ＴＣｘには、テスト
モード信号ＴＥがそれぞれ入力される。また、センスア
ンプＳＡ１〜ＳＡｘ、書き込み回路ＷＲｂ１〜ＷＲｂ
ｘ、入力回路ＩＮ１〜ＩＮｘ及び出力回路ＯＵＴ１〜Ｏ
ＵＴｘには、それぞれ対応するイネーブル信号が外部か
ら入力される制御信号線群６が接続されている。

【０１０１】各テストモード回路ＴＣ１〜ＴＣｘはそれ
ぞれ同じ回路構成のものであることから、テストモード
回路ＴＣｉ（ｉ＝１〜ｘ）を例にして説明する。図１８
は、テストモード回路ＴＣｉの回路例を示した図であ
る。図１８において、テストモード回路ＴＣｉは、トラ
ンスミッションゲート７１とインバータ回路７２とで構
成されている。トランスミッションゲート７１は、Ｉ／
Ｏ線対ＩＯｉ，／ＩＯｉの間に接続されており、トラン
スミッションゲート７１の非反転制御入力端にはテスト
モード信号ＴＥが入力され、トランスミッションゲート
７１の反転制御入力端にはインバータ回路７２を介して
テストモード信号ＴＥが入力される。

【０１０２】このような構成において、テストモード回
路ＴＣｉの動作について説明する。テストモード信号Ｔ
ＥがＬｏｗレベルである通常モードでは、トランスミッ
ションゲート７１はオフしており、Ｉ／Ｏ線対ＩＯｉ，
／ＩＯｉからの信号がそのままセンスアンプ回路ＳＡｉ
の第１センスアンプ１５に入力される。これに対して、
テストモード信号ＴＥをＨｉｇｈレベルとなるテストモ
ードでは、トランスミッションゲート７１がオンして、
第１センスアンプ１５に入力される各信号の電圧差が通
常モードよりも小さくなる。

【０１０３】図１９は、テストモード回路ＴＣｉが接続
されたセンスアンプ回路ＳＡｉの各部の波形例を示した
図であり、図１９では、実線が正常時を、点線がメモリ
セルアレイＭＡｉのビット線対が高抵抗でショートした
場合等の異常時を示している。なお、図１９では、メモ
リセルからＨｉｇｈレベルのデータを読み出した場合を
例にして示している。図１９において、（ａ）は、第１
センスアンプ１５に入力される信号を、（ｂ）は、第１
センスアンプ１５から出力される信号を、（ｃ）は、第
２センスアンプ１６から出力される信号を示している。

【０１０４】図１９から分かるように、テストモード時
において、Ｉ／Ｏ線対ＩＯｉ，／ＩＯｉから第１センス
アンプ１５にそれぞれ入力される各信号の電圧差が、正
常時及び異常時とも小さくなり、第１センスアンプ１５
からの出力信号ＳＯ及び／ＳＯの電圧差も小さくなって
いる。このため、第２センスアンプ１６からデータバス
ＤＢｉに出力される出力信号は、正常時に対する異常時
の遅延量が大きくなる。

【０１０５】このことから、テストモード時において、
正常時に対して異常時には、パッドＤＱｉから出力され
る読み出しデータに対して論理的に誤動作させることが
できるか、又はパッドＤＱｉから出力される読み出しデ
ータのアクセスタイムに顕著な差を生じさせることがで
き、高抵抗ショート等の異常を検出することができる。
更に、外部からのアドレスデータによってメモリセルア
レイＭＡｉのすべてのメモリセルを順次選択していき、
上記と同様にして異常検出を行うことにより、Ｉ／Ｏ線
対ＩＯｉ，／ＩＯｉの電圧差を小さくする原因となる不
良カラムのみならず不良メモリセルも検出することがで
きる。

【０１０６】このように、本実施の形態５における半導
体記憶装置は、テストモード時に、Ｉ／Ｏ線対ＩＯ１，
／ＩＯ１〜ＩＯｘ，／ＩＯｘから対応するセンスアンプ
回路ＳＡ１〜ＳＡｎの第１センスアンプ１５に入力され
る各信号の電圧差を小さくするテストモード回路ＴＣ１
〜ＴＣｘを設けるようにした。このことから、簡単な回
路構成のテストモード回路を追加するだけで、上記実施
の形態３と同様の効果を得ることができる。

【０１０７】なお、上記実施の形態１から実施の形態５
において、符号に付けられた／は、信号レベルの反転を
示すものであり、Ｌｏｗアクティブであることを示して
いる。

【０１０８】

【発明の効果】請求項１に係る半導体記憶装置は、テス
トモード時において、ビット線負荷部が、外部から各ビ
ット線への電源供給を遮断し、第１テストモード切換部
が、外部からのアドレスデータに関係なく、メモリ部の
すべてのワード線を非活性化状態にし、更に、第２テス
トモード切換部が、カラムゲート部に対して、外部から
のアドレスデータに応じて、メモリ部における隣接する
２つのカラムを選択して活性化状態にさせ、書き込み回
路部が、外部からの所定の電圧を、選択された２つのカ
ラムの各ビット線間に印加するようにした。このことか
ら、外部からの所定の電圧を印加したビット線間に電流
が流れるか否かによって、ビット線間がプロセスに起因
した不具合等で高抵抗でショートした場合においても、
該異常箇所を確実に検知することができ、信頼性の向上
を図ることができる。

【０１０９】請求項２に係る半導体記憶装置は、テスト
モード時において、ビット線負荷部が、外部から各ビッ
ト線への電源供給を遮断し、第１テストモード切換部
が、外部からのアドレスデータに関係なく、メモリ部の
すべてのワード線を非活性化状態にし、更に、カラムゲ
ート部が、外部からのアドレスデータに対して、テスト
モード時における第２テストモード信号に応じて同一カ
ラム内のビット線対又は隣接するカラムの隣接する一対
のビット線のいずれかを選択し、書き込み回路部が、外
部からの所定の電圧を、選択されたビット線間に印加す
るようにした。このことから、外部からの所定の電圧を
印加したビット線間に電流が流れるか否かによって、ビ
ット線間がプロセスに起因した不具合等で高抵抗でショ
ートした場合においても、該異常箇所を確実に検知する
ことができ、信頼性の向上を図ることができると共に、
１カラム単位で高抵抗ショートの検出を行うことがで
き、不良カラムをより正確に特定することができる。

【０１１０】請求項３に係る半導体記憶装置は、請求項
１又は２において、具体的には、テストモード時に書き
込み回路部によって所定の電圧が印加されると、高抵抗
で接続された不良ビット線間のみ電流が流れることか
ら、ビット線間がプロセスに起因した不具合等で高抵抗
でショートした場合においても、該異常箇所を容易に検
知することができる。

【０１１１】請求項４に係る半導体記憶装置は、テスト
モード時に、外部からのアドレスデータで活性化された
ビット線対からの各信号をＡ／Ｄ変換して出力するセン
スアンプ回路部を備えた。このことから、該Ａ／Ｄ変換
した信号の信号レベルから、ビット線間がプロセスに起
因した不具合等で高抵抗でショートした場合において
も、該異常箇所を確実に検知することができ、信頼性の
向上を図ることができると共に、外部より順次アドレス
データを入力することによって、すべてのメモリセルを
選択して不良検出することができ、不良カラムのみなら
ず不良メモリセルも容易に検出することができ、不良箇
所も容易に特定することができる。

【０１１２】請求項５に係る半導体記憶装置は、請求項
４において、具体的には、テストモード時に、第１セン
スアンプ部からの各出力信号をそれぞれ２値の信号レベ
ルに変換するＡ／Ｄ変換回路部をセンスアンプ回路部に
それぞれ設けるようにした。このことから、外部より順
次アドレスデータを入力することによって、すべてのメ
モリセルを選択して不良検出することができ、不良カラ
ムのみならず不良メモリセルも容易に検出することがで
き、不良箇所も容易に特定することができる。

【０１１３】請求項６に係る半導体記憶装置は、テスト
モード時に、外部からのアドレスデータで活性化された
上記メモリ部のビット線対からの各信号の電圧に応じた
電流を生成して出力するセンスアンプ回路部を備えた。
このことから、ビット線対からの各信号の電圧を電流に
変換した電流値から、ビット線間がプロセスに起因した
不具合等で高抵抗でショートした場合においても、該異
常箇所を確実に検知することができ、信頼性の向上を図
ることができると共に、外部より順次アドレスデータを
入力することによって、すべてのメモリセルを選択して
不良検出することができ、不良カラムのみならず不良メ
モリセルも容易に検出することができ、不良箇所も容易
に特定することができる。

【０１１４】請求項７に係る半導体記憶装置は、請求項
６において、具体的には、テストモード時に、第１セン
スアンプ部から出力された一対の信号に対して、該各信
号の電圧に応じた電流を生成して出力する電圧電流変換
回路部をセンスアンプ回路部に設けるようにした。この
ことから、外部より順次アドレスデータを入力すること
によって、すべてのメモリセルを選択して不良検出する
ことができ、不良カラムのみならず不良メモリセルも容
易に検出することができ、不良箇所も容易に特定するこ
とができる。

【０１１５】請求項８に係る半導体記憶装置は、センス
アンプ回路部に入力されるビット線対からの各信号の電
圧差を小さくするテストモード回路部を備えた。このこ
とから、センスアンプ回路部の出力信号において、正常
時に対して、ビット線間がプロセスに起因した不具合等
で高抵抗でショートした場合等の異常時の遅延時間を大
きくすることができ、該異常箇所を確実に検知すること
ができ、信頼性の向上を図ることができると共に、外部
より順次アドレスデータを入力することによって、すべ
てのメモリセルを選択して不良検出することができ、不
良カラムのみならず不良メモリセルも容易に検出するこ
とができ、不良箇所も容易に特定することができる。

【０１１６】請求項９に係る半導体記憶装置は、請求項
８において、具体的には、上記テストモード回路部は、
テストモード信号に応じて、ビット線対からの各信号が
入力されるセンスアンプ回路部の各入力端を所定のオン
抵抗で接続する半導体素子で構成するようにした。この
ことから、テストモード信号に応じて、センスアンプ回
路部に入力されるビット線対からの各信号の電圧差を簡
単な回路構成で容易に小さくすることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置の例を示した概略のブロック図である。

【図２】 図１のメモリセルアレイの内部構成例を示し
た概略図である。

【図３】 図１のビット線負荷の内部回路例を示した図
である。

【図４】 図１のカラムゲートの内部回路例を示した図
である。

【図５】 図１の第１テストモード切換回路３の内部回
路例を示した図である。

【図６】 図１の第２テストモード切換回路５の内部回
路例を示した図である。

【図７】 図１のセンスアンプ回路の内部構成例を示し
た概略図である。

【図８】 図１の書き込み回路の内部回路例を示した図
である。

【図９】 高抵抗ショート時のメモリセルアレイを示し
た図である。

【図１０】 本発明の実施の形態２における半導体記憶
装置の例を示した概略のブロック図である。

【図１１】 図１０のカラムゲートの内部回路例を示し
た図である。

【図１２】 本発明の実施の形態３における半導体記憶
装置の例を示した概略のブロック図である。

【図１３】 図１２の書き込み回路の内部回路例を示し
た図である。

【図１４】 図１２のセンスアンプ回路の内部構成例を
示した概略図である。

【図１５】 図１４のセンスアンプ回路における各部の
波形例を示した図である。

【図１６】 本実施の形態４の半導体記憶装置における
センスアンプ回路の内部構成例を示した概略図である。

【図１７】 本発明の実施の形態５における半導体記憶
装置の例を示した概略のブロック図である。

【図１８】 図１７のテストモード回路の回路例を示し
た図である。

【図１９】 図１８のテストモード回路が接続されたセ
ンスアンプ回路の各部の波形例を示した図である。

【図２０】 従来のＳＲＡＭで構成された半導体記憶装
置の例を示した概略のブロック図である。

【図２１】 図２０のセンスアンプ回路の構成例を示し
た概略図である。

【図２２】 メモリセルアレイの高抵抗ショートの例を
示した図である。

【図２３】 図２１のセンスアンプ回路の各部の波形例
を示した図である。

【符号の説明】

１，１ａ，１ｂ，１ｃ 半導体記憶装置、 ２ ロウデ
コーダ、 ３ 第１テストモード切換回路、 ４ カラ
ムデコーダ、 ５ 第２テストモード切換回路、 ６
データ信号線群、 １５ 第１センスアンプ、 １６
第２センスアンプ、 ＭＡ１〜ＭＡｘ メモリセルアレ
イ、 ＢＡ１〜ＢＡｘ ビット線負荷、ＣＧ１〜ＣＧ
ｘ，ＣＧａ１〜ＣＧａｘ カラムゲート、 ＳＡ１〜Ｓ
Ａｘ，ＳＡｂ１〜ＳＡｂｘ，ＳＡｃ１〜ＳＡｃｘ セン
スアンプ回路、 ＷＲ１〜ＷＲｘ，ＷＲｂ１〜ＷＲｂｘ
書き込み回路、 ＩＮ１〜ＩＮｘ 入力回路、 ＯＵ
Ｔ１〜ＯＵＴｘ 出力回路、 ＩＯ１〜ＩＯｘ，／ＩＯ
１〜／ＩＯｘ Ｉ／Ｏ線、ＤＱ１〜ＤＱｘ パッド、
ＤＢ１〜ＤＢｘ データバス、 ＢＬ０〜ＢＬｎ，／Ｂ
Ｌ０〜／ＢＬｎ ビット線、 ＣＯＬ０〜ＣＯＬｎ カ
ラム、 ＭＣ メモリセル、 ５１ Ａ／Ｄ変換回路，
６５ 電圧電流変換回路、 ＴＣ１〜ＴＣｘ テスト
モード回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ＳＲＡＭで構成された少なくとも１つの
   メモリセルアレイからなるメモリ部と、 該メモリ部の異常検出を行うテストモード時に、該メモ
   リ部のそれぞれのビット線に対して外部からの電源供給
   を遮断する、各ビット線の負荷をなすビット線負荷部
   と、 上記テストモード時に、外部からのアドレスデータに関
   係なく、上記メモリ部の全ワード線を非活性化状態にす
   る第１テストモード切換部と、 外部からのアドレスデータに応じて上記メモリ部のビッ
   ト線対を活性化させるカラムゲート部と、 上記テストモード時に、該カラムゲート部に対して、外
   部からのアドレスデータが指定する上記メモリ部のビッ
   ト線対と共に該ビット線対に隣接するビット線対を活性
   化させる第２テストモード切換回路部と、 上記テストモード時に、外部からの所定の電圧を上記カ
   ラムゲート部によって活性化されたビット線対に印加す
   る、上記メモリ部に対してデータ書き込み処理を行う書
   き込み回路部と、を備えることを特徴とする半導体記憶
   装置。
2. 【請求項２】 ＳＲＡＭで構成された少なくとも１つの
   メモリセルアレイからなるメモリ部と、 所定の第１テストモード信号が入力されるテストモード
   時に、該メモリ部のそれぞれのビット線に対して外部か
   らの電源供給を遮断する、各ビット線の負荷をなすビッ
   ト線負荷部と、 上記テストモード時に、外部からのアドレスデータに関
   係なく、上記メモリ部の全ワード線を非活性化状態にす
   る第１テストモード切換部と、 所定の第２テストモード信号に応じて、外部からのアド
   レスデータが指定する上記メモリ部のビット線対、又は
   該ビット線対の一方のビット線と該ビット線に隣接する
   他のビット線対のビット線をそれぞれ活性化させるカラ
   ムゲート部と、 上記テストモード時に、外部からの所定の電圧を上記カ
   ラムゲート部によって活性化された各ビット線に印加す
   る、上記メモリ部に対してデータ書き込み処理を行う書
   き込み回路部と、を備えることを特徴とする半導体記憶
   装置。
3. 【請求項３】 上記メモリ部は、テストモード時に上記
   書き込み回路部によって所定の電圧が印加されると、高
   抵抗で接続された不良ビット線間のみ電流が流れること
   を特徴とする請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 ＳＲＡＭで構成された少なくとも１つの
   メモリセルアレイからなるメモリ部と、 該メモリ部の異常検出を行うテストモード時に、外部か
   らのアドレスデータで活性化された上記メモリ部のビッ
   ト線対からの各信号をＡ／Ｄ変換して出力する、上記メ
   モリ部のビット線対からの各入力信号を増幅しシングル
   エンドに変換するセンスアンプ回路部と、を備えること
   を特徴とする半導体記憶装置。
5. 【請求項５】 上記センスアンプ回路部は、 上記メモリ部のビット線対から入力される各信号を差動
   増幅してそれぞれ出力する第１センスアンプ部と、 該第１センスアンプ部から出力された一対の信号をシン
   グルエンドに変換して出力する第２センスアンプ部と、 上記テストモード時に、第１センスアンプ部から出力さ
   れた一対の信号に対して、所定のしきい値を用いてＡ／
   Ｄ変換するＡ／Ｄ変換回路部と、を備えることを特徴と
   する請求項４記載の半導体記憶装置。
6. 【請求項６】 ＳＲＡＭで構成された少なくとも１つの
   メモリセルアレイからなるメモリ部と、 該メモリ部の異常検出を行うテストモード時に、外部か
   らのアドレスデータで活性化された上記メモリ部のビッ
   ト線対からの各信号の電圧に応じた電流を生成して出力
   する、上記メモリ部のビット線対からの各入力信号を増
   幅しシングルエンドに変換するセンスアンプ回路部と、
   を備えることを特徴とする半導体記憶装置。
7. 【請求項７】 上記センスアンプ回路部は、 上記メモリ部のビット線対から入力される各信号を差動
   増幅してそれぞれ出力する第１センスアンプ部と、 該第１センスアンプ部から出力された一対の信号をシン
   グルエンドに変換して出力する第２センスアンプ部と、 上記テストモード時に、第１センスアンプ部から出力さ
   れた一対の信号に対して、該各信号の電圧に応じた電流
   を生成して出力する電圧電流変換回路部と、を備えるこ
   とを特徴とする請求項６記載の半導体記憶装置。
8. 【請求項８】 ＳＲＡＭで構成された少なくとも１つの
   メモリセルアレイからなるメモリ部と、 該メモリ部のビット線対からの各入力信号を増幅してシ
   ングルエンドに変換するセンスアンプ回路部と、 上記メモリ部の異常検出を行うテストモード時に、該セ
   ンスアンプ回路部に入力されるビット線対からの各信号
   の電圧差を小さくするテストモード回路部と、を備える
   ことを特徴とする半導体記憶装置。
9. 【請求項９】 上記テストモード回路部は、テストモー
   ド時に外部から入力されるテストモード信号に応じて、
   ビット線対からの各信号が入力されるセンスアンプ回路
   部の各入力端を所定のオン抵抗で接続する半導体素子で
   構成されることを特徴とする請求項８記載の半導体記憶
   装置。