JP2002175126A - ピークホールド回路 - Google Patents
ピークホールド回路Info
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Abstract
(57)【要約】
【課題】 実質的により高速で変化量の少ない入力電流
のピーク値に応じた電流を出力する。 【解決手段】 Ｐ−ＭＯＳＦＥＴ１１の検出ドレイン電
流と入力電流とを比較し、基準電位ＶBIAS1をＮＰＮト
ランジスタ１３に印加し、基準電位ＶBIAS1に対してＮ
ＰＮトランジスタ１３とＰＮＰトランジスタ１４を同時
にオンにしない所定電圧だけ常に低い基準電位ＶBIAS2
をＰＮＰトランジスタ１４に印加する。そして、検出電
流がドレイン電流より大きい場合に、ＮＰＮトランジス
タ１３をオンにするとともに、ＰＮＰトランジスタ１４
をオフにし、検出電流がドレイン電流未満である場合
に、ＮＰＮトランジスタ１３をオフにするとともに、Ｐ
ＮＰトランジスタ１４をオンにし、検出電流がドレイン
電流と等しい場合に、ＮＰＮトランジスタ１３とＰＮＰ
トランジスタ１４をともにオフにする。
のピーク値に応じた電流を出力する。 【解決手段】 Ｐ−ＭＯＳＦＥＴ１１の検出ドレイン電
流と入力電流とを比較し、基準電位ＶBIAS1をＮＰＮト
ランジスタ１３に印加し、基準電位ＶBIAS1に対してＮ
ＰＮトランジスタ１３とＰＮＰトランジスタ１４を同時
にオンにしない所定電圧だけ常に低い基準電位ＶBIAS2
をＰＮＰトランジスタ１４に印加する。そして、検出電
流がドレイン電流より大きい場合に、ＮＰＮトランジス
タ１３をオンにするとともに、ＰＮＰトランジスタ１４
をオフにし、検出電流がドレイン電流未満である場合
に、ＮＰＮトランジスタ１３をオフにするとともに、Ｐ
ＮＰトランジスタ１４をオンにし、検出電流がドレイン
電流と等しい場合に、ＮＰＮトランジスタ１３とＰＮＰ
トランジスタ１４をともにオフにする。
Description
【０００１】
【発明の属する技術分野】本発明は、電流モードのピー
クホールド回路に関する。
クホールド回路に関する。
【０００２】
【従来の技術】従来から、入力電圧のピーク値に応じた
出力電圧を得ることができるピークホールド回路として
は、例えば、図２５に示すものが知られている。演算増
幅器２５０２の非反転入力端子の電圧（コンデンサ２５
０７にホールドされている電圧ＶHに等しい）は、最
初、演算増幅器２５０１の非反転入力端子の電圧ＶIN1
に等しくなっているものとする。
出力電圧を得ることができるピークホールド回路として
は、例えば、図２５に示すものが知られている。演算増
幅器２５０２の非反転入力端子の電圧（コンデンサ２５
０７にホールドされている電圧ＶHに等しい）は、最
初、演算増幅器２５０１の非反転入力端子の電圧ＶIN1
に等しくなっているものとする。
【０００３】そうすると、演算増幅器２５０２の出力端
子の電圧と、演算増幅器２５０１の反転入力端子の電圧
と、演算増幅器２５０１の出力端子の電圧は、ＶHすな
わちＶIN1となり、ダイオード２５０３および２５０４
の両端電圧がそれぞれゼロとなり、ダイオード２５０３
および２５０４はそれぞれ非導通状態となっている。
子の電圧と、演算増幅器２５０１の反転入力端子の電圧
と、演算増幅器２５０１の出力端子の電圧は、ＶHすな
わちＶIN1となり、ダイオード２５０３および２５０４
の両端電圧がそれぞれゼロとなり、ダイオード２５０３
および２５０４はそれぞれ非導通状態となっている。
【０００４】この状態で、入力端子２５０８の電圧が上
昇してＶIN2になっても、ダイオード２５０３が非導通
状態であるので、演算増幅器２５０１には負帰還がかか
らず、演算増幅器２５０１の出力電圧は大きく上昇す
る。そして、ダイオード２５０４に順電圧がかかって、
ダイオード２５０４が導通状態になると、コンデンサ２
５０７が充電されて、コンデンサ２５０７の両端電圧が
上昇していき、同様に、演算増幅器２５０２の出力端子
２５０９の電圧と、演算増幅器２５０３の反転入力端子
の電圧が上昇して行く。
昇してＶIN2になっても、ダイオード２５０３が非導通
状態であるので、演算増幅器２５０１には負帰還がかか
らず、演算増幅器２５０１の出力電圧は大きく上昇す
る。そして、ダイオード２５０４に順電圧がかかって、
ダイオード２５０４が導通状態になると、コンデンサ２
５０７が充電されて、コンデンサ２５０７の両端電圧が
上昇していき、同様に、演算増幅器２５０２の出力端子
２５０９の電圧と、演算増幅器２５０３の反転入力端子
の電圧が上昇して行く。
【０００５】そして、コンデンサ２５０７の両端電圧が
演算増幅器２５０１の出力端子２５０９の電圧ＶIN2と
等しくなると、ダイオード２５０４が非導通状態とな
り、その結果、コンデンサ２５０７に電圧ＶIN2がホー
ルドされる。
演算増幅器２５０１の出力端子２５０９の電圧ＶIN2と
等しくなると、ダイオード２５０４が非導通状態とな
り、その結果、コンデンサ２５０７に電圧ＶIN2がホー
ルドされる。
【０００６】この状態で、入力端子２５０８の電圧が低
下してＶIN2からＶIN3に変化したとすると、演算増幅器
２５０１の出力電圧は低下するものの、コンデンサ２５
０７の両端電圧（すなわち、ホールド電圧ＶH）がＶIN2
であるため、ダイオード２５０４の両端に逆電圧がかか
り、ダイオード２５０４は依然として非導通状態のまま
であり、ホールド電圧ＶHはＶIN2のまま変化しない。
下してＶIN2からＶIN3に変化したとすると、演算増幅器
２５０１の出力電圧は低下するものの、コンデンサ２５
０７の両端電圧（すなわち、ホールド電圧ＶH）がＶIN2
であるため、ダイオード２５０４の両端に逆電圧がかか
り、ダイオード２５０４は依然として非導通状態のまま
であり、ホールド電圧ＶHはＶIN2のまま変化しない。
【０００７】このように、出力端子２５０９には、入力
端子２５０８の入力電圧のピーク値に応じた電圧が出力
されることになる。
端子２５０８の入力電圧のピーク値に応じた電圧が出力
されることになる。
【０００８】しかしながら、このような電圧モードのピ
ークホールド回路は、複数の演算増幅器と、ダイオード
と、コンデンサ等によって構成されており、回路規模が
大きくなりがちであった。
ークホールド回路は、複数の演算増幅器と、ダイオード
と、コンデンサ等によって構成されており、回路規模が
大きくなりがちであった。
【０００９】また、入力電流を電流−電圧変換回路によ
り電圧値に変換した後、図２５のピークホールド回路に
入力するようにしたので、回路規模を小さくするには限
界があり、これ以上小さくすることができなかった。
り電圧値に変換した後、図２５のピークホールド回路に
入力するようにしたので、回路規模を小さくするには限
界があり、これ以上小さくすることができなかった。
【００１０】このような問題点を解決したピークホール
ド回路としては、例えば、特願平１０−５４４９号に記
載されているものが知られている。このピークホールド
回路は電流モードのピークホールド回路といわれるもの
であり、図２６に示すような構成を有する。
ド回路としては、例えば、特願平１０−５４４９号に記
載されているものが知られている。このピークホールド
回路は電流モードのピークホールド回路といわれるもの
であり、図２６に示すような構成を有する。
【００１１】図２６を説明する。この電流モードのピー
クホールド回路はＰ−ＭＯＳトランジスタ２６０１，２
６０２と、ＮＰＮトランジスタ２６０３と、ＰＮＰトラ
ンジスタ２６０７とにより構成されている。Ｐ−ＭＯＳ
トランジスタ２６０１，２６０２はゲートどうしが共通
接続され、各ソースが電源ＶDDに接続されている。Ｐ−
ＭＯＳトランジスタ２６０１はドレインが端子２６０４
に接続され、Ｐ−ＭＯＳトランジスタ２６０２はドレイ
ンが端子２６０６に接続されている。ＮＰＮトランジス
タ２６０３はコレクタが、共通接続されたＰ−ＭＯＳト
ランジスタ２６０１，２６０２のゲートに接続され、エ
ミッタがＰ−ＭＯＳトランジスタ２６０１のドレインに
接続され、ベースが基準電位ＶBIAS1に接続されてい
る。ＰＮＰトランジスタ２６０７はエミッタがＰ−ＭＯ
Ｓトランジスタ２６０１のドレインに接続され、ベース
が基準電位ＶBIAS2に接続され、コレクタがアースされ
ている。
クホールド回路はＰ−ＭＯＳトランジスタ２６０１，２
６０２と、ＮＰＮトランジスタ２６０３と、ＰＮＰトラ
ンジスタ２６０７とにより構成されている。Ｐ−ＭＯＳ
トランジスタ２６０１，２６０２はゲートどうしが共通
接続され、各ソースが電源ＶDDに接続されている。Ｐ−
ＭＯＳトランジスタ２６０１はドレインが端子２６０４
に接続され、Ｐ−ＭＯＳトランジスタ２６０２はドレイ
ンが端子２６０６に接続されている。ＮＰＮトランジス
タ２６０３はコレクタが、共通接続されたＰ−ＭＯＳト
ランジスタ２６０１，２６０２のゲートに接続され、エ
ミッタがＰ−ＭＯＳトランジスタ２６０１のドレインに
接続され、ベースが基準電位ＶBIAS1に接続されてい
る。ＰＮＰトランジスタ２６０７はエミッタがＰ−ＭＯ
Ｓトランジスタ２６０１のドレインに接続され、ベース
が基準電位ＶBIAS2に接続され、コレクタがアースされ
ている。
【００１２】基準電位ＶBIAS1および基準電位ＶBIAS2は
電源ＶDDの電圧よりも低く、アース電位よりも高くして
あって、ＮＰＮトランジスタ２６０３とＰＮＰトランジ
スタ２６０７が同時にオンにならないような電位であ
り、基準電位ＶBIAS1と基準電位ＶBIAS2の差電位が例え
ば０．７Ｖであるとする。
電源ＶDDの電圧よりも低く、アース電位よりも高くして
あって、ＮＰＮトランジスタ２６０３とＰＮＰトランジ
スタ２６０７が同時にオンにならないような電位であ
り、基準電位ＶBIAS1と基準電位ＶBIAS2の差電位が例え
ば０．７Ｖであるとする。
【００１３】図２６において、Ｖ4（ｔ）は時刻ｔにお
ける端子２６０４の絶対電位であり、ｉD1（ｔ）は時刻
ｔにおけるＰ−ＭＯＳトランジスタ２６０１のドレイン
電流であり、ｉin（ｔ）は時刻ｔにおける入力電流であ
り、ｉout（ｔ）は時刻ｔにおける出力電流であり、そ
れぞれ矢印の向きが正である。なお、ｉout（ｔ）はＰ
−ＭＯＳトランジスタ２６０２のドレイン電流に一致し
ている。
ける端子２６０４の絶対電位であり、ｉD1（ｔ）は時刻
ｔにおけるＰ−ＭＯＳトランジスタ２６０１のドレイン
電流であり、ｉin（ｔ）は時刻ｔにおける入力電流であ
り、ｉout（ｔ）は時刻ｔにおける出力電流であり、そ
れぞれ矢印の向きが正である。なお、ｉout（ｔ）はＰ
−ＭＯＳトランジスタ２６０２のドレイン電流に一致し
ている。
【００１４】（１） Ｐ−ＭＯＳトランジスタ２６０１
が飽和領域で動作していて、Ｐ−ＭＯＳトランジスタ２
６０１のドレイン電流ｉD1（ｔ）と入力電流ｉin（ｔ）
が一致しているものとする。この状態では、端子２６０
４の電位が概ね２つの基準電位ＶBIAS1と基準電位Ｖ
BIAS2の平均電位にあり、ＮＰＮトランジスタ２６０３
とＰＮＰトランジスタ２６０７のベース−エミッタ間電
圧が、共に、０．３５Ｖ程度であって、ＮＰＮトランジ
スタ２６０３もＰＮＰトランジスタ２６０７もカットオ
フ状態にある。
が飽和領域で動作していて、Ｐ−ＭＯＳトランジスタ２
６０１のドレイン電流ｉD1（ｔ）と入力電流ｉin（ｔ）
が一致しているものとする。この状態では、端子２６０
４の電位が概ね２つの基準電位ＶBIAS1と基準電位Ｖ
BIAS2の平均電位にあり、ＮＰＮトランジスタ２６０３
とＰＮＰトランジスタ２６０７のベース−エミッタ間電
圧が、共に、０．３５Ｖ程度であって、ＮＰＮトランジ
スタ２６０３もＰＮＰトランジスタ２６０７もカットオ
フ状態にある。
【００１５】そして、例えば、図２７（ａ）に示す時刻
ｔ0から時刻ｔ1までの期間のように、入力電流ｉ
in（ｔ）が増加して行くと、Ｐ−ＭＯＳトランジスタ２
６０１のドレイン電流ｉD1（ｔ）と入力電流ｉin（ｔ）
の関係が、ｉD1（ｔ）＜ｉin（ｔ）となって、端子２６
０４の電圧が降下して行く。
ｔ0から時刻ｔ1までの期間のように、入力電流ｉ
in（ｔ）が増加して行くと、Ｐ−ＭＯＳトランジスタ２
６０１のドレイン電流ｉD1（ｔ）と入力電流ｉin（ｔ）
の関係が、ｉD1（ｔ）＜ｉin（ｔ）となって、端子２６
０４の電圧が降下して行く。
【００１６】ＰＮＰトランジスタ２６０７はカットオフ
状態を保持したままであるが、ＮＰＮトランジスタ２６
０３は、端子２６０４の電圧が基準電位ＶBIAS1に対し
て約０．５Ｖ程度下がったとき、順方向活性領域に入っ
て電流を流し始め、端子２６０４の電圧が基準電位Ｖ
BIAS1に対して約０．７Ｖ程度まで下がったとき、オン
する。
状態を保持したままであるが、ＮＰＮトランジスタ２６
０３は、端子２６０４の電圧が基準電位ＶBIAS1に対し
て約０．５Ｖ程度下がったとき、順方向活性領域に入っ
て電流を流し始め、端子２６０４の電圧が基準電位Ｖ
BIAS1に対して約０．７Ｖ程度まで下がったとき、オン
する。
【００１７】ＮＰＮトランジスタ２６０３がオンする
と、入力電流とＰ−ＭＯＳトランジスタ２６０１のドレ
イン電流ｉD1（ｔ）との差電流（ｉin（ｔ）−ｉ
D1（ｔ））が、ノード２６０５からＮＰＮトランジスタ
２６０３を通じて端子２６０４に流れ出し、入力電流ｉ
in（ｔ）とＰ−ＭＯＳトランジスタ２６０１のドレイン
電流ｉ D1（ｔ）が等しくなるように、ノード２６０５の
電圧が降下して行く。ノード２６０５のこの電圧降下
は、ノード２６０５に接続されているＰ−ＭＯＳトラン
ジスタ２６０１および２６０２のゲート−ソース間寄生
容量から、電荷がＮＰＮトランジスタ２６０３を通じて
引き抜かれることにより生じる。この時、図２６のピー
クホールド回路はカレントミラー回路として動作し、入
力電流に比例した出力電流が得られる（図２７（ｂ）参
照）。
と、入力電流とＰ−ＭＯＳトランジスタ２６０１のドレ
イン電流ｉD1（ｔ）との差電流（ｉin（ｔ）−ｉ
D1（ｔ））が、ノード２６０５からＮＰＮトランジスタ
２６０３を通じて端子２６０４に流れ出し、入力電流ｉ
in（ｔ）とＰ−ＭＯＳトランジスタ２６０１のドレイン
電流ｉ D1（ｔ）が等しくなるように、ノード２６０５の
電圧が降下して行く。ノード２６０５のこの電圧降下
は、ノード２６０５に接続されているＰ−ＭＯＳトラン
ジスタ２６０１および２６０２のゲート−ソース間寄生
容量から、電荷がＮＰＮトランジスタ２６０３を通じて
引き抜かれることにより生じる。この時、図２６のピー
クホールド回路はカレントミラー回路として動作し、入
力電流に比例した出力電流が得られる（図２７（ｂ）参
照）。
【００１８】（２） 例えば図２７（ａ）に示す時刻ｔ
1からｔ2までの期間のように、入力電流ｉin（ｔ）の増
加が止まると、ｉD1（ｔ）＝ｉin（ｔ）となるので、Ｎ
ＰＮトランジスタ２６０３とＰＮＰトランジスタ２６０
７がともにカットオフ状態になって、端子２６０４の電
圧が上昇して行き、端子２６０４の電圧は概ね２つの基
準電位ＶBIAS1と基準電位ＶBIAS2の平均電位に落ち着
く。この時、ノード２６０５はハイインピータンスであ
るので、Ｐ−ＭＯＳトランジスタ２６０１および２６０
２のゲート−ソース間寄生容量の時刻ｔ1における電荷
は変化しない。
1からｔ2までの期間のように、入力電流ｉin（ｔ）の増
加が止まると、ｉD1（ｔ）＝ｉin（ｔ）となるので、Ｎ
ＰＮトランジスタ２６０３とＰＮＰトランジスタ２６０
７がともにカットオフ状態になって、端子２６０４の電
圧が上昇して行き、端子２６０４の電圧は概ね２つの基
準電位ＶBIAS1と基準電位ＶBIAS2の平均電位に落ち着
く。この時、ノード２６０５はハイインピータンスであ
るので、Ｐ−ＭＯＳトランジスタ２６０１および２６０
２のゲート−ソース間寄生容量の時刻ｔ1における電荷
は変化しない。
【００１９】一方、Ｐ−ＭＯＳトランジスタ２６０１、
２６０２のゲート−ソース間電圧は、ＶGS（ｔ1）に保
たれ、時刻ｔ1における入力電流ｉin（ｔ1）に比例した
出力電流ｉout（ｔ）が維持される（図２７（ｂ）参
照）。
２６０２のゲート−ソース間電圧は、ＶGS（ｔ1）に保
たれ、時刻ｔ1における入力電流ｉin（ｔ1）に比例した
出力電流ｉout（ｔ）が維持される（図２７（ｂ）参
照）。
【００２０】（３） 例えば図２７（ａ）に示す時刻ｔ
2からｔ3までの期間のように、時刻ｔでの入力電流ｉin
（ｔ）が時刻ｔ1での入力電流ｉin（ｔ1）を下まわる
と、端子２６０４の電圧はさらに上昇するが、ＮＰＮト
ランジスタ２６０３はカットオフ状態を保ったままであ
るので、Ｐ−ＭＯＳトランジスタ２６０１、２６０２の
ゲート−ソース間電圧ＶGS（ｔ1）は保持され、出力電
流ｉout（ｔ）は時刻ｔ1の時の値を保持する。そして、
端子２６０４の電圧が基準電位ＶBIAS2から約０．７Ｖ
程度上昇すると、ＰＮＰトランジスタ２６０７は順方向
活性領域に入ってオンになり、Ｐ−ＭＯＳトランジスタ
２６０１のドレイン電流ｉD1（ｔ）と入力電流との差電
流（ｉD1（ｔ）−ｉin（ｔ））、すなわち、時刻ｔ1で
の入力電流と時刻ｔでの入力電流の差電流（ｉ
in（ｔ1）−ｉin（ｔ））が流れる。
2からｔ3までの期間のように、時刻ｔでの入力電流ｉin
（ｔ）が時刻ｔ1での入力電流ｉin（ｔ1）を下まわる
と、端子２６０４の電圧はさらに上昇するが、ＮＰＮト
ランジスタ２６０３はカットオフ状態を保ったままであ
るので、Ｐ−ＭＯＳトランジスタ２６０１、２６０２の
ゲート−ソース間電圧ＶGS（ｔ1）は保持され、出力電
流ｉout（ｔ）は時刻ｔ1の時の値を保持する。そして、
端子２６０４の電圧が基準電位ＶBIAS2から約０．７Ｖ
程度上昇すると、ＰＮＰトランジスタ２６０７は順方向
活性領域に入ってオンになり、Ｐ−ＭＯＳトランジスタ
２６０１のドレイン電流ｉD1（ｔ）と入力電流との差電
流（ｉD1（ｔ）−ｉin（ｔ））、すなわち、時刻ｔ1で
の入力電流と時刻ｔでの入力電流の差電流（ｉ
in（ｔ1）−ｉin（ｔ））が流れる。
【００２１】（４） 例えば図２７（ａ）に示す時刻ｔ
3からｔ4までの期間のように、時刻ｔ1での電流ｉ
in（ｔ1）を超える電流が入力され、その電流が増加し
続けると、端子２６０４の電圧は降下して行き、端子２
６０４の電圧が基準電圧ＶBIAS1に対して約０．５Ｖ程
度下がった時点で、ＮＰＮトランジスタ２６０３が、再
度、順方向活性領域に入って電流を流し始め、このＮＰ
Ｎトランジスタ２６０３は、端子２６０４の電圧が基準
電圧ＶBIAS1に対して約０．７Ｖ程度まで下がったと
き、オンする。
3からｔ4までの期間のように、時刻ｔ1での電流ｉ
in（ｔ1）を超える電流が入力され、その電流が増加し
続けると、端子２６０４の電圧は降下して行き、端子２
６０４の電圧が基準電圧ＶBIAS1に対して約０．５Ｖ程
度下がった時点で、ＮＰＮトランジスタ２６０３が、再
度、順方向活性領域に入って電流を流し始め、このＮＰ
Ｎトランジスタ２６０３は、端子２６０４の電圧が基準
電圧ＶBIAS1に対して約０．７Ｖ程度まで下がったと
き、オンする。
【００２２】ＮＰＮトランジスタ２６０３がオンする
と、入力電流とＰ−ＭＯＳトランジスタ２６０１のドレ
イン電流ｉD1（ｔ）との差電流（ｉin（ｔ）−ｉ
D1（ｔ））が、ノード２６０５からＮＰＮトランジスタ
２６０３を通じて流れ出し、入力電流ｉin（ｔ）とＰ−
ＭＯＳトランジスタ１のドレイン電流ｉD1（ｔ）が一致
するように、ノード２６０５の電圧が降下して行く。
と、入力電流とＰ−ＭＯＳトランジスタ２６０１のドレ
イン電流ｉD1（ｔ）との差電流（ｉin（ｔ）−ｉ
D1（ｔ））が、ノード２６０５からＮＰＮトランジスタ
２６０３を通じて流れ出し、入力電流ｉin（ｔ）とＰ−
ＭＯＳトランジスタ１のドレイン電流ｉD1（ｔ）が一致
するように、ノード２６０５の電圧が降下して行く。
【００２３】以上のようにして、入力電流ｉin（ｔ）の
ピーク値に応じた出力電流ｉout（ｔ）が得られること
になる。
ピーク値に応じた出力電流ｉout（ｔ）が得られること
になる。
【００２４】他方で、電流モードのピークホールド回路
としては、図２８に示す構成のものが知られている。図
２８に示す電流モードのピークホールド回路は、図２６
に示したピークホールド回路の構成素子と対応する構成
素子の導電型を逆にしたものであって、Ｎ−ＭＯＳトラ
ンジスタ２８１１，２８１２と、ＰＮＰトランジスタ２
８１３と、ＮＰＮトランジスタ２８１７とにより構成さ
れている。
としては、図２８に示す構成のものが知られている。図
２８に示す電流モードのピークホールド回路は、図２６
に示したピークホールド回路の構成素子と対応する構成
素子の導電型を逆にしたものであって、Ｎ−ＭＯＳトラ
ンジスタ２８１１，２８１２と、ＰＮＰトランジスタ２
８１３と、ＮＰＮトランジスタ２８１７とにより構成さ
れている。
【００２５】Ｎ−ＭＯＳトランジスタ２８１１，２８１
２はゲートどうしが共通接続され、各ソースがアースに
接続され、Ｎ−ＭＯＳトランジスタ２８１１のドレイン
が端子２８１４に接続され、Ｎ−ＭＯＳトランジスタ２
８１２のドレインが端子２８１６に接続されている。Ｐ
ＮＰトランジスタ２８１３はコレクタが、共通接続され
たＮ−ＭＯＳトランジスタ２８１１，２８１２のゲート
に接続され、エミッタがＮ−ＭＯＳトランジスタ２８１
１のドレインに接続され、ベースが基準電位Ｖ BIAS1に
接続されている。ＮＰＮトランジスタ２８１７はエミッ
タがＮ−ＭＯＳトランジスタ２８１１のドレインに接続
され、ベースが基準電位ＶBIAS2に接続され、コレクタ
が電源ＶDDに接続されている。
２はゲートどうしが共通接続され、各ソースがアースに
接続され、Ｎ−ＭＯＳトランジスタ２８１１のドレイン
が端子２８１４に接続され、Ｎ−ＭＯＳトランジスタ２
８１２のドレインが端子２８１６に接続されている。Ｐ
ＮＰトランジスタ２８１３はコレクタが、共通接続され
たＮ−ＭＯＳトランジスタ２８１１，２８１２のゲート
に接続され、エミッタがＮ−ＭＯＳトランジスタ２８１
１のドレインに接続され、ベースが基準電位Ｖ BIAS1に
接続されている。ＮＰＮトランジスタ２８１７はエミッ
タがＮ−ＭＯＳトランジスタ２８１１のドレインに接続
され、ベースが基準電位ＶBIAS2に接続され、コレクタ
が電源ＶDDに接続されている。
【００２６】基準電位ＶBIAS1，基準電位ＶBIAS2は電源
ＶDDの電位よりも低く、アース電位よりも高くしてあっ
て、ＮＰＮトランジスタ２８１３とＰＮＰトランジスタ
２８１７が同時にオンにならないような値であり、基準
電位ＶBIAS2と基準電位ＶBIA S1の差電位が例えば０．７
Ｖであるとする。
ＶDDの電位よりも低く、アース電位よりも高くしてあっ
て、ＮＰＮトランジスタ２８１３とＰＮＰトランジスタ
２８１７が同時にオンにならないような値であり、基準
電位ＶBIAS2と基準電位ＶBIA S1の差電位が例えば０．７
Ｖであるとする。
【００２７】図２８において、Ｖ14（ｔ）は時刻ｔにお
ける端子２８１４の絶対電位であり、ｉD11（ｔ）は時
刻ｔにおけるＮ−ＭＯＳトランジスタ２８１１のドレイ
ン電流であり、ｉin（ｔ）は時刻ｔにおける入力電流で
あり、ｉout（ｔ）は時刻ｔにおける出力電流であり、
それぞれ矢印の向きが正である。なお、出力電流ｉou t
（ｔ）はＮ−ＭＯＳトランジスタ２８１２のドレイン電
流に一致している。
ける端子２８１４の絶対電位であり、ｉD11（ｔ）は時
刻ｔにおけるＮ−ＭＯＳトランジスタ２８１１のドレイ
ン電流であり、ｉin（ｔ）は時刻ｔにおける入力電流で
あり、ｉout（ｔ）は時刻ｔにおける出力電流であり、
それぞれ矢印の向きが正である。なお、出力電流ｉou t
（ｔ）はＮ−ＭＯＳトランジスタ２８１２のドレイン電
流に一致している。
【００２８】（１） Ｎ−ＭＯＳトランジスタ２８１１
が飽和領域で動作していて、Ｎ−ＭＯＳトランジスタ２
８１１のドレイン電流ｉD11（ｔ）と入力電流ｉ
in（ｔ）が一致しており、端子２８１４の電位が概ね２
つの基準電位ＶBIAS1とＶBIAS2の平均電位にあり、ＰＮ
Ｐトランジスタ２８１３とＮＰＮトランジスタ２８１７
のベース−エミッタ間電圧が、共に、０．３５Ｖ程度と
なって、ＰＮＰトランジスタ２８１３とＮＰＮトランジ
スタ２８１７が共にカットオフ状態にあるとする。
が飽和領域で動作していて、Ｎ−ＭＯＳトランジスタ２
８１１のドレイン電流ｉD11（ｔ）と入力電流ｉ
in（ｔ）が一致しており、端子２８１４の電位が概ね２
つの基準電位ＶBIAS1とＶBIAS2の平均電位にあり、ＰＮ
Ｐトランジスタ２８１３とＮＰＮトランジスタ２８１７
のベース−エミッタ間電圧が、共に、０．３５Ｖ程度と
なって、ＰＮＰトランジスタ２８１３とＮＰＮトランジ
スタ２８１７が共にカットオフ状態にあるとする。
【００２９】（２） 例えば図２９に示す時刻ｔ0から
ｔ1までの期間のように、ｉin（ｔ）が増加して行く
と、Ｎ−ＭＯＳトランジスタ２８１１のドレイン電流ｉ
D11（ｔ）と入力電流ｉin（ｔ）の関係が、ｉD11（ｔ）
＜ｉin（ｔ）となるため、端子２８１４の電圧が上昇す
る。この時、ＮＰＮトランジスタ２８１７はカットオフ
を保つ一方で、端子２８１４の電圧がＶBIAS1から約
０．５Ｖ程度上がると、ＰＮＰトランジスタ２８１３は
順方向活性領域に入って電流を流し始め、約０．７Ｖ程
度まで上がってオン状態となる。
ｔ1までの期間のように、ｉin（ｔ）が増加して行く
と、Ｎ−ＭＯＳトランジスタ２８１１のドレイン電流ｉ
D11（ｔ）と入力電流ｉin（ｔ）の関係が、ｉD11（ｔ）
＜ｉin（ｔ）となるため、端子２８１４の電圧が上昇す
る。この時、ＮＰＮトランジスタ２８１７はカットオフ
を保つ一方で、端子２８１４の電圧がＶBIAS1から約
０．５Ｖ程度上がると、ＰＮＰトランジスタ２８１３は
順方向活性領域に入って電流を流し始め、約０．７Ｖ程
度まで上がってオン状態となる。
【００３０】そして、ｉin（ｔ）−ｉD11（ｔ）の電流
がＰＮＰトランジスタ２８１３を通じてノード２８１５
に流れ込み、ｉin（ｔ）とｉD11（ｔ）が一致するよう
に、ノード２８１５の電圧を上昇させる。
がＰＮＰトランジスタ２８１３を通じてノード２８１５
に流れ込み、ｉin（ｔ）とｉD11（ｔ）が一致するよう
に、ノード２８１５の電圧を上昇させる。
【００３１】なお、ノード２８１５の電圧は、ノード２
８１５に接続されているＮ−ＭＯＳトランジスタ２８１
１および２８１２のゲート−ソース間寄生容量に、ＰＮ
Ｐトランジスタ２８１３を通じて電荷が供給されること
により上昇する。この時、図２８の回路はカレントミラ
ー回路として動作し、入力電流に比例した出力電流が得
られる。
８１５に接続されているＮ−ＭＯＳトランジスタ２８１
１および２８１２のゲート−ソース間寄生容量に、ＰＮ
Ｐトランジスタ２８１３を通じて電荷が供給されること
により上昇する。この時、図２８の回路はカレントミラ
ー回路として動作し、入力電流に比例した出力電流が得
られる。
【００３２】（３） 時刻ｔ1からｔ2の期間のように、
ｉin（ｔ）の増加が止まると、ｉD1 1（ｔ）＝ｉ
in（ｔ）となるため、ＰＮＰトランジスタ２８１３とＮ
ＰＮトランジスタ２８１７がともにカットオフするよう
に、端子２８１４の電圧は降下し、概ね２つの基準電位
ＶBIAS1と基準電位ＶBIAS2の平均電位に落ち着く。ここ
で、ノード２８１５はハイインピーダンスであるから、
時刻ｔ1における電荷は変化することはなく、Ｎ−ＭＯ
Ｓトランジスタ２８１１、２８１２のゲート−ソース間
電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉ
out（ｔ）は、時刻ｔ1における入力電流ｉin（ｔ1）に
比例した電流が保持される。
ｉin（ｔ）の増加が止まると、ｉD1 1（ｔ）＝ｉ
in（ｔ）となるため、ＰＮＰトランジスタ２８１３とＮ
ＰＮトランジスタ２８１７がともにカットオフするよう
に、端子２８１４の電圧は降下し、概ね２つの基準電位
ＶBIAS1と基準電位ＶBIAS2の平均電位に落ち着く。ここ
で、ノード２８１５はハイインピーダンスであるから、
時刻ｔ1における電荷は変化することはなく、Ｎ−ＭＯ
Ｓトランジスタ２８１１、２８１２のゲート−ソース間
電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉ
out（ｔ）は、時刻ｔ1における入力電流ｉin（ｔ1）に
比例した電流が保持される。
【００３３】（４） 時刻ｔ2からｔ3の期間のように、
ｉin（ｔ）がｉin（ｔ1）を下まわると、端子２８１４
の電圧はさらに降下するが、ＰＮＰトランジスタ２８１
３はカットオフを保ったままであり、ＶGS（ｔ1）は保
持されるので、出力電流ｉout（ｔ）は時刻ｔ1の時の値
を保持する。この時、端子２８１４の電圧が基準電位Ｖ
BIAS2から約０．７Ｖ程度下がると、ＮＰＮトランジス
タ２８１７は順方向活性領域に入ってオン状態となり、
ｉD（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ1）−ｉin
（ｔ）の電流を流す。
ｉin（ｔ）がｉin（ｔ1）を下まわると、端子２８１４
の電圧はさらに降下するが、ＰＮＰトランジスタ２８１
３はカットオフを保ったままであり、ＶGS（ｔ1）は保
持されるので、出力電流ｉout（ｔ）は時刻ｔ1の時の値
を保持する。この時、端子２８１４の電圧が基準電位Ｖ
BIAS2から約０．７Ｖ程度下がると、ＮＰＮトランジス
タ２８１７は順方向活性領域に入ってオン状態となり、
ｉD（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ1）−ｉin
（ｔ）の電流を流す。
【００３４】（５） 時刻ｔ3からｔ4の期間のように、
ｉin（ｔ1）を超える電流が入力され、増加し続ける
と、端子２８１４の電圧は上昇し、基準電位ＶBIAS1か
ら約０．５Ｖ程度上がった時点で、ＰＮＰトランジスタ
２８１３が、再度、順方向活性領域に入って電流を流し
始め、約０．７Ｖ程度まで上がってオン状態となる。
ｉin（ｔ1）を超える電流が入力され、増加し続ける
と、端子２８１４の電圧は上昇し、基準電位ＶBIAS1か
ら約０．５Ｖ程度上がった時点で、ＰＮＰトランジスタ
２８１３が、再度、順方向活性領域に入って電流を流し
始め、約０．７Ｖ程度まで上がってオン状態となる。
【００３５】そして、ｉin（ｔ）−ｉD11（ｔ）の電流
がＰＮＰトランジスタ２８１３を通じてノード２８１５
に流れ込み、ｉin（ｔ）とｉD11（ｔ）が一致するよう
に、ノード２８１５の電圧が上昇する。このようにし
て、入力電流ｉin（ｔ）に応じた出力電流ｉout（ｔ）
が得られることになる。したがって、出力端子２８１６
には、入力電流のピーク値に応じた出力電流が得られ
る。
がＰＮＰトランジスタ２８１３を通じてノード２８１５
に流れ込み、ｉin（ｔ）とｉD11（ｔ）が一致するよう
に、ノード２８１５の電圧が上昇する。このようにし
て、入力電流ｉin（ｔ）に応じた出力電流ｉout（ｔ）
が得られることになる。したがって、出力端子２８１６
には、入力電流のピーク値に応じた出力電流が得られ
る。
【００３６】
【発明が解決しようとする課題】しかしながら、図２６
のピークホールド回路について、入力電流の変化量が小
さい場合に、より高速に動作させようとすると、次のよ
うな問題点があった。
のピークホールド回路について、入力電流の変化量が小
さい場合に、より高速に動作させようとすると、次のよ
うな問題点があった。
【００３７】上述したように、端子２６０４の電圧Ｖ4
（ｔ）は、入力電流に応じて上昇、降下を繰り返し、上
述のバイアス条件では、図３０に示すように、その電圧
変化は０．７Ｖ程度となる。
（ｔ）は、入力電流に応じて上昇、降下を繰り返し、上
述のバイアス条件では、図３０に示すように、その電圧
変化は０．７Ｖ程度となる。
【００３８】一方、端子２６０４には、接続される素子
の接合容量等の寄生容量があり、端子２６０４が上述の
電圧変動を行うには、この寄生容量への電荷の充放電を
行わなくてはならず、充放電される電荷は入力電流ｉin
（ｔ）とホールド電流、すなわち、Ｎ−ＭＯＳトランジ
スタ２６０１のドレイン電流ｉD11（ｔ）との差電流に
よって供給される。
の接合容量等の寄生容量があり、端子２６０４が上述の
電圧変動を行うには、この寄生容量への電荷の充放電を
行わなくてはならず、充放電される電荷は入力電流ｉin
（ｔ）とホールド電流、すなわち、Ｎ−ＭＯＳトランジ
スタ２６０１のドレイン電流ｉD11（ｔ）との差電流に
よって供給される。
【００３９】したがって、入力電流の変化量が少なく高
速の場合には、端子２６０４の寄生容量に、電圧変動の
ために必要で充分な電荷が供給されず、ピークホールド
動作ができなかった。
速の場合には、端子２６０４の寄生容量に、電圧変動の
ために必要で充分な電荷が供給されず、ピークホールド
動作ができなかった。
【００４０】他方で、図２８のピークホールド回路につ
いて、入力電流の変化量が小さい場合に、より高速に動
作させようとすると、次のような問題点があった。
いて、入力電流の変化量が小さい場合に、より高速に動
作させようとすると、次のような問題点があった。
【００４１】上述したように、端子２８１４の電圧Ｖ14
（ｔ）は、入力電流に応じて上昇、降下を繰り返し、上
述のバイアス条件では、図３１に示すように、その電圧
変動は０．７Ｖ程度となる。
（ｔ）は、入力電流に応じて上昇、降下を繰り返し、上
述のバイアス条件では、図３１に示すように、その電圧
変動は０．７Ｖ程度となる。
【００４２】一方、端子２８１４には、接続される素子
の接合容量等の寄生容量が付加されており、端子２８１
４が上述の電圧変動を行うためには、この寄生容量への
電荷の充放電を行わなくてはならず、充放電される電荷
は入力電流ｉin（ｔ）とホールド電流、すなわち、Ｎ−
ＭＯＳトランジスタ２８１１のドレイン電流ｉ
D11（ｔ）との差電流によって供給される。
の接合容量等の寄生容量が付加されており、端子２８１
４が上述の電圧変動を行うためには、この寄生容量への
電荷の充放電を行わなくてはならず、充放電される電荷
は入力電流ｉin（ｔ）とホールド電流、すなわち、Ｎ−
ＭＯＳトランジスタ２８１１のドレイン電流ｉ
D11（ｔ）との差電流によって供給される。
【００４３】したがって、入力電流の変化量が少なく高
速の場合には、端子２８１４の寄生容量に、電圧変動の
ために必要で充分な電荷が供給されず、ピークホールド
動作ができなかった。
速の場合には、端子２８１４の寄生容量に、電圧変動の
ために必要で充分な電荷が供給されず、ピークホールド
動作ができなかった。
【００４４】そこで、本発明の目的は、上記のような問
題点を解決し、実質的により高速で変化量の少ない入力
電流に対しても入力電流のピーク値に応じた出力電流を
得ることができる電流モードのピークホールド回路を提
供することにある。
題点を解決し、実質的により高速で変化量の少ない入力
電流に対しても入力電流のピーク値に応じた出力電流を
得ることができる電流モードのピークホールド回路を提
供することにある。
【００４５】
【課題を解決するための手段】請求項１の発明は、入力
端子からの入力電流と同一の大きさの電流を流す第１定
電流源と、前記入力電流の所定倍の電流を流す第２定電
流源を発生するカレントミラー回路と、ドレインを前記
第１定電流源に接続しソースを第１電源に接続した第１
ＦＥＴと、ドレインを出力端子に接続しソースを前記第
１電源に接続しゲートを前記第１ＦＥＴのゲートと共通
接続した第２ＦＥＴと、相補的な特性を有する第１およ
び第２トランジスタよりなる２段直列回路であって、前
記共通接続したゲートと前記第１電源より電圧が低い第
２電源との間に設けてあり、前記第１および第２トラン
ジスタのノードを前記第１ＦＥＴのドレインに接続した
２段直列回路と、前記第１ＦＥＴのドレイン電流を検出
する電流検出手段と、該電流検出手段により検出された
ドレイン電流の前記所定倍分の電流と、前記第２定電流
源の流す前記入力電流の所定倍の電流とを比較し、前記
第１電源の電圧より低い第１印加電圧を前記第１トラン
ジスタに印加するとともに、該第１印加電圧に対して前
記第１および第２トランジスタを同時にオンにしない所
定電圧だけ常に低い第２印加電圧を前記第２トランジス
タに印加する印加電圧制御手段であって、前記電流検出
手段により検出された検出電流が前記第１ＦＥＴのドレ
イン電流より大きい場合に、前記第１印加電圧として第
１電圧を前記第１トランジスタに印加してオンにすると
ともに、前記第２印加電圧として第２電圧を前記第２ト
ランジスタに印加してオフにし、前記検出電流が前記ド
レイン電流未満である場合に、前記第１印加電圧として
前記第１の電圧より前記所定電圧だけ低い第３電圧を前
記第１トランジスタに印加してオフにするとともに、前
記第２印加電圧として前記第２電圧より前記所定電圧だ
け低い第４電圧を前記第２トランジスタに印加してオン
にし、前記検出電流が前記ドレイン電流と等しい場合
に、前記第１印加電圧として前記第１電圧と前記第３電
圧の平均電圧を前記第１トランジスタに印加してオフに
するとともに、前記第２印加電圧として前記第２電圧と
前記第４電圧の平均電圧を前記第２トランジスタに印加
してオフにする印加電圧制御手段とを備えたことを特徴
とする。
端子からの入力電流と同一の大きさの電流を流す第１定
電流源と、前記入力電流の所定倍の電流を流す第２定電
流源を発生するカレントミラー回路と、ドレインを前記
第１定電流源に接続しソースを第１電源に接続した第１
ＦＥＴと、ドレインを出力端子に接続しソースを前記第
１電源に接続しゲートを前記第１ＦＥＴのゲートと共通
接続した第２ＦＥＴと、相補的な特性を有する第１およ
び第２トランジスタよりなる２段直列回路であって、前
記共通接続したゲートと前記第１電源より電圧が低い第
２電源との間に設けてあり、前記第１および第２トラン
ジスタのノードを前記第１ＦＥＴのドレインに接続した
２段直列回路と、前記第１ＦＥＴのドレイン電流を検出
する電流検出手段と、該電流検出手段により検出された
ドレイン電流の前記所定倍分の電流と、前記第２定電流
源の流す前記入力電流の所定倍の電流とを比較し、前記
第１電源の電圧より低い第１印加電圧を前記第１トラン
ジスタに印加するとともに、該第１印加電圧に対して前
記第１および第２トランジスタを同時にオンにしない所
定電圧だけ常に低い第２印加電圧を前記第２トランジス
タに印加する印加電圧制御手段であって、前記電流検出
手段により検出された検出電流が前記第１ＦＥＴのドレ
イン電流より大きい場合に、前記第１印加電圧として第
１電圧を前記第１トランジスタに印加してオンにすると
ともに、前記第２印加電圧として第２電圧を前記第２ト
ランジスタに印加してオフにし、前記検出電流が前記ド
レイン電流未満である場合に、前記第１印加電圧として
前記第１の電圧より前記所定電圧だけ低い第３電圧を前
記第１トランジスタに印加してオフにするとともに、前
記第２印加電圧として前記第２電圧より前記所定電圧だ
け低い第４電圧を前記第２トランジスタに印加してオン
にし、前記検出電流が前記ドレイン電流と等しい場合
に、前記第１印加電圧として前記第１電圧と前記第３電
圧の平均電圧を前記第１トランジスタに印加してオフに
するとともに、前記第２印加電圧として前記第２電圧と
前記第４電圧の平均電圧を前記第２トランジスタに印加
してオフにする印加電圧制御手段とを備えたことを特徴
とする。
【００４６】請求項１において、第１および第２ＦＥＴ
の共通接続したゲートと第１電源との間に電荷をホール
ドするためのコンデンサを接続することができる。
の共通接続したゲートと第１電源との間に電荷をホール
ドするためのコンデンサを接続することができる。
【００４７】請求項１または２において、第１および第
２ＦＥＴの共通接続したゲートの電位を第１電源の電位
にするためのスイッチング手段を有することができる。
２ＦＥＴの共通接続したゲートの電位を第１電源の電位
にするためのスイッチング手段を有することができる。
【００４８】請求項１ないし３のいずれかにおいて、第
１および第２ＦＥＴはＰ−ＭＯＳＦＥＴとすることがで
き、第１トランジスタはＮＰＮトランジスタとすること
ができ、第２トランジスタはＰＮＰトランジスタとする
ことができる。
１および第２ＦＥＴはＰ−ＭＯＳＦＥＴとすることがで
き、第１トランジスタはＮＰＮトランジスタとすること
ができ、第２トランジスタはＰＮＰトランジスタとする
ことができる。
【００４９】請求項１ないし４のいずれかにおいて、第
１および第２ＦＥＴはＰ−ＭＯＳＦＥＴとすることがで
き、第１トランジスタはＮ−ＭＯＳＦＥＴとすることが
でき、第２トランジスタはＰ−ＭＯＳＦＥＴとすること
ができる。
１および第２ＦＥＴはＰ−ＭＯＳＦＥＴとすることがで
き、第１トランジスタはＮ−ＭＯＳＦＥＴとすることが
でき、第２トランジスタはＰ−ＭＯＳＦＥＴとすること
ができる。
【００５０】請求項６の発明は、入力端子への入力電流
と同一の大きさの電流を流す第１定電流源と、前記入力
電流の所定倍の電流を流す第２定電流源を発生するカレ
ントミラー回路と、ドレインを前記第１定電流源に接続
しソースを、第１電源より電圧の低い第２電源に接続し
た第１ＦＥＴと、ドレインを出力端子に接続しソースを
前記第２電源に接続しゲートを前記第１ＦＥＴのゲート
と共通接続した第２ＦＥＴと、相補的な特性を有する第
１および第２トランジスタよりなる２段直列回路であっ
て、前記共通接続したゲートと前記第１電源との間に設
けてあり、前記第１および第２トランジスタのノードを
前記第１ＦＥＴのドレインに接続した２段直列回路と、
前記第１ＦＥＴのドレイン電流を検出する電流検出手段
と、該電流検出手段により検出されたドレイン電流の前
記所定倍分の電流と、前記第２定電流源の流す前記入力
電流の所定倍の電流とを比較し、前記第２電源の電圧よ
り高い第１印加電圧を前記第１トランジスタに印加する
とともに、前記第１および第２トランジスタを同時にオ
ンにしない所定電圧だけ前記第１印加電圧より常に高い
第２印加電圧を前記第２トランジスタに印加する印加電
圧制御手段であって、前記電流検出手段により検出され
た検出電流が前記第１ＦＥＴのドレイン電流より大きい
場合に、前記第１印加電圧として第１電圧を前記第１ト
ランジスタに印加してオンにするとともに、前記第２印
加電圧として第２電圧を前記第２トランジスタに印加し
てオフにし、前記検出電流が前記ドレイン電流未満であ
る場合に、前記第１印加電圧として前記第１の電圧より
前記所定電圧だけ高い第３電圧を前記第１トランジスタ
に印加してオフにするとともに、前記第２印加電圧とし
て前記第２電圧より前記所定電圧だけ高い第４電圧を前
記第２トランジスタに印加してオンにし、前記検出電流
が前記ドレイン電流と等しい場合に、前記第１印加電圧
として前記第１電圧と前記第３電圧の平均電圧を前記第
１トランジスタに印加してオフにするとともに、前記第
２印加電圧として前記第２電圧と前記第４電圧の平均電
圧を前記第２トランジスタに印加してオフにする印加電
圧制御手段とを備えたことを特徴とする。
と同一の大きさの電流を流す第１定電流源と、前記入力
電流の所定倍の電流を流す第２定電流源を発生するカレ
ントミラー回路と、ドレインを前記第１定電流源に接続
しソースを、第１電源より電圧の低い第２電源に接続し
た第１ＦＥＴと、ドレインを出力端子に接続しソースを
前記第２電源に接続しゲートを前記第１ＦＥＴのゲート
と共通接続した第２ＦＥＴと、相補的な特性を有する第
１および第２トランジスタよりなる２段直列回路であっ
て、前記共通接続したゲートと前記第１電源との間に設
けてあり、前記第１および第２トランジスタのノードを
前記第１ＦＥＴのドレインに接続した２段直列回路と、
前記第１ＦＥＴのドレイン電流を検出する電流検出手段
と、該電流検出手段により検出されたドレイン電流の前
記所定倍分の電流と、前記第２定電流源の流す前記入力
電流の所定倍の電流とを比較し、前記第２電源の電圧よ
り高い第１印加電圧を前記第１トランジスタに印加する
とともに、前記第１および第２トランジスタを同時にオ
ンにしない所定電圧だけ前記第１印加電圧より常に高い
第２印加電圧を前記第２トランジスタに印加する印加電
圧制御手段であって、前記電流検出手段により検出され
た検出電流が前記第１ＦＥＴのドレイン電流より大きい
場合に、前記第１印加電圧として第１電圧を前記第１ト
ランジスタに印加してオンにするとともに、前記第２印
加電圧として第２電圧を前記第２トランジスタに印加し
てオフにし、前記検出電流が前記ドレイン電流未満であ
る場合に、前記第１印加電圧として前記第１の電圧より
前記所定電圧だけ高い第３電圧を前記第１トランジスタ
に印加してオフにするとともに、前記第２印加電圧とし
て前記第２電圧より前記所定電圧だけ高い第４電圧を前
記第２トランジスタに印加してオンにし、前記検出電流
が前記ドレイン電流と等しい場合に、前記第１印加電圧
として前記第１電圧と前記第３電圧の平均電圧を前記第
１トランジスタに印加してオフにするとともに、前記第
２印加電圧として前記第２電圧と前記第４電圧の平均電
圧を前記第２トランジスタに印加してオフにする印加電
圧制御手段とを備えたことを特徴とする。
【００５１】請求項６において、第１および第２ＦＥＴ
の共通接続したゲートと第２電源との間に電荷をホール
ドするためのコンデンサを接続することができる。
の共通接続したゲートと第２電源との間に電荷をホール
ドするためのコンデンサを接続することができる。
【００５２】請求項６または７において、第１および第
２ＦＥＴの共通接続したゲートの電位を第２電源の電位
にするためのスイッチング手段を有することができる。
２ＦＥＴの共通接続したゲートの電位を第２電源の電位
にするためのスイッチング手段を有することができる。
【００５３】請求項６ないし８のいずれかにおいて、第
１および第２ＦＥＴはＮ−ＭＯＳＦＥＴとすることがで
き、第１トランジスタはＰＮＰトランジスタとすること
ができ、第２トランジスタはＮＰＮトランジスタとする
ことができる。
１および第２ＦＥＴはＮ−ＭＯＳＦＥＴとすることがで
き、第１トランジスタはＰＮＰトランジスタとすること
ができ、第２トランジスタはＮＰＮトランジスタとする
ことができる。
【００５４】請求項６ないし９のいずれかにおいて、第
１および第２ＦＥＴはＮ−ＭＯＳＦＥＴとすることがで
き、第１トランジスタはＰ−ＭＯＳＦＥＴとすることが
でき、第２トランジスタはＮ−ＭＯＳＦＥＴとすること
ができる。
１および第２ＦＥＴはＮ−ＭＯＳＦＥＴとすることがで
き、第１トランジスタはＰ−ＭＯＳＦＥＴとすることが
でき、第２トランジスタはＮ−ＭＯＳＦＥＴとすること
ができる。
【００５５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００５６】＜第１の実施の形態＞図１は本発明の第１
の実施の形態を示す。図１に矢印で示す向きを電流の正
の向きとする。図１において、１は電流制御回路であっ
て、Ｐ−ＭＯＳトランジスタ１１，１２と、ＮＰＮトラ
ンジスタ１３と、ＰＮＰトランジスタ１４とにより構成
してある。Ｐ−ＭＯＳトランジスタ１１，１２はゲート
どうしが共通接続してあり、各ソースが電源ＶDDに接続
してあり、Ｐ−ＭＯＳトランジスタ１２のドレインが出
力端子に接続してある。ＮＰＮトランジスタ１３はコレ
クタが、共通接続したＰ−ＭＯＳトランジスタ１１，１
２のゲートに接続してあり、エミッタがＰ−ＭＯＳトラ
ンジスタ１１のドレインに接続してあり、ベースが電圧
制御回路２２（基準電位ＶBIAS1）に接続してある。Ｐ
ＮＰトランジスタ１４はエミッタがＮＰＮトランジスタ
１３のエミッタに接続してあり、ベースが電圧制御回路
２２（基準電位ＶBIAS2）に接続してあり、コレクタが
アースしてある。
の実施の形態を示す。図１に矢印で示す向きを電流の正
の向きとする。図１において、１は電流制御回路であっ
て、Ｐ−ＭＯＳトランジスタ１１，１２と、ＮＰＮトラ
ンジスタ１３と、ＰＮＰトランジスタ１４とにより構成
してある。Ｐ−ＭＯＳトランジスタ１１，１２はゲート
どうしが共通接続してあり、各ソースが電源ＶDDに接続
してあり、Ｐ−ＭＯＳトランジスタ１２のドレインが出
力端子に接続してある。ＮＰＮトランジスタ１３はコレ
クタが、共通接続したＰ−ＭＯＳトランジスタ１１，１
２のゲートに接続してあり、エミッタがＰ−ＭＯＳトラ
ンジスタ１１のドレインに接続してあり、ベースが電圧
制御回路２２（基準電位ＶBIAS1）に接続してある。Ｐ
ＮＰトランジスタ１４はエミッタがＮＰＮトランジスタ
１３のエミッタに接続してあり、ベースが電圧制御回路
２２（基準電位ＶBIAS2）に接続してあり、コレクタが
アースしてある。
【００５７】２は電圧制御部であって、入力電流ｉ
in（ｔ）とＰ−ＭＯＳトランジスタ１１のドレイン電流
ｉD（ｔ）の差に応じて、２つの基準電位ＶBIAS1と基準
電位ＶBI AS2を制御するものであり、Ｐ−ＭＯＳトラン
ジスタ２１と、電圧制御回路２２とにより構成してあ
る。Ｐ−ＭＯＳトランジスタ２１はＰ−ＭＯＳトランジ
スタ１１のドレイン電流ｉD（ｔ）を検出するものであ
り、ゲートが、電流制御回路１のＰ−ＭＯＳトランジス
タ１１，１２の共通接続したゲートに接続してあり、ソ
ースが電源ＶDDに接続してあり、ドレインが電圧制御回
路２２に接続してある。
in（ｔ）とＰ−ＭＯＳトランジスタ１１のドレイン電流
ｉD（ｔ）の差に応じて、２つの基準電位ＶBIAS1と基準
電位ＶBI AS2を制御するものであり、Ｐ−ＭＯＳトラン
ジスタ２１と、電圧制御回路２２とにより構成してあ
る。Ｐ−ＭＯＳトランジスタ２１はＰ−ＭＯＳトランジ
スタ１１のドレイン電流ｉD（ｔ）を検出するものであ
り、ゲートが、電流制御回路１のＰ−ＭＯＳトランジス
タ１１，１２の共通接続したゲートに接続してあり、ソ
ースが電源ＶDDに接続してあり、ドレインが電圧制御回
路２２に接続してある。
【００５８】ここで、Ｐ−ＭＯＳトランジスタ１１とＰ
−ＭＯＳトランジスタ２１のサイズ比、すなわち、Ｐ−
ＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬとし
た場合のそれぞれのＷ／Ｌの比は、１：ｎに設定してあ
り、Ｐ−ＭＯＳトランジスタ２１のドレイン電流は、ｎ
・ｉD（ｔ）となる。
−ＭＯＳトランジスタ２１のサイズ比、すなわち、Ｐ−
ＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬとし
た場合のそれぞれのＷ／Ｌの比は、１：ｎに設定してあ
り、Ｐ−ＭＯＳトランジスタ２１のドレイン電流は、ｎ
・ｉD（ｔ）となる。
【００５９】電圧制御回路２２は、ｎ・ｉD（ｔ）＞ｎ
・ｉin（ｔ）の場合に、２つの基準電位ＶBIAS1と基準
電位ＶBIAS2をその差電圧を保ちつつ降下させ、他方、
ｎ・ｉ D（ｔ）＜ｎ・ｉin（ｔ）の場合に、２つの基準
電位ＶBIAS1と基準電位ＶBIAS2をその差電圧を保ちつつ
上昇させるように動作する。
・ｉin（ｔ）の場合に、２つの基準電位ＶBIAS1と基準
電位ＶBIAS2をその差電圧を保ちつつ降下させ、他方、
ｎ・ｉ D（ｔ）＜ｎ・ｉin（ｔ）の場合に、２つの基準
電位ＶBIAS1と基準電位ＶBIAS2をその差電圧を保ちつつ
上昇させるように動作する。
【００６０】３はカレントミラー回路であり、ＮＰＮト
ランジスタ３１，３２，３３により構成してある。ＮＰ
Ｎトランジスタ３１，３２，３３はベースどうしが共通
接続してある。ＮＰＮトランジスタ３１はコレクタが入
力端子とベースに接続してあり、エミッタがアースに接
続してある。ＮＰＮトランジスタ３２はコレクタが電圧
制御部２の電圧制御回路２２に接続してあり、エミッタ
がアースに接続してある。ＮＰＮトランジスタ３３はコ
レクタが、電流制御回路１のＰ−ＭＯＳトランジスタ１
１のドレインに接続してあり、エミッタがアースに接続
してある。
ランジスタ３１，３２，３３により構成してある。ＮＰ
Ｎトランジスタ３１，３２，３３はベースどうしが共通
接続してある。ＮＰＮトランジスタ３１はコレクタが入
力端子とベースに接続してあり、エミッタがアースに接
続してある。ＮＰＮトランジスタ３２はコレクタが電圧
制御部２の電圧制御回路２２に接続してあり、エミッタ
がアースに接続してある。ＮＰＮトランジスタ３３はコ
レクタが、電流制御回路１のＰ−ＭＯＳトランジスタ１
１のドレインに接続してあり、エミッタがアースに接続
してある。
【００６１】よって、ＮＰＮトランジスタ３２のコレク
タに接続した、電圧制御回路２２の電流入力コンパレー
タ２２３の反転端子には、入力端子を介してＮＰＮトラ
ンジスタ３１のコレクタに入力された入力電流ｉ
in（ｔ）に比例した電流（ｎ・ｉin（ｔ））が入力され
ることになる。
タに接続した、電圧制御回路２２の電流入力コンパレー
タ２２３の反転端子には、入力端子を介してＮＰＮトラ
ンジスタ３１のコレクタに入力された入力電流ｉ
in（ｔ）に比例した電流（ｎ・ｉin（ｔ））が入力され
ることになる。
【００６２】図２は図１の電圧制御回路２２の構成を示
す。電圧制御回路２２はコンパレータ２２３と、ＮＰＮ
トランジスタ２２４，２２６と、ＰＮＰトランジスタ２
２５と、定電流源２２７とにより構成してある。
す。電圧制御回路２２はコンパレータ２２３と、ＮＰＮ
トランジスタ２２４，２２６と、ＰＮＰトランジスタ２
２５と、定電流源２２７とにより構成してある。
【００６３】コンパレータ２２３は電流入力電圧出力の
コンパレータであって、非反転端子が電圧制御部２のＰ
−ＭＯＳトランジスタ２１のドレインに接続してあり、
反転端子がカレントミラー回路３のＮＰＮトランジスタ
３２のコレクタに接続してある。コンパレータ２２３の
２つの入力端子において矢印で示す向きの入力電流を正
としている。コンパレータ２３はｎ・ｉD（ｔ）＜ｎ・
ｉin（ｔ）の場合には、おおむねＶDDに等しいハイレベ
ルの電位を出力しようとし、ｎ・ｉD（ｔ）＞ｎ・ｉin
（ｔ）の場合には、おおむねアース電位に等しいローレ
ベルの電位を出力しようとする。
コンパレータであって、非反転端子が電圧制御部２のＰ
−ＭＯＳトランジスタ２１のドレインに接続してあり、
反転端子がカレントミラー回路３のＮＰＮトランジスタ
３２のコレクタに接続してある。コンパレータ２２３の
２つの入力端子において矢印で示す向きの入力電流を正
としている。コンパレータ２３はｎ・ｉD（ｔ）＜ｎ・
ｉin（ｔ）の場合には、おおむねＶDDに等しいハイレベ
ルの電位を出力しようとし、ｎ・ｉD（ｔ）＞ｎ・ｉin
（ｔ）の場合には、おおむねアース電位に等しいローレ
ベルの電位を出力しようとする。
【００６４】ＮＰＮトランジスタ２２４はコンパレータ
２２３のローレベルの出力電位に制限を設けるためのも
のであって、コレクタが電源ＶDD（２．１Ｖ電源より電
圧が高い）に接続してあり、ベースが２．１Ｖ電源に接
続してあり、エミッタがコンパレータ２２３の出力端子
に接続してある。ＮＰＮトランジスタ２２４のオン時の
ベース−エミッタ間電圧は、約０．７Ｖであるから、コ
ンパレータ２２３のローレベルの出力電位は、２．１Ｖ
電源の電位より約０．７Ｖ低い電位に制限されて約１．
４Ｖとなる。
２２３のローレベルの出力電位に制限を設けるためのも
のであって、コレクタが電源ＶDD（２．１Ｖ電源より電
圧が高い）に接続してあり、ベースが２．１Ｖ電源に接
続してあり、エミッタがコンパレータ２２３の出力端子
に接続してある。ＮＰＮトランジスタ２２４のオン時の
ベース−エミッタ間電圧は、約０．７Ｖであるから、コ
ンパレータ２２３のローレベルの出力電位は、２．１Ｖ
電源の電位より約０．７Ｖ低い電位に制限されて約１．
４Ｖとなる。
【００６５】ＰＮＰトランジスタ２２５はコンパレータ
２２３のハイレベルの出力電位に制限を設けるためのも
のであって、エミッタがＮＰＮトランジスタ２２４のエ
ミッタに接続してあり、ベースが１．４Ｖ電源に接続し
てあり、コレクタがアースに接続してある。ＰＮＰトラ
ンジスタ２２５のオン時のエミッタ−ベース間電圧は、
約０．７Ｖであるから、コンパレータ２２３のハイレベ
ルの出力電位は、１．４Ｖ電源の電位より約０．７Ｖ高
い電位に制限されて約２．１Ｖとなる。
２２３のハイレベルの出力電位に制限を設けるためのも
のであって、エミッタがＮＰＮトランジスタ２２４のエ
ミッタに接続してあり、ベースが１．４Ｖ電源に接続し
てあり、コレクタがアースに接続してある。ＰＮＰトラ
ンジスタ２２５のオン時のエミッタ−ベース間電圧は、
約０．７Ｖであるから、コンパレータ２２３のハイレベ
ルの出力電位は、１．４Ｖ電源の電位より約０．７Ｖ高
い電位に制限されて約２．１Ｖとなる。
【００６６】ＮＰＮトランジスタ２２６と定電流源２２
７とによりエミッタフォロア回路を構成してあり、ＮＰ
Ｎトランジスタ２２６はコレクタが電源ＶDDに接続して
あり、ベースがコンパレータ２２３の出力端子（基準電
位ＶBIAS1）と、電流制御回路１のＮＰＮトランジスタ
１３のベースとに接続してあり、エミッタが定電流源２
２７と、電流制御回路１のＮＰＮトランジスタ１４のベ
ースに接続してある。エミッタフォロア回路の出力端子
の電位、すなわち、ＮＰＮトランジスタ２２６のエミッ
タの電位（基準電位ＶBIAS2）は、基準電位ＶBIAS1より
も約０．７Ｖだけ低い。
７とによりエミッタフォロア回路を構成してあり、ＮＰ
Ｎトランジスタ２２６はコレクタが電源ＶDDに接続して
あり、ベースがコンパレータ２２３の出力端子（基準電
位ＶBIAS1）と、電流制御回路１のＮＰＮトランジスタ
１３のベースとに接続してあり、エミッタが定電流源２
２７と、電流制御回路１のＮＰＮトランジスタ１４のベ
ースに接続してある。エミッタフォロア回路の出力端子
の電位、すなわち、ＮＰＮトランジスタ２２６のエミッ
タの電位（基準電位ＶBIAS2）は、基準電位ＶBIAS1より
も約０．７Ｖだけ低い。
【００６７】よって、基準電位ＶBIAS1の電圧変化範囲
は１．４Ｖ〜２．１Ｖであり、基準電位ＶBIAS2の電圧
変化範囲は０．７Ｖ〜１．４Ｖであり、ＶBIAS1−Ｖ
BIAS2＝０．７Ｖである。
は１．４Ｖ〜２．１Ｖであり、基準電位ＶBIAS2の電圧
変化範囲は０．７Ｖ〜１．４Ｖであり、ＶBIAS1−Ｖ
BIAS2＝０．７Ｖである。
【００６８】次に、図３を参照して動作を説明する。こ
こで、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）のとき、基準電
位ＶBIAS1と基準電位ＶBIAS2は、それぞれ、電圧変化範
囲の平均電位、すなわち、１．７５Ｖ（＝（１．４＋
２．１）／２）と１．０５Ｖ（＝（０．７＋１．４）／
２）になっている。
こで、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）のとき、基準電
位ＶBIAS1と基準電位ＶBIAS2は、それぞれ、電圧変化範
囲の平均電位、すなわち、１．７５Ｖ（＝（１．４＋
２．１）／２）と１．０５Ｖ（＝（０．７＋１．４）／
２）になっている。
【００６９】はじめに、Ｐ−ＭＯＳトランジスタ１１が
飽和領域で動作しており、Ｐ−ＭＯＳトランジスタ１１
のドレイン電流ｉD（ｔ）と、ＮＰＮトランジスタ３３
のコレクタ電流ｉin（ｔ）は一致しているとする。よっ
て、この場合、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）であ
り、基準電位ＶBIAS1と基準電位ＶBIAS2は電圧変化範囲
の平均電位となっていて、それぞれ、１．７５Ｖ、１．
０５Ｖである。このとき、ノード１６の電位はおおむね
基準電位ＶBIAS1と基準電位ＶBIAS2の平均電位である
１．４Ｖである。また、ＮＰＮトランジスタ１３とＰＮ
Ｐトランジスタ１４はベース−エミッタ間電圧がそれぞ
れ０．３５Ｖ程度となっていてカットオフしている。
飽和領域で動作しており、Ｐ−ＭＯＳトランジスタ１１
のドレイン電流ｉD（ｔ）と、ＮＰＮトランジスタ３３
のコレクタ電流ｉin（ｔ）は一致しているとする。よっ
て、この場合、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）であ
り、基準電位ＶBIAS1と基準電位ＶBIAS2は電圧変化範囲
の平均電位となっていて、それぞれ、１．７５Ｖ、１．
０５Ｖである。このとき、ノード１６の電位はおおむね
基準電位ＶBIAS1と基準電位ＶBIAS2の平均電位である
１．４Ｖである。また、ＮＰＮトランジスタ１３とＰＮ
Ｐトランジスタ１４はベース−エミッタ間電圧がそれぞ
れ０．３５Ｖ程度となっていてカットオフしている。
【００７０】（１） 例えば図３に示す時刻ｔ0から時
刻ｔ1の期間のように、入力電流ｉin（ｔ）が増加し始
めると、すなわち、ｉD（ｔ）＜ｉin（ｔ）となると、
ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位
ＶBIAS2に対して降下する。この時、ＰＮＰトランジス
タ１４はカットオフを保つ一方で、ノード１６の電圧が
基準電位ＶBIAS1から約０．５Ｖ程度下がると、ＮＰＮ
トランジスタ１３は順方向活性領域に入って電流を流し
始め、約０．７Ｖ程度まで下がってオン状態となる。
刻ｔ1の期間のように、入力電流ｉin（ｔ）が増加し始
めると、すなわち、ｉD（ｔ）＜ｉin（ｔ）となると、
ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位
ＶBIAS2に対して降下する。この時、ＰＮＰトランジス
タ１４はカットオフを保つ一方で、ノード１６の電圧が
基準電位ＶBIAS1から約０．５Ｖ程度下がると、ＮＰＮ
トランジスタ１３は順方向活性領域に入って電流を流し
始め、約０．７Ｖ程度まで下がってオン状態となる。
【００７１】そして、ノード１５から、ｉin（ｔ）−ｉ
D（ｔ）に相当する電流がＮＰＮトランジスタ１３を通
じて流れ出し、ｉin（ｔ）とｉD（ｔ）が一致するよう
に、ノード１５の電圧を降下させる。なお、ノード１５
に接続されているＰ−ＭＯＳトランジスタ１１，１２の
ゲート−ソース間の寄生容量の電荷が、ＮＰＮトランジ
スタ１３を通じて引き抜かれるため、ノード１５の電位
が降下する。この時、電流モードの電流制御回路１はカ
レントミラー回路として動作し、入力電流に比例した出
力電流が得られる。
D（ｔ）に相当する電流がＮＰＮトランジスタ１３を通
じて流れ出し、ｉin（ｔ）とｉD（ｔ）が一致するよう
に、ノード１５の電圧を降下させる。なお、ノード１５
に接続されているＰ−ＭＯＳトランジスタ１１，１２の
ゲート−ソース間の寄生容量の電荷が、ＮＰＮトランジ
スタ１３を通じて引き抜かれるため、ノード１５の電位
が降下する。この時、電流モードの電流制御回路１はカ
レントミラー回路として動作し、入力電流に比例した出
力電流が得られる。
【００７２】ところで、ノード１６の絶対電位の動きに
ついて着目すると、上述したように、ｉD（ｔ）＜ｉin
（ｔ）のとき、ノード１６の電圧は２つの基準電位Ｖ
BIAS1と基準電位ＶBIAS2に対して降下する。また、ｎ・
ｉD（ｔ）＜ｎ・ｉin（ｔ）であるので、基準電位Ｖ
BIAS1と基準電位ＶBIAS2は上昇し、ＮＰＮトランジスタ
１３がオン状態の時には、基準電位ＶBIAS1は２．１Ｖ
に達し、ノード１６の絶対電位が約１．４Ｖとなる。
ついて着目すると、上述したように、ｉD（ｔ）＜ｉin
（ｔ）のとき、ノード１６の電圧は２つの基準電位Ｖ
BIAS1と基準電位ＶBIAS2に対して降下する。また、ｎ・
ｉD（ｔ）＜ｎ・ｉin（ｔ）であるので、基準電位Ｖ
BIAS1と基準電位ＶBIAS2は上昇し、ＮＰＮトランジスタ
１３がオン状態の時には、基準電位ＶBIAS1は２．１Ｖ
に達し、ノード１６の絶対電位が約１．４Ｖとなる。
【００７３】ノード１６の電位を示す図４から分かるよ
うに、ノード１６の電位変動は基準電位ＶBIAS1と基準
電位ＶBIAS2が固定電位であった従来例に比較して少な
くて済む。
うに、ノード１６の電位変動は基準電位ＶBIAS1と基準
電位ＶBIAS2が固定電位であった従来例に比較して少な
くて済む。
【００７４】（２） 時刻ｔ1から時刻ｔ2の期間のよう
に、ｉin（ｔ）の増加が止まると、ｉD（ｔ）＝ｉ
in（ｔ）となるため、ＮＰＮトランジスタ１３とＰＮＰ
トランジスタ１４がともにカットオフするよう、ノード
１６の電圧は２つの基準電位ＶBI AS1と基準電位ＶBIAS2
に対して上昇し、概ね基準電位ＶBIAS1と基準電位Ｖ
BIAS2の平均電位に落ち着く。ここで、ノード１５はハ
イインピーダンスであるから、時刻ｔ１における電荷が
変化することはなく、Ｐ−ＭＯＳトランジスタ１１、１
２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれ
る。よって、出力電流ｉout（ｔ）は、時刻ｔ１におけ
る入力電流ｉin（ｔ1）に比例した電流が保持される。
に、ｉin（ｔ）の増加が止まると、ｉD（ｔ）＝ｉ
in（ｔ）となるため、ＮＰＮトランジスタ１３とＰＮＰ
トランジスタ１４がともにカットオフするよう、ノード
１６の電圧は２つの基準電位ＶBI AS1と基準電位ＶBIAS2
に対して上昇し、概ね基準電位ＶBIAS1と基準電位Ｖ
BIAS2の平均電位に落ち着く。ここで、ノード１５はハ
イインピーダンスであるから、時刻ｔ１における電荷が
変化することはなく、Ｐ−ＭＯＳトランジスタ１１、１
２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれ
る。よって、出力電流ｉout（ｔ）は、時刻ｔ１におけ
る入力電流ｉin（ｔ1）に比例した電流が保持される。
【００７５】このときのノード１６の絶対電位の動きに
着目すると、上述したように、ｉD（ｔ）＝ｉin（ｔ）
となった時に、ノード１６の電圧は２つの基準電位Ｖ
BIAS1と基準電位ＶBIAS2に対して上昇して、平均電位に
落ち着く。しかし、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）と
なるため、基準電位ＶBIAS1と基準電位ＶBIAS2の電位は
降下し、それぞれ、１．７５Ｖ、１．０５Ｖとなる。し
たがって、ノード１６の絶対電位はこれらの平均電位で
ある１．４Ｖとなる。
着目すると、上述したように、ｉD（ｔ）＝ｉin（ｔ）
となった時に、ノード１６の電圧は２つの基準電位Ｖ
BIAS1と基準電位ＶBIAS2に対して上昇して、平均電位に
落ち着く。しかし、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）と
なるため、基準電位ＶBIAS1と基準電位ＶBIAS2の電位は
降下し、それぞれ、１．７５Ｖ、１．０５Ｖとなる。し
たがって、ノード１６の絶対電位はこれらの平均電位で
ある１．４Ｖとなる。
【００７６】図４から分かるように、ノード１６の電位
変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位で
あった従来例に比較して少なくて済む。
変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位で
あった従来例に比較して少なくて済む。
【００７７】（３） 時刻ｔ2から時刻ｔ3の期間のよう
に、ｉin（ｔ）がｉin（ｔ1）を下まわると、ノード１
６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に
対してさらに上昇する。しかし、ＮＰＮトランジスタ１
３がカットオフを保ったままであるから、ＶGS（ｔ1）
は保持され、出力電流ｉout（ｔ）は時刻ｔ１の時の値
を保持する。
に、ｉin（ｔ）がｉin（ｔ1）を下まわると、ノード１
６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に
対してさらに上昇する。しかし、ＮＰＮトランジスタ１
３がカットオフを保ったままであるから、ＶGS（ｔ1）
は保持され、出力電流ｉout（ｔ）は時刻ｔ１の時の値
を保持する。
【００７８】この時、ノード１６の電圧が基準電位Ｖ
BIAS2から約０．７Ｖ程度上がると、ＰＮＰトランジス
タ１４は順方向活性領域に入ってオン状態となり、ｉD
（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ1）−ｉ
in（ｔ）の電流を流す。
BIAS2から約０．７Ｖ程度上がると、ＰＮＰトランジス
タ１４は順方向活性領域に入ってオン状態となり、ｉD
（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ1）−ｉ
in（ｔ）の電流を流す。
【００７９】このときのノード１６の絶対電位の動きに
着目すると、上述したように、ノード１６の電圧は２つ
の基準電位ＶBIAS1と基準電位ＶBIAS2に対してさらに上
昇する。このとき、ｎ・ｉD（ｔ）＞ｎ・ｉin（ｔ）と
なるため、基準電位ＶBIAS1と基準電位ＶBIAS2はさらに
降下し、ＰＮＰトランジスタ１４がオン状態の時には、
基準電位ＶBIAS2は０．７Ｖに達する。したがって、ノ
ード１６の絶対電位は約１．４Ｖとなる。
着目すると、上述したように、ノード１６の電圧は２つ
の基準電位ＶBIAS1と基準電位ＶBIAS2に対してさらに上
昇する。このとき、ｎ・ｉD（ｔ）＞ｎ・ｉin（ｔ）と
なるため、基準電位ＶBIAS1と基準電位ＶBIAS2はさらに
降下し、ＰＮＰトランジスタ１４がオン状態の時には、
基準電位ＶBIAS2は０．７Ｖに達する。したがって、ノ
ード１６の絶対電位は約１．４Ｖとなる。
【００８０】図４から分かるように、ノード１６の電位
変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位で
あった従来例に比較して少なくて済む。
変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位で
あった従来例に比較して少なくて済む。
【００８１】（４） 時刻ｔ3から時刻ｔ4の期間のよう
に、ｉin（ｔ1）を超える電流が入力され増加し続ける
と、ノード１６の電圧は２つの基準電位ＶBIAS1と基準
電位ＶBIAS2に対して降下し、基準電位ＶBIAS1から約
０．５Ｖ程度下がった時点で、ＮＰＮトランジスタ１３
が、再度、順方向活性領域に入って電流を流し始め、約
０．７Ｖ程度まで下がつてオン状態となる。そして、ノ
ード１５から、ｉin（ｔ）−ｉD（ｔ）に相当する電流
がＮＰＮトランジスタ１３を通じて流れ出し、ＮＰＮト
ランジスタ３３のコレクタ電流ｉin（ｔ）と、Ｐ−ＭＯ
Ｓトランジスタのドレイン電流ｉD（ｔ）が一致するよ
うに、ノード１５の電圧が降下する。
に、ｉin（ｔ1）を超える電流が入力され増加し続ける
と、ノード１６の電圧は２つの基準電位ＶBIAS1と基準
電位ＶBIAS2に対して降下し、基準電位ＶBIAS1から約
０．５Ｖ程度下がった時点で、ＮＰＮトランジスタ１３
が、再度、順方向活性領域に入って電流を流し始め、約
０．７Ｖ程度まで下がつてオン状態となる。そして、ノ
ード１５から、ｉin（ｔ）−ｉD（ｔ）に相当する電流
がＮＰＮトランジスタ１３を通じて流れ出し、ＮＰＮト
ランジスタ３３のコレクタ電流ｉin（ｔ）と、Ｐ−ＭＯ
Ｓトランジスタのドレイン電流ｉD（ｔ）が一致するよ
うに、ノード１５の電圧が降下する。
【００８２】このようにして、入力電流ｉin（ｔ）に応
じた出力電流ｉout（ｔ）が得られることになる。
じた出力電流ｉout（ｔ）が得られることになる。
【００８３】一方、ノード１６の絶対電位の動きについ
て着目すると、上述したように、ノード１６の電圧は２
つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下す
るが、このとき、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）とな
るため、基準電位ＶBIAS1と基準電位ＶBIAS2は上昇し、
ＮＰＮトランジスタ１３がオン状態の時には、基準電位
ＶBIAS1の電位は２．１Ｖに達する。したがって、ノー
ド１６の絶対電位は約１．４Ｖとなる。
て着目すると、上述したように、ノード１６の電圧は２
つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下す
るが、このとき、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）とな
るため、基準電位ＶBIAS1と基準電位ＶBIAS2は上昇し、
ＮＰＮトランジスタ１３がオン状態の時には、基準電位
ＶBIAS1の電位は２．１Ｖに達する。したがって、ノー
ド１６の絶対電位は約１．４Ｖとなる。
【００８４】図４から分かるように、ノード１６の電位
変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位で
あった従来例に比較して少なくて済む。
変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位で
あった従来例に比較して少なくて済む。
【００８５】以上より、入力電流のピーク値に応じた出
力電流が得られることになる。
力電流が得られることになる。
【００８６】本実施の形態では、基準電位ノード１６の
絶対電位の変動は、基準電位ＶBIAS 1と基準電位ＶBIAS2
の電位が固定されていた従来例に比較してはるかに少な
く、また、より高速で変化量の少ない入力電流に対して
も入力電流のピーク値に応じた出力電流を得ることがで
きる。
絶対電位の変動は、基準電位ＶBIAS 1と基準電位ＶBIAS2
の電位が固定されていた従来例に比較してはるかに少な
く、また、より高速で変化量の少ない入力電流に対して
も入力電流のピーク値に応じた出力電流を得ることがで
きる。
【００８７】＜第２の実施の形態＞図５は本発明の第２
の実施の形態を示す。本実施の形態は第１の実施の形態
との比較でいえば、カレントミラー回路の構成が異な
る。
の実施の形態を示す。本実施の形態は第１の実施の形態
との比較でいえば、カレントミラー回路の構成が異な
る。
【００８８】すなわち、第１の実施の形態では、カレン
トミラー回路３はＮＰＮトランジスタ３１，３２，３３
により構成して、３つの定電流源を発生させるようにし
た。
トミラー回路３はＮＰＮトランジスタ３１，３２，３３
により構成して、３つの定電流源を発生させるようにし
た。
【００８９】これに対して、本実施の形態では、カレン
トミラー回路５３は、コレクタを入力端子に接続したＮ
ＰＮトランジスタ５３１と、ＮＰＮトランジスタ５３４
と、抵抗５３５３と、ＮＰＮトランジスタ３２とにより
３トランジスタ形カレントミラー回路と、ＮＰＮトラン
ジスタ３３とにより、２つの定電流源を発生させるよう
にした。
トミラー回路５３は、コレクタを入力端子に接続したＮ
ＰＮトランジスタ５３１と、ＮＰＮトランジスタ５３４
と、抵抗５３５３と、ＮＰＮトランジスタ３２とにより
３トランジスタ形カレントミラー回路と、ＮＰＮトラン
ジスタ３３とにより、２つの定電流源を発生させるよう
にした。
【００９０】＜第３実施の形態＞図６は本発明の第３の
実施の形態を示す。本実施の形態は第１の実施の形態と
の比較でいえば、カレントミラー回路の構成が異なる。
すなわち、第１の実施の形態では、カレントミラー回路
３はＮＰＮトランジスタ３１，３２，３３により構成し
て、２つの定電流源を発生させるようにした。
実施の形態を示す。本実施の形態は第１の実施の形態と
の比較でいえば、カレントミラー回路の構成が異なる。
すなわち、第１の実施の形態では、カレントミラー回路
３はＮＰＮトランジスタ３１，３２，３３により構成し
て、２つの定電流源を発生させるようにした。
【００９１】これに対して、本実施の形態のカレントミ
ラー回路６３は、第１の実施の形態のカレントミラー回
路３（図１）のＮＰＮトランジスタ３１，３２，３３
を、Ｎ−ＭＯＳトランジスタ６３１，６３２，６３３と
置換したものである。
ラー回路６３は、第１の実施の形態のカレントミラー回
路３（図１）のＮＰＮトランジスタ３１，３２，３３
を、Ｎ−ＭＯＳトランジスタ６３１，６３２，６３３と
置換したものである。
【００９２】＜第４実施の形態＞図７は本発明の第４の
実施の形態を示す。本実施の形態は第１の実施の形態と
の比較でいえば、電流制御回路の構成が異なる。
実施の形態を示す。本実施の形態は第１の実施の形態と
の比較でいえば、電流制御回路の構成が異なる。
【００９３】すなわち、本実施の形態の電流制御回路７
１は、第１の実施の形態の電流制御回路７（図１）にお
けるＮＰＮトランジスタ１３とＰＮＰトランジスタ１４
を、Ｎ−ＭＯＳトランジスタ７１３とＰ−ＭＯＳトラン
ジスタ７１４と置換したものである。
１は、第１の実施の形態の電流制御回路７（図１）にお
けるＮＰＮトランジスタ１３とＰＮＰトランジスタ１４
を、Ｎ−ＭＯＳトランジスタ７１３とＰ−ＭＯＳトラン
ジスタ７１４と置換したものである。
【００９４】従って、ノード７１６の電位が基準電位Ｖ
BIAS1に対してＮ−ＭＯＳトランジスタ７１３の閾値電
位以上降下すると、Ｎ−ＭＯＳトランジスタ７１３はオ
ンし、他方、ノード７１６の電位が基準電位ＶBIAS2に
対してＰ−ＭＯＳトランジスタ７１４の閾値電位以上上
昇すると、Ｐ−ＭＯＳトランジスタ７１４はオンするこ
とになる。
BIAS1に対してＮ−ＭＯＳトランジスタ７１３の閾値電
位以上降下すると、Ｎ−ＭＯＳトランジスタ７１３はオ
ンし、他方、ノード７１６の電位が基準電位ＶBIAS2に
対してＰ−ＭＯＳトランジスタ７１４の閾値電位以上上
昇すると、Ｐ−ＭＯＳトランジスタ７１４はオンするこ
とになる。
【００９５】本実施の形態の電圧制御回路２２は、図８
に示す構成の電圧制御回路と置換してもよい。この電圧
制御回路は図２の電圧制御回路２２のＮＰＮトランジス
タ２４４と、ＰＮＰトランジスタ２２５と、ＮＰＮトラ
ンジスタ２２６とを、それぞれ、Ｎ−ＭＯＳトランジス
タ８２２４と、Ｐ−ＭＯＳトランジスタ８２２５と、Ｎ
−ＭＯＳトランジスタ８２２６と置換したものである。
に示す構成の電圧制御回路と置換してもよい。この電圧
制御回路は図２の電圧制御回路２２のＮＰＮトランジス
タ２４４と、ＰＮＰトランジスタ２２５と、ＮＰＮトラ
ンジスタ２２６とを、それぞれ、Ｎ−ＭＯＳトランジス
タ８２２４と、Ｐ−ＭＯＳトランジスタ８２２５と、Ｎ
−ＭＯＳトランジスタ８２２６と置換したものである。
【００９６】なお、本実施の形態のカレントミラー回路
３は、第２および第３の実施の形態のカレントミラー回
路５３，６３（図５、図６）と置換してもよい。
３は、第２および第３の実施の形態のカレントミラー回
路５３，６３（図５、図６）と置換してもよい。
【００９７】＜第５の実施の形態＞図９は本発明の第５
の実施の形態を示す。本実施の形態は第１の実施の形態
との比較でいえば、ピークホールド回路の構成が異な
る。
の実施の形態を示す。本実施の形態は第１の実施の形態
との比較でいえば、ピークホールド回路の構成が異な
る。
【００９８】図９を説明する。図９に矢印で示す向きを
電流の正の向きとする。図９において、９１は電流制御
回路であって、Ｎ−ＭＯＳトランジスタ９１１，９１２
と、ＰＮＰトランジスタ９１３と、ＰＮＰトランジスタ
９１４とにより構成してある。Ｎ−ＭＯＳトランジスタ
９１１，９１２はゲートどうしが共通接続してあり、各
ソースがアースに接続してあり、Ｎ−ＭＯＳトランジス
タ９１２のドレインが出力端子に接続してある。
電流の正の向きとする。図９において、９１は電流制御
回路であって、Ｎ−ＭＯＳトランジスタ９１１，９１２
と、ＰＮＰトランジスタ９１３と、ＰＮＰトランジスタ
９１４とにより構成してある。Ｎ−ＭＯＳトランジスタ
９１１，９１２はゲートどうしが共通接続してあり、各
ソースがアースに接続してあり、Ｎ−ＭＯＳトランジス
タ９１２のドレインが出力端子に接続してある。
【００９９】ＰＮＰトランジスタ９１３はコレクタが、
共通接続したＮ−ＭＯＳトランジスタ９１１，９１２の
ゲートに接続してあり、エミッタがＮ−ＭＯＳトランジ
スタ９１１のドレインに接続してあり、ベースが電圧制
御回路９２２の基準電位ＶBI AS1に接続してある。ＮＰ
Ｎトランジスタ９１４はエミッタがＰＮＰトランジスタ
９１３のエミッタに接続してあり、ベースが電圧制御回
路９２２の基準電位Ｖ BIAS2に接続してあり、コレクタ
が電源ＶDDに接続してある。
共通接続したＮ−ＭＯＳトランジスタ９１１，９１２の
ゲートに接続してあり、エミッタがＮ−ＭＯＳトランジ
スタ９１１のドレインに接続してあり、ベースが電圧制
御回路９２２の基準電位ＶBI AS1に接続してある。ＮＰ
Ｎトランジスタ９１４はエミッタがＰＮＰトランジスタ
９１３のエミッタに接続してあり、ベースが電圧制御回
路９２２の基準電位Ｖ BIAS2に接続してあり、コレクタ
が電源ＶDDに接続してある。
【０１００】９２は電圧制御部であって、入力電流ｉin
（ｔ）とＮ−ＭＯＳトランジスタ９１１のドレイン電流
ｉD（ｔ）の差に応じて、２つの基準電位ＶBIAS1とＶ
BIAS2を制御するものであり、Ｎ−ＭＯＳトランジスタ
９２１と、電圧制御回路９２２とにより構成してある。
Ｎ−ＭＯＳトランジスタ９２１はＮ−ＭＯＳトランジス
タ９１１のドレイン電流ｉD（ｔ）を検出するものであ
り、ゲートが、電流制御回路９１のＮ−ＭＯＳトランジ
スタ９１１，９１２の共通接続したゲートに接続してあ
り、ソースがアースに接続してあり、ドレインが電圧制
御回路２２に接続してある。
（ｔ）とＮ−ＭＯＳトランジスタ９１１のドレイン電流
ｉD（ｔ）の差に応じて、２つの基準電位ＶBIAS1とＶ
BIAS2を制御するものであり、Ｎ−ＭＯＳトランジスタ
９２１と、電圧制御回路９２２とにより構成してある。
Ｎ−ＭＯＳトランジスタ９２１はＮ−ＭＯＳトランジス
タ９１１のドレイン電流ｉD（ｔ）を検出するものであ
り、ゲートが、電流制御回路９１のＮ−ＭＯＳトランジ
スタ９１１，９１２の共通接続したゲートに接続してあ
り、ソースがアースに接続してあり、ドレインが電圧制
御回路２２に接続してある。
【０１０１】ここで、Ｎ−ＭＯＳトランジスタ９１１と
Ｎ−ＭＯＳトランジスタ９２１のサイズ比、すなわち、
Ｎ−ＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬ
とした場合のそれぞれのＷ／Ｌの比は、１：ｎに設定し
てあり、Ｎ−ＭＯＳトランジスタ９２１のドレイン電流
は、ｎ・ｉD（ｔ）となる。
Ｎ−ＭＯＳトランジスタ９２１のサイズ比、すなわち、
Ｎ−ＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬ
とした場合のそれぞれのＷ／Ｌの比は、１：ｎに設定し
てあり、Ｎ−ＭＯＳトランジスタ９２１のドレイン電流
は、ｎ・ｉD（ｔ）となる。
【０１０２】電圧制御回路９２２は、ｎ・ｉD（ｔ）＞
ｎ・ｉin（ｔ）の場合に、２つの基準電位ＶBIAS1と基
準電位ＶBIAS2をその差電位を保ちつつ上昇させ、他
方、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）の場合に、２つの
基準電位ＶBIAS1と基準電位ＶBIAS 2をその差電位を保ち
つつ降下させるように動作する。
ｎ・ｉin（ｔ）の場合に、２つの基準電位ＶBIAS1と基
準電位ＶBIAS2をその差電位を保ちつつ上昇させ、他
方、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）の場合に、２つの
基準電位ＶBIAS1と基準電位ＶBIAS 2をその差電位を保ち
つつ降下させるように動作する。
【０１０３】９３はカレントミラー回路であり、ＰＮＰ
トランジスタ９３１，９３２，９３３により構成してあ
る。ＰＮＰトランジスタ９３１，９３２，９３３はベー
スどうしが共通接続してある。ＰＮＰトランジスタ９３
１はコレクタが入力端子とベースに接続してあり、エミ
ッタが電源ＶDDに接続してある。ＰＮＰトランジスタ９
３２はコレクタが電圧制御部９２の電圧制御回路９２２
に接続してあり、エミッタがアースに接続してある。Ｐ
ＮＰトランジスタ９３３はコレクタが、電流制御回路９
１のＮ−ＭＯＳトランジスタ９１１のドレインに接続し
てあり、エミッタが電源ＶDDに接続してある。
トランジスタ９３１，９３２，９３３により構成してあ
る。ＰＮＰトランジスタ９３１，９３２，９３３はベー
スどうしが共通接続してある。ＰＮＰトランジスタ９３
１はコレクタが入力端子とベースに接続してあり、エミ
ッタが電源ＶDDに接続してある。ＰＮＰトランジスタ９
３２はコレクタが電圧制御部９２の電圧制御回路９２２
に接続してあり、エミッタがアースに接続してある。Ｐ
ＮＰトランジスタ９３３はコレクタが、電流制御回路９
１のＮ−ＭＯＳトランジスタ９１１のドレインに接続し
てあり、エミッタが電源ＶDDに接続してある。
【０１０４】よって、ＰＮＰトランジスタ９３２のコレ
クタに接続した、電圧制御回路９２２のコンパレータ２
２３の反転端子（図１０）には、入力端子を介してＰＮ
Ｐトランジスタ９３１のコレクタに入力された入力電流
ｉin（ｔ）に比例した電流（ｎ・ｉin（ｔ））が入力さ
れることになる。
クタに接続した、電圧制御回路９２２のコンパレータ２
２３の反転端子（図１０）には、入力端子を介してＰＮ
Ｐトランジスタ９３１のコレクタに入力された入力電流
ｉin（ｔ）に比例した電流（ｎ・ｉin（ｔ））が入力さ
れることになる。
【０１０５】図１０は図９の電圧制御回路９２２の構成
を示す。電圧制御回路９２２はコンパレータ９２２３
と、ＰＮＰトランジスタ９２２５，９２２６と、ＮＰＮ
トランジスタ９２２４と、定電流源９２２７とにより構
成してある。
を示す。電圧制御回路９２２はコンパレータ９２２３
と、ＰＮＰトランジスタ９２２５，９２２６と、ＮＰＮ
トランジスタ９２２４と、定電流源９２２７とにより構
成してある。
【０１０６】コンパレータ９２２３は電流入力電圧出力
のコンパレータであって、非反転端子が電圧制御部９２
のＮ−ＭＯＳトランジスタ９２１のドレインに接続して
あり、反転端子がカレントミラー回路９３のＰＮＰトラ
ンジスタ９３２のコレクタに接続してある。コンパレー
タ９２２３の２つの入力端子において矢印で示す向きの
入力電流を正としている。コンパレータ９２２３はｎ・
ｉD（ｔ）＞ｎ・ｉin（ｔ）の場合には、おおむねＶDD
に等しいハイレベルの電位を出力しようとし、ｎ・ｉD
（ｔ）＜ｎ・ｉin（ｔ）の場合には、おおむねアース電
位に等しいローレベルの電位を出力しようとする。
のコンパレータであって、非反転端子が電圧制御部９２
のＮ−ＭＯＳトランジスタ９２１のドレインに接続して
あり、反転端子がカレントミラー回路９３のＰＮＰトラ
ンジスタ９３２のコレクタに接続してある。コンパレー
タ９２２３の２つの入力端子において矢印で示す向きの
入力電流を正としている。コンパレータ９２２３はｎ・
ｉD（ｔ）＞ｎ・ｉin（ｔ）の場合には、おおむねＶDD
に等しいハイレベルの電位を出力しようとし、ｎ・ｉD
（ｔ）＜ｎ・ｉin（ｔ）の場合には、おおむねアース電
位に等しいローレベルの電位を出力しようとする。
【０１０７】ＮＰＮトランジスタ９２２４はコンパレー
タ９２２３のローレベルの出力電位に制限を設けるため
のものであって、コレクタが電源ＶDDに接続してあり、
ベースが（ＶDD−１．４Ｖ）電源に接続してあり、エミ
ッタがコンパレータ９２２３の出力端子に接続してあ
る。ＮＰＮトランジスタ９２２４のオン時のベース−エ
ミッタ間電圧は、約０．７Ｖであるから、コンパレータ
９２２３のローレベルの出力電位は、（ＶDD−１．４
Ｖ）電源電位から約０．７Ｖ低い電位に制限されて約
（ＶDD−２．１Ｖ）になる。
タ９２２３のローレベルの出力電位に制限を設けるため
のものであって、コレクタが電源ＶDDに接続してあり、
ベースが（ＶDD−１．４Ｖ）電源に接続してあり、エミ
ッタがコンパレータ９２２３の出力端子に接続してあ
る。ＮＰＮトランジスタ９２２４のオン時のベース−エ
ミッタ間電圧は、約０．７Ｖであるから、コンパレータ
９２２３のローレベルの出力電位は、（ＶDD−１．４
Ｖ）電源電位から約０．７Ｖ低い電位に制限されて約
（ＶDD−２．１Ｖ）になる。
【０１０８】ＰＮＰトランジスタ９２２５はコンパレー
タ９２２３のハイレベルの出力電位に制限を設けるため
のものであって、エミッタがＮＰＮトランジスタ９２２
４のエミッタに接続してあり、ベースが（ＶDD−２．１
Ｖ）電源に接続してあり、コレクタがアースに接続して
ある。ＰＮＰトランジスタ９２２５のオン時のエミッタ
−ベース間電圧は、約０．７Ｖであるから、コンパレー
タ９２２３のハイレベルの出力電位は、（ＶDD−２．１
Ｖ）電源電位から約０．７Ｖ高い電位に制限されて約
（ＶDD−１．４Ｖ）になる。
タ９２２３のハイレベルの出力電位に制限を設けるため
のものであって、エミッタがＮＰＮトランジスタ９２２
４のエミッタに接続してあり、ベースが（ＶDD−２．１
Ｖ）電源に接続してあり、コレクタがアースに接続して
ある。ＰＮＰトランジスタ９２２５のオン時のエミッタ
−ベース間電圧は、約０．７Ｖであるから、コンパレー
タ９２２３のハイレベルの出力電位は、（ＶDD−２．１
Ｖ）電源電位から約０．７Ｖ高い電位に制限されて約
（ＶDD−１．４Ｖ）になる。
【０１０９】ＰＮＰトランジスタ９２２６と定電流源９
２２７とでエミッタフォロア回路を構成してあり、ＰＮ
Ｐトランジスタ９２２６はコレクタがアースに接続して
あり、ベースがコンパレータ９２２３の出力端子（基準
電位ＶBIAS1）と、電流制御回路９１のＰＮＰトランジ
スタ９１３のベースとに接続してあり、エミッタが定電
流源９２２７と、電流制御回路９１のＮＰＮトランジス
タ９１４のベースに接続してある。エミッタフォロア回
路の出力端子の電位、すなわち、ＰＮＰトランジスタ９
２２６のエミッタの電位（基準電位ＶBIAS2）は、基準
電位ＶBIAS1よりも約０．７Ｖだけ高い。
２２７とでエミッタフォロア回路を構成してあり、ＰＮ
Ｐトランジスタ９２２６はコレクタがアースに接続して
あり、ベースがコンパレータ９２２３の出力端子（基準
電位ＶBIAS1）と、電流制御回路９１のＰＮＰトランジ
スタ９１３のベースとに接続してあり、エミッタが定電
流源９２２７と、電流制御回路９１のＮＰＮトランジス
タ９１４のベースに接続してある。エミッタフォロア回
路の出力端子の電位、すなわち、ＰＮＰトランジスタ９
２２６のエミッタの電位（基準電位ＶBIAS2）は、基準
電位ＶBIAS1よりも約０．７Ｖだけ高い。
【０１１０】よって、基準電位ＶBIAS1の電圧変化範囲
は（ＶDD−２．１Ｖ）〜（ＶDD−１．４Ｖ）であり、基
準電位ＶBIAS2の電圧変化範囲は（ＶDD−１．４Ｖ）〜
（ＶD D−０．７Ｖ）であり、ＶBIAS1−ＶBIAS2＝０．７
Ｖである。
は（ＶDD−２．１Ｖ）〜（ＶDD−１．４Ｖ）であり、基
準電位ＶBIAS2の電圧変化範囲は（ＶDD−１．４Ｖ）〜
（ＶD D−０．７Ｖ）であり、ＶBIAS1−ＶBIAS2＝０．７
Ｖである。
【０１１１】次に、図１１を参照して動作を説明する。
ここで、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）の時には、基
準電位ＶBIAS1と基準電位ＶBIAS2は、それぞれ、電圧変
化範囲の平均電位にあるとする。
ここで、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）の時には、基
準電位ＶBIAS1と基準電位ＶBIAS2は、それぞれ、電圧変
化範囲の平均電位にあるとする。
【０１１２】はじめに、Ｎ−ＭＯＳトランジスタ９１１
が飽和領域で動作しており、Ｎ−ＭＯＳトランジスタ９
１１のドレイン電流ｉD（ｔ）と、ＰＮＰトランジスタ
９３３のコレクタ電流ｉin（ｔ）は一致しているとす
る。よって、この場合、ｎ・ｉ D（ｔ）＝ｎ・ｉ
in（ｔ）であり、基準電位ＶBIAS1と基準電位ＶBIAS2は
電圧変化範囲となっていて、それぞれ、（ＶDD−１．７
５Ｖ）、（ＶDD−１．０５Ｖ）である。このとき、ノー
ド１６の電位はおおむね基準電位ＶBIAS1と基準電位ＶB
IAS2の平均電位である（ＶDD−１．４Ｖ）である。ま
た、ＰＮＰトランジスタ９１３とＮＰＮトランジスタ９
１４は、ベース−エミッタ間電圧がそれぞれ０．３５Ｖ
程度となっていてカットオフしている。
が飽和領域で動作しており、Ｎ−ＭＯＳトランジスタ９
１１のドレイン電流ｉD（ｔ）と、ＰＮＰトランジスタ
９３３のコレクタ電流ｉin（ｔ）は一致しているとす
る。よって、この場合、ｎ・ｉ D（ｔ）＝ｎ・ｉ
in（ｔ）であり、基準電位ＶBIAS1と基準電位ＶBIAS2は
電圧変化範囲となっていて、それぞれ、（ＶDD−１．７
５Ｖ）、（ＶDD−１．０５Ｖ）である。このとき、ノー
ド１６の電位はおおむね基準電位ＶBIAS1と基準電位ＶB
IAS2の平均電位である（ＶDD−１．４Ｖ）である。ま
た、ＰＮＰトランジスタ９１３とＮＰＮトランジスタ９
１４は、ベース−エミッタ間電圧がそれぞれ０．３５Ｖ
程度となっていてカットオフしている。
【０１１３】（１） 図１１に示す時刻ｔ0からｔ1の期
間のように、ｉin（ｔ）が増加し始めると、ｉD（ｔ）
＜ｉin（ｔ）となるため、ノード９１６の電圧は２つの
基準電位ＶBIAS1と基準電位ＶBIAS2に対して上昇する。
この時、ＮＰＮトランジスタ９１４はカットオフを保つ
一方で、ノード９１６の電圧が基準電位ＶBIAS1から約
０．５Ｖ程度上がると、ＰＮＰトランジスタ９１３は順
方向活性領域に入って電流を流し始め、約０．７Ｖ程度
まで上がってオン状態となる。
間のように、ｉin（ｔ）が増加し始めると、ｉD（ｔ）
＜ｉin（ｔ）となるため、ノード９１６の電圧は２つの
基準電位ＶBIAS1と基準電位ＶBIAS2に対して上昇する。
この時、ＮＰＮトランジスタ９１４はカットオフを保つ
一方で、ノード９１６の電圧が基準電位ＶBIAS1から約
０．５Ｖ程度上がると、ＰＮＰトランジスタ９１３は順
方向活性領域に入って電流を流し始め、約０．７Ｖ程度
まで上がってオン状態となる。
【０１１４】そして、ｉin（ｔ）−ｉD（ｔ）の電流が
ＰＮＰトランジスタ９１３を通じてノード９１５へ流れ
込み、ｉin（ｔ）とｉD（ｔ）が一致するように、ノー
ド９１５の電圧が上昇する。すなわち、ノード９１５に
接続されているＮ−ＭＯＳトランジスタ９１１および９
１２のゲート−ソース間寄生容量の電荷が、ＰＮＰトラ
ンジスタ９１３を通じてノード９１５に供給され、ノー
ド９１５の電圧が上昇する。
ＰＮＰトランジスタ９１３を通じてノード９１５へ流れ
込み、ｉin（ｔ）とｉD（ｔ）が一致するように、ノー
ド９１５の電圧が上昇する。すなわち、ノード９１５に
接続されているＮ−ＭＯＳトランジスタ９１１および９
１２のゲート−ソース間寄生容量の電荷が、ＰＮＰトラ
ンジスタ９１３を通じてノード９１５に供給され、ノー
ド９１５の電圧が上昇する。
【０１１５】この時、電流モードの電流制御回路９１は
カレントミラー回路として動作し、入力電流ｉin（ｔ）
に比例した出力電流ｉout（ｔ）が得られる。
カレントミラー回路として動作し、入力電流ｉin（ｔ）
に比例した出力電流ｉout（ｔ）が得られる。
【０１１６】ところで、ノード９１６の絶対電位の動き
について着目すると、上述したように、ｉD（ｔ）＜ｉ
in（ｔ）のとき、ノード９１６の電圧は２つの基準電位
ＶBIA S1と基準電位ＶBIAS2に対して上昇する。このと
き、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）となるため、基準
電位ＶBIAS1と基準電位ＶBIAS2は降下し、ＰＮＰトラン
ジスタ９１３がオン状態の時には、基準電位ＶBIAS1は
（ＶDD−２．１Ｖ）に達する。したがって、ノード９１
６の絶対電位は約（ＶDD−１．４Ｖ）となる。
について着目すると、上述したように、ｉD（ｔ）＜ｉ
in（ｔ）のとき、ノード９１６の電圧は２つの基準電位
ＶBIA S1と基準電位ＶBIAS2に対して上昇する。このと
き、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）となるため、基準
電位ＶBIAS1と基準電位ＶBIAS2は降下し、ＰＮＰトラン
ジスタ９１３がオン状態の時には、基準電位ＶBIAS1は
（ＶDD−２．１Ｖ）に達する。したがって、ノード９１
６の絶対電位は約（ＶDD−１．４Ｖ）となる。
【０１１７】ノード９１６の電位を示した図１２から分
かるように、ノード９１６の電位変動は基準電位Ｖ
BIAS1と基準電位ＶBIAS2が固定電位である従来例に比較
して少なくて済む。
かるように、ノード９１６の電位変動は基準電位Ｖ
BIAS1と基準電位ＶBIAS2が固定電位である従来例に比較
して少なくて済む。
【０１１８】（２） 時刻ｔ1からｔ2の期間のように、
入力端子を介して入力される入力電流ｉin（ｔ）の増加
が止まると、ｉD（ｔ）＝ｉin（ｔ）となるため、ＰＮ
Ｐトランジスタ９１３とＮＰＮトランジスタ９１４がと
もにカットオフするように、ノード９１６の電圧は２つ
の基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下し、
概ね、基準電位ＶB1AS1と基準電位ＶBIAS2の平均電位に
落ち着く。
入力端子を介して入力される入力電流ｉin（ｔ）の増加
が止まると、ｉD（ｔ）＝ｉin（ｔ）となるため、ＰＮ
Ｐトランジスタ９１３とＮＰＮトランジスタ９１４がと
もにカットオフするように、ノード９１６の電圧は２つ
の基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下し、
概ね、基準電位ＶB1AS1と基準電位ＶBIAS2の平均電位に
落ち着く。
【０１１９】ここで、ノード９１５はハイインピーダン
スであるから、時刻ｔ１における電荷が変化することは
なく、Ｎ−ＭＯＳトランジスタ９１１、９１２のゲート
−ソース間電圧は、ＶGS（ｔ1）に保たれる。このた
め、出力電流ｉout（ｔ）は、時刻ｔ1における入力電流
ｉin（ｔ1）に比例した電流が保持される。
スであるから、時刻ｔ１における電荷が変化することは
なく、Ｎ−ＭＯＳトランジスタ９１１、９１２のゲート
−ソース間電圧は、ＶGS（ｔ1）に保たれる。このた
め、出力電流ｉout（ｔ）は、時刻ｔ1における入力電流
ｉin（ｔ1）に比例した電流が保持される。
【０１２０】このときのノード９１６の絶対電位の動き
に着目すると、上述したように、ｉ D（ｔ）＝ｉ
in（ｔ）となった時に、ノード９１６の電圧は２つの基
準電位ＶBIA S1と基準電位ＶBIAS2に対して降下し、平均
電位に落ち着く。しかし、ｎ・ｉD（ｔ）＝ｎ・ｉ
in（ｔ）となるため、基準電位ＶBIAS1と基準電位Ｖ
BIAS2の電位は上昇し、それぞれ、（ＶDD−１．７５
Ｖ）、（ＶDD−１．０５Ｖ）となる。したがって、ノー
ド９１６の絶対電位はこれらの平均電位である（ＶDD−
１．４Ｖ）となる。
に着目すると、上述したように、ｉ D（ｔ）＝ｉ
in（ｔ）となった時に、ノード９１６の電圧は２つの基
準電位ＶBIA S1と基準電位ＶBIAS2に対して降下し、平均
電位に落ち着く。しかし、ｎ・ｉD（ｔ）＝ｎ・ｉ
in（ｔ）となるため、基準電位ＶBIAS1と基準電位Ｖ
BIAS2の電位は上昇し、それぞれ、（ＶDD−１．７５
Ｖ）、（ＶDD−１．０５Ｖ）となる。したがって、ノー
ド９１６の絶対電位はこれらの平均電位である（ＶDD−
１．４Ｖ）となる。
【０１２１】図１２から分かるように、ノード９１６の
電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電
位である従来例に比較して少なくて済む。
電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電
位である従来例に比較して少なくて済む。
【０１２２】（３） 時刻ｔ2からｔ3の期間のように、
ｉin（ｔ）がｉin（ｔ1）を下まわると、ノード９１６
の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対
してさらに降下する。しかし、ＰＮＰトランジスタ９１
３はカットオフを保ったままであるから、ＶGS（ｔ1）
は保持され、出力電流ｉout（ｔ）は時刻ｔ1の時の値を
保持する。この時、ノード９１６の電圧が基準電位Ｖ
BIAS2から約０．７Ｖ程度下がると、ＮＰＮトランジス
タ９１４は順方向活性領域に入ってオン状態となり、ｉ
D（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ１）−ｉin
（ｔ）の電流を流す。
ｉin（ｔ）がｉin（ｔ1）を下まわると、ノード９１６
の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対
してさらに降下する。しかし、ＰＮＰトランジスタ９１
３はカットオフを保ったままであるから、ＶGS（ｔ1）
は保持され、出力電流ｉout（ｔ）は時刻ｔ1の時の値を
保持する。この時、ノード９１６の電圧が基準電位Ｖ
BIAS2から約０．７Ｖ程度下がると、ＮＰＮトランジス
タ９１４は順方向活性領域に入ってオン状態となり、ｉ
D（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ１）−ｉin
（ｔ）の電流を流す。
【０１２３】この時のノード９１６の絶対電位の動きに
着目すると、上述したように、ノード９１６の電圧は２
つの基準電位ＶBIAS1と基準電位ＶBIAS2に対してさらに
降下する。しかし、このとき、ｎ・ｉD（ｔ）＞ｎ・ｉ
in（ｔ）となるため、基準電位ＶBIAS1と基準電位Ｖ
BIAS2はさらに上昇し、ＮＰＮトランジスタ９１４がオ
ン状態の時には、基準電位ＶBIAS2の電位は（ＶDD−
０．７Ｖ）に達する。したがって、ノード９１６の絶対
電位は約（ＶDD−１．４Ｖ）となる。
着目すると、上述したように、ノード９１６の電圧は２
つの基準電位ＶBIAS1と基準電位ＶBIAS2に対してさらに
降下する。しかし、このとき、ｎ・ｉD（ｔ）＞ｎ・ｉ
in（ｔ）となるため、基準電位ＶBIAS1と基準電位Ｖ
BIAS2はさらに上昇し、ＮＰＮトランジスタ９１４がオ
ン状態の時には、基準電位ＶBIAS2の電位は（ＶDD−
０．７Ｖ）に達する。したがって、ノード９１６の絶対
電位は約（ＶDD−１．４Ｖ）となる。
【０１２４】図１２から分かるように、ノード９１６の
電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電
位である従来例に比較して少なくて済む。
電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電
位である従来例に比較して少なくて済む。
【０１２５】（４） 時刻ｔ3からｔ4の期間のように、
入力端子から入力電流ｉin（ｔ１）を超える電流ｉ
in（ｔ）が入力され増加し続けると、ノード９１６の電
圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して
上昇し、基準電位ＶBIAS1から約０．５Ｖ程度下がった
時点で、ＰＮＰトランジスタ９１３が、再度、順方向活
性領域に入って電流を流し始め、約０．７Ｖ程度まで上
がってオン状態となる。そして、ｉin（ｔ）−ｉ
D（ｔ）の電流がＰＮＰトランジスタ９１３を通じてノ
ード９１５へ流れ込み、ｉin（ｔ）とｉD（ｔ）が一致
するようにノード９１５の電圧が上昇する。このように
して、入力電流ｉin（ｔ）に応じた出力電流ｉ
out（ｔ）が得られることになる。
入力端子から入力電流ｉin（ｔ１）を超える電流ｉ
in（ｔ）が入力され増加し続けると、ノード９１６の電
圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して
上昇し、基準電位ＶBIAS1から約０．５Ｖ程度下がった
時点で、ＰＮＰトランジスタ９１３が、再度、順方向活
性領域に入って電流を流し始め、約０．７Ｖ程度まで上
がってオン状態となる。そして、ｉin（ｔ）−ｉ
D（ｔ）の電流がＰＮＰトランジスタ９１３を通じてノ
ード９１５へ流れ込み、ｉin（ｔ）とｉD（ｔ）が一致
するようにノード９１５の電圧が上昇する。このように
して、入力電流ｉin（ｔ）に応じた出力電流ｉ
out（ｔ）が得られることになる。
【０１２６】一方、ノード９１６の絶対電位の動きにつ
いて着目すると、上述したように、ノード９１６の電圧
は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して上
昇する。しかし、このとき、ｎ・ｉD（ｔ）＜ｎ・ｉin
（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2
は降下し、ＰＮＰトランジスタ９１３がオン状態の時に
は、基準電位ＶBIAS1は（ＶDD−２．１Ｖ）に達する。
したがって、ノード９１６の絶対電位は約（ＶDD−１．
４Ｖ）となる。
いて着目すると、上述したように、ノード９１６の電圧
は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して上
昇する。しかし、このとき、ｎ・ｉD（ｔ）＜ｎ・ｉin
（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2
は降下し、ＰＮＰトランジスタ９１３がオン状態の時に
は、基準電位ＶBIAS1は（ＶDD−２．１Ｖ）に達する。
したがって、ノード９１６の絶対電位は約（ＶDD−１．
４Ｖ）となる。
【０１２７】図１２から分かるように、ノード９１６の
電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電
位である従来例に比較して少なくて済む。
電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電
位である従来例に比較して少なくて済む。
【０１２８】本実施の形態では、基準電位ＶBIAS1と基
準電位VBIAS2を固定した従来例に比較して、ノード９１
６の絶対電位の変動がはるかに少なくて済み、また、よ
り高速で変化量の少ない入力電流に対しても入力電流の
ピーク値に応じた出力電流を得ることができる。
準電位VBIAS2を固定した従来例に比較して、ノード９１
６の絶対電位の変動がはるかに少なくて済み、また、よ
り高速で変化量の少ない入力電流に対しても入力電流の
ピーク値に応じた出力電流を得ることができる。
【０１２９】＜第６の実施の形態＞図１３は本発明の第
６の実施の形態を示す。本実施の形態は第５の実施の形
態との比較でいえば、カレントミラー回路の構成が異な
る。
６の実施の形態を示す。本実施の形態は第５の実施の形
態との比較でいえば、カレントミラー回路の構成が異な
る。
【０１３０】すなわち、第５の実施の形態では、カレン
トミラー回路９３（図９）はＰＮＰトランジスタ９３
１，９３２，９３３により構成して、３つの定電流源を
発生させるようにした。
トミラー回路９３（図９）はＰＮＰトランジスタ９３
１，９３２，９３３により構成して、３つの定電流源を
発生させるようにした。
【０１３１】これに対して、本実施の形態では、カレン
トミラー回路１３３は、コレクタを入力端子に接続した
ＰＮＰトランジスタ１３３１と、ＰＮＰトランジスタ１
３３４と、抵抗１３３５と、ＰＮＰトランジスタ１３３
２とにより構成した３トランジスタ形カレントミラー回
路と、ＰＮＰトランジスタ１３３３とにより、３つの定
電流源を発生させるようにした。
トミラー回路１３３は、コレクタを入力端子に接続した
ＰＮＰトランジスタ１３３１と、ＰＮＰトランジスタ１
３３４と、抵抗１３３５と、ＰＮＰトランジスタ１３３
２とにより構成した３トランジスタ形カレントミラー回
路と、ＰＮＰトランジスタ１３３３とにより、３つの定
電流源を発生させるようにした。
【０１３２】＜第７の実施の形態＞図１４は本発明の第
７の実施の形態を示す。本実施の形態は第５の実施の形
態との比較でいえば、カレントミラー回路の構成が異な
る。すなわち、第５の実施の形態では、カレントミラー
回路９３（図９）はＰＮＰトランジスタ９３１，９３
２，９３３により構成して、２つの定電流源を発生させ
るようにした。
７の実施の形態を示す。本実施の形態は第５の実施の形
態との比較でいえば、カレントミラー回路の構成が異な
る。すなわち、第５の実施の形態では、カレントミラー
回路９３（図９）はＰＮＰトランジスタ９３１，９３
２，９３３により構成して、２つの定電流源を発生させ
るようにした。
【０１３３】これに対して、本実施の形態では、第５の
実施の形態のカレントミラー回路９３（図９）のＰＮＰ
トランジスタ９３１，９３２，９３３を、それぞれ、Ｐ
−ＭＯＳトランジスタ１４３１，１４３２，１４３３と
置換したものである。
実施の形態のカレントミラー回路９３（図９）のＰＮＰ
トランジスタ９３１，９３２，９３３を、それぞれ、Ｐ
−ＭＯＳトランジスタ１４３１，１４３２，１４３３と
置換したものである。
【０１３４】＜第８の実施の形態＞図１５は本発明の第
８の実施の形態を示す。本実施の形態は第５の実施の形
態との比較でいえば、電流制御回路の構成が異なる。
８の実施の形態を示す。本実施の形態は第５の実施の形
態との比較でいえば、電流制御回路の構成が異なる。
【０１３５】すなわち、本実施の形態の電流制御回路１
５１は、第５の実施の形態の電流制御回路９１（図９）
におけるＮＰＮトランジスタ９１３とＰＮＰトランジス
タ９１４を、Ｎ−ＭＯＳトランジスタ１５１３とＰ−Ｍ
ＯＳトランジスタ１５１４と置換したものである。
５１は、第５の実施の形態の電流制御回路９１（図９）
におけるＮＰＮトランジスタ９１３とＰＮＰトランジス
タ９１４を、Ｎ−ＭＯＳトランジスタ１５１３とＰ−Ｍ
ＯＳトランジスタ１５１４と置換したものである。
【０１３６】従って、ノード１５１６の電位が基準電位
ＶBIAS1に対してＰ−ＭＯＳトランジスタ１５１３の閾
値電位以上上昇すると、Ｐ−ＭＯＳトランジスタ１５１
３はオンし、他方、ノード７１６の電位が基準電位Ｖ
BIAS2に対してＮ−ＭＯＳトランジスタ１５１４の閾値
電位以上降下すると、Ｎ−ＭＯＳトランジスタ１５１４
はオンすることになる。
ＶBIAS1に対してＰ−ＭＯＳトランジスタ１５１３の閾
値電位以上上昇すると、Ｐ−ＭＯＳトランジスタ１５１
３はオンし、他方、ノード７１６の電位が基準電位Ｖ
BIAS2に対してＮ−ＭＯＳトランジスタ１５１４の閾値
電位以上降下すると、Ｎ−ＭＯＳトランジスタ１５１４
はオンすることになる。
【０１３７】本実施の形態の電圧制御回路２２は、図１
６に示す構成の電圧制御回路と置換してもよい。この電
圧制御回路は図１０の電圧制御回路９２２のＮＰＮトラ
ンジスタ９２４４と、ＰＮＰトランジスタ９２２５と、
ＮＰＮトランジスタ９２２６とを、それぞれ、Ｎ−ＭＯ
Ｓトランジスタ１６２２４と、Ｐ−ＭＯＳトランジスタ
１６２２５と、Ｎ−ＭＯＳトランジスタ１６２２６と置
換したものである。
６に示す構成の電圧制御回路と置換してもよい。この電
圧制御回路は図１０の電圧制御回路９２２のＮＰＮトラ
ンジスタ９２４４と、ＰＮＰトランジスタ９２２５と、
ＮＰＮトランジスタ９２２６とを、それぞれ、Ｎ−ＭＯ
Ｓトランジスタ１６２２４と、Ｐ−ＭＯＳトランジスタ
１６２２５と、Ｎ−ＭＯＳトランジスタ１６２２６と置
換したものである。
【０１３８】本実施の形態のカレントミラー回路９３
は、第６および第７の実施の形態のカレントミラー回路
１３３，１４３（図１３、図１４）と置換してもよい。
は、第６および第７の実施の形態のカレントミラー回路
１３３，１４３（図１３、図１４）と置換してもよい。
【０１３９】＜第９の実施の形態＞図１７は本発明の第
９の実施の形態を示す。本実施の形態は第１の実施の形
態との比較でいえば、電流制御回路の構成が異なる。す
なわち、本実施の形態の電流制御回路１７１は、第１の
実施の形態の電流制御回路１（図１）におけるノード１
５をコンデンサ１７８を介して電源ＶDDに接続したもの
である。
９の実施の形態を示す。本実施の形態は第１の実施の形
態との比較でいえば、電流制御回路の構成が異なる。す
なわち、本実施の形態の電流制御回路１７１は、第１の
実施の形態の電流制御回路１（図１）におけるノード１
５をコンデンサ１７８を介して電源ＶDDに接続したもの
である。
【０１４０】このように構成したので、ノード１５の電
圧が降下する際、ノード１５に接続したＰ−ＭＯＳトラ
ンジスタ１１および１２のゲート−ソース間寄生容量に
加えて、ノード１５に接続した電荷ホールド用のコンデ
ンサ１７８から、ＮＰＮトランジスタ１３を通じて電荷
が引き抜かれることになる。
圧が降下する際、ノード１５に接続したＰ−ＭＯＳトラ
ンジスタ１１および１２のゲート−ソース間寄生容量に
加えて、ノード１５に接続した電荷ホールド用のコンデ
ンサ１７８から、ＮＰＮトランジスタ１３を通じて電荷
が引き抜かれることになる。
【０１４１】そして、第１の実施の形態に比較して、ノ
ード１５における容量がコンデンサ１７８の分だけ大き
くなり、保持される電荷量も増えることになる。このた
め、ノード１５にリーク電流があった場合、一定時間経
過後のノード１５の電圧変動誤差を、第１の実施の形態
の場合に比較して小さくすることができ、より安定して
入力電流のピーク値に応じた出力電流を得ることができ
る。
ード１５における容量がコンデンサ１７８の分だけ大き
くなり、保持される電荷量も増えることになる。このた
め、ノード１５にリーク電流があった場合、一定時間経
過後のノード１５の電圧変動誤差を、第１の実施の形態
の場合に比較して小さくすることができ、より安定して
入力電流のピーク値に応じた出力電流を得ることができ
る。
【０１４２】なお、第９の実施の形態のカレントミラー
回路３は、第２および第２の実施の形態のカレントミラ
ー回路５３，６３（図５、図６）と置換してもよい。
回路３は、第２および第２の実施の形態のカレントミラ
ー回路５３，６３（図５、図６）と置換してもよい。
【０１４３】＜第１０の実施の形態＞図１８は本発明の
第１０の実施の形態を示す。本実施の形態は第４の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路１８１は、
第４の実施の形態の電流制御回路７１（図７）のノード
７１５をコンデンサ１８８を介して電源ＶDDに接続した
ものである。
第１０の実施の形態を示す。本実施の形態は第４の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路１８１は、
第４の実施の形態の電流制御回路７１（図７）のノード
７１５をコンデンサ１８８を介して電源ＶDDに接続した
ものである。
【０１４４】このように構成したので、ノード７１５の
電圧が降下する際、ノード７１５に接続したＰ−ＭＯＳ
トランジスタ１１および１２のゲート−ソース間寄生容
量に加えて、ノード７１５に接続した電荷ホールド用の
コンデンサ１８８から、ＮＰＮトランジスタ７１３を通
じて電荷が引き抜かれることになる。
電圧が降下する際、ノード７１５に接続したＰ−ＭＯＳ
トランジスタ１１および１２のゲート−ソース間寄生容
量に加えて、ノード７１５に接続した電荷ホールド用の
コンデンサ１８８から、ＮＰＮトランジスタ７１３を通
じて電荷が引き抜かれることになる。
【０１４５】ノード７１５の容量は、第４の実施の形態
との比較で言えば、コンデンサ１８８の分だけ大きくな
り、保持される電荷量も増えることになる。よって、ノ
ード７１５にリーク電流があった場合、一定時間経過後
のノード７１５の電圧変動誤差を、第４の実施の形態の
場合に比較して小さくすることができ、より安定して入
力電流のピーク値に応じた出力電流を得ることができ
る。
との比較で言えば、コンデンサ１８８の分だけ大きくな
り、保持される電荷量も増えることになる。よって、ノ
ード７１５にリーク電流があった場合、一定時間経過後
のノード７１５の電圧変動誤差を、第４の実施の形態の
場合に比較して小さくすることができ、より安定して入
力電流のピーク値に応じた出力電流を得ることができ
る。
【０１４６】本実施の形態のカレントミラー回路３は、
第２および第３の実施の形態のカレントミラー回路５
３，６３（図５、図６）と置換してもよい。
第２および第３の実施の形態のカレントミラー回路５
３，６３（図５、図６）と置換してもよい。
【０１４７】＜第１１の実施の形態＞図１９は本発明の
第１１の実施の形態を示す。本実施の形態は第５の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路１９１は、
第５の実施の形態の電流制御回路９１（図９）における
ノード９１５をコンデンサ１９８を介してアースに接続
したものである。
第１１の実施の形態を示す。本実施の形態は第５の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路１９１は、
第５の実施の形態の電流制御回路９１（図９）における
ノード９１５をコンデンサ１９８を介してアースに接続
したものである。
【０１４８】このように構成したのでち、ノード９１５
の電圧が上昇する際、ノード９１５に接続したＮ−ＭＯ
Ｓトランジスタ９１１および９１２のゲート−ソース間
寄生容量に加えて、ノード９１５に接続した電荷ホール
ド用のコンデンサ１９８に、ＰＮＰトランジスタ９１３
を通じて電荷が供給されることになる。
の電圧が上昇する際、ノード９１５に接続したＮ−ＭＯ
Ｓトランジスタ９１１および９１２のゲート−ソース間
寄生容量に加えて、ノード９１５に接続した電荷ホール
ド用のコンデンサ１９８に、ＰＮＰトランジスタ９１３
を通じて電荷が供給されることになる。
【０１４９】ノード９１５の容量は第５の実施の形態と
比較してコンデンサ１９８の分だけ大きくなり、保持さ
れる電荷量も増えることになる。このため、ノード９１
５にリーク電流があった場合、一定時間経過後のノード
９１５の電圧変動誤差を、第５の実施の形態の場合に比
較して小さくすることができ、より安定して入力電流の
ピーク値に応じた出力電流が得られる。
比較してコンデンサ１９８の分だけ大きくなり、保持さ
れる電荷量も増えることになる。このため、ノード９１
５にリーク電流があった場合、一定時間経過後のノード
９１５の電圧変動誤差を、第５の実施の形態の場合に比
較して小さくすることができ、より安定して入力電流の
ピーク値に応じた出力電流が得られる。
【０１５０】本実施の形態の電流制御回路９３は、第５
の実施の形態のカレントミラー回路９３（図９）は、第
６および第７の実施の形態のカレントミラー回路１３
３，１４３（図１３、図１４）と置換してもよい。
の実施の形態のカレントミラー回路９３（図９）は、第
６および第７の実施の形態のカレントミラー回路１３
３，１４３（図１３、図１４）と置換してもよい。
【０１５１】＜第１２の実施の形態＞図２０は本発明の
第１２の実施の形態を示す。本実施の形態は第８の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２０１は、
第８の実施の形態の電流制御回路１５１（図１５）にお
けるノード１５１５をコンデンサ２０８を介してアース
に接続したものである。
第１２の実施の形態を示す。本実施の形態は第８の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２０１は、
第８の実施の形態の電流制御回路１５１（図１５）にお
けるノード１５１５をコンデンサ２０８を介してアース
に接続したものである。
【０１５２】このように構成したので、ノード１５１５
の電圧が上昇する際、ノード１５１５に接続したＰ−Ｍ
ＯＳトランジスタ１５１１および１５１２のゲート−ソ
ース間寄生容量に加えて、ノード１５１５に接続した電
荷ホールド用のコンデンサ２０８に、ＮＰＮトランジス
タ１５１３を通じて電荷が供給されることになる。
の電圧が上昇する際、ノード１５１５に接続したＰ−Ｍ
ＯＳトランジスタ１５１１および１５１２のゲート−ソ
ース間寄生容量に加えて、ノード１５１５に接続した電
荷ホールド用のコンデンサ２０８に、ＮＰＮトランジス
タ１５１３を通じて電荷が供給されることになる。
【０１５３】そして、ノード１５１５の容量が、第８の
実施の形態と比較してコンデンサ２０８の分だけ大きく
なり、保持される電荷量も増えることになる。よって、
ノード１５１５にリーク電流があった場合、一定時間経
過後のノード１５１５の電圧変動誤差を、第８の実施の
形態の場合に比較して小さくすることができ、より安定
して入力電流のピーク値に応じた出力電流が得られる。
実施の形態と比較してコンデンサ２０８の分だけ大きく
なり、保持される電荷量も増えることになる。よって、
ノード１５１５にリーク電流があった場合、一定時間経
過後のノード１５１５の電圧変動誤差を、第８の実施の
形態の場合に比較して小さくすることができ、より安定
して入力電流のピーク値に応じた出力電流が得られる。
【０１５４】本実施の形態のカレントミラー回路９３
は、第６および第７の実施の形態のカレントミラー回路
１３３，１４３（図１３、図１４）と置換してもよい。
は、第６および第７の実施の形態のカレントミラー回路
１３３，１４３（図１３、図１４）と置換してもよい。
【０１５５】＜第１３の実施の形態＞図２１は本発明の
第１３の実施の形態を示す。本実施の形態は第１の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２１１は、
第１の実施の形態の電流制御回路１（図１）におけるノ
ード１５をスイッチ２１９を介して電源ＶDDに接続し、
スイッチ２１９をリセット制御回路２１０によりＯＮ／
ＯＦＦ制御するようにした。
第１３の実施の形態を示す。本実施の形態は第１の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２１１は、
第１の実施の形態の電流制御回路１（図１）におけるノ
ード１５をスイッチ２１９を介して電源ＶDDに接続し、
スイッチ２１９をリセット制御回路２１０によりＯＮ／
ＯＦＦ制御するようにした。
【０１５６】本実施の形態の電流制御回路２１１は、ス
イッチ２１９がリセット制御回路２１０によりオフにさ
れた場合は、第１の実施の形態の電流制御回路１（図
１）と同様に動作する。他方、スイッチ２１９がリセッ
ト制御回路２１０によりオンにされた場合は、ノード１
５が電源ＶDDにショートされ、ノード１５の電位を電源
ＶDDの電位にすることができる。
イッチ２１９がリセット制御回路２１０によりオフにさ
れた場合は、第１の実施の形態の電流制御回路１（図
１）と同様に動作する。他方、スイッチ２１９がリセッ
ト制御回路２１０によりオンにされた場合は、ノード１
５が電源ＶDDにショートされ、ノード１５の電位を電源
ＶDDの電位にすることができる。
【０１５７】そこで、ピークホールド動作後、スイッチ
２１９をオンにし、ノード１５の電圧を電源ＶDDの電圧
に上昇させた後、スイッチ２１９をオフにすれば、その
後は、第１の実施の形態の電流制御回路１と同様に動作
して、新たにピークホールド動作を行うことになる。
２１９をオンにし、ノード１５の電圧を電源ＶDDの電圧
に上昇させた後、スイッチ２１９をオフにすれば、その
後は、第１の実施の形態の電流制御回路１と同様に動作
して、新たにピークホールド動作を行うことになる。
【０１５８】なお、図１７の電流制御回路１７１のノー
ド１５にスイッチ２１９を介して電源ＶDDに接続し、ス
イッチ２１９をリセット制御回路２１０によりＯＮ／Ｏ
ＦＦ制御するようにしてもよい。
ド１５にスイッチ２１９を介して電源ＶDDに接続し、ス
イッチ２１９をリセット制御回路２１０によりＯＮ／Ｏ
ＦＦ制御するようにしてもよい。
【０１５９】本実施の形態のカレントミラー回路２１１
は、第２および第３の実施の形態のカレントミラー回路
５３，６３（図５、図６）と置換してもよい。
は、第２および第３の実施の形態のカレントミラー回路
５３，６３（図５、図６）と置換してもよい。
【０１６０】＜第１４の実施の形態＞図２２は本発明の
第１４の実施の形態を示す。本実施の形態は第４の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２２１は、
第４の実施の形態の電流制御回路７１（図７）における
ノード７１５をスイッチ２２９を介して電源ＶDDに接続
し、スイッチ２２９をリセット制御回路２２０によりＯ
Ｎ／ＯＦＦ制御するようにした。
第１４の実施の形態を示す。本実施の形態は第４の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２２１は、
第４の実施の形態の電流制御回路７１（図７）における
ノード７１５をスイッチ２２９を介して電源ＶDDに接続
し、スイッチ２２９をリセット制御回路２２０によりＯ
Ｎ／ＯＦＦ制御するようにした。
【０１６１】本実施の形態の電流制御回路２２１は、ス
イッチ２２９がリセット制御回路２２０によりオフにさ
れた場合は、第４の実施の形態の電流制御回路７１（図
７）と同様に動作する。他方、スイッチ２２９がリセッ
ト制御回路２２０によりオンにされた場合は、ノード７
１５が電源ＶDDにショートされ、ノード７１５の電位を
電源ＶDDの電位にすることができる。
イッチ２２９がリセット制御回路２２０によりオフにさ
れた場合は、第４の実施の形態の電流制御回路７１（図
７）と同様に動作する。他方、スイッチ２２９がリセッ
ト制御回路２２０によりオンにされた場合は、ノード７
１５が電源ＶDDにショートされ、ノード７１５の電位を
電源ＶDDの電位にすることができる。
【０１６２】そこで、ピークホールド動作後、スイッチ
２２９をオンにし、ノード７１５の電圧を電源ＶDDの電
圧に上昇させた後、スイッチ２２９をオフにすれば、そ
の後は、第４の実施の形態の電流制御回路１と同様に動
作して、新たにピークホールド動作を行うことになる。
２２９をオンにし、ノード７１５の電圧を電源ＶDDの電
圧に上昇させた後、スイッチ２２９をオフにすれば、そ
の後は、第４の実施の形態の電流制御回路１と同様に動
作して、新たにピークホールド動作を行うことになる。
【０１６３】なお、図１８の電流制御回路１８１のノー
ド７１５にスイッチ２２９を介して電源ＶDDに接続し、
スイッチ２２９をリセット制御回路２２０によりＯＮ／
ＯＦＦ制御するようにしてもよい。
ド７１５にスイッチ２２９を介して電源ＶDDに接続し、
スイッチ２２９をリセット制御回路２２０によりＯＮ／
ＯＦＦ制御するようにしてもよい。
【０１６４】本実施の形態のカレントミラー回路２２１
は、第２および第３の実施の形態のカレントミラー回路
５３，６３（図５、図６）と置換してもよい。
は、第２および第３の実施の形態のカレントミラー回路
５３，６３（図５、図６）と置換してもよい。
【０１６５】＜第１５の実施の形態＞図２３は本発明の
第１５の実施の形態を示す。本実施の形態は第５の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２３１は、
第５の実施の形態の電流制御回路９１（図９）における
ノード９１５をスイッチ２３９を介して電源ＶDDに接続
し、スイッチ２３９をリセット制御回路２３０によりＯ
Ｎ／ＯＦＦ制御するようにした。
第１５の実施の形態を示す。本実施の形態は第５の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２３１は、
第５の実施の形態の電流制御回路９１（図９）における
ノード９１５をスイッチ２３９を介して電源ＶDDに接続
し、スイッチ２３９をリセット制御回路２３０によりＯ
Ｎ／ＯＦＦ制御するようにした。
【０１６６】本実施の形態の電流制御回路２３１は、ス
イッチ２３９がリセット制御回路２３０によりオフにさ
れた場合は、第５の実施の形態の電流制御回路９１（図
９）と同様に動作する。他方、スイッチ２３９がリセッ
ト制御回路２３０によりオンにされた場合は、ノード９
１５がアースにショートされ、ノード９１５の電位をア
ースの電位にすることができる。
イッチ２３９がリセット制御回路２３０によりオフにさ
れた場合は、第５の実施の形態の電流制御回路９１（図
９）と同様に動作する。他方、スイッチ２３９がリセッ
ト制御回路２３０によりオンにされた場合は、ノード９
１５がアースにショートされ、ノード９１５の電位をア
ースの電位にすることができる。
【０１６７】そこで、ピークホールド動作後、スイッチ
２３９をオンにし、ノード９１５の電圧をアースの電圧
に降下させた後、スイッチ２３９をオフにすれば、その
後は、第５の実施の形態の電流制御回路９１と同様に動
作して、新たにピークホールド動作を行うことになる。
２３９をオンにし、ノード９１５の電圧をアースの電圧
に降下させた後、スイッチ２３９をオフにすれば、その
後は、第５の実施の形態の電流制御回路９１と同様に動
作して、新たにピークホールド動作を行うことになる。
【０１６８】なお、図１９の電流制御回路１９１のノー
ド９１５にスイッチ２３９を介して電源ＶDDに接続し、
スイッチ２３９をリセット制御回路２３０によりＯＮ／
ＯＦＦ制御するようにしてもよい。
ド９１５にスイッチ２３９を介して電源ＶDDに接続し、
スイッチ２３９をリセット制御回路２３０によりＯＮ／
ＯＦＦ制御するようにしてもよい。
【０１６９】本実施の形態のカレントミラー回路９３
は、第６および第７の実施の形態のカレントミラー回路
１４３，１４３（図１３、図１４）と置換してもよい。
は、第６および第７の実施の形態のカレントミラー回路
１４３，１４３（図１３、図１４）と置換してもよい。
【０１７０】＜第１６の実施の形態＞図２３は本発明の
第１６の実施の形態を示す。本実施の形態は第８の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２２１は、
第８の実施の形態の電流制御回路１５１（図１５）にお
けるノード１５１５をスイッチ２４９を介して電源ＶDD
に接続し、スイッチ２４９をリセット制御回路２４０に
よりＯＮ／ＯＦＦ制御するようにした。
第１６の実施の形態を示す。本実施の形態は第８の実施
の形態との比較でいえば、電流制御回路の構成が異な
る。すなわち、本実施の形態の電流制御回路２２１は、
第８の実施の形態の電流制御回路１５１（図１５）にお
けるノード１５１５をスイッチ２４９を介して電源ＶDD
に接続し、スイッチ２４９をリセット制御回路２４０に
よりＯＮ／ＯＦＦ制御するようにした。
【０１７１】本実施の形態の電流制御回路２４１は、ス
イッチ２４９がリセット制御回路２４０によりオフにさ
れた場合は、第８の実施の形態の電流制御回路１５１
（図１５）と同様に動作する。他方、スイッチ２４９が
リセット制御回路２４０によりオンにされた場合は、ノ
ード１５１５がアースにショートされ、ノード１５１５
の電位をアース電位にすることができる。
イッチ２４９がリセット制御回路２４０によりオフにさ
れた場合は、第８の実施の形態の電流制御回路１５１
（図１５）と同様に動作する。他方、スイッチ２４９が
リセット制御回路２４０によりオンにされた場合は、ノ
ード１５１５がアースにショートされ、ノード１５１５
の電位をアース電位にすることができる。
【０１７２】そこで、ピークホールド動作後、スイッチ
２４９をオンにし、ノード１５１５の電圧をアースの電
圧に降下させた後、スイッチ２４９をオフにすれば、そ
の後は、第８の実施の形態の電流制御回路１５１（図１
５）と同様に動作して、新たにピークホールド動作を行
うことになる。
２４９をオンにし、ノード１５１５の電圧をアースの電
圧に降下させた後、スイッチ２４９をオフにすれば、そ
の後は、第８の実施の形態の電流制御回路１５１（図１
５）と同様に動作して、新たにピークホールド動作を行
うことになる。
【０１７３】なお、図２０の電流制御回路２０１のノー
ド１５１５にスイッチ２４９を介して電源ＶDDに接続
し、スイッチ２４９をリセット制御回路２４０によりＯ
Ｎ／ＯＦＦ制御するようにしてもよい。
ド１５１５にスイッチ２４９を介して電源ＶDDに接続
し、スイッチ２４９をリセット制御回路２４０によりＯ
Ｎ／ＯＦＦ制御するようにしてもよい。
【０１７４】本実施の形態のカレントミラー回路９３
は、第６および第７の実施の形態のカレントミラー回路
１３３，１４３（図１３、図１４）と置換してもよい。
は、第６および第７の実施の形態のカレントミラー回路
１３３，１４３（図１３、図１４）と置換してもよい。
【０１７５】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、実質的により高速で変化量
の少ない入力電流に対しても入力電流のピーク値に応じ
た出力電流を得ることができる。
上記のように構成したので、実質的により高速で変化量
の少ない入力電流に対しても入力電流のピーク値に応じ
た出力電流を得ることができる。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１の電圧制御回路の構成を示す回路図であ
る。
る。
【図３】図１のピークホールド回路の動作を説明するた
めの説明図である。
めの説明図である。
【図４】図１に示すノード１６の電位の変動の一例を示
す図である。
す図である。
【図５】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図６】本発明の第３の実施の形態を示す回路図であ
る。
る。
【図７】本発明の第４の実施の形態を示す回路図であ
る。
る。
【図８】図７の電圧制御回路２２と置換可能な電圧制御
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図９】本発明の第５の実施の形態を示す回路図であ
る。
る。
【図１０】図９の電圧制御回路９２２の構成を示す回路
図である。
図である。
【図１１】図９のピークホールド回路の動作を説明する
ための説明図である。
ための説明図である。
【図１２】図９に示すノード９１６の電位の変動の一例
を示す図である。
を示す図である。
【図１３】本発明の第６の実施の形態を示す回路図であ
る。
る。
【図１４】本発明の第７の実施の形態を示す回路図であ
る。
る。
【図１５】本発明の第８の実施の形態を示す回路図であ
る。
る。
【図１６】図１４の電圧制御回路９２２と置換可能な電
圧制御回路の構成を示す回路図である。
圧制御回路の構成を示す回路図である。
【図１７】本発明の第９の実施の形態を示す回路図であ
る。
る。
【図１８】本発明の第１０の実施の形態を示す回路図で
ある。
ある。
【図１９】本発明の第１１の実施の形態を示す回路図で
ある。
ある。
【図２０】本発明の第１２の実施の形態を示す回路図で
ある。
ある。
【図２１】本発明の第１３の実施の形態を示す回路図で
ある。
ある。
【図２２】本発明の第１４の実施の形態を示す回路図で
ある。
ある。
【図２３】本発明の第１５の実施の形態を示す回路図で
ある。
ある。
【図２４】本発明の第１６の実施の形態を示す回路図で
ある。
ある。
【図２５】電圧モードのピークホールド回路の一例を示
す回路図である。
す回路図である。
【図２６】従来の電流モードのピークホールド回路の一
例を示す回路図である。
例を示す回路図である。
【図２７】図２０のピークホールド回路の動作を説明す
るための説明図である。
るための説明図である。
【図２８】従来の電流モードのピークホールド回路の他
の例を示す回路図である。
の例を示す回路図である。
【図２９】図２４のピークホールド回路の動作を説明す
るための説明図である。
るための説明図である。
【図３０】図２６のピークホールド回路における図２７
の入力電流ｉin（ｔ）の変化に対する電圧Ｖ4（ｔ）の
変動例を示す図である。
の入力電流ｉin（ｔ）の変化に対する電圧Ｖ4（ｔ）の
変動例を示す図である。
【図３１】図２８のピークホールド回路における図２９
の入力電流ｉin（ｔ）の変化に対する電圧Ｖ14（ｔ）の
変動例を示す図である。
の入力電流ｉin（ｔ）の変化に対する電圧Ｖ14（ｔ）の
変動例を示す図である。
１，９１ 電流制御回路 ２，９２ 電圧制御部 ３，９３ カレントミラー回路 １１，１２，２１ Ｐ−ＭＯＳＦＥＴ １３，３１〜３３，２２４，２２６，９１３，９１４
ＮＰＮトランジスタ １４，２２５，９１３，９３１〜９３３ ＰＮＰトラン
ジスタ ２２，９２２ 電圧制御回路 １７８，１８８，１９８，２０８ コンデンサ ２１０．２２０，２３０，２４０ リセット制御回路 ２１９，２２９，２３９，２４９ スイッチ ２２３，９２２３ コンパレータ ９１１，９１２，９２１ Ｎ−ＭＯＳＦＥＴ
ＮＰＮトランジスタ １４，２２５，９１３，９３１〜９３３ ＰＮＰトラン
ジスタ ２２，９２２ 電圧制御回路 １７８，１８８，１９８，２０８ コンデンサ ２１０．２２０，２３０，２４０ リセット制御回路 ２１９，２２９，２３９，２４９ スイッチ ２２３，９２２３ コンパレータ ９１１，９１２，９２１ Ｎ−ＭＯＳＦＥＴ
Claims (10)
- 【請求項１】 入力端子からの入力電流と同一の大きさ
の電流を流す第１定電流源と、前記入力電流の所定倍の
電流を流す第２定電流源を発生するカレントミラー回路
と、 ドレインを前記第１定電流源に接続しソースを第１電源
に接続した第１ＦＥＴと、 ドレインを出力端子に接続しソースを前記第１電源に接
続しゲートを前記第１ＦＥＴのゲートと共通接続した第
２ＦＥＴと、 相補的な特性を有する第１および第２トランジスタより
なる２段直列回路であって、前記共通接続したゲートと
前記第１電源より電圧が低い第２電源との間に設けてあ
り、前記第１および第２トランジスタのノードを前記第
１ＦＥＴのドレインに接続した２段直列回路と、 前記第１ＦＥＴのドレイン電流を検出する電流検出手段
と、 該電流検出手段により検出されたドレイン電流の前記所
定倍分の電流と、前記第２定電流源の流す前記入力電流
の所定倍の電流とを比較し、前記第１電源の電圧より低
い第１印加電圧を前記第１トランジスタに印加するとと
もに、該第１印加電圧に対して前記第１および第２トラ
ンジスタを同時にオンにしない所定電圧だけ常に低い第
２印加電圧を前記第２トランジスタに印加する印加電圧
制御手段であって、前記電流検出手段により検出された
検出電流が前記第１ＦＥＴのドレイン電流より大きい場
合に、前記第１印加電圧として第１電圧を前記第１トラ
ンジスタに印加してオンにするとともに、前記第２印加
電圧として第２電圧を前記第２トランジスタに印加して
オフにし、前記検出電流が前記ドレイン電流未満である
場合に、前記第１印加電圧として前記第１の電圧より前
記所定電圧だけ低い第３電圧を前記第１トランジスタに
印加してオフにするとともに、前記第２印加電圧として
前記第２電圧より前記所定電圧だけ低い第４電圧を前記
第２トランジスタに印加してオンにし、前記検出電流が
前記ドレイン電流と等しい場合に、前記第１印加電圧と
して前記第１電圧と前記第３電圧の平均電圧を前記第１
トランジスタに印加してオフにするとともに、前記第２
印加電圧として前記第２電圧と前記第４電圧の平均電圧
を前記第２トランジスタに印加してオフにする印加電圧
制御手段とを備えたことを特徴とするピークホールド回
路。 - 【請求項２】 請求項１において、前記第１および第２
ＦＥＴの共通接続したゲートと前記第１電源との間に電
荷をホールドするためのコンデンサを接続したことを特
徴とするピークホールド回路。 - 【請求項３】 請求項１または２において、前記第１お
よび第２ＦＥＴの共通接続したゲートの電位を前記第１
電源の電位にするためのスイッチング手段を有すること
を特徴とするピークホールド回路。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記第１および第２ＦＥＴはＰ−ＭＯＳＦＥＴであり、 前記第１トランジスタはＮＰＮトランジスタであり、 前記第２トランジスタはＰＮＰトランジスタであること
を特徴とするピークホールド回路。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 前記第１および第２ＦＥＴはＰ−ＭＯＳＦＥＴであり、 前記第１トランジスタはＮ−ＭＯＳＦＥＴであり、 前記第２トランジスタはＰ−ＭＯＳＦＥＴであることを
特徴とするピークホールド回路。 - 【請求項６】 入力端子への入力電流と同一の大きさの
電流を流す第１定電流源と、前記入力電流の所定倍の電
流を流す第２定電流源を発生するカレントミラー回路
と、 ドレインを前記第１定電流源に接続しソースを、第１電
源より電圧の低い第２電源に接続した第１ＦＥＴと、 ドレインを出力端子に接続しソースを前記第２電源に接
続しゲートを前記第１ＦＥＴのゲートと共通接続した第
２ＦＥＴと、 相補的な特性を有する第１および第２トランジスタより
なる２段直列回路であって、前記共通接続したゲートと
前記第１電源との間に設けてあり、前記第１および第２
トランジスタのノードを前記第１ＦＥＴのドレインに接
続した２段直列回路と、 前記第１ＦＥＴのドレイン電流を検出する電流検出手段
と、 該電流検出手段により検出されたドレイン電流の前記所
定倍分の電流と、前記第２定電流源の流す前記入力電流
の所定倍の電流とを比較し、前記第２電源の電圧より高
い第１印加電圧を前記第１トランジスタに印加するとと
もに、前記第１および第２トランジスタを同時にオンに
しない所定電圧だけ前記第１印加電圧より常に高い第２
印加電圧を前記第２トランジスタに印加する印加電圧制
御手段であって、前記電流検出手段により検出された検
出電流が前記第１ＦＥＴのドレイン電流より大きい場合
に、前記第１印加電圧として第１電圧を前記第１トラン
ジスタに印加してオンにするとともに、前記第２印加電
圧として第２電圧を前記第２トランジスタに印加してオ
フにし、前記検出電流が前記ドレイン電流未満である場
合に、前記第１印加電圧として前記第１の電圧より前記
所定電圧だけ高い第３電圧を前記第１トランジスタに印
加してオフにするとともに、前記第２印加電圧として前
記第２電圧より前記所定電圧だけ高い第４電圧を前記第
２トランジスタに印加してオンにし、前記検出電流が前
記ドレイン電流と等しい場合に、前記第１印加電圧とし
て前記第１電圧と前記第３電圧の平均電圧を前記第１ト
ランジスタに印加してオフにするとともに、前記第２印
加電圧として前記第２電圧と前記第４電圧の平均電圧を
前記第２トランジスタに印加してオフにする印加電圧制
御手段とを備えたことを特徴とするピークホールド回
路。 - 【請求項７】 請求項６において、前記第１および第２
ＦＥＴの共通接続したゲートと前記第２電源との間に電
荷をホールドするためのコンデンサを接続したことを特
徴とするピークホールド回路。 - 【請求項８】 請求項６または７において、前記第１お
よび第２ＦＥＴの共通接続したゲートの電位を前記第２
電源の電位にするためのスイッチング手段を有すること
を特徴とするピークホールド回路。 - 【請求項９】 請求項６ないし８のいずれかにおいて、 前記第１および第２ＦＥＴはＮ−ＭＯＳＦＥＴであり、 前記第１トランジスタはＰＮＰトランジスタであり、 前記第２トランジスタはＮＰＮトランジスタであること
を特徴とするピークホールド回路。 - 【請求項１０】 請求項６ないし９のいずれかにおい
て、 前記第１および第２ＦＥＴはＮ−ＭＯＳＦＥＴであり、 前記第１トランジスタはＰ−ＭＯＳＦＥＴであり、 前記第２トランジスタはＮ−ＭＯＳＦＥＴであることを
特徴とするピークホールド回路。
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