JP2002163238A - 情報処理方法および記録媒体 - Google Patents
情報処理方法および記録媒体Info
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- JP2002163238A JP2002163238A JP2000360397A JP2000360397A JP2002163238A JP 2002163238 A JP2002163238 A JP 2002163238A JP 2000360397 A JP2000360397 A JP 2000360397A JP 2000360397 A JP2000360397 A JP 2000360397A JP 2002163238 A JP2002163238 A JP 2002163238A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5061—Partitioning or combining of resources
- G06F9/5066—Algorithms for mapping a plurality of inter-dependent sub-tasks onto a plurality of physical CPUs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2209/00—Indexing scheme relating to G06F9/00
- G06F2209/50—Indexing scheme relating to G06F9/50
- G06F2209/5017—Task decomposition
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 並列処理計算装置の実行速度を向上させる。
【解決手段】 並列処理ブロック分割ステップ１は、実
行対象となるプログラムを複数の並列処理ブロックに分
割する。スレッド分割ステップ２は、並列処理ブロック
分割ステップ１によって生成された並列処理ブロック
を、プロセッサ群４の個数に応じた複数のスレッドに分
割する。プロセッサ群４は、スレッド分割ステップ２に
よって生成されたスレッドを実行する。指示ステップ３
は、プロセッサ群４のそれぞれのプロセッサがスレッド
の実行を終了した場合であって、プログラムに所定の指
示がなされていない場合には、当該プロセッサに対して
次の並列処理ブロックに係るスレッドを実行するように
指示する。
行対象となるプログラムを複数の並列処理ブロックに分
割する。スレッド分割ステップ２は、並列処理ブロック
分割ステップ１によって生成された並列処理ブロック
を、プロセッサ群４の個数に応じた複数のスレッドに分
割する。プロセッサ群４は、スレッド分割ステップ２に
よって生成されたスレッドを実行する。指示ステップ３
は、プロセッサ群４のそれぞれのプロセッサがスレッド
の実行を終了した場合であって、プログラムに所定の指
示がなされていない場合には、当該プロセッサに対して
次の並列処理ブロックに係るスレッドを実行するように
指示する。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理方法および
記録媒体に関し、特に複数のプロセッサを有する計算装
置に対して、所定の情報処理を実行させる情報処理方法
および記録媒体に関する。
記録媒体に関し、特に複数のプロセッサを有する計算装
置に対して、所定の情報処理を実行させる情報処理方法
および記録媒体に関する。
【０００２】
【従来の技術】複数のプロセッサを有する計算装置にプ
ログラムを実行させる場合には、対象となるプログラム
を複数の並列処理ブロックに分割し、得られた並列処理
ブロックを、処理の基本単位であるスレッドに分割して
各プロセッサに分担して処理させる方法が一般的であっ
た。
ログラムを実行させる場合には、対象となるプログラム
を複数の並列処理ブロックに分割し、得られた並列処理
ブロックを、処理の基本単位であるスレッドに分割して
各プロセッサに分担して処理させる方法が一般的であっ
た。
【０００３】図１０は、このような方法により図の左側
に示すプログラムを５つのプロセッサを有する計算装置
で実行する場合の様子を示す図である。この例では、実
行対象となるプログラムには２つの処理ループ（行番号
「１」〜「３」および行番号「５」〜「７」）が含まれ
ており、それぞれが第１の並列処理ブロックおよび第２
の並列処理ブロックとされている。
に示すプログラムを５つのプロセッサを有する計算装置
で実行する場合の様子を示す図である。この例では、実
行対象となるプログラムには２つの処理ループ（行番号
「１」〜「３」および行番号「５」〜「７」）が含まれ
ており、それぞれが第１の並列処理ブロックおよび第２
の並列処理ブロックとされている。
【０００４】このプログラムが実行されると、各プロセ
ッサに対応する処理の基本単位であるスレッド＃１〜＃
５が生成され、スレッド＃１は、最初の処理ループ（行
番号「１」〜「３」のループ）の変数ｉが１から２００
までの処理を分担し、スレッド＃２は、同じく最初の処
理ループの変数ｉが２０１から４００までの処理を分担
する。同様にして、スレッド＃３、スレッド＃４、およ
び、スレッド＃５は、それぞれ、４０１から６００、６
０１から８００、および、８０１から１０００までの処
理を分担する。
ッサに対応する処理の基本単位であるスレッド＃１〜＃
５が生成され、スレッド＃１は、最初の処理ループ（行
番号「１」〜「３」のループ）の変数ｉが１から２００
までの処理を分担し、スレッド＃２は、同じく最初の処
理ループの変数ｉが２０１から４００までの処理を分担
する。同様にして、スレッド＃３、スレッド＃４、およ
び、スレッド＃５は、それぞれ、４０１から６００、６
０１から８００、および、８０１から１０００までの処
理を分担する。
【０００５】
【発明が解決しようとする課題】しかし、従来において
は、並列処理ブロック間には「バリア」と呼ばれる監視
機構が設けられており、全てのスレッドの処理が終了す
るまで次の並列処理ブロックの実行が保留されていた。
は、並列処理ブロック間には「バリア」と呼ばれる監視
機構が設けられており、全てのスレッドの処理が終了す
るまで次の並列処理ブロックの実行が保留されていた。
【０００６】従って、複数の並列処理ブロックが存在す
る場合には、処理に要する時間は各並列処理ブロックに
おいて最も遅いスレッドの処理時間を加算した時間とな
り、プロセッサ資源が有効に活用できない場合があると
いう問題点があった。
る場合には、処理に要する時間は各並列処理ブロックに
おいて最も遅いスレッドの処理時間を加算した時間とな
り、プロセッサ資源が有効に活用できない場合があると
いう問題点があった。
【０００７】本発明は、以上のような点に鑑みてなされ
たものであり、プロセッサ資源を有効活用することによ
り、処理時間を短縮することが可能な情報処理方法を提
供することを目的とする。
たものであり、プロセッサ資源を有効活用することによ
り、処理時間を短縮することが可能な情報処理方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、複数のプロセッサ（プロセ
ッサ群４）を有する計算装置に対して、所定の情報処理
を実行させる情報処理方法において、実行対象となるプ
ログラムを複数の並列処理ブロックに分割する並列処理
ブロック分割ステップ１と、並列処理ブロック分割ステ
ップ１によって分割された並列処理ブロックを、複数の
プロセッサのそれぞれに分担して処理させるための基本
処理単位であるスレッドに分割するスレッド分割ステッ
プ２と、所定のプロセッサにおいて、スレッドの実行が
終了した場合には、次の並列処理ブロックの実行を指示
する指示ステップ３と、を有することを特徴とする情報
処理方法が提供される。
決するために、図１に示す、複数のプロセッサ（プロセ
ッサ群４）を有する計算装置に対して、所定の情報処理
を実行させる情報処理方法において、実行対象となるプ
ログラムを複数の並列処理ブロックに分割する並列処理
ブロック分割ステップ１と、並列処理ブロック分割ステ
ップ１によって分割された並列処理ブロックを、複数の
プロセッサのそれぞれに分担して処理させるための基本
処理単位であるスレッドに分割するスレッド分割ステッ
プ２と、所定のプロセッサにおいて、スレッドの実行が
終了した場合には、次の並列処理ブロックの実行を指示
する指示ステップ３と、を有することを特徴とする情報
処理方法が提供される。
【０００９】ここで、並列処理ブロック分割ステップ１
は、実行対象となるプログラムを複数の並列処理ブロッ
クに分割する。スレッド分割ステップ２は、並列処理ブ
ロック分割ステップ１によって分割された並列処理ブロ
ックを、複数のプロセッサのそれぞれに分担して処理さ
せるための基本処理単位であるスレッドに分割する。指
示ステップ３は、所定のプロセッサにおいて、スレッド
の実行が終了した場合には、次の並列処理ブロックの実
行を指示する。
は、実行対象となるプログラムを複数の並列処理ブロッ
クに分割する。スレッド分割ステップ２は、並列処理ブ
ロック分割ステップ１によって分割された並列処理ブロ
ックを、複数のプロセッサのそれぞれに分担して処理さ
せるための基本処理単位であるスレッドに分割する。指
示ステップ３は、所定のプロセッサにおいて、スレッド
の実行が終了した場合には、次の並列処理ブロックの実
行を指示する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の情報処理方法の
原理を説明する原理図である。この図に示すように、本
発明に係る情報処理方法は、プロセッサ群４を有する情
報処理装置に所定の情報処理を実行させることを目的と
している。ここで、本発明に係る情報処理方法は、並列
処理ブロック分割ステップ１、スレッド分割ステップ
２、および、指示ステップを有している。
を参照して説明する。図１は、本発明の情報処理方法の
原理を説明する原理図である。この図に示すように、本
発明に係る情報処理方法は、プロセッサ群４を有する情
報処理装置に所定の情報処理を実行させることを目的と
している。ここで、本発明に係る情報処理方法は、並列
処理ブロック分割ステップ１、スレッド分割ステップ
２、および、指示ステップを有している。
【００１１】並列処理ブロック分割ステップ１は、実行
対象となるプログラムを複数の並列処理ブロックに分割
する。スレッド分割ステップ２は、並列処理ブロック分
割ステップ１によって分割された並列処理ブロックを、
プロセッサ群４のそれぞれのプロセッサに分担して処理
させるための基本処理単位であるスレッドに分割する。
対象となるプログラムを複数の並列処理ブロックに分割
する。スレッド分割ステップ２は、並列処理ブロック分
割ステップ１によって分割された並列処理ブロックを、
プロセッサ群４のそれぞれのプロセッサに分担して処理
させるための基本処理単位であるスレッドに分割する。
【００１２】指示ステップ３は、所定のプロセッサにお
いて、スレッドの実行が終了した場合には、次の並列処
理ブロックの実行を指示するが、プログラムに所定の指
示がなされている場合には、全てのスレッドの処理が終
了するまで、次の並列処理ブロックの実行を指示しな
い。
いて、スレッドの実行が終了した場合には、次の並列処
理ブロックの実行を指示するが、プログラムに所定の指
示がなされている場合には、全てのスレッドの処理が終
了するまで、次の並列処理ブロックの実行を指示しな
い。
【００１３】次に、以上の原理図の動作について説明す
る。いま、実行対象のプログラムが入力されると、並列
処理ブロック分割ステップ１は、これを複数の並列処理
ブロックに分割する。なお、並列処理ブロックとは、例
えば、ループ処理などのような一定の機能的な一体性を
有する処理単位をいう。従って、プログラムに複数のル
ープ処理が含まれている場合には、これらがそれぞれ並
列処理ブロックとして分割される。
る。いま、実行対象のプログラムが入力されると、並列
処理ブロック分割ステップ１は、これを複数の並列処理
ブロックに分割する。なお、並列処理ブロックとは、例
えば、ループ処理などのような一定の機能的な一体性を
有する処理単位をいう。従って、プログラムに複数のル
ープ処理が含まれている場合には、これらがそれぞれ並
列処理ブロックとして分割される。
【００１４】スレッド分割ステップ２は、並列処理ブロ
ック分割ステップ１によって生成された並列処理ブロッ
クのそれぞれを実行される順に取得し、各プロセッサに
分担させるべき処理単位としてのスレッドに分割する。
図１の例では、５つのプロセッサが存在しているので、
並列処理ブロックは５つのスレッドに分割される。
ック分割ステップ１によって生成された並列処理ブロッ
クのそれぞれを実行される順に取得し、各プロセッサに
分担させるべき処理単位としてのスレッドに分割する。
図１の例では、５つのプロセッサが存在しているので、
並列処理ブロックは５つのスレッドに分割される。
【００１５】プロセッサ群４は、スレッド分割ステップ
２によって生成されたスレッドを、各プロセッサによっ
て分担して処理する。このとき、プロセッサによって実
行される処理の内容は、同一ではないので、処理が終了
するタイミングは、プロセッサ毎に異なることになる。
２によって生成されたスレッドを、各プロセッサによっ
て分担して処理する。このとき、プロセッサによって実
行される処理の内容は、同一ではないので、処理が終了
するタイミングは、プロセッサ毎に異なることになる。
【００１６】従来においては、全てのプロセッサによる
処理が完了するまで、バリアが監視していたので、ある
プロセッサが先に処理を終了した場合であっても他の全
てのプロセッサが処理を完了するまで待つ必要があっ
た。
処理が完了するまで、バリアが監視していたので、ある
プロセッサが先に処理を終了した場合であっても他の全
てのプロセッサが処理を完了するまで待つ必要があっ
た。
【００１７】しかしながら、本実施の形態では、所定の
プロセッサにおいて処理が完了した場合には、プログラ
ムに指示がない限り、指示ステップ３が次の並列処理ブ
ロックの実行を指示するので、先にスレッドの実行を終
えたプロセッサは次の並列処理ブロックのスレッドを実
行することになる。
プロセッサにおいて処理が完了した場合には、プログラ
ムに指示がない限り、指示ステップ３が次の並列処理ブ
ロックの実行を指示するので、先にスレッドの実行を終
えたプロセッサは次の並列処理ブロックのスレッドを実
行することになる。
【００１８】そして、実行処理が継続し、所定の指示が
プログラムに出現した場合には、指示ステップ３が次の
並列処理ブロックへの移行を保留するので、そこで、全
てのスレッドが同期することになる。
プログラムに出現した場合には、指示ステップ３が次の
並列処理ブロックへの移行を保留するので、そこで、全
てのスレッドが同期することになる。
【００１９】以上に説明したように、従来では各並列処
理ブロックにおける最長のスレッドの実行時間を加算し
た値が実行時間であったが、本発明の情報処理方法によ
れば、所定の並列ブロックに全ての最長のスレッドが分
担されない限りは、実行時間を短縮することが可能とな
る。
理ブロックにおける最長のスレッドの実行時間を加算し
た値が実行時間であったが、本発明の情報処理方法によ
れば、所定の並列ブロックに全ての最長のスレッドが分
担されない限りは、実行時間を短縮することが可能とな
る。
【００２０】次に、本発明の実施の形態について説明す
る。図２は、本発明の情報処理方法を実行する実施の形
態の構成例を示す図である。
る。図２は、本発明の情報処理方法を実行する実施の形
態の構成例を示す図である。
【００２１】本発明の情報処理方法は、図１に示すよう
な情報処理装置において実行される。ここで、情報処理
装置１０は、ＰＵ（Processor Unit）１０ａ−１〜１０
ａ−５、ＲＯＭ（Read Only Memory）１０ｂ、ＲＡＭ
（Random Access Memory）１０ｃ、ＨＤＤ（Hard Disk
Drive）１０ｄ、ＧＢ（Graphics Board）１０ｅ、Ｉ／
Ｆ（Interface）１０ｆ、および、バス１０ｇによって
構成されており、その外部には表示装置１１および入力
装置１２が接続されている。
な情報処理装置において実行される。ここで、情報処理
装置１０は、ＰＵ（Processor Unit）１０ａ−１〜１０
ａ−５、ＲＯＭ（Read Only Memory）１０ｂ、ＲＡＭ
（Random Access Memory）１０ｃ、ＨＤＤ（Hard Disk
Drive）１０ｄ、ＧＢ（Graphics Board）１０ｅ、Ｉ／
Ｆ（Interface）１０ｆ、および、バス１０ｇによって
構成されており、その外部には表示装置１１および入力
装置１２が接続されている。
【００２２】ここで、ＰＵ１０ａ−１〜１０ａ−５は、
ＨＤＤ１０ｄに格納されたプログラムに従って、各種演
算処理を実行するとともに、装置の各部を制御する。Ｒ
ＯＭ１０ｂは、ＰＵ１０ａ−１〜１０ａ−５が実行する
基本的なプログラムやデータ等を格納している。
ＨＤＤ１０ｄに格納されたプログラムに従って、各種演
算処理を実行するとともに、装置の各部を制御する。Ｒ
ＯＭ１０ｂは、ＰＵ１０ａ−１〜１０ａ−５が実行する
基本的なプログラムやデータ等を格納している。
【００２３】ＲＡＭ１０ｃは、ＰＵ１０ａ−１〜１０ａ
−５が実行対象とするプログラムや演算途中のデータを
一時的に格納する。ＨＤＤ１０ｄは、ＰＵ１０ａ−１〜
１０ａ−５が実行するプログラムやデータを格納してい
る。具体的には、システムを管理し、基本的なユーザ操
作環境を提供するための基本的なプログラムであるＯＳ
（Operating System）や、本発明に係るコンパイラ、リ
ンカ、および、実行対象となるアプリケーションプログ
ラム等を格納している。
−５が実行対象とするプログラムや演算途中のデータを
一時的に格納する。ＨＤＤ１０ｄは、ＰＵ１０ａ−１〜
１０ａ−５が実行するプログラムやデータを格納してい
る。具体的には、システムを管理し、基本的なユーザ操
作環境を提供するための基本的なプログラムであるＯＳ
（Operating System）や、本発明に係るコンパイラ、リ
ンカ、および、実行対象となるアプリケーションプログ
ラム等を格納している。
【００２４】ＧＢ１０ｅは、ＰＵ１０ａ−１〜１０ａ−
５から供給された描画命令に従って描画処理を施し、得
られた画像を映像信号に変換して出力する。Ｉ／Ｆ１０
ｆは、入力装置１２から出力されたデータを、装置内部
の表現形式に変換して入力する。
５から供給された描画命令に従って描画処理を施し、得
られた画像を映像信号に変換して出力する。Ｉ／Ｆ１０
ｆは、入力装置１２から出力されたデータを、装置内部
の表現形式に変換して入力する。
【００２５】バス１０ｇは、ＰＵ１０ａ−１〜１０ａ−
５、ＲＯＭ１０ｂ、ＲＡＭ１０ｃ、ＨＤＤ１０ｄ、ＧＢ
１０ｅ、および、Ｉ／Ｆ１０ｆを相互に接続し、これら
の間で情報の授受を可能とする。
５、ＲＯＭ１０ｂ、ＲＡＭ１０ｃ、ＨＤＤ１０ｄ、ＧＢ
１０ｅ、および、Ｉ／Ｆ１０ｆを相互に接続し、これら
の間で情報の授受を可能とする。
【００２６】なお、ＰＵ１０ａ−１〜ＰＵ１０ａ−５
は、並行して処理を行うことが可能であり、実行対象の
プログラムを複数の並列処理ブロックに分割して処理す
る。その際、共通のリソースであるＲＯＭ１０ｂ等にア
クセスする際には、排他制御により、他のユニットの影
響を受けないように制御されている。
は、並行して処理を行うことが可能であり、実行対象の
プログラムを複数の並列処理ブロックに分割して処理す
る。その際、共通のリソースであるＲＯＭ１０ｂ等にア
クセスする際には、排他制御により、他のユニットの影
響を受けないように制御されている。
【００２７】また、以上の構成例は、説明を一部簡略化
して示してあるが、要は複数のＰＵと、それぞれのＰＵ
が独立して動作するような構成を有していればよい。図
３は、図２に示す実施の形態において、ＨＤＤ１０ｄに
格納されているＯＳが起動され、そのＯＳ上で、本発明
に係るコンパイラ、リンカ、および、ライブラリが実行
される際のそれぞれの対応関係を示す図である。この図
に示すように、実行対象となるソースプログラム２０
は、コンパイラ２１によってコンパイル（翻訳）され、
リンカ２２によって基本的なプログラムであるライブラ
リ２３に格納された必要なプログラムが付加され、実行
形式プログラム２４が生成される。なお、本発明は、ラ
イブラリ２３の詳細に係るものであり、以下に示す新た
な制御方法を用いることにより、並列処理の高速化を図
ることが可能となる。
して示してあるが、要は複数のＰＵと、それぞれのＰＵ
が独立して動作するような構成を有していればよい。図
３は、図２に示す実施の形態において、ＨＤＤ１０ｄに
格納されているＯＳが起動され、そのＯＳ上で、本発明
に係るコンパイラ、リンカ、および、ライブラリが実行
される際のそれぞれの対応関係を示す図である。この図
に示すように、実行対象となるソースプログラム２０
は、コンパイラ２１によってコンパイル（翻訳）され、
リンカ２２によって基本的なプログラムであるライブラ
リ２３に格納された必要なプログラムが付加され、実行
形式プログラム２４が生成される。なお、本発明は、ラ
イブラリ２３の詳細に係るものであり、以下に示す新た
な制御方法を用いることにより、並列処理の高速化を図
ることが可能となる。
【００２８】図４は、図３に示すソースプログラム２０
の一例を示す図である。このソースプログラム２０で
は、行番号「１」において、要素数が１０００，２００
０，３０００である整数型の配列ｍ，ｎ，ｐが宣言され
ている。行番号「３」においては並列処理を行うことが
宣言されており、これは行番号「１９」に示す「ＥＮ
Ｄ」と対を構成している。行番号「４」から「８」まで
はループ処理を形成しており、変数ｉの値を配列ｍの各
要素として格納する処理が実行される。また、行番号
「９」から「１３」までは他のループ処理を形成してお
り、変数ｉを２倍した値を配列ｎの各要素として格納す
る処理が実行される。更に、行番号「１４」から「１
８」までは他のループ処理を形成しており、変数ｉを３
倍した値を配列ｐの各要素として格納する処理が実行さ
れる。
の一例を示す図である。このソースプログラム２０で
は、行番号「１」において、要素数が１０００，２００
０，３０００である整数型の配列ｍ，ｎ，ｐが宣言され
ている。行番号「３」においては並列処理を行うことが
宣言されており、これは行番号「１９」に示す「ＥＮ
Ｄ」と対を構成している。行番号「４」から「８」まで
はループ処理を形成しており、変数ｉの値を配列ｍの各
要素として格納する処理が実行される。また、行番号
「９」から「１３」までは他のループ処理を形成してお
り、変数ｉを２倍した値を配列ｎの各要素として格納す
る処理が実行される。更に、行番号「１４」から「１
８」までは他のループ処理を形成しており、変数ｉを３
倍した値を配列ｐの各要素として格納する処理が実行さ
れる。
【００２９】以下では、行番号「４」から「８」までを
第１のループ処理、行番号「９」から「１３」までを第
２のループ処理、行番号「１４」から「１８」までを第
３のループ処理と呼ぶことにする。行番号「８」，「１
３」，「１８」に示す「ＮＯＷＡＩＴ」は、ウエイト処
理を実行しないことを示しており、この一行を付加する
ことにより、バリア機能が停止されることになる。
第１のループ処理、行番号「９」から「１３」までを第
２のループ処理、行番号「１４」から「１８」までを第
３のループ処理と呼ぶことにする。行番号「８」，「１
３」，「１８」に示す「ＮＯＷＡＩＴ」は、ウエイト処
理を実行しないことを示しており、この一行を付加する
ことにより、バリア機能が停止されることになる。
【００３０】なお、処理の並列数は、図示せぬ初期設定
用のプログラムによって指定することができる。また、
プログラム中においても、所定のコマンドを配置するこ
とにより、並列数を任意に指定することができる。
用のプログラムによって指定することができる。また、
プログラム中においても、所定のコマンドを配置するこ
とにより、並列数を任意に指定することができる。
【００３１】以上のようなソースプログラム２０は、コ
ンパイラ２１によって翻訳され、リンカ２２によってラ
イブラリ２３に含まれる必要なプログラムが付加され、
実行形式プログラム２４に変換される。なお、コンパイ
ルの際には、並列処理の単位である並列処理ブロックに
分割され、それぞれの並列処理ブロックにはユニークな
番号である並列処理ブロック番号が付与される。図４に
示すソースプログラムの例では、第１〜第３のループ処
理のそれぞれが並列処理ブロックであるので、例えば、
１〜３の並列ブロック番号がそれぞれの並列処理ブロッ
クに付与される。
ンパイラ２１によって翻訳され、リンカ２２によってラ
イブラリ２３に含まれる必要なプログラムが付加され、
実行形式プログラム２４に変換される。なお、コンパイ
ルの際には、並列処理の単位である並列処理ブロックに
分割され、それぞれの並列処理ブロックにはユニークな
番号である並列処理ブロック番号が付与される。図４に
示すソースプログラムの例では、第１〜第３のループ処
理のそれぞれが並列処理ブロックであるので、例えば、
１〜３の並列ブロック番号がそれぞれの並列処理ブロッ
クに付与される。
【００３２】図５は、実行形式プログラム２４が実行さ
れた際の動作を説明するための図である。この図におい
て、実行形式プログラム２４は、図４に示すソースプロ
グラム２０が機械語に翻訳されたものであり、前述した
第１〜第３のループ処理を有している。スレッド制御部
６０および第１〜第５のスレッド６１〜６５は、リンカ
２２によって付加された並列処理用のプログラムであ
り、実行形式プログラム２４から呼び出されて実行され
るサブルーチン形式のプログラムである。
れた際の動作を説明するための図である。この図におい
て、実行形式プログラム２４は、図４に示すソースプロ
グラム２０が機械語に翻訳されたものであり、前述した
第１〜第３のループ処理を有している。スレッド制御部
６０および第１〜第５のスレッド６１〜６５は、リンカ
２２によって付加された並列処理用のプログラムであ
り、実行形式プログラム２４から呼び出されて実行され
るサブルーチン形式のプログラムである。
【００３３】ここで、スレッド制御部６０は、並列処理
ブロックである第１〜第３のループ処理から呼び出され
た場合には、第１〜第５のスレッド６１〜６５を起動
し、処理を実行させるとともに、これらのスレッドの実
行状態の管理を行う。第１〜第５のスレッドは、ＰＵ１
０ａ−１〜１０ａ−５によって実行される処理の基本単
位である。
ブロックである第１〜第３のループ処理から呼び出され
た場合には、第１〜第５のスレッド６１〜６５を起動
し、処理を実行させるとともに、これらのスレッドの実
行状態の管理を行う。第１〜第５のスレッドは、ＰＵ１
０ａ−１〜１０ａ−５によって実行される処理の基本単
位である。
【００３４】図６は、図５に示すスレッド制御部６０お
よび第１〜第５のスレッド６１〜６５が機能する際にＲ
ＡＭ１０ｃに確保する記憶領域を示す図である。この図
において、スレッド情報域７１〜７５は第１〜第５のス
レッド６１〜６５のそれぞれが確保している領域であ
り、各情報域にはそのスレッドが現在実行している並列
処理ブロックの番号を示す並列処理ブロック番号７１ａ
〜７５ａが格納されている。並列処理制御情報域７６
は、スレッド制御部６０が確保している領域であり、全
てのスレッドのうち最先のスレッドが実行している並列
処理ブロック番号７６ａが格納されている。
よび第１〜第５のスレッド６１〜６５が機能する際にＲ
ＡＭ１０ｃに確保する記憶領域を示す図である。この図
において、スレッド情報域７１〜７５は第１〜第５のス
レッド６１〜６５のそれぞれが確保している領域であ
り、各情報域にはそのスレッドが現在実行している並列
処理ブロックの番号を示す並列処理ブロック番号７１ａ
〜７５ａが格納されている。並列処理制御情報域７６
は、スレッド制御部６０が確保している領域であり、全
てのスレッドのうち最先のスレッドが実行している並列
処理ブロック番号７６ａが格納されている。
【００３５】並列処理ブロック制御情報域７７，７８
は、現在実行中の並列処理ブロックに対応して生成され
る情報域であり、当該並列処理ブロックの処理を終了し
たスレッドの個数である実行終了スレッド数７７ａ，７
８ａが格納されている。この例では、２つの並列処理ブ
ロック制御情報域７７，７８が生成されており、２つの
並列処理ブロックが実行中の状態に対応している。な
お、この例では、第１のスレッド６１〜第４のスレッド
６４は、並列処理ブロック制御情報域７７に対応する並
列処理ブロックを実行中であり、第５のスレッド６５
は、並列処理ブロック制御情報域７８に対応する並列処
理ブロックを実行中である。
は、現在実行中の並列処理ブロックに対応して生成され
る情報域であり、当該並列処理ブロックの処理を終了し
たスレッドの個数である実行終了スレッド数７７ａ，７
８ａが格納されている。この例では、２つの並列処理ブ
ロック制御情報域７７，７８が生成されており、２つの
並列処理ブロックが実行中の状態に対応している。な
お、この例では、第１のスレッド６１〜第４のスレッド
６４は、並列処理ブロック制御情報域７７に対応する並
列処理ブロックを実行中であり、第５のスレッド６５
は、並列処理ブロック制御情報域７８に対応する並列処
理ブロックを実行中である。
【００３６】なお、３以上の並列処理ブロックが実行中
である場合にはその数に対応した並列処理ブロック制御
情報域が生成され、また、１つの並列ブロックが実行中
である場合には１つの並列処理ブロック制御情報域が生
成される。
である場合にはその数に対応した並列処理ブロック制御
情報域が生成され、また、１つの並列ブロックが実行中
である場合には１つの並列処理ブロック制御情報域が生
成される。
【００３７】次に、図７を参照して、図４に示すソース
プログラム２０から生成された実行形式プログラム２４
が実行される際の、図５および図６に示すブロック図の
動作について説明する。
プログラム２０から生成された実行形式プログラム２４
が実行される際の、図５および図６に示すブロック図の
動作について説明する。
【００３８】実行形式プログラム２４が起動されると、
並列処理ブロック番号が「１」である第１のループ処理
が実行の対象となる。第１のループ処理は、スレッド制
御部６０をサブルーチンコールし、引数等を引き渡すと
ともに、処理の開始を依頼する。すると、スレッド制御
部６０は、並列処理制御情報域７６の並列処理ブロック
番号を「１」に設定するとともに、並列処理ブロック制
御情報域７７を生成し、実行終了スレッド数７７ａを
「０」に初期設定する。続いて、スレッド制御部６０
は、第１〜第５のスレッドを生成して、処理の実行を開
始する。第１〜第５のスレッド６１〜６５は、それぞ
れ、スレッド情報域７１〜７５を確保するとともに、現
在実行中である第１のループ処理に対応する並列処理ブ
ロック番号「１」を並列処理ブロック番号７１ａ〜７５
ａとして格納する。
並列処理ブロック番号が「１」である第１のループ処理
が実行の対象となる。第１のループ処理は、スレッド制
御部６０をサブルーチンコールし、引数等を引き渡すと
ともに、処理の開始を依頼する。すると、スレッド制御
部６０は、並列処理制御情報域７６の並列処理ブロック
番号を「１」に設定するとともに、並列処理ブロック制
御情報域７７を生成し、実行終了スレッド数７７ａを
「０」に初期設定する。続いて、スレッド制御部６０
は、第１〜第５のスレッドを生成して、処理の実行を開
始する。第１〜第５のスレッド６１〜６５は、それぞ
れ、スレッド情報域７１〜７５を確保するとともに、現
在実行中である第１のループ処理に対応する並列処理ブ
ロック番号「１」を並列処理ブロック番号７１ａ〜７５
ａとして格納する。
【００３９】図７は、スレッド情報域７１〜７５と、並
列処理制御情報域７６に格納されているデータを示す図
であり、左端の第１列目から第５列目までがスレッド情
報域７１〜７５にそれぞれ対応し、右端の列が並列処理
制御情報域７６に対応している。この図の第１行目は、
処理が開始された当初の状態を示しており、開始当初は
第１のスレッド６１のみが並列処理ブロック番号「１」
を格納しておりその他はまだ未格納の状態である。第２
行目では、５列目以外は全て「１」の状態となってお
り、第５のスレッド６５以外は全て第１のループ処理を
実行中の状態であることが示されている。
列処理制御情報域７６に格納されているデータを示す図
であり、左端の第１列目から第５列目までがスレッド情
報域７１〜７５にそれぞれ対応し、右端の列が並列処理
制御情報域７６に対応している。この図の第１行目は、
処理が開始された当初の状態を示しており、開始当初は
第１のスレッド６１のみが並列処理ブロック番号「１」
を格納しておりその他はまだ未格納の状態である。第２
行目では、５列目以外は全て「１」の状態となってお
り、第５のスレッド６５以外は全て第１のループ処理を
実行中の状態であることが示されている。
【００４０】このような状態において、第２のスレッド
６２が第１のループ処理の実行を終了すると、スレッド
制御部６０にその旨が通知される。すると、スレッド制
御部６０は、第１の処理ループの末尾に「ＮＯＷＡＩ
Ｔ」が挿入されていることを検出し、バリア機能を実行
せずに次の処理に移行することを認識し、先ず、実行終
了スレッド数７７ａを「０」から「１」に更新する。次
に、スレッド制御部６０は、並列処理制御情報域７６の
並列処理ブロック番号７６ａを「１」から「２」に更新
し、続いて、第２のループ処理に対応した並列処理ブロ
ック制御情報域７８を生成して実行終了スレッド数７８
ａを「０」に初期設定する。
６２が第１のループ処理の実行を終了すると、スレッド
制御部６０にその旨が通知される。すると、スレッド制
御部６０は、第１の処理ループの末尾に「ＮＯＷＡＩ
Ｔ」が挿入されていることを検出し、バリア機能を実行
せずに次の処理に移行することを認識し、先ず、実行終
了スレッド数７７ａを「０」から「１」に更新する。次
に、スレッド制御部６０は、並列処理制御情報域７６の
並列処理ブロック番号７６ａを「１」から「２」に更新
し、続いて、第２のループ処理に対応した並列処理ブロ
ック制御情報域７８を生成して実行終了スレッド数７８
ａを「０」に初期設定する。
【００４１】以上のような動作が繰り返され、全てのス
レッドが第１のループ処理を終了した場合には、実行終
了スレッド数７７ａが「５」になるので、その場合に
は、並列処理ブロック制御情報域７７がＲＡＭ１０ｃ上
から削除されることになる。
レッドが第１のループ処理を終了した場合には、実行終
了スレッド数７７ａが「５」になるので、その場合に
は、並列処理ブロック制御情報域７７がＲＡＭ１０ｃ上
から削除されることになる。
【００４２】そして、全てのスレッドが第３のループ処
理を終了した場合には、図７の最後の行に示すように、
並列処理ブロック番号７１ａ〜７５ａが全て「３」の状
態になり、プログラムの実行が完了することになる。
理を終了した場合には、図７の最後の行に示すように、
並列処理ブロック番号７１ａ〜７５ａが全て「３」の状
態になり、プログラムの実行が完了することになる。
【００４３】従って、以上の実施の形態では、図１０に
示す従来例とは異なり、図８に示すようにバリア機能が
実行されることなく、各スレッドが他のスレッドの実行
状態に拘わりなく、次の並列処理ブロックを実行するこ
とになる。従って、図１０に示す従来例では、トータル
の実行時間は各並列処理ブロックで最も遅いスレッドの
実行時間の合計になるが、本実施の形態ではそれ以下の
時間で実行することが可能となる。
示す従来例とは異なり、図８に示すようにバリア機能が
実行されることなく、各スレッドが他のスレッドの実行
状態に拘わりなく、次の並列処理ブロックを実行するこ
とになる。従って、図１０に示す従来例では、トータル
の実行時間は各並列処理ブロックで最も遅いスレッドの
実行時間の合計になるが、本実施の形態ではそれ以下の
時間で実行することが可能となる。
【００４４】なお、以上の実施の形態では、５つのＰＵ
１０ａ−１〜１０ａ−５により、５つのスレッドで処理
する場合を例に挙げて説明したが、本発明はこのような
場合に限定されるものではなく、これ以外の組み合わせ
でも本発明を適用可能であることはいうまでもない。
１０ａ−１〜１０ａ−５により、５つのスレッドで処理
する場合を例に挙げて説明したが、本発明はこのような
場合に限定されるものではなく、これ以外の組み合わせ
でも本発明を適用可能であることはいうまでもない。
【００４５】また、以上の実施の形態では、スレッドの
管理をライブラリ２３によって行うようにしたが、コン
パイラ２１によって同様のプログラムを実行形式プログ
ラム２４に付加するようにしても同様の効果を得ること
ができる。なお、付加の方法としては、例えば、インラ
イン展開やマクロ等を用いることができる。
管理をライブラリ２３によって行うようにしたが、コン
パイラ２１によって同様のプログラムを実行形式プログ
ラム２４に付加するようにしても同様の効果を得ること
ができる。なお、付加の方法としては、例えば、インラ
イン展開やマクロ等を用いることができる。
【００４６】更に、以上の実施の形態では、全ての並列
処理ブロックの最後に「ＮＯＷＡＩＴ」を挿入したの
で、各スレッドは、他のスレッドとは無関係に最後の並
列処理ブロックまで処理を継続することになるが、この
「ＮＯＷＡＩＴ」を除外することにより、そこで、スレ
ッドの足並みを一旦揃えることも可能である。このよう
に「ＮＯＷＡＩＴ」を適宜挿入することにより、バリア
機能を有効または無効にすることが可能となる。
処理ブロックの最後に「ＮＯＷＡＩＴ」を挿入したの
で、各スレッドは、他のスレッドとは無関係に最後の並
列処理ブロックまで処理を継続することになるが、この
「ＮＯＷＡＩＴ」を除外することにより、そこで、スレ
ッドの足並みを一旦揃えることも可能である。このよう
に「ＮＯＷＡＩＴ」を適宜挿入することにより、バリア
機能を有効または無効にすることが可能となる。
【００４７】続いて、図９を参照し、スレッド制御部６
０において実行されるフローチャートについて説明す
る。このフローチャートは、第１〜第５のスレッド６１
〜６５において処理が終了した場合に呼び出されて実行
される。このフローチャートが開始されると、以下のス
テップが実行される。
０において実行されるフローチャートについて説明す
る。このフローチャートは、第１〜第５のスレッド６１
〜６５において処理が終了した場合に呼び出されて実行
される。このフローチャートが開始されると、以下のス
テップが実行される。
【００４８】ステップＳ１０：該当するスレッド情報域
の並列処理ブロック番号を１だけインクリメントする。
の並列処理ブロック番号を１だけインクリメントする。
【００４９】ステップＳ１１：変数ｊに並列処理制御情
報域の並列処理ブロック番号を代入する。 ステップＳ１２：変数ｋに該当するスレッド情報域の並
列処理ブロック番号を代入する。
報域の並列処理ブロック番号を代入する。 ステップＳ１２：変数ｋに該当するスレッド情報域の並
列処理ブロック番号を代入する。
【００５０】ステップＳ１３：変数ｊの値が変数ｋの値
以上であるか否か、即ち、当該スレッドが新たな並列処
理ブロックを実行するか否かを判定し、新たな並列処理
ブロックを実行する場合にはステップＳ１４に進み、そ
れ以外の場合にはステップＳ１７に進む。
以上であるか否か、即ち、当該スレッドが新たな並列処
理ブロックを実行するか否かを判定し、新たな並列処理
ブロックを実行する場合にはステップＳ１４に進み、そ
れ以外の場合にはステップＳ１７に進む。
【００５１】ステップＳ１４：並列処理制御情報域７６
の並列処理ブロック番号７６ａを１だけインクリメント
する。
の並列処理ブロック番号７６ａを１だけインクリメント
する。
【００５２】ステップＳ１５：新たな並列処理ブロック
に対応する並列処理ブロック制御情報域を生成するとと
もに、実行終了スレッド数を「０」に初期設定する。
に対応する並列処理ブロック制御情報域を生成するとと
もに、実行終了スレッド数を「０」に初期設定する。
【００５３】ステップＳ１６：新たなスレッドの実行処
理を開始する。 ステップＳ１７：スレッド情報域の並列処理ブロック番
号を参照し、実行対象となる並列処理ブロックを特定す
る。
理を開始する。 ステップＳ１７：スレッド情報域の並列処理ブロック番
号を参照し、実行対象となる並列処理ブロックを特定す
る。
【００５４】ステップＳ１８：ステップＳ１７で特定し
た並列処理ブロックを実行する。 ステップＳ１９：該当する並列処理ブロック制御情報域
の実行終了スレッド数をインクリメントする。
た並列処理ブロックを実行する。 ステップＳ１９：該当する並列処理ブロック制御情報域
の実行終了スレッド数をインクリメントする。
【００５５】ステップＳ２０：ステップＳ１９における
インクリメントの結果、実行終了スレッド数がスレッド
数（図６の例では「５」）と等しくなった場合には、ス
テップＳ２１に進み、それ以外の場合には処理を終了す
る。
インクリメントの結果、実行終了スレッド数がスレッド
数（図６の例では「５」）と等しくなった場合には、ス
テップＳ２１に進み、それ以外の場合には処理を終了す
る。
【００５６】ステップＳ２１：処理が終了した並列処理
ブロック制御情報域を削除する。以上の処理によれば、
前述した機能を実現することが可能となる。
ブロック制御情報域を削除する。以上の処理によれば、
前述した機能を実現することが可能となる。
【００５７】最後に、上記の処理機能は、コンピュータ
によって実現することができる。その場合、情報処理装
置が有すべき機能の処理内容は、コンピュータで読み取
り可能な記録媒体に記録されたプログラムに記述されて
おり、このプログラムをコンピュータで実行することに
より、上記処理がコンピュータで実現される。コンピュ
ータで読み取り可能な記録媒体としては、磁気記録装置
や半導体メモリ等がある。市場へ流通させる場合には、
ＣＤ−ＲＯＭ(Compact Disk Read Only Memory)やフロ
ッピー（登録商標）ディスク等の可搬型記録媒体にプロ
グラムを格納して流通させたり、ネットワークを介して
接続されたコンピュータの記憶装置に格納しておき、ネ
ットワークを通じて他のコンピュータに転送することも
できる。コンピュータで実行する際には、コンピュータ
内のハードディスク装置等にプログラムを格納してお
き、メインメモリにロードして実行する。
によって実現することができる。その場合、情報処理装
置が有すべき機能の処理内容は、コンピュータで読み取
り可能な記録媒体に記録されたプログラムに記述されて
おり、このプログラムをコンピュータで実行することに
より、上記処理がコンピュータで実現される。コンピュ
ータで読み取り可能な記録媒体としては、磁気記録装置
や半導体メモリ等がある。市場へ流通させる場合には、
ＣＤ−ＲＯＭ(Compact Disk Read Only Memory)やフロ
ッピー（登録商標）ディスク等の可搬型記録媒体にプロ
グラムを格納して流通させたり、ネットワークを介して
接続されたコンピュータの記憶装置に格納しておき、ネ
ットワークを通じて他のコンピュータに転送することも
できる。コンピュータで実行する際には、コンピュータ
内のハードディスク装置等にプログラムを格納してお
き、メインメモリにロードして実行する。
【００５８】（付記１） 複数のプロセッサを有する計
算装置に対して、所定の情報処理を実行させる情報処理
方法において、実行対象となるプログラムを複数の並列
処理ブロックに分割する並列処理ブロック分割ステップ
と、前記並列処理ブロック分割ステップによって分割さ
れた並列処理ブロックを、前記複数のプロセッサのそれ
ぞれに分担して処理させるための基本処理単位であるス
レッドに分割するスレッド分割ステップと、所定のプロ
セッサにおいて、前記スレッドの実行が終了した場合に
は、次の並列処理ブロックの実行を指示する指示ステッ
プと、を有することを特徴とする情報処理方法。
算装置に対して、所定の情報処理を実行させる情報処理
方法において、実行対象となるプログラムを複数の並列
処理ブロックに分割する並列処理ブロック分割ステップ
と、前記並列処理ブロック分割ステップによって分割さ
れた並列処理ブロックを、前記複数のプロセッサのそれ
ぞれに分担して処理させるための基本処理単位であるス
レッドに分割するスレッド分割ステップと、所定のプロ
セッサにおいて、前記スレッドの実行が終了した場合に
は、次の並列処理ブロックの実行を指示する指示ステッ
プと、を有することを特徴とする情報処理方法。
【００５９】（付記２） 前記指示ステップは、前記実
行対象となるプログラムに所定の指示がなされている場
合には、全てのスレッドの処理が終了するまで、次の並
列処理ブロックの実行を指示しないことを特徴とする付
記１記載の情報処理方法。
行対象となるプログラムに所定の指示がなされている場
合には、全てのスレッドの処理が終了するまで、次の並
列処理ブロックの実行を指示しないことを特徴とする付
記１記載の情報処理方法。
【００６０】（付記３） 複数のプロセッサを有する計
算装置に対して、所定の情報処理を実行させるプログラ
ムを記録したコンピュータ読み取り可能な記録媒体にお
いて、コンピュータを、実行対象となるプログラムを複
数の並列処理ブロックに分割する並列処理ブロック分割
手段、前記並列処理ブロック分割手段によって分割され
た並列処理ブロックを、前記複数のプロセッサのそれぞ
れに分担して処理させるための基本処理単位であるスレ
ッドに分割するスレッド分割手段、所定のプロセッサに
おいて、前記スレッドの実行が終了した場合には、次の
並列処理ブロックの実行を指示する指示手段、として機
能させるプログラムを記録したコンピュータ読み取り可
能な記録媒体。
算装置に対して、所定の情報処理を実行させるプログラ
ムを記録したコンピュータ読み取り可能な記録媒体にお
いて、コンピュータを、実行対象となるプログラムを複
数の並列処理ブロックに分割する並列処理ブロック分割
手段、前記並列処理ブロック分割手段によって分割され
た並列処理ブロックを、前記複数のプロセッサのそれぞ
れに分担して処理させるための基本処理単位であるスレ
ッドに分割するスレッド分割手段、所定のプロセッサに
おいて、前記スレッドの実行が終了した場合には、次の
並列処理ブロックの実行を指示する指示手段、として機
能させるプログラムを記録したコンピュータ読み取り可
能な記録媒体。
【００６１】（付記４） 複数のプロセッサを有し、所
定の情報処理を実行する情報処理装置において、実行対
象となるプログラムを複数の並列処理ブロックに分割す
る並列処理ブロック分割手段と、前記並列処理ブロック
分割手段によって分割された並列処理ブロックを、前記
複数のプロセッサのそれぞれに分担して処理させるため
の基本処理単位であるスレッドに分割するスレッド分割
手段と、所定のプロセッサにおいて、前記スレッドの実
行が終了した場合には、次の並列処理ブロックの実行を
指示する指示手段と、を有することを特徴とする情報処
理装置。
定の情報処理を実行する情報処理装置において、実行対
象となるプログラムを複数の並列処理ブロックに分割す
る並列処理ブロック分割手段と、前記並列処理ブロック
分割手段によって分割された並列処理ブロックを、前記
複数のプロセッサのそれぞれに分担して処理させるため
の基本処理単位であるスレッドに分割するスレッド分割
手段と、所定のプロセッサにおいて、前記スレッドの実
行が終了した場合には、次の並列処理ブロックの実行を
指示する指示手段と、を有することを特徴とする情報処
理装置。
【００６２】（付記５） 複数のプロセッサを有する計
算装置に対して、所定の情報処理を実行させるプログラ
ムを記録したコンピュータ読み取り可能な記録媒体にお
いて、コンピュータを、複数の並列処理ブロックに分割
された実行対象のプログラムの所定の並列処理ブロック
から実行要求がなされた場合には、複数のスレッドを生
成し、各プロセッサに処理を分担させる処理分担手段、
何れかのスレッドの処理が終了した場合には、次の並列
処理ブロックに係るスレッドの実行を指示する実行指示
手段、として機能させるプログラムを記録したコンピュ
ータ読み取り可能な記録媒体。
算装置に対して、所定の情報処理を実行させるプログラ
ムを記録したコンピュータ読み取り可能な記録媒体にお
いて、コンピュータを、複数の並列処理ブロックに分割
された実行対象のプログラムの所定の並列処理ブロック
から実行要求がなされた場合には、複数のスレッドを生
成し、各プロセッサに処理を分担させる処理分担手段、
何れかのスレッドの処理が終了した場合には、次の並列
処理ブロックに係るスレッドの実行を指示する実行指示
手段、として機能させるプログラムを記録したコンピュ
ータ読み取り可能な記録媒体。
【００６３】（付記６） 前記実行指示手段は、前記実
行対象となるプログラムに所定の指示がなされている場
合には、全てのスレッドの処理が終了するまで、次の並
列処理ブロックの実行を指示しないことを特徴とする付
記５記載の記録媒体。
行対象となるプログラムに所定の指示がなされている場
合には、全てのスレッドの処理が終了するまで、次の並
列処理ブロックの実行を指示しないことを特徴とする付
記５記載の記録媒体。
【００６４】
【発明の効果】以上説明したように本発明では、複数の
プロセッサを有する計算装置に対して、所定の情報処理
を実行させる情報処理方法において、実行対象となるプ
ログラムを複数の並列処理ブロックに分割する並列処理
ブロック分割ステップと、並列処理ブロック分割ステッ
プによって分割された並列処理ブロックを、複数のプロ
セッサのそれぞれに分担して処理させるための基本処理
単位であるスレッドに分割するスレッド分割ステップ
と、所定のプロセッサにおいて、スレッドの実行が終了
した場合には、次の並列処理ブロックの実行を指示する
指示ステップと、を設けるようにしたので、並列処理ブ
ロックが連続して処理される場合には、従来のようなバ
リアによる遅延を排除することにより、処理速度を向上
させることが可能となる。
プロセッサを有する計算装置に対して、所定の情報処理
を実行させる情報処理方法において、実行対象となるプ
ログラムを複数の並列処理ブロックに分割する並列処理
ブロック分割ステップと、並列処理ブロック分割ステッ
プによって分割された並列処理ブロックを、複数のプロ
セッサのそれぞれに分担して処理させるための基本処理
単位であるスレッドに分割するスレッド分割ステップ
と、所定のプロセッサにおいて、スレッドの実行が終了
した場合には、次の並列処理ブロックの実行を指示する
指示ステップと、を設けるようにしたので、並列処理ブ
ロックが連続して処理される場合には、従来のようなバ
リアによる遅延を排除することにより、処理速度を向上
させることが可能となる。
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示すブロック図
である。
である。
【図３】図２に示す実施の形態において、ＨＤＤに格納
されているＯＳが起動され、そのＯＳ上で、本発明に係
るコンパイラ、リンカ、および、ライブラリが実行され
る際のそれぞれの対応関係を示す図である。
されているＯＳが起動され、そのＯＳ上で、本発明に係
るコンパイラ、リンカ、および、ライブラリが実行され
る際のそれぞれの対応関係を示す図である。
【図４】図３に示すソースプログラムの一例を示す図で
ある。
ある。
【図５】実行形式プログラムが実行された際の動作を説
明するための図である。
明するための図である。
【図６】図５に示すスレッド制御部および第１〜第５の
スレッドが機能する際にＲＡＭに確保している記憶領域
を示す図である。
スレッドが機能する際にＲＡＭに確保している記憶領域
を示す図である。
【図７】図４に示すソースプログラムから生成された実
行形式プログラムが実行される際の、図５および図６に
示すブロック図の動作について説明する図である。
行形式プログラムが実行される際の、図５および図６に
示すブロック図の動作について説明する図である。
【図８】本実施の形態におけるスレッドの実行形態を説
明するための図である。
明するための図である。
【図９】図５に示すスレッド制御部において実行される
処理の一例を説明するフローチャートである。
処理の一例を説明するフローチャートである。
【図１０】従来例におけるスレッドの実行形態を説明す
るための図である。
るための図である。
１ 並列処理ブロック分割ステップ ２ スレッド分割ステップ ３ 指示ステップ ４ プロセッサ群 １０ａ−１〜１０ａ−５ ＰＵ １０ｂ ＲＯＭ １０ｃ ＲＡＭ １０ｄ ＨＤＤ １０ｅ ＧＢ １０ｆ Ｉ／Ｆ １０ｇ バス １１ 表示装置 １２ 入力装置 ２０ ソースプログラム ２１ コンパイラ ２２ リンカ ２３ ライブラリ ２４ 実行形式プログラム
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B045 BB12 BB28 BB47 CC06 GG11 5B098 AA10 GA02 GA05 GC01 GC08 GC16 GD02 GD14
Claims (5)
- 【請求項１】 複数のプロセッサを有する計算装置に対
して、所定の情報処理を実行させる情報処理方法におい
て、 実行対象となるプログラムを複数の並列処理ブロックに
分割する並列処理ブロック分割ステップと、 前記並列処理ブロック分割ステップによって分割された
並列処理ブロックを、前記複数のプロセッサのそれぞれ
に分担して処理させるための基本処理単位であるスレッ
ドに分割するスレッド分割ステップと、 所定のプロセッサにおいて、前記スレッドの実行が終了
した場合には、次の並列処理ブロックの実行を指示する
指示ステップと、 を有することを特徴とする情報処理方法。 - 【請求項２】 前記指示ステップは、前記実行対象とな
るプログラムに所定の指示がなされている場合には、全
てのスレッドの処理が終了するまで、次の並列処理ブロ
ックの実行を指示しないことを特徴とする請求項１記載
の情報処理方法。 - 【請求項３】 複数のプロセッサを有する計算装置に対
して、所定の情報処理を実行させるプログラムを記録し
たコンピュータ読み取り可能な記録媒体において、 コンピュータを、 実行対象となるプログラムを複数の並列処理ブロックに
分割する並列処理ブロック分割手段、 前記並列処理ブロック分割手段によって分割された並列
処理ブロックを、前記複数のプロセッサのそれぞれに分
担して処理させるための基本処理単位であるスレッドに
分割するスレッド分割手段、 所定のプロセッサにおいて、前記スレッドの実行が終了
した場合には、次の並列処理ブロックの実行を指示する
指示手段、 として機能させるプログラムを記録したコンピュータ読
み取り可能な記録媒体。 - 【請求項４】 複数のプロセッサを有する計算装置に対
して、所定の情報処理を実行させるプログラムを記録し
たコンピュータ読み取り可能な記録媒体において、 コンピュータを、 複数の並列処理ブロックに分割された実行対象のプログ
ラムの所定の並列処理ブロックから実行要求がなされた
場合には、複数のスレッドを生成し、各プロセッサに処
理を分担させる処理分担手段、 何れかのスレッドの処理が終了した場合には、次の並列
処理ブロックに係るスレッドの実行を指示する実行指示
手段、 として機能させるプログラムを記録したコンピュータ読
み取り可能な記録媒体。 - 【請求項５】 前記実行指示手段は、前記実行対象とな
るプログラムに所定の指示がなされている場合には、全
てのスレッドの処理が終了するまで、次の並列処理ブロ
ックの実行を指示しないことを特徴とする請求項４記載
の記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360397A JP3810631B2 (ja) | 2000-11-28 | 2000-11-28 | 情報処理プログラムを記録した記録媒体 |
| US09/838,166 US7058945B2 (en) | 2000-11-28 | 2001-04-20 | Information processing method and recording medium therefor capable of enhancing the executing speed of a parallel processing computing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360397A JP3810631B2 (ja) | 2000-11-28 | 2000-11-28 | 情報処理プログラムを記録した記録媒体 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002163238A true JP2002163238A (ja) | 2002-06-07 |
| JP2002163238A5 JP2002163238A5 (ja) | 2004-12-09 |
| JP3810631B2 JP3810631B2 (ja) | 2006-08-16 |
Family
ID=18832012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000360397A Expired - Fee Related JP3810631B2 (ja) | 2000-11-28 | 2000-11-28 | 情報処理プログラムを記録した記録媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7058945B2 (ja) |
| JP (1) | JP3810631B2 (ja) |
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- 2000-11-28 JP JP2000360397A patent/JP3810631B2/ja not_active Expired - Fee Related
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2001
- 2001-04-20 US US09/838,166 patent/US7058945B2/en not_active Expired - Lifetime
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| JP7293929B2 (ja) | 2019-07-16 | 2023-06-20 | マツダ株式会社 | エンジンの試験方法及び試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020078125A1 (en) | 2002-06-20 |
| JP3810631B2 (ja) | 2006-08-16 |
| US7058945B2 (en) | 2006-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060524 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130602 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140602 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |