JP2002158338A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 酸素アニール時のトランジスタなどの特性の
変動を防ぐ。 【解決手段】 強誘電体膜からなるキャパシタが、能動
素子が形成された同一半導体基板上に集積された半導体
装置において、前記半導体基板上に形成されたトランジ
スタなどの能動素子と、前記強誘電体からなるキャパシ
タとの間に主成分がＳｉＮからなる絶縁膜がすくなくと
も形成されている。
変動を防ぐ。 【解決手段】 強誘電体膜からなるキャパシタが、能動
素子が形成された同一半導体基板上に集積された半導体
装置において、前記半導体基板上に形成されたトランジ
スタなどの能動素子と、前記強誘電体からなるキャパシ
タとの間に主成分がＳｉＮからなる絶縁膜がすくなくと
も形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体を用い
た、メモリ、その中でも特に電気的に書き換え可能な不
揮発性メモリの構造に関するものである。
た、メモリ、その中でも特に電気的に書き換え可能な不
揮発性メモリの構造に関するものである。
【０００２】〔発明の概要〕本発明は、強誘電体膜を用
いた、キャパシタを半導体基板上に集積したメモリの構
造において、半導体基板上に形成されたトランジスタな
どの能動素子と、強誘電体からなるキャパシタとの間に
主成分がＳｉＮからなる絶縁膜を形成したことにより、
トランジスタ特性の優れ、かつ強誘電体キャパシタの比
誘電率などの特性の優れたメモリを得るようにしたもの
である。
いた、キャパシタを半導体基板上に集積したメモリの構
造において、半導体基板上に形成されたトランジスタな
どの能動素子と、強誘電体からなるキャパシタとの間に
主成分がＳｉＮからなる絶縁膜を形成したことにより、
トランジスタ特性の優れ、かつ強誘電体キャパシタの比
誘電率などの特性の優れたメモリを得るようにしたもの
である。
【０００３】
【従来の技術】従来の半導体不揮発性メモリとしては、
絶縁ゲート中のトラップまたは浮遊ゲートにシリコン基
板からの電荷を注入することによりシリコン基板の表面
ポテンシャルが変調される現象を用いた、ＭＩＳ型トラ
ンジスタが一般に使用されており、ＥＰＲＯＭ（紫外線
消去型不揮発性メモリ）やＥＥＰＲＯＭ（電気的書き換
え可能型不揮発性メモリ）などとして実用化されてい
る。
絶縁ゲート中のトラップまたは浮遊ゲートにシリコン基
板からの電荷を注入することによりシリコン基板の表面
ポテンシャルが変調される現象を用いた、ＭＩＳ型トラ
ンジスタが一般に使用されており、ＥＰＲＯＭ（紫外線
消去型不揮発性メモリ）やＥＥＰＲＯＭ（電気的書き換
え可能型不揮発性メモリ）などとして実用化されてい
る。
【０００４】
【発明が解決しようとする課題】しかしこれらの不揮発
性メモリは、情報書き換え電圧が、通常約２０Ｖ前後と
高いことや、書き換え時間が非常に長い（例えばＥＥＰ
ＲＯＭの場合数十ｍSEC）などの欠点を有す。また、情
報の書き換え回数が、約１０5 回程度であり、非常に少
なく、繰り返し使用する場合には問題が多い。
性メモリは、情報書き換え電圧が、通常約２０Ｖ前後と
高いことや、書き換え時間が非常に長い（例えばＥＥＰ
ＲＯＭの場合数十ｍSEC）などの欠点を有す。また、情
報の書き換え回数が、約１０5 回程度であり、非常に少
なく、繰り返し使用する場合には問題が多い。
【０００５】電気的に分極が反転可能である強誘電体を
用いた不揮発性メモリについては、書き込み時間と読み
出し時間が原理的にほぼ同じであり、また電源を切って
も分極は保持されるため、理想的な不揮発性メモリとな
る可能性を有する。このような強誘電体を用いた不揮発
性メモリについては、例えば米国特許４１４９３０２の
様に、シリコン基板上に強誘電体からなるキャパシタを
集積した構造や、米国特許３８３２７００のようにＭＩ
Ｓ型トランジスタのゲート部分に強誘電体膜を配置した
不揮発性メモリなどの提案がなされている。また、最近
では、第3図において、ＭＯＳ型半導体装置に積層した
構造の不揮発性メモリがＩＥＤＭ‘８７ＰＰ・８５０−
８５１に提案されている。第3図において、３０１はＰ
型Ｓｉ基板であり、３０２は素子分離用のＬＯＣＯＳ酸
化膜、３０３はソースとなるＮ型拡散層であり、３０４
はドレインとなるＮ型拡散層である。３０５はゲート電
極であり、３０６は層間絶縁膜である。３０８はゲート
絶縁膜である。３０９が強誘電体膜であり、電極３１０
と３１１により挟まれ、キャパシタを構成している。３
０７は第２層間絶縁膜であり、３１２が配線電極となる
Ａｌである。さて、このような構造の強誘電体メモリに
おいて、強誘電体の特性を向上させるため、酸素を含む
雰囲気中でアニールをする必要がある。このような酸素
アニールを行うと、トランジスタのしきい値電圧などの
特性の変動が起こる。そこで、本発明はこのような課題
を解決するもので、その目的とするところは、強誘電体
の特性の向上のために酸素アニールをしてもトランジス
タなどの特性の変動のない強誘電体メモリ、特に不揮発
性メモリを提供するところにある。
用いた不揮発性メモリについては、書き込み時間と読み
出し時間が原理的にほぼ同じであり、また電源を切って
も分極は保持されるため、理想的な不揮発性メモリとな
る可能性を有する。このような強誘電体を用いた不揮発
性メモリについては、例えば米国特許４１４９３０２の
様に、シリコン基板上に強誘電体からなるキャパシタを
集積した構造や、米国特許３８３２７００のようにＭＩ
Ｓ型トランジスタのゲート部分に強誘電体膜を配置した
不揮発性メモリなどの提案がなされている。また、最近
では、第3図において、ＭＯＳ型半導体装置に積層した
構造の不揮発性メモリがＩＥＤＭ‘８７ＰＰ・８５０−
８５１に提案されている。第3図において、３０１はＰ
型Ｓｉ基板であり、３０２は素子分離用のＬＯＣＯＳ酸
化膜、３０３はソースとなるＮ型拡散層であり、３０４
はドレインとなるＮ型拡散層である。３０５はゲート電
極であり、３０６は層間絶縁膜である。３０８はゲート
絶縁膜である。３０９が強誘電体膜であり、電極３１０
と３１１により挟まれ、キャパシタを構成している。３
０７は第２層間絶縁膜であり、３１２が配線電極となる
Ａｌである。さて、このような構造の強誘電体メモリに
おいて、強誘電体の特性を向上させるため、酸素を含む
雰囲気中でアニールをする必要がある。このような酸素
アニールを行うと、トランジスタのしきい値電圧などの
特性の変動が起こる。そこで、本発明はこのような課題
を解決するもので、その目的とするところは、強誘電体
の特性の向上のために酸素アニールをしてもトランジス
タなどの特性の変動のない強誘電体メモリ、特に不揮発
性メモリを提供するところにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
誘電体膜からなるキャパシタが、能動素子が形成された
同一半導体基板上に集積された半導体装置において、前
記半導体基板上に形成されたトランジスタなどの能動素
子と、前記強誘電体からなるキャパシタとの間に主成分
がＳｉＮからなる絶縁膜がすくなくとも形成されている
ことを特徴とする。また、前記強誘電体からなるキャパ
シタと、前記主成分がＳｉＮからなる絶縁膜との間にＳ
ｉＯ2を主成分とする絶縁膜が形成されていることを特
徴とする。また、前記ＳｉＮが酸素を含むことを特徴と
する。
誘電体膜からなるキャパシタが、能動素子が形成された
同一半導体基板上に集積された半導体装置において、前
記半導体基板上に形成されたトランジスタなどの能動素
子と、前記強誘電体からなるキャパシタとの間に主成分
がＳｉＮからなる絶縁膜がすくなくとも形成されている
ことを特徴とする。また、前記強誘電体からなるキャパ
シタと、前記主成分がＳｉＮからなる絶縁膜との間にＳ
ｉＯ2を主成分とする絶縁膜が形成されていることを特
徴とする。また、前記ＳｉＮが酸素を含むことを特徴と
する。
【０００７】
【発明の実施の形態】図１は、本発明の半導体装置の一
実施例における主要断面図である。以下、図１におい
て、本発明の半導体装置を説明する。ここでは説明の都
合上Ｓｉ基板を用い、Ｎチャンネルトランジスタを用い
た例につき説明する。
実施例における主要断面図である。以下、図１におい
て、本発明の半導体装置を説明する。ここでは説明の都
合上Ｓｉ基板を用い、Ｎチャンネルトランジスタを用い
た例につき説明する。
【０００８】１０１はＰ型Ｓｉ基板であり、例えば２０
０ｈｍ・ｃｍの比抵抗のウエハを用いる。１０２は素子
分離用の絶縁膜であり、例えば、従来技術であるＬＯＣ
ＯＳ法により酸化膜を６０００Ａ形成する。１０３はソ
ースとなるＮ型拡散層であり、例えばリンを８０Ｋｅｖ
５Ｅ１５ｃｍ−２イオン注入することにより形成する。
１０４はドレインとなるＮ型拡散層であり、１０３と同
時にイオン注入により形成する。１０５はゲート電極で
あり、例えばリンでドープされたポリＳｉを用いる。１
０８はゲート電極であり、例えば熱酸化法により、Ｓｉ
Ｏ2膜を２５０Ａ形成する。１０９が強誘電であるＰｂ
Ｔｉｏ3、ＰＺＴ（ＰｂＺｒＯ3、ＰｂＴｉＯ3、ＰＬＺＴ
（Ｌａ、ＰｂＺｒＯ3、ＰｂＴｉＯ3 ）であり、例えば
スパッタ法などにより形成する。１１１は強誘電体膜の
電極うちの一方の電極（以下、下部電極とよぶ）で有
り、例えばＰｔ、Ａｌ、ＭｏＳｉ、ＷＳｉなどであり、
スパッタ法で形成する。１１０は強誘電体膜の電極のう
ちもう一方の電極（以下、上部電極という）で有り、例
えばＰｔ、Ａｌ、ＭｏＳｉ、ＷＳｉなどであり、例えば
スパッタ法で形成する。１０６と１０７は層間絶縁膜で
あり、例えば気相成長法によりＳｉＯ2膜をそれぞれ３
０００Ａ形成する。１１３が本発明の要旨によるＳｉＮ
を主成分とする絶縁膜であり、図１の場合には、１１１
の下部電極と１０６の層間絶縁膜の間に、気相成長法に
より形成する。１１２は１０３のソース拡散層と１１０
の上部電極を接続する配線電極であり、例えばＡｌで形
成する。なお、この１１２の配線電極はその他の配線、
例えばＭＯＳトランジスタ間の接続に使っても良い。
０ｈｍ・ｃｍの比抵抗のウエハを用いる。１０２は素子
分離用の絶縁膜であり、例えば、従来技術であるＬＯＣ
ＯＳ法により酸化膜を６０００Ａ形成する。１０３はソ
ースとなるＮ型拡散層であり、例えばリンを８０Ｋｅｖ
５Ｅ１５ｃｍ−２イオン注入することにより形成する。
１０４はドレインとなるＮ型拡散層であり、１０３と同
時にイオン注入により形成する。１０５はゲート電極で
あり、例えばリンでドープされたポリＳｉを用いる。１
０８はゲート電極であり、例えば熱酸化法により、Ｓｉ
Ｏ2膜を２５０Ａ形成する。１０９が強誘電であるＰｂ
Ｔｉｏ3、ＰＺＴ（ＰｂＺｒＯ3、ＰｂＴｉＯ3、ＰＬＺＴ
（Ｌａ、ＰｂＺｒＯ3、ＰｂＴｉＯ3 ）であり、例えば
スパッタ法などにより形成する。１１１は強誘電体膜の
電極うちの一方の電極（以下、下部電極とよぶ）で有
り、例えばＰｔ、Ａｌ、ＭｏＳｉ、ＷＳｉなどであり、
スパッタ法で形成する。１１０は強誘電体膜の電極のう
ちもう一方の電極（以下、上部電極という）で有り、例
えばＰｔ、Ａｌ、ＭｏＳｉ、ＷＳｉなどであり、例えば
スパッタ法で形成する。１０６と１０７は層間絶縁膜で
あり、例えば気相成長法によりＳｉＯ2膜をそれぞれ３
０００Ａ形成する。１１３が本発明の要旨によるＳｉＮ
を主成分とする絶縁膜であり、図１の場合には、１１１
の下部電極と１０６の層間絶縁膜の間に、気相成長法に
より形成する。１１２は１０３のソース拡散層と１１０
の上部電極を接続する配線電極であり、例えばＡｌで形
成する。なお、この１１２の配線電極はその他の配線、
例えばＭＯＳトランジスタ間の接続に使っても良い。
【０００９】さて、本発明の作用で圧が、図１のような
構造にすることにより、強誘電体のキャパシタを形成
後、酸素を含む雰囲気中でアニールした場合でも、酸素
は１１３のＳｉＮで阻止され、ＳｉＮの下のＭＯＳトラ
ンジスタには影響がでなくなり、例えばＭＯＳトランジ
スタのしきい値電圧もアニール前と変化がない値が得ら
れた。
構造にすることにより、強誘電体のキャパシタを形成
後、酸素を含む雰囲気中でアニールした場合でも、酸素
は１１３のＳｉＮで阻止され、ＳｉＮの下のＭＯＳトラ
ンジスタには影響がでなくなり、例えばＭＯＳトランジ
スタのしきい値電圧もアニール前と変化がない値が得ら
れた。
【００１０】図２は本発明の半導体装置の他の実施例に
おける主要断面図である。
おける主要断面図である。
【００１１】図２の実施例は図１の実施例を比較した場
合の特徴は、１０７の層間絶縁膜と、１１３のＳｉＮ膜
との間にさらに２０１のＳｉＯ2を主成分とする絶縁膜
を形成している点にある。
合の特徴は、１０７の層間絶縁膜と、１１３のＳｉＮ膜
との間にさらに２０１のＳｉＯ2を主成分とする絶縁膜
を形成している点にある。
【００１２】図１において、１１１の下部電極は１１３
のＳｉＮと直接していたため、アニール条件によって
は、ＳｉＮのストレスにより剥がれなどの問題が発生し
た。図２のように下部電極とＳＩＮの間にＳｉＯ2を挟
むことにより、本発明の効果、即ち、酸素を含む雰囲気
中でアニールしてもＭＯＳトランジスタの特性がかわら
ず、かつ、剥がれなどの問題は解決された。
のＳｉＮと直接していたため、アニール条件によって
は、ＳｉＮのストレスにより剥がれなどの問題が発生し
た。図２のように下部電極とＳＩＮの間にＳｉＯ2を挟
むことにより、本発明の効果、即ち、酸素を含む雰囲気
中でアニールしてもＭＯＳトランジスタの特性がかわら
ず、かつ、剥がれなどの問題は解決された。
【００１３】
【発明の効果】本発明のように、強誘電体膜からなるキ
ャパシタが、集積された半導体装置において、トランジ
スタなどの能動素子と、強誘電体からなるキャパシタと
の間に、主成分がＳｉＮからなる絶縁膜を形成すること
により、強誘電体膜の特性の向上のために酸素アニール
を行ってもトランジスタなどの特性の変動のない半導体
装置が得られるという効果を有する。
ャパシタが、集積された半導体装置において、トランジ
スタなどの能動素子と、強誘電体からなるキャパシタと
の間に、主成分がＳｉＮからなる絶縁膜を形成すること
により、強誘電体膜の特性の向上のために酸素アニール
を行ってもトランジスタなどの特性の変動のない半導体
装置が得られるという効果を有する。
【図１】 本発明の半導体装置の一実施例のおける主要
断面図。
断面図。
【図２】 本発明の半導体装置のための実施例における
主要断面図。
主要断面図。
【図３】 従来の半導体装置における主要断面図。
１０１、３０１・・・Ｓｉ基板 １０２、３０２・・・素子分離絶縁膜 １０３、３０３・・・ソース拡散層 １０４、３０４・・・ドレイン拡散層 １０５、３０５・・・ゲート電極 １０６、１０７、３０６、３０７・・・層間絶縁膜 １０８、３０８・・・ゲート電極 １０９、３０９・・・強誘電体膜 １１０、３１０・・・上部電極 １１１、３１１・・・下部電極 １１２、３１２・・・配線電極 １１３・・・ＳｉＮ膜 ２０１・・・ＳｉＯ2膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１１月８日（２００１．１１．
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、強誘電体を備えたキャパシタが、能動素子の
形成された半導体基板上に形成された半導体装置の製造
方法であって、半導体基板上に能動素子を形成する工程
と、前記能動素子の上方に絶縁膜を形成する工程と、前
記絶縁膜上に下部電極を形成する工程と、前記下部電極
上に強誘電体を形成する工程と、前記強誘電体上に上部
電極を形成する工程とを備え、前記上部電極を形成する
工程の後に、酸素を含む雰囲気中でアニールする工程を
含んでなることを特徴とする。また、ＳｉＮを主成分と
する前記絶縁膜を形成することを特徴とする。また、Ｓ
ｉＮを主成分とする前記絶縁膜に加えて、ＳｉＯ２を主
成分とする絶縁膜を形成することを特徴とする。
造方法は、強誘電体を備えたキャパシタが、能動素子の
形成された半導体基板上に形成された半導体装置の製造
方法であって、半導体基板上に能動素子を形成する工程
と、前記能動素子の上方に絶縁膜を形成する工程と、前
記絶縁膜上に下部電極を形成する工程と、前記下部電極
上に強誘電体を形成する工程と、前記強誘電体上に上部
電極を形成する工程とを備え、前記上部電極を形成する
工程の後に、酸素を含む雰囲気中でアニールする工程を
含んでなることを特徴とする。また、ＳｉＮを主成分と
する前記絶縁膜を形成することを特徴とする。また、Ｓ
ｉＮを主成分とする前記絶縁膜に加えて、ＳｉＯ２を主
成分とする絶縁膜を形成することを特徴とする。
Claims (3)
- 【請求項１】 強誘電体膜からなるキャパシタが、能動
素子が形成された同一半導体基板上に集積された半導体
装置において、 前記半導体基板上に形成されたトランジスタなどの能動
素子と、前記強誘電体からなるキャパシタとの間に主成
分がＳｉＮからなる絶縁膜がすくなくとも形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 前記強誘電体からなるキャパシタと、前
記主成分がＳｉＮからなる絶縁膜との間にＳｉＯ2を主
成分とする絶縁膜が形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記ＳｉＮが酸素を含むことを特徴とす
る請求項１又は請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001311704A JP3345781B2 (ja) | 2001-10-09 | 2001-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001311704A JP3345781B2 (ja) | 2001-10-09 | 2001-10-09 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13922099A Division JP3387850B2 (ja) | 1999-05-19 | 1999-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002158338A true JP2002158338A (ja) | 2002-05-31 |
| JP3345781B2 JP3345781B2 (ja) | 2002-11-18 |
Family
ID=19130479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001311704A Expired - Lifetime JP3345781B2 (ja) | 2001-10-09 | 2001-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345781B2 (ja) |
-
2001
- 2001-10-09 JP JP2001311704A patent/JP3345781B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3345781B2 (ja) | 2002-11-18 |
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