JP2002158337A - 半導体ｒｏｍ装置およびコンピュータ装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ記憶容量を増大させることが可能な半
導体ＲＯＭを得ること。 【解決手段】 データ記憶用の電荷２０１を保持する格
子構造２０３を有する半導体層２０４を備えたＲＯＭ１
０１において、半導体層２０４に重ねて配置された第１
の導電型のウェハース２０５と、ウェハース２０５に重
ねて配置され、ウェハース２０５を挟んで格子構造２０
３の少なくとも一つの格子壁を横切る枠壁を有する複数
の枠体２０７を並べ、ウェハース２０５と非接触の部分
で各枠体２０７を接続した第２の導電型の半導体層２０
６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、大容量の半導体
ＲＯＭ装置およびその半導体ＲＯＭ装置を搭載したコン
ピュータ装置に関する。

【０００２】

【従来の技術】従来のコンピュータ装置として、たとえ
ば、従来のＲＯＭ，ＲＡＭおよびハードディスク（Ｈ／
Ｄ）を搭載し、マイクロソフト社の「ＷｉｎｄｏｗｓＭ
Ｅ」や「Ｗｉｎｄｏｗｓ９８」等のディスクＯＳ（Oper
ating System）をＨ／Ｄに格納したパーソナル・コンピ
ュータ（ＰＣ）が知られている。ここで、ディスクＯＳ
とは、Ｈ／Ｄに格納され、運転中に、Ｈ／Ｄに格納され
た該ディスクＯＳに対するアクセスを必要とするＯＳで
ある。ディスクＯＳは、６５０メガ・バイト〜３００メ
ガ・バイト程度のデータ量を有し、一つの記録媒体に格
納する必要がある。

【０００３】このＰＣは、ディスクＯＳを解釈し、運転
中にＨ／Ｄに対するアクセスを繰り返す。一般的に、Ｈ
／Ｄは、コンピュータ装置の構成要素の中で最も故障し
やすいものの一つであり、頻繁にアクセスを繰り返すこ
とによって、さらに故障の確率が高くなる。Ｈ／Ｄが故
障した場合は、ディスクＯＳによる動作継続が不可能と
なり、ＰＣは停止する。Ｈ／Ｄに対するアクセス速度
は、ＲＯＭやＲＡＭに対するアクセス速度に比して遅
い。また、このＰＣで用いられるＲＯＭは、一般的に５
１２キロ・バイト程度のデータ記憶容量を有し、ブート
・プログラム等を格納する。現在、最大１２８メガ・バ
イト程度のＲＯＭが提供されている。これらの従来のＲ
ＯＭは、データ記憶用の半導体層を一層設けた構造を有
する。

【０００４】また、他の従来のコンピュータ装置とし
て、従来のＲＯＭ，ＲＡＭおよびＨ／Ｄを搭載し、「Ｕ
ｎｉｘ」や「Ｌｉｎａｘ」等のＲＡＭ−ＯＳをＨ／Ｄに
格納したサーバが知られている。ここで、ＲＡＭ−ＯＳ
とは、起動時にＨ／ＤからＲＡＭに該ＲＡＭ−ＯＳを読
み込み、運転中に、Ｈ／Ｄに格納された該ＲＡＭ−ＯＳ
に対するアクセスを必要としないＯＳのことをいう。こ
のサーバでは、連続運転が行われ、運転中にＲＡＭに対
するアクセスを繰り返す。また、他の従来のコンピュー
タ装置として、従来のＲＯＭおよびＲＡＭを搭載し、機
能を限定したデータ量の小さいＯＳをＲＯＭに格納した
ＰＤＡ（Personal Digital Assistant）等の小型コンピ
ュータ装置が知られている。この小型コンピュータ装置
は、運転中にＲＯＭに対するアクセスを繰り返し、ユー
ザに限定されたＯＳ機能を提供する。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＲＯＭによれば、データ記憶用の半導体層を一
層のみ有するので、データ記憶容量が小さくなるという
問題点があった。また、上述したＰＣによれば、故障確
率が高く、アクセス速度が遅いＨ／ＤにディスクＯＳを
格納するため、連続運転が困難化し、サーバとして使用
することが難しく、また、処理速度が低下するという問
題点があった。また、上述した従来のサーバによれば、
起動時に、アクセス速度が遅いＨ／ＤからＲＡＭ−ＯＳ
を読み込むため、起動時間が増大するという問題点があ
った。また、上述した従来の小型コンピュータ装置によ
れば、データ記憶容量が小さい従来のＲＯＭに、機能を
限定したデータ量の小さいＯＳを格納するため、十分な
ＯＳ機能を得ることができないという問題点があった。

【０００６】この発明は上記に鑑みてなされたものであ
って、データ記憶容量を増大させる半導体ＲＯＭ装置を
提供することを第１の目的とし、起動時間を低減しつつ
十分なＯＳ機能を得ることが可能なコンピュータ装置を
提供することを第２の目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１にかかる半導体ＲＯＭ装置は、データ記
憶用の電荷を保持する格子構造を有する第１の半導体層
を備えた半導体ＲＯＭ装置において、前記第１の半導体
層に重ねて配置された第１の導電型の第２の半導体層
と、前記第２の半導体層に重ねて配置され、前記格子構
造の少なくとも一つの格子壁を前記第２の半導体層を挟
んで横切る枠壁を有する複数の枠体を並べ、前記第２の
半導体層と非接触の部分で該各枠体を接続した前記第１
の導電型とは異なる第２の導電型の第３の半導体層と、
を具備するものである。

【０００８】この請求項１の半導体ＲＯＭ装置にあって
は、第１の半導体層に重ねて、第１の導電型の第２の半
導体層を配置し、第２の半導体層に重ねて、第２の半導
体層を挟んで格子構造の少なくとも一つの格子壁を横切
る枠壁を有する複数の枠体を並べ、第２の半導体層と非
接触の部分で該各枠体を接続した第２の導電型の第３の
半導体層を配置した。これにより、格子壁と枠壁とに囲
まれた部分に記憶用の電荷を保持することが可能にな
る。

【０００９】また、請求項２にかかる半導体ＲＯＭ装置
は、請求項１に記載の半導体ＲＯＭ装置において、さら
に、前記第３の半導体層に重ねて配置された前記第１の
導電型の第４の半導体層と、前記第４の半導体層に重ね
て配置され、前記第４の半導体層を挟んで前記第３の半
導体層の少なくとも一つの前記枠壁を横切る枠壁を有す
る複数の枠体を並べ、前記第４の半導体層と非接触の部
分で該各枠体を接続した前記第２の導電型の第５の半導
体層と、を具備するものである。

【００１０】この請求項２の半導体ＲＯＭ装置にあって
は、第３の半導体層に重ねて、第１の導電型の第４の半
導体層を配置し、第４の半導体層に重ねて、第４の半導
体層を挟んで第３の半導体層の少なくとも一つの枠壁を
横切る枠壁を有する複数の枠体を並べ、第４の半導体層
と非接触の部分で該各枠体を接続した第２の導電型の第
５の半導体層を設ける。これにより、第３の半導体層の
枠壁と第５の半導体層の枠壁とに囲まれた部分に記憶用
の電荷を保持することが可能になる。

【００１１】また、請求項３にかかる半導体ＲＯＭ装置
は、請求項１または２に記載の半導体ＲＯＭ装置におい
て、前記第１の半導体層によるデータ値を表す低電位側
の電圧と高電位側の電圧との間の電圧範囲と、前記第３
の半導体層によるデータ値を表す低電位側の電圧と高電
位側の電圧との間の電圧範囲と、を非重複に設定したも
のである。

【００１２】この請求項３の半導体ＲＯＭ装置にあって
は、第１の半導体層によるデータ値を表す低電位側の電
圧と高電位側の電圧との間の電圧範囲と、第３の半導体
層によるデータ値を表す低電位側の電圧と高電位側の電
圧との間の電圧範囲と、を重複させずに設定することに
より、データエラーを低減することができる。

【００１３】また、請求項４にかかるコンピュータ装置
は、ＣＰＵがＯＳを解釈して動作するコンピュータ装置
において、前記ＯＳを記憶した請求項１，２または３に
記載の半導体ＲＯＭ装置を具備するものである。

【００１４】この請求項４のコンピュータ装置にあって
は、十分な容量を有し、高速アクセスが可能な請求項
１，２または３に記載の半導体ＲＯＭ装置に十分な機能
を有するＯＳを格納して使用することができる。

【００１５】また、請求項５にかかるコンピュータ装置
は、請求項４に記載のコンピュータ装置において、前記
ＯＳがディスクＯＳであるものである。この請求項５の
コンピュータ装置にあっては、故障確率が低く、高速ア
クセスが可能なＲＯＭにディスクＯＳを格納し、運転中
に、ＲＯＭに格納されたディスクＯＳに対するアクセス
を繰り返す。

【００１６】

【発明の実施の形態】以下に、この発明の実施の形態
を、添付の図面を参照して詳細に説明する。なお、この
実施の形態によってこの発明が限定されるものではな
い。

【００１７】（実施の形態１）図１は、この発明の実施
の形態１にかかるコンピュータ装置の構成を示すブロッ
ク図である。実施の形態１のコンピュータ装置１００
は、従来のコンピュータ装置においてＨ／Ｄが設けられ
ていた位置にＲＯＭ１０１を設けたものである。コンピ
ュータ装置１００は、ＯＳ１０５を格納するＲＯＭ１０
１と、システムコントローラ機能やバスブリッジ機能を
有するチップセット１０４と、ＲＯＭ１０１に格納され
たＯＳ１０５を、チップセット１０４を介して読み込
み、ＯＳ１０５を解釈して種々の処理を行うＣＰＵ１０
２と、ＣＰＵ１０２の作業領域等として用いるメイン・
メモリ１０３とを備える。

【００１８】ＯＳ１０５としては、一般ＰＣ用のディス
クＯＳやサーバ用のＲＡＭ−ＯＳ等の、機能を限定して
いないＯＳを用いる。ＯＳ１０５はＲＯＭ１０１に格納
される。ＲＯＭ１０１は、少なくともＯＳ１０５を圧縮
した容量（３００メガ・バイト程度）のデータ記憶容量
を有し、望ましくはＯＳ１０５の容量（６５０メガ・バ
イト程度）のデータ記憶容量を有する。コンピュータ装
置１００に図示しないＨ／Ｄを接続する場合は、図示し
ないＳＣＳＩ（Small Computer System Interface）を
介して接続する。

【００１９】実施の形態１にかかるコンピュータ装置１
００の種類は、特に限定されず、デスクトップ型または
ノート型等のＰＣであってもよいし、携帯して使用でき
るＰＤＡ等の小型コンピュータ装置であってもよい。コ
ンピュータ装置１００がＰＣであって、ＯＳ１０５がデ
ィスクＯＳである場合は、アクセス速度が速く、故障確
率が低いＲＯＭ１０１にディスクＯＳを格納するため、
コンピュータ装置１００の連続運転が可能となり、サー
バとしての使用が可能となる。また、コンピュータ装置
１００の処理速度が向上する。この処理速度の向上は、
約１．５倍となることが実験において確認されている。

【００２０】また、コンピュータ装置１００がサーバで
あって、ＯＳ１０５がＲＡＭ−ＯＳである場合は、アク
セス速度が速いＲＯＭ１０１にＲＡＭ−ＯＳを格納する
ため、起動時間が短縮される。また、コンピュータ装置
１００が小型コンピュータ装置であって、ＯＳ１０５が
ディスクＯＳである場合は、小型コンピュータ装置にお
いて十分なＯＳ機能を得ることができる。つぎに、ＲＯ
Ｍ１０１の内部構成について説明する。

【００２１】図２は、図１に示したＲＯＭ１０１の内部
構成を示す説明図であり、図２（ａ）は、ＲＯＭ１０１
を側面側から眺めた断面図であり、図２（ｂ）は、ＲＯ
Ｍ１０１を上面側から眺めた透視図である。ＲＯＭ１０
１は、データ記憶用の正または負の電荷２０１を保持す
るキャリア２０２を形成する格子構造２０３を有する半
導体層２０４と、半導体層２０４に重ねて配置されたＰ
型またはＮ型のウェハース２０５と、ウェハース２０５
に重ねて配置され、ウェハース２０５を挟んで格子構造
２０３の少なくとも一つの格子壁を横切る枠壁を有する
複数の枠体２０７を並べ、ウェハース２０５と非接触の
部分で各枠体２０７を接続したＮ型またはＰ型の半導体
層２０６とを備える。

【００２２】半導体層２０４は、シリコン等の半導体で
構成され、データ記憶用の正または負の電荷２０１を保
持するキャリア２０２を形成する格子構造２０３を有す
る。そして、保持される電荷２０１の正負によってデー
タ値が定まる。たとえば、電荷２０１が正の場合はデー
タ値「１」を表し、電荷２０１が負の場合はデータ値
「０」を表す。データ値は、種々のデータ圧縮法によっ
て圧縮された形式または圧縮されない形式でＲＯＭ１０
１に格納される。ウェハース２０５は、ゲルマニウムや
イリジウム等の不純物を含むＰ型またはＮ型の導電型の
半導体で構成され、半導体層２０４に重ねて配置され
る。

【００２３】半導体層２０６は、ゲルマニウムやイリジ
ウム等の不純物を含むＮ型またはＰ型の導電型の半導体
で構成され、ウェハース２０５に重ねて配置される。半
導体層２０６の導電型は、ウェハース２０５の導電型と
異なる。すなわち、ウェハース２０５がＰ型であれば、
半導体層２０６はＮ型となり、ウェハース２０５がＮ型
であれば、半導体層２０６はＰ型となる。半導体層２０
６は、複数の枠体２０７と、ウェハース２０５と非接触
の部分で各枠体２０７を接続する接続部２０８とを有す
る。

【００２４】枠体２０７は、ウェハース２０５を挟んで
格子構造２０３の格子壁を横切る枠壁を有するものであ
る。すなわち、枠体２０７の枠壁は、ウェハース２０５
の半導体層２０４側の面とは反対側の面に接触してい
る。そして、上面側から透視して眺めた場合、枠体２０
７の枠壁と格子構造２０３の格子壁とが交差する。枠体
２０７は、格子構造２０３の格子壁と枠壁との間の電位
差によって、枠内にデータ記憶用の正または負の電荷２
０１を保持する。この例では、格子構造２０３の格子壁
の交差部分を囲むように方形筒状の枠体２０７が設けら
れ、枠体２０７の枠内に四つの電荷２０１が格納され
る。これにより、半導体層２０６は、半導体層２０４に
よるデータ記憶容量の約４倍のデータ記憶容量を有す
る。

【００２５】そして、ＲＯＭ１０１のデータ記憶容量
は、半導体層２０４のみ設けられた場合に比して約５倍
となる。たとえば、半導体層２０４のデータ記憶容量が
１２８メガ・バイトである場合、ＲＯＭ１０１のデータ
記憶容量は、１２８メガ・バイトの５倍の６４０メガ・
バイト程度となり、ディスクＯＳを格納することが可能
となる。接続部２０８は、ウェハース２０５と非接触の
部分で各枠体２０７を接続する。この例では、図３に示
すように、線状の接続部２０８によって隣接する枠体２
０７を接続している。

【００２６】前述した例では、方形筒状の枠体２０７を
示したが、枠体は、筒状であればよく、図４に示すよう
な円筒状の枠体２０７ａであってもよい。また、枠体の
位置は、枠壁が格子壁を横切る位置であればよく、図４
に示すように、枠壁が一辺の格子壁を横切り、枠内に二
つの電荷２０１を保持することができる位置であっても
よい。また、前述した例では、線状の接続部２０８を示
したが、接続部は各枠体を接続していればよく、幅を持
たせた接続部２０８ａを用いてもよい。なお、半導体層
２０４は、この発明の第１の半導体層に対応し、ウェハ
ース２０５は、この発明の第２の半導体層に対応し、半
導体層２０６は、この発明の第３の半導体層に対応す
る。

【００２７】つぎに、実施の形態１の動作について説明
する。実施の形態１のコンピュータ装置１００では、Ｒ
ＯＭ１０１の格子構造２０３の格子壁と各枠体２０７の
枠壁とに囲まれた部分に記憶用の電荷２０１を保持す
る。ここで、半導体層２０４によるデータ値を表す低電
位側の電圧と高電位側の電圧との間の電圧範囲と、半導
体層２０６によるデータ値を表す低電位側の電圧と高電
位側の電圧との間の電圧範囲と、は非重複に設定する。
たとえば、半導体層２０４で、０ボルトによってデータ
値「０」を示し、５ボルトによってデータ値「１」を示
す場合、半導体層２０６では、６ボルトによってデータ
値「０」を示し、１１ボルトによってデータ値「１」を
示す。

【００２８】なお、半導体層２０６で、３ボルトによっ
てデータ値「０」を示し、８ボルトによってデータ値
「１」を示す、というように、半導体層２０４の電圧範
囲と半導体層２０６の電圧範囲とを重ねてもよいが、半
導体層２０４の電圧範囲と半導体層２０６の電圧範囲と
を非重複に設定することによって、データエラーを低減
することができる。ＣＰＵ１０１は、チップセット１０
４を介してＲＯＭ１０１に格納されたＯＳ１０５および
メイン・メモリ１０３にアクセスし、ＯＳ１０５を解釈
し、メイン・メモリ１０３を作業領域等として用いて動
作する。

【００２９】この実施の形態１によれば、半導体層２０
４に重ねて、Ｐ型またはＮ型のウェハース２０５を配置
し、ウェハース２０５に重ねて、ウェハース２０５を挟
んで格子構造２０３の少なくとも一つの格子壁を横切る
枠壁を有する複数の枠体２０７を並べ、ウェハース２０
５と非接触の部分で各枠体２０７を接続したＮ型または
Ｐ型の半導体層２０６を配置した。これにより、格子壁
と枠壁とに囲まれた部分に記憶用の電荷２０１を保持す
ることが可能になるため、データ記憶容量を増大させる
ことができる。

【００３０】（実施の形態２）この発明の実施の形態２
は、前述した実施の形態１のＲＯＭ１０１において、デ
ータ記憶用の半導体層をさらに多層に設けたものであ
る。図５は、この発明の実施の形態２にかかるＲＯＭの
内部構成を示す説明図であり、図５（ａ）は、実施の形
態２のＲＯＭを側面側から眺めた断面図であり、図５
（ｂ）は、実施の形態２のＲＯＭを上面側から眺めた透
視図である。なお、実施の形態１と同一構成の部分につ
いては図２と同一の符号を付している。

【００３１】実施の形態２のＲＯＭ５０１は、実施の形
態１のＲＯＭ１０１において、半導体層２０６に重ねて
ウェハース５０２および半導体層５０３をさらに設けた
ものである。ウェハース５０２は、ゲルマニウムやイリ
ジウム等の不純物を含む、ウェハース２０５と同じ導電
型の半導体層である。ウェハース５０２は、枠体２０７
のウェハース２０５側とは反対側に接触している。半導
体層５０３は、半導体層２０６の枠体２０７および接続
部２０８と同様の構成の枠体５０４および接続部５０５
を有する。半導体層５０３は、ゲルマニウムやイリジウ
ム等の不純物を含む、半導体層２０６と同じ導電型の半
導体層である。

【００３２】枠体５０４の枠壁は、ウェハース５０２の
半導体層２０６側の面とは反対側の面に接触している。
そして、上面側から透視して眺めた場合、枠体５０４の
枠壁と枠体２０７の枠壁とが交差する。枠体５０４は、
枠体２０７の枠壁と自枠体の枠壁との間の電位差によっ
て、自枠体の枠内にデータ記憶用の正または負の電荷２
０１を保持する。この例では、枠体５０４が、自枠体の
枠壁が四つの枠体２０７の枠壁を横切るように設けられ
ており、枠体５０４の枠内に四つの電荷２０１が格納さ
れる。これにより、半導体層５０３は、半導体層２０４
によるデータ記憶容量の約４倍のデータ記憶容量を有す
る。

【００３３】さらに、半導体層５０３に重ねてウェハー
スおよび半導体層を多段に設けてもよい。すなわち、こ
のようなデータ記憶用の半導体層を何層でも重ねること
ができる。さらに、このようなデータ記憶用の半導体層
は、半導体層２０４の上下両方に重ねることができる。
各半導体層によるデータ値を表す低電位側および高電位
側の電圧は、ぞれぞれ異なるものに設定する。また、各
半導体層の電圧範囲を非重複に設定することによって、
データエラーを低減することができる。なお、ウェハー
ス５０２は、この発明の第４の半導体層に対応し、半導
体層５０３は、この発明の第５の半導体層に対応する。
他の動作および構成は、実施の形態１と同様である。

【００３４】この実施の形態２によれば、半導体層２０
６に重ねて、Ｐ型またはＮ型のウェハース５０２を配置
し、ウェハース５０２に重ねて、ウェハース５０２を挟
んで半導体層２０６の少なくとも一つの枠壁を横切る枠
壁を有する複数の枠体５０４を並べ、ウェハース５０２
と非接触の部分で各枠体５０４を接続したＮ型またはＰ
型の半導体層５０３を設ける。これにより、半導体層２
０６の枠壁と半導体層５０３の枠壁とに囲まれた部分に
記憶用の電荷２０１を保持することが可能になるため、
データ記憶容量をさらに増大させることができる。

【００３５】

【発明の効果】以上説明したように、この発明の半導体
ＲＯＭ装置（請求項１）は、第１の半導体層に重ねて、
第１の導電型の第２の半導体層を配置し、第２の半導体
層に重ねて、第２の半導体層を挟んで格子構造の少なく
とも一つの格子壁を横切る枠壁を有する複数の枠体を並
べ、第２の半導体層と非接触の部分で該各枠体を接続し
た第２の導電型の第３の半導体層を配置した。これによ
り、格子壁と枠壁とに囲まれた部分に記憶用の電荷を保
持することが可能になるため、データ記憶容量を増大さ
せることができる。

【００３６】また、この発明の半導体ＲＯＭ装置（請求
項２）は、第３の半導体層に重ねて、第１の導電型の第
４の半導体層を配置し、第４の半導体層に重ねて、第４
の半導体層を挟んで第３の半導体層の少なくとも一つの
枠壁を横切る枠壁を有する複数の枠体を並べ、第４の半
導体層と非接触の部分で該各枠体を接続した第２の導電
型の第５の半導体層を設ける。これにより、第３の半導
体層の枠壁と第５の半導体層の枠壁とに囲まれた部分に
記憶用の電荷を保持することが可能になるため、データ
記憶容量をさらに増大させることができる。

【００３７】また、この発明の半導体ＲＯＭ装置（請求
項３）は、第１の半導体層によるデータ値を表す低電位
側の電圧と高電位側の電圧との間の電圧範囲と、第３の
半導体層によるデータ値を表す低電位側の電圧と高電位
側の電圧との間の電圧範囲と、を重複させずに設定する
ため、データエラーを低減することができる。

【００３８】また、この発明のコンピュータ装置（請求
項４）は、十分な容量を有し、高速アクセスが可能な請
求項１，２または３に記載の半導体ＲＯＭ装置に十分な
機能を有するＯＳを格納して使用するため、起動時間を
低減しつつ十分なＯＳ機能を得ることができる。

【００３９】また、この発明のコンピュータ装置（請求
項５）は、故障確率が低く、高速アクセスが可能なＲＯ
ＭにディスクＯＳを格納し、運転中に、ＲＯＭに格納さ
れたディスクＯＳに対するアクセスを繰り返すため、連
続運転が容易化し、サーバとして使用することができ、
また、処理速度を向上させることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１にかかるコンピュータ
装置の構成を示すブロック図である。

【図２】図１に示したＲＯＭの内部構成を示す説明図で
ある。

【図３】図２に示した半導体層の構成を示す斜視図であ
る。

【図４】実施の形態１にかかる半導体層の他の構成を示
す説明図である。

【図５】この発明の実施の形態２にかかるＲＯＭの内部
構成を示す説明図である。

【符号の説明】

１００ コンピュータ装置 １０１，５０１ ＲＯＭ １０２ ＣＰＵ １０３ メイン・メモリ １０４ チップセット １０５ ＯＳ ２０１ 電荷 ２０２ キャリア ２０３ 格子構造 ２０４，２０６，５０３ 半導体層 ２０５，５０２ ウェハース ２０７，２０７ａ，５０４ 枠体 ２０８，２０８ａ，５０５ 接続部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データ記憶用の電荷を保持する格子構造
   を有する第１の半導体層を備えた半導体ＲＯＭ装置にお
   いて、 前記第１の半導体層に重ねて配置された第１の導電型の
   第２の半導体層と、 前記第２の半導体層に重ねて配置され、前記第２の半導
   体層を挟んで前記格子構造の少なくとも一つの格子壁を
   横切る枠壁を有する複数の枠体を並べ、前記第２の半導
   体層と非接触の部分で該各枠体を接続した前記第１の導
   電型とは異なる第２の導電型の第３の半導体層と、 を具備することを特徴とする半導体ＲＯＭ装置。
2. 【請求項２】 さらに、前記第３の半導体層に重ねて配
   置された前記第１の導電型の第４の半導体層と、 前記第４の半導体層に重ねて配置され、前記第４の半導
   体層を挟んで前記第３の半導体層の少なくとも一つの前
   記枠壁を横切る枠壁を有する複数の枠体を並べ、前記第
   ４の半導体層と非接触の部分で該各枠体を接続した前記
   第２の導電型の第５の半導体層と、 を具備することを特徴とする請求項１に記載の半導体Ｒ
   ＯＭ装置。
3. 【請求項３】 前記第１の半導体層によるデータ値を表
   す低電位側の電圧と高電位側の電圧との間の電圧範囲
   と、前記第３の半導体層によるデータ値を表す低電位側
   の電圧と高電位側の電圧との間の電圧範囲と、を非重複
   に設定したことを特徴とする請求項１または２に記載の
   半導体ＲＯＭ装置。
4. 【請求項４】 ＣＰＵがＯＳを解釈して動作するコンピ
   ュータ装置において、 前記ＯＳを記憶した請求項１，２または３に記載の半導
   体ＲＯＭ装置を具備することを特徴とするコンピュータ
   装置。
5. 【請求項５】 前記ＯＳは、ディスクＯＳであることを
   特徴とする請求項４に記載のコンピュータ装置。