JP2002139549A - 半導体集積回路の検査方法及び検査装置 - Google Patents
半導体集積回路の検査方法及び検査装置Info
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- JP2002139549A JP2002139549A JP2000333259A JP2000333259A JP2002139549A JP 2002139549 A JP2002139549 A JP 2002139549A JP 2000333259 A JP2000333259 A JP 2000333259A JP 2000333259 A JP2000333259 A JP 2000333259A JP 2002139549 A JP2002139549 A JP 2002139549A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- Measurement Of Resistance Or Impedance (AREA)
Abstract
(57)【要約】
【課題】 スペクトラム・アナライザなどの高価な装置
を使用することなく、周波数の偏移量と周期の検査を行
なうこと。 【解決手段】 基準クロック発振器２から基準クロック
を被試験ＩＣ１に入力し、周波数が微少に偏移した出力
信号をデジタイザ３で２値のデジタル出力データへ変換
し、メモリ４のＡ領域へ記憶する。演算器５において、
基準クロックと同じ周期のデジタルデータを作成してメ
モリ４のＢ領域へ記憶する。メモリ４のＡ領域のデータ
からＢ領域のデータを差し引いて３値の数値データを得
てメモリ４のＣ領域に記憶する。Ｃ領域のデータを各時
間毎に数値データを加算していき、メモリ４のＤ領域に
記憶する。このデータの波形は、振幅が周波数の偏移量
に比例し、周期が周波数偏移の１周期に相当する。振幅
と偏移量の関係を予め求めておくことにより、容易に周
波数の偏移量と周期の検査が実現可能となる。
を使用することなく、周波数の偏移量と周期の検査を行
なうこと。 【解決手段】 基準クロック発振器２から基準クロック
を被試験ＩＣ１に入力し、周波数が微少に偏移した出力
信号をデジタイザ３で２値のデジタル出力データへ変換
し、メモリ４のＡ領域へ記憶する。演算器５において、
基準クロックと同じ周期のデジタルデータを作成してメ
モリ４のＢ領域へ記憶する。メモリ４のＡ領域のデータ
からＢ領域のデータを差し引いて３値の数値データを得
てメモリ４のＣ領域に記憶する。Ｃ領域のデータを各時
間毎に数値データを加算していき、メモリ４のＤ領域に
記憶する。このデータの波形は、振幅が周波数の偏移量
に比例し、周期が周波数偏移の１周期に相当する。振幅
と偏移量の関係を予め求めておくことにより、容易に周
波数の偏移量と周期の検査が実現可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
検査方法及び検査装置に関し、より詳細には、基準とな
るクロック信号の周波数を微少に偏移させ、周波数スペ
クトルのピークを分散させた信号を出力する機能を有す
る半導体集積回路の周波数の偏移量と周期を検査する方
法及びその装置に関する。
検査方法及び検査装置に関し、より詳細には、基準とな
るクロック信号の周波数を微少に偏移させ、周波数スペ
クトルのピークを分散させた信号を出力する機能を有す
る半導体集積回路の周波数の偏移量と周期を検査する方
法及びその装置に関する。
【０００２】
【従来の技術】図３は、従来の半導体集積回路の検査装
置における周波数の偏移量を検査する方法を説明するた
めの図で、基準クロック発振器１１と、被検査半導体集
積回路（ＩＣ）１２と、スペクトラム・アナライザ１３
とで構成されている。このような構成により、被検査Ｉ
Ｃ１２に基準クロック発振器１１から基準クロックが入
力されると、基準クロックは、被検査ＩＣ１２からある
スペクトル幅で周波数が偏移した信号となって出力され
る。この出力の周波数スペクトルをスペクトラム・アナ
ライザ８で解析して周波数の変移量を検査する。
置における周波数の偏移量を検査する方法を説明するた
めの図で、基準クロック発振器１１と、被検査半導体集
積回路（ＩＣ）１２と、スペクトラム・アナライザ１３
とで構成されている。このような構成により、被検査Ｉ
Ｃ１２に基準クロック発振器１１から基準クロックが入
力されると、基準クロックは、被検査ＩＣ１２からある
スペクトル幅で周波数が偏移した信号となって出力され
る。この出力の周波数スペクトルをスペクトラム・アナ
ライザ８で解析して周波数の変移量を検査する。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体集積回路の検査方法では、以下の
ような問題点があった。 （１）高価なスペクトラム・アナライザが必要となる。 （２）周波数の偏移全体を表示するのに時間がかかる。 （３）パルス波形のスペクトラム解析を行うため、エッ
ジのきれいな形のスペクトルが得にくい。 （４）周波数の偏移量が小さい場合、周波数分解能の高
いスペクトラム・アナライザが必要となってくる。 （５）スペクトラム・アナライザでは周波数の偏移の周
期が検査出来ない。
たような従来の半導体集積回路の検査方法では、以下の
ような問題点があった。 （１）高価なスペクトラム・アナライザが必要となる。 （２）周波数の偏移全体を表示するのに時間がかかる。 （３）パルス波形のスペクトラム解析を行うため、エッ
ジのきれいな形のスペクトルが得にくい。 （４）周波数の偏移量が小さい場合、周波数分解能の高
いスペクトラム・アナライザが必要となってくる。 （５）スペクトラム・アナライザでは周波数の偏移の周
期が検査出来ない。
【０００４】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、スペクトラム・ア
ナライザなどの高価な装置を使用することなく、周波数
の偏移量と周期の検査を行なうことのできる半導体集積
回路の検査方法及び検査装置を提供することにある。
たもので、その目的とするところは、スペクトラム・ア
ナライザなどの高価な装置を使用することなく、周波数
の偏移量と周期の検査を行なうことのできる半導体集積
回路の検査方法及び検査装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、基準と
なるクロック信号の周波数を微少に偏移させ、周波数ス
ペクトルのピークを分散させた信号を出力する機能を有
する半導体集積回路において、前記出力信号から基準と
なるクロック信号を差し引き、その結果を時間を追う毎
に加算し、得られた波形の振幅と周期より周波数の偏移
量と周期を求めることを特徴とするものである。
的を達成するために、請求項１に記載の発明は、基準と
なるクロック信号の周波数を微少に偏移させ、周波数ス
ペクトルのピークを分散させた信号を出力する機能を有
する半導体集積回路において、前記出力信号から基準と
なるクロック信号を差し引き、その結果を時間を追う毎
に加算し、得られた波形の振幅と周期より周波数の偏移
量と周期を求めることを特徴とするものである。
【０００６】また、請求項２に記載の発明は、請求項１
に記載の発明において、前記出力信号を２値のデジタル
データに変換して記憶手段の第１の領域に記憶し、前記
基準となるクロック信号と同じ周期のデジタルデータを
前記記憶手段の第２の領域に記憶し、前記第１の領域の
データから前記第２の領域のデータを差し引いて前記記
憶手段の第３の領域に記憶し、該第３の領域のデータに
各時間毎に数値データを加算して前記記憶手段の第４の
領域に記憶することを特徴とするものである。
に記載の発明において、前記出力信号を２値のデジタル
データに変換して記憶手段の第１の領域に記憶し、前記
基準となるクロック信号と同じ周期のデジタルデータを
前記記憶手段の第２の領域に記憶し、前記第１の領域の
データから前記第２の領域のデータを差し引いて前記記
憶手段の第３の領域に記憶し、該第３の領域のデータに
各時間毎に数値データを加算して前記記憶手段の第４の
領域に記憶することを特徴とするものである。
【０００７】また、請求項３に記載の発明は、基準とな
るクロック信号の周波数を微少に偏移させ、周波数スペ
クトルのピークを分散させた信号を出力する機能を有す
る半導体集積回路において、前記半導体集積回路の出力
信号を２値でデジタル化するデジタル手段と、該デジタ
ル手段で得られたデジタルデータを記憶する記憶手段
と、２値化した基準クロックのデータを作成し、前記記
憶手段より読み出したデジタルデータから前記基準クロ
ックのデータを差し引き、その結果を時間を追う毎に加
算し、得られた波形データの振幅と周期を演算する演算
手段とを備えることを特徴とするものである。
るクロック信号の周波数を微少に偏移させ、周波数スペ
クトルのピークを分散させた信号を出力する機能を有す
る半導体集積回路において、前記半導体集積回路の出力
信号を２値でデジタル化するデジタル手段と、該デジタ
ル手段で得られたデジタルデータを記憶する記憶手段
と、２値化した基準クロックのデータを作成し、前記記
憶手段より読み出したデジタルデータから前記基準クロ
ックのデータを差し引き、その結果を時間を追う毎に加
算し、得られた波形データの振幅と周期を演算する演算
手段とを備えることを特徴とするものである。
【０００８】また、請求項４に記載の発明は、請求項３
に記載の発明において、前記記憶手段の記憶領域は、前
記出力信号を２値のデジタルデータに変換して記憶され
る第１の領域と、前記基準となるクロック信号と同じ周
期のデジタルデータが記憶される第２の領域と、前記第
１の領域のデータから前記第２の領域のデータを差し引
いて記憶される第３の領域と、該第３の領域のデータに
各時間毎に数値データを加算して記憶される第４の領域
とを有することを特徴とするものである。
に記載の発明において、前記記憶手段の記憶領域は、前
記出力信号を２値のデジタルデータに変換して記憶され
る第１の領域と、前記基準となるクロック信号と同じ周
期のデジタルデータが記憶される第２の領域と、前記第
１の領域のデータから前記第２の領域のデータを差し引
いて記憶される第３の領域と、該第３の領域のデータに
各時間毎に数値データを加算して記憶される第４の領域
とを有することを特徴とするものである。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。
施例について説明する。
【００１０】図１は、本発明の半導体集積回路の検査装
置の一実施例を示すブロック図で、符号１は被検査半導
体集積回路（ＩＣ）で、この被検査ＩＣ１の入力側には
基準クロック発振器２が接続され、一方、被検査ＩＣ１
の出力側にはデジタイザ３が接続されている。デジタイ
ザ３のデジタル出力はメモリ４に接続され、このメモリ
４は演算器５に接続されていて、演算器５はメモリ４の
Ａ〜Ｅ領域に自由に読み書き出来るように構成されてい
る。
置の一実施例を示すブロック図で、符号１は被検査半導
体集積回路（ＩＣ）で、この被検査ＩＣ１の入力側には
基準クロック発振器２が接続され、一方、被検査ＩＣ１
の出力側にはデジタイザ３が接続されている。デジタイ
ザ３のデジタル出力はメモリ４に接続され、このメモリ
４は演算器５に接続されていて、演算器５はメモリ４の
Ａ〜Ｅ領域に自由に読み書き出来るように構成されてい
る。
【００１１】このような構成により、半導体集積回路の
検査は以下のような手順で行なう。
検査は以下のような手順で行なう。
【００１２】まず、基準クロック発振器２から基準クロ
ックを被試験ＩＣ１に入力し、周波数が微少に偏移した
出力信号をデジタイザ３で任意の数だけ、図２（ａ）に
示すような２値のデジタル出力データへ変換する。この
場合、任意の数は少なくとも周波数の偏移１周期分以上
の時間に相当する数でなければならない。そして、デジ
タイザ３で変換したデジタル出力データをメモリ４のＡ
領域へ記憶する。
ックを被試験ＩＣ１に入力し、周波数が微少に偏移した
出力信号をデジタイザ３で任意の数だけ、図２（ａ）に
示すような２値のデジタル出力データへ変換する。この
場合、任意の数は少なくとも周波数の偏移１周期分以上
の時間に相当する数でなければならない。そして、デジ
タイザ３で変換したデジタル出力データをメモリ４のＡ
領域へ記憶する。
【００１３】次に、演算器５において、図２（ｂ）に示
すような基準クロックと同じ周期のデジタルデータを任
意の数だけ作成し、メモリ４のＢ領域へ記憶する。この
場合、任意の数は、図２（ａ）の出力データと同じ数で
なければならない。
すような基準クロックと同じ周期のデジタルデータを任
意の数だけ作成し、メモリ４のＢ領域へ記憶する。この
場合、任意の数は、図２（ａ）の出力データと同じ数で
なければならない。
【００１４】次に、メモリ４のＡ領域のデータからＢ領
域のデータを差し引き、図２（ｃ）に示すような３値の
数値データを得、この数値データをメモリ４のＣ領域に
記憶する。メモリ４のＣ領域のデータを、図２（ｄ）に
示すように、各時間毎に数値データを加算していき、メ
モリ４のＤ領域に記憶する。
域のデータを差し引き、図２（ｃ）に示すような３値の
数値データを得、この数値データをメモリ４のＣ領域に
記憶する。メモリ４のＣ領域のデータを、図２（ｄ）に
示すように、各時間毎に数値データを加算していき、メ
モリ４のＤ領域に記憶する。
【００１５】メモリ４のＤ領域のデータの波形は、図２
（ｅ）に示すようになり、この波形の振幅が周波数の偏
移量に比例し、周期が周波数偏移の１周期に相当する。
したがって、振幅と偏移量の関係を予め求めておくこと
により、容易に周波数の偏移量と周期の検査が実現可能
となる。
（ｅ）に示すようになり、この波形の振幅が周波数の偏
移量に比例し、周期が周波数偏移の１周期に相当する。
したがって、振幅と偏移量の関係を予め求めておくこと
により、容易に周波数の偏移量と周期の検査が実現可能
となる。
【００１６】ここで、測定系の精度などの影響で、図２
（ｅ）に示すような波形が連続的に増加あるいは減少し
ていくことがあるが、その場合には、予め被検査ＩＣ１
を除いて、基準クロック発振器２をデジタイザ３に接続
し、上述した手順と同様の手順で、図２（ｅ）に示すよ
うな波形データを求め、メモリ４のＥ領域に記憶してお
き、実際の検査で得たメモリ４のＤ領域のデータからメ
モリ４のＥ領域のデータを差し引くことにより検査を行
なう。
（ｅ）に示すような波形が連続的に増加あるいは減少し
ていくことがあるが、その場合には、予め被検査ＩＣ１
を除いて、基準クロック発振器２をデジタイザ３に接続
し、上述した手順と同様の手順で、図２（ｅ）に示すよ
うな波形データを求め、メモリ４のＥ領域に記憶してお
き、実際の検査で得たメモリ４のＤ領域のデータからメ
モリ４のＥ領域のデータを差し引くことにより検査を行
なう。
【００１７】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路の出力信号から基準となるクロック信号を
差し引き、その結果を時間を追う毎に加算し、得られた
波形の振幅と周期より周波数の偏移量と周期を求めるの
で、スペクトラム・アナライザなどの高価な装置を使用
しなくても周波数の変移量と周期の検査が実現可能とな
る。
導体集積回路の出力信号から基準となるクロック信号を
差し引き、その結果を時間を追う毎に加算し、得られた
波形の振幅と周期より周波数の偏移量と周期を求めるの
で、スペクトラム・アナライザなどの高価な装置を使用
しなくても周波数の変移量と周期の検査が実現可能とな
る。
【００１８】また、周波数の変移１周期の波形をデジタ
イズするだけで検査が済むので、検査時間が大幅に短縮
でき、また、スペクトラム・アナライザのように周波数
スペクトルの形を気にする必要や周波数の分解能の問題
も無くなり、精度の高い検査が実現可能となる。
イズするだけで検査が済むので、検査時間が大幅に短縮
でき、また、スペクトラム・アナライザのように周波数
スペクトルの形を気にする必要や周波数の分解能の問題
も無くなり、精度の高い検査が実現可能となる。
【００１９】また、半導体集積回路の出力信号を２値で
デジタル化するデジタル手段と、デジタル手段で得られ
たデジタルデータを記憶する記憶手段と、２値化した基
準クロックのデータを作成し、記憶手段より読み出した
デジタルデータから基準クロックのデータを差し引き、
その結果を時間を追う毎に加算し、得られた波形データ
の振幅と周期を演算する演算手段とを備えたので、方法
の発明と同様な効果を奏する。
デジタル化するデジタル手段と、デジタル手段で得られ
たデジタルデータを記憶する記憶手段と、２値化した基
準クロックのデータを作成し、記憶手段より読み出した
デジタルデータから基準クロックのデータを差し引き、
その結果を時間を追う毎に加算し、得られた波形データ
の振幅と周期を演算する演算手段とを備えたので、方法
の発明と同様な効果を奏する。
【図１】本発明の半導体集積回路の検査装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】本発明の半導体集積回路の検査方法を説明する
ための図である。
ための図である。
【図３】従来の半導体集積回路の検査装置を示す図であ
る。
る。
１ 被検査ＩＣ ２ 基準クロック発振器 ３ デジタイザ ４ メモリＡ〜Ｅ ５ 演算器 １１ 基準クロック発振器 １２ 被検査ＩＣ １３ スペクトラム・アナライザ
Claims (4)
- 【請求項１】 基準となるクロック信号の周波数を微少
に偏移させ、周波数スペクトルのピークを分散させた信
号を出力する機能を有する半導体集積回路において、前
記出力信号から基準となるクロック信号を差し引き、そ
の結果を時間を追う毎に加算し、得られた波形の振幅と
周期より周波数の偏移量と周期を求めることを特徴とす
る半導体集積回路の検査方法。 - 【請求項２】 前記出力信号を２値のデジタルデータに
変換して記憶手段の第１の領域に記憶し、前記基準とな
るクロック信号と同じ周期のデジタルデータを前記記憶
手段の第２の領域に記憶し、前記第１の領域のデータか
ら前記第２の領域のデータを差し引いて前記記憶手段の
第３の領域に記憶し、該第３の領域のデータに各時間毎
に数値データを加算して前記記憶手段の第４の領域に記
憶することを特徴とする請求項１に記載の半導体集積回
路の検査方法。 - 【請求項３】 基準となるクロック信号の周波数を微少
に偏移させ、周波数スペクトルのピークを分散させた信
号を出力する機能を有する半導体集積回路において、前
記半導体集積回路の出力信号を２値でデジタル化するデ
ジタル手段と、該デジタル手段で得られたデジタルデー
タを記憶する記憶手段と、２値化した基準クロックのデ
ータを作成し、前記記憶手段より読み出したデジタルデ
ータから前記基準クロックのデータを差し引き、その結
果を時間を追う毎に加算し、得られた波形データの振幅
と周期を演算する演算手段とを備えることを特徴とする
半導体集積回路の検査装置。 - 【請求項４】 前記記憶手段の記憶領域は、前記出力信
号を２値のデジタルデータに変換して記憶される第１の
領域と、前記基準となるクロック信号と同じ周期のデジ
タルデータが記憶される第２の領域と、前記第１の領域
のデータから前記第２の領域のデータを差し引いて記憶
される第３の領域と、該第３の領域のデータに各時間毎
に数値データを加算して記憶される第４の領域とを有す
ることを特徴とする請求項３に記載の半導体集積回路の
検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000333259A JP2002139549A (ja) | 2000-10-31 | 2000-10-31 | 半導体集積回路の検査方法及び検査装置 |
| US09/983,331 US6654700B2 (en) | 2000-10-31 | 2001-10-24 | Testing method of semiconductor integrated circuit and equipment thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000333259A JP2002139549A (ja) | 2000-10-31 | 2000-10-31 | 半導体集積回路の検査方法及び検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002139549A true JP2002139549A (ja) | 2002-05-17 |
Family
ID=18809366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000333259A Pending JP2002139549A (ja) | 2000-10-31 | 2000-10-31 | 半導体集積回路の検査方法及び検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6654700B2 (ja) |
| JP (1) | JP2002139549A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020193157A1 (en) * | 2001-06-18 | 2002-12-19 | Canon Kabushiki Kaisha | Computer device for implementing a trading card game and control method therefor, program executed by computer device, controller, system, and game cards |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2825340B2 (ja) | 1990-11-22 | 1998-11-18 | キヤノン株式会社 | テープ端検出装置 |
| EP0493084B1 (en) | 1990-12-26 | 1997-06-04 | Canon Kabushiki Kaisha | Multi-media communication apparatus |
| US6058496A (en) * | 1997-10-21 | 2000-05-02 | International Business Machines Corporation | Self-timed AC CIO wrap method and apparatus |
-
2000
- 2000-10-31 JP JP2000333259A patent/JP2002139549A/ja active Pending
-
2001
- 2001-10-24 US US09/983,331 patent/US6654700B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6654700B2 (en) | 2003-11-25 |
| US20020052705A1 (en) | 2002-05-02 |
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