JP2002134537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002134537A JP2002134537A JP2000323641A JP2000323641A JP2002134537A JP 2002134537 A JP2002134537 A JP 2002134537A JP 2000323641 A JP2000323641 A JP 2000323641A JP 2000323641 A JP2000323641 A JP 2000323641A JP 2002134537 A JP2002134537 A JP 2002134537A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】金属電極部を効率的に形成することができる半
導体装置の製造方法を提供する。 【解決手段】半導体基板１の表面のパッシベーション膜
４には、パッド部３を露出させる開口５が形成される。
この開口５内には、バリアメタル膜６を配置した後、イ
ンクジェットノズル１０から金属ペーストを吐出させる
ことによって、金属電極部８が配置される。
導体装置の製造方法を提供する。 【解決手段】半導体基板１の表面のパッシベーション膜
４には、パッド部３を露出させる開口５が形成される。
この開口５内には、バリアメタル膜６を配置した後、イ
ンクジェットノズル１０から金属ペーストを吐出させる
ことによって、金属電極部８が配置される。
Description
【０００１】
【発明の属する技術分野】この発明は、金属電極部を表
面に有する半導体装置の製造方法に関する。
面に有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体チップ同士を重ね合わせて接合し
たり、半導体チップを基板上にフリップチップボンディ
ングする場合などには、表面に金属電極部としてのバン
プを有する半導体チップが用いられる。半導体チップの
基となる半導体基板上にバンプを形成する工程では、図
３に示すように、半導体基板５０上に窒化シリコン膜５
１が形成され、内部回路に接続された内部配線のパッド
部５２に対応する位置において窒化シリコン膜５１に開
口５３が形成される（図３(a)）。そして、この状態の
半導体基板５０の表面にバリアメタル膜５４およびシー
ド膜５５が順に積層される（図３(b)）。さらに、フォ
トリソグラフィによりレジスト膜５６がパターン形成さ
れ、この状態で金またと銅めっきが行われる（図３
(c)）。レジスト膜５６には、開口５３に整合する開口
５７が形成されていて、めっき工程では、パッド部５２
上にバンプ５８が形成されることになる。その後、レジ
スト膜５６を剥離し、バリアメタル膜５４およびシード
膜５５の不要部分をエッチングで除去することにより、
表面から隆起したバンプ５８を有する半導体装置が得ら
れる（図３(d)）。
たり、半導体チップを基板上にフリップチップボンディ
ングする場合などには、表面に金属電極部としてのバン
プを有する半導体チップが用いられる。半導体チップの
基となる半導体基板上にバンプを形成する工程では、図
３に示すように、半導体基板５０上に窒化シリコン膜５
１が形成され、内部回路に接続された内部配線のパッド
部５２に対応する位置において窒化シリコン膜５１に開
口５３が形成される（図３(a)）。そして、この状態の
半導体基板５０の表面にバリアメタル膜５４およびシー
ド膜５５が順に積層される（図３(b)）。さらに、フォ
トリソグラフィによりレジスト膜５６がパターン形成さ
れ、この状態で金またと銅めっきが行われる（図３
(c)）。レジスト膜５６には、開口５３に整合する開口
５７が形成されていて、めっき工程では、パッド部５２
上にバンプ５８が形成されることになる。その後、レジ
スト膜５６を剥離し、バリアメタル膜５４およびシード
膜５５の不要部分をエッチングで除去することにより、
表面から隆起したバンプ５８を有する半導体装置が得ら
れる（図３(d)）。
【０００３】
【発明が解決しようとする課題】バンプ５８は、パッド
部５２を保護しつつ、他の半導体チップ等との接続を良
好に行う機能を担っており、このような機能の実現のた
めには、窒化シリコン膜５１の表面から少なくとも１０
〜１５μｍ程度の厚みが必要とされる。そのため、上述
のようなバンプの形成工程では、レジスト膜５６を、た
とえば２０μｍ程度の膜厚に厚く形成するようにしてい
る。
部５２を保護しつつ、他の半導体チップ等との接続を良
好に行う機能を担っており、このような機能の実現のた
めには、窒化シリコン膜５１の表面から少なくとも１０
〜１５μｍ程度の厚みが必要とされる。そのため、上述
のようなバンプの形成工程では、レジスト膜５６を、た
とえば２０μｍ程度の膜厚に厚く形成するようにしてい
る。
【０００４】しかし、このような厚いレジスト膜５６の
パターニングには、フォトレジスト工程における露光処
理に長時間を要し、そのために生産効率が阻害されると
いう問題がある。すなわち、半導体装置の内部構造を形
成するための薄膜のパターニングに用いられる通常のレ
ジスト膜の膜厚は１〜２μｍであるので、このような場
合に比較すると、約１０倍の露光時間が必要とされる。
そこで、この発明の目的は、上述の技術的課題を解決
し、金属電極部を効率的に形成することができ、これに
より生産効率の向上に資することができる半導体装置の
製造方法を提供することである。
パターニングには、フォトレジスト工程における露光処
理に長時間を要し、そのために生産効率が阻害されると
いう問題がある。すなわち、半導体装置の内部構造を形
成するための薄膜のパターニングに用いられる通常のレ
ジスト膜の膜厚は１〜２μｍであるので、このような場
合に比較すると、約１０倍の露光時間が必要とされる。
そこで、この発明の目的は、上述の技術的課題を解決
し、金属電極部を効率的に形成することができ、これに
より生産効率の向上に資することができる半導体装置の
製造方法を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、半導体基
板表面の保護膜に内部配線との接続用パッドを露出させ
る開口を形成する工程と、インクジェットノズルから金
属ペーストを上記開口に向けて吐出させ、上記接続用パ
ッドと電気接続される金属電極部を形成する工程とを含
むことを特徴とする半導体装置の製造方法である。
目的を達成するための請求項１記載の発明は、半導体基
板表面の保護膜に内部配線との接続用パッドを露出させ
る開口を形成する工程と、インクジェットノズルから金
属ペーストを上記開口に向けて吐出させ、上記接続用パ
ッドと電気接続される金属電極部を形成する工程とを含
むことを特徴とする半導体装置の製造方法である。
【０００６】この発明によれば、保護膜の開口内にイン
クジェットノズルを用いて金属ペースト（たとえば、金
または銅のペースト）を配置することによって金属電極
部の形成が達成されるので、金属電極部の形成のため
に、レジストを用いたパターニング処理を要しない。こ
れにより、金属電極部の形成工程の所要時間を著しく短
縮することができ、半導体装置の生産効率を格段に向上
することができる。なお、インクジェットノズルにより
金属ペーストを配置する工程の前に、開口の底面（接続
用パッドの露出面）を覆うバリアメタル膜が選択的に形
成されてもよい。この場合、インクジェットノズルから
吐出された金属ペーストにより形成される金属電極部
は、バリアメタル膜を介して接続用パッドに電気接続さ
れることになる。
クジェットノズルを用いて金属ペースト（たとえば、金
または銅のペースト）を配置することによって金属電極
部の形成が達成されるので、金属電極部の形成のため
に、レジストを用いたパターニング処理を要しない。こ
れにより、金属電極部の形成工程の所要時間を著しく短
縮することができ、半導体装置の生産効率を格段に向上
することができる。なお、インクジェットノズルにより
金属ペーストを配置する工程の前に、開口の底面（接続
用パッドの露出面）を覆うバリアメタル膜が選択的に形
成されてもよい。この場合、インクジェットノズルから
吐出された金属ペーストにより形成される金属電極部
は、バリアメタル膜を介して接続用パッドに電気接続さ
れることになる。
【０００７】バリアメタル膜は、必要に応じて、開口の
内側面や開口の周囲の表面保護膜の表面を覆うものであ
ってもよい。
内側面や開口の周囲の表面保護膜の表面を覆うものであ
ってもよい。
【０００８】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の製造方法を工程順
に示す断面図である。図１(a)に示すように、半導体基
板１上に形成された層間絶縁膜２上には、内部配線が形
成されていて、そのパッド部３（接続用パッド）が所定
位置に設けられている。層間絶縁膜２上には、たとえば
窒化シリコン膜からなるパッシベーション膜４（保護
膜）が形成される。このパッシベーション膜４には、パ
ッド部３を露出させるための開口５が形成される。
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の製造方法を工程順
に示す断面図である。図１(a)に示すように、半導体基
板１上に形成された層間絶縁膜２上には、内部配線が形
成されていて、そのパッド部３（接続用パッド）が所定
位置に設けられている。層間絶縁膜２上には、たとえば
窒化シリコン膜からなるパッシベーション膜４（保護
膜）が形成される。このパッシベーション膜４には、パ
ッド部３を露出させるための開口５が形成される。
【０００９】この状態から、半導体基板１上には、たと
えばＴｉＷからなるバリアメタル膜６がたとえばスパッ
タ法によって形成され、このバリアメタル膜６は、レジ
スト膜７を用いて、開口５を内包する領域を残して、残
余の部分が選択的に除去される（図１(b)）。したがっ
て、バリアメタル膜６は、開口５の底部（すなわち、パ
ッド部３の露出面）、開口５の側壁、および開口５の周
縁におけるパッシベーション膜４の表面を覆うことにな
る。
えばＴｉＷからなるバリアメタル膜６がたとえばスパッ
タ法によって形成され、このバリアメタル膜６は、レジ
スト膜７を用いて、開口５を内包する領域を残して、残
余の部分が選択的に除去される（図１(b)）。したがっ
て、バリアメタル膜６は、開口５の底部（すなわち、パ
ッド部３の露出面）、開口５の側壁、および開口５の周
縁におけるパッシベーション膜４の表面を覆うことにな
る。
【００１０】次いで、レジスト膜７を除去した後、開口
５内に、インクジェットノズル１０を用いて金属ペース
トを配置することによって金属電極部８（バンプ）が設
けられる（図１(c)）。すなわち、この金属ペーストか
らなる金属電極部８は、バリアメタル膜６を介してパッ
ド部３に電気接続される。バリアメタル膜６は、この場
合、金属電極部８の構成材料と、パッシベーション膜４
やパッド部３の各材料との相互拡散を防止する。
５内に、インクジェットノズル１０を用いて金属ペース
トを配置することによって金属電極部８（バンプ）が設
けられる（図１(c)）。すなわち、この金属ペーストか
らなる金属電極部８は、バリアメタル膜６を介してパッ
ド部３に電気接続される。バリアメタル膜６は、この場
合、金属電極部８の構成材料と、パッシベーション膜４
やパッド部３の各材料との相互拡散を防止する。
【００１１】金属ペーストとしては、たとえば、金ペー
ストや銅ペーストが用いられる。この場合、インクジェ
ットノズル１０の吐出口１０ａは、直径が約５０μｍの
円形とされることが好ましい。図２は、金属ペーストを
配置して金属電極部８を形成するための装置の構造例を
説明するための概念図である。バリアメタル膜６のパタ
ーニングを終え、レジスト膜７が除去された状態の半導
体基板１は、水平方向に沿う直交２方向（Ｘ方向および
Ｙ方向）および鉛直方向（Ｚ方向）まわりの回転方向で
あるθ方向に関する移動が可能なステージ２０上に表面
（バリアメタル膜６側）を上向きにして載置される。こ
の場合、半導体基板１は、個々のチップに切り出す前の
ウエハの形態であることが好ましいが、個々のチップに
切り出された状態のものであっても構わない。
ストや銅ペーストが用いられる。この場合、インクジェ
ットノズル１０の吐出口１０ａは、直径が約５０μｍの
円形とされることが好ましい。図２は、金属ペーストを
配置して金属電極部８を形成するための装置の構造例を
説明するための概念図である。バリアメタル膜６のパタ
ーニングを終え、レジスト膜７が除去された状態の半導
体基板１は、水平方向に沿う直交２方向（Ｘ方向および
Ｙ方向）および鉛直方向（Ｚ方向）まわりの回転方向で
あるθ方向に関する移動が可能なステージ２０上に表面
（バリアメタル膜６側）を上向きにして載置される。こ
の場合、半導体基板１は、個々のチップに切り出す前の
ウエハの形態であることが好ましいが、個々のチップに
切り出された状態のものであっても構わない。
【００１２】ステージ２０の上方には、ＣＣＤカメラな
どの撮像装置２１が配置されており、さらに、インクジ
ェットノズル１０が配置されている。そして、マイクロ
コンピュータなどを含むコントローラ２５によって、ス
テージ２０をＸ，Ｙ，θ方向に駆動するためのＸＹθ駆
動機構２３とインクジェットノズル１０とが制御される
ようになっている。すなわち、コントローラ２５は、撮
像装置２１によって撮像される半導体基板１の表面の画
像を画像処理し、この処理結果に基づいて、ＸＹθ駆動
機構２３を駆動する。このようにして、コントローラ２
５は、インクジェットノズル１０の金属ペースト滴下位
置に、半導体基板１上のパッド部３の位置（すなわち、
バリアメタル膜６の位置）を整合させる。
どの撮像装置２１が配置されており、さらに、インクジ
ェットノズル１０が配置されている。そして、マイクロ
コンピュータなどを含むコントローラ２５によって、ス
テージ２０をＸ，Ｙ，θ方向に駆動するためのＸＹθ駆
動機構２３とインクジェットノズル１０とが制御される
ようになっている。すなわち、コントローラ２５は、撮
像装置２１によって撮像される半導体基板１の表面の画
像を画像処理し、この処理結果に基づいて、ＸＹθ駆動
機構２３を駆動する。このようにして、コントローラ２
５は、インクジェットノズル１０の金属ペースト滴下位
置に、半導体基板１上のパッド部３の位置（すなわち、
バリアメタル膜６の位置）を整合させる。
【００１３】こうして、半導体基板１とインクジェット
ノズル１０との相対位置の位置合わせが行われた後に、
コントローラ２５は、インクジェットノズル１０を作動
させて、一定量の金属ペーストを吐出させる。これによ
り、半導体基板１上では、開口５内に金属ペーストから
なる金属電極部８が配置されることになる。同様の処理
を、半導体基板１上に存在する開口５の数（１つまたは
複数）の回数だけ繰り返し行うことにより、半導体基板
１表面の所定の位置（１箇所または複数箇所）に金属電
極部が形成される。
ノズル１０との相対位置の位置合わせが行われた後に、
コントローラ２５は、インクジェットノズル１０を作動
させて、一定量の金属ペーストを吐出させる。これによ
り、半導体基板１上では、開口５内に金属ペーストから
なる金属電極部８が配置されることになる。同様の処理
を、半導体基板１上に存在する開口５の数（１つまたは
複数）の回数だけ繰り返し行うことにより、半導体基板
１表面の所定の位置（１箇所または複数箇所）に金属電
極部が形成される。
【００１４】以上のようにこの実施形態によれば、金属
電極部８の形成をインクジェットノズル１０による金属
ペーストの配置により達成しているので、厚いレジスト
膜を用いた金属膜のパターニングが不要であり、そのた
め、金属電極部８の形成を短時間で行うことができる。
これにより、半導体装置の生産性を著しく向上すること
ができる。なお、この発明の上述の実施形態に限定され
るものではなく、特許請求の範囲に記載された事項の範
囲で種々の設計変更を施すことが可能である。
電極部８の形成をインクジェットノズル１０による金属
ペーストの配置により達成しているので、厚いレジスト
膜を用いた金属膜のパターニングが不要であり、そのた
め、金属電極部８の形成を短時間で行うことができる。
これにより、半導体装置の生産性を著しく向上すること
ができる。なお、この発明の上述の実施形態に限定され
るものではなく、特許請求の範囲に記載された事項の範
囲で種々の設計変更を施すことが可能である。
【図１】この発明の一実施形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】金属ペーストを半導体基板上に配置するための
装置の構成を説明するための概念図である。
装置の構成を説明するための概念図である。
【図３】従来のバンプ（金属電極部）形成方法を工程順
に示す断面図である。
に示す断面図である。
１ 半導体基板 ３ パッド部 ４ パッシベーション膜（保護膜） ５ 開口 ６ バリアメタル膜 ８ 金属電極部 １０ インクジェットノズル １０ａ 吐出口 ２０ ステージ ２１ 撮像装置 ２３ 駆動機構 ２５ コントローラ
Claims (1)
- 【請求項１】半導体基板表面の保護膜に内部配線との接
続用パッドを露出させる開口を形成する工程と、 インクジェットノズルから金属ペーストを上記開口に向
けて吐出させ、上記接続用パッドと電気接続される金属
電極部を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000323641A JP2002134537A (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000323641A JP2002134537A (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134537A true JP2002134537A (ja) | 2002-05-10 |
Family
ID=18801284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000323641A Pending JP2002134537A (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002134537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073838A (ja) * | 2004-09-03 | 2006-03-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2012074487A (ja) * | 2010-09-28 | 2012-04-12 | Toppan Printing Co Ltd | 半導体パッケージの製造方法 |
-
2000
- 2000-10-24 JP JP2000323641A patent/JP2002134537A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073838A (ja) * | 2004-09-03 | 2006-03-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2012074487A (ja) * | 2010-09-28 | 2012-04-12 | Toppan Printing Co Ltd | 半導体パッケージの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070607 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090507 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090910 |