JP2002123402A - 正常なコンピュータ処理を継続する方法、マルチスレッド・コンピュータ・システム、及びプログラム製品 - Google Patents

正常なコンピュータ処理を継続する方法、マルチスレッド・コンピュータ・システム、及びプログラム製品

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JP2002123402A
JP2002123402A JP2001242945A JP2001242945A JP2002123402A JP 2002123402 A JP2002123402 A JP 2002123402A JP 2001242945 A JP2001242945 A JP 2001242945A JP 2001242945 A JP2001242945 A JP 2001242945A JP 2002123402 A JP2002123402 A JP 2002123402A
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Abstract

(57)【要約】 【課題】 コンピュータの製造及び販売後に、動作の１
つだけのスレッドに関連づけられたレジスタ／アレイの
障害から生じるコンピュータ作業の損失を防ぐ。 【解決手段】本発明に従えば、どのスレッドが障害を経
験しているかを決定する機能テストを実行することがで
きる。もしスレッド障害が、スレッドに固有に関連づけ
られたレジスタ／アレイの障害を起こせば、本発明は、
それらのレジスタ／アレイへのアクセスを不能にする。
各々のスレッドは、レジスタ／アレイのそれ自身の組を
有するか、マルチスレッド・レジスタ／アレイ内の複数
の記憶要素の１つへ固有に割り当てられる。本発明を使
用して、プロセッサは他のスレッドの処理を継続してよ
く、不能にされたスレッド又は欠陥スレッドに関連づけ
られた命令及びデータは回送されることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にはコンピ
ュータ・メモリ回路の分野に関し、更に具体的には、コ
ンピュータの製造及び販売後に、動作の１つだけのスレ
ッドに関連づけられたレジスタ／アレイの障害から生じ
るコンピュータ作業の損失を防ぐ方法に関する。
【０００２】
【従来の技術】コンピュータ処理サービスのコンシュー
マとして、ビジネスはコンピュータ障害から生じるダウ
ンタイムの発生を恐れるが、これらの出来事は、実際
に、かなり多数の様式で起こる。バックアップされなか
ったデータを有するハード・ディスクが、クラッシュし
て、データが失われるかも知れない。更に大きな心配
は、おそらく、コンピュータのプロセッサ・コアが適正
に動作しないときである。新しいメモリ又は追加のメモ
リが、コンピュータを機能させず、コンピュータそれ自
身が破壊される。処理パワーのそのような損失は、多く
のビジネスに大きな損害を与える可能性がある。エアラ
インの航空路とスケジューリングが何時間も利用できな
いときの、特定エアラインの窮地を想起されたい。何百
万ドル、更には何十億ドルという損失が、コンピュータ
のダウンタイムから生じる可能性がある。
【０００３】コンピュータ・コンポーネントが組み立て
られてアセンブルされ、そのコンピュータが販売された
後のコンピュータ障害を避けるため、多くの製造業者
は、コンピュータが顧客へ販売される前にプロセッサ及
びメモリ・コンポーネントをテストし、誤りを有するコ
ンピュータ・コンポーネントを除去する。欠陥のあるコ
ンピュータ・プロセッサを検出及び除去する最大の努力
にも拘わらず、コンピュータ・ハードウェアは、顧客の
施設で通常のストレスを加えられた処理動作の間に、依
然として障害を起こすかも知れない。プロセッサ障害の
１つのタイプは、特に、プロセッサ・コアにおける汎用
及び特殊目的レジスタのＡＣ欠陥に帰することができる
か、通常の使用のもとでコンポーネントにストレスを加
えることによって生じたメイン・ランダム・アクセス・
メモリのＡＣ欠陥に帰することができる。
【０００４】或るテストは、顧客の施設で実行される。
例えば、スタティク・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）アレイは、典型的には、ブートアップでテスト
される。もしプロセッサがテストに失敗すると、それは
「障害」としてマークされ、システムは、典型的には、
顧客サービス要員が現れるまで不能にされる。多数のプ
ロセッサの場合、特定のプロセッサが不能にされて、他
のプロセッサが余分の処理を引き受けるかも知れない。
従って、コンピュータのパフォーマンスは、顧客サービ
ス要員が到着するまで打撃を受ける。
【０００５】しかし、ＳＲＡＭは、マルチスレッド・メ
モリ・セルを有しない。現在、もしマルチスレッド・メ
モリ・アレイ又はレジスタの中で障害が起こると、マル
チスレッド・コンピュータ・システムは、多数のスレッ
ドからのデータ衝突として障害を表す誤りコードを表示
し、全体のシステムが不能にされる。もしシステムが多
数のプロセッサから構成されていれば、システムは、障
害を起こしたプロセッサなしに動作する。いずれにせ
よ、障害を起こしたスレッドを有するプロセッサは不能
にされて、処理は打撃を受ける。
【０００６】
【発明が解決しようとする課題】通常の処理動作の間
に、マルチスレッド記憶セルを有するレジスタ及び、又
はメモリ・アレイ内の欠陥を検出する必要性が、マルチ
スレッド・コンピュータの産業界に存在する。もし障害
を起こしたスレッドに関連づけられたマルチスレッド・
メモリ又はレジスタ内の記憶要素のみが、プロセッサに
対して利用不可能になった場合、プロセッサそれ自体
は、不能にされる必要はない。むしろ、プロセッサは、
欠陥のある記憶要素を有しない他のスレッドの正常な処
理を継続することができ、欠陥のある記憶要素に関連づ
けられたスレッドを、損なわれていない記憶要素へ回送
することができよう。この方法は、全体のプロセッサを
不能にするのではなく、プロセッサを依然として使用し
続けることを可能にする。
【０００７】
【課題を解決するための手段】これらの必要性、及び当
業者に明らかになるであろう他の必要性は、複数のスレ
ッドを実行しているハードウェア・マルチスレッド・コ
ンピュータ処理システム内で、スレッドの１つの障害に
も拘わらず、正常なコンピュータ処理を継続する方法に
よって満足させられる。この方法は、複数のハードウェ
ア・レジスタ／アレイを有するハードウェア・マルチス
レッド・プロセッサ内でスレッドの少なくとも１つの命
令を実行し、レジスタ／アレイの各々の１つは、スレッ
ドの各々の１つに関連づけられ、特定のスレッド、及び
特定のスレッドに関連づけられた少なくとも１つのレジ
スタ／アレイ上でテストを実行し、特定のスレッドに関
連づけられた少なくとも１つのレジスタ／アレイの障害
を検出し、特定のスレッドに関連づけられた、障害のあ
るレジスタ／アレイを不能にし、特定のスレッドのデー
タを、欠陥のない他の個々のレジスタ／アレイへ回送す
るステップを含む。
【０００８】レジスタ／アレイは、マルチスレッド記憶
セルを有するマルチスレッド・レジスタ／アレイであっ
て、各々のマルチスレッド記憶セルは多数の記憶要素を
含み、各々の記憶要素は１つのスレッドに関連づけられ
ていてよい。この場合、複数のスレッドを実行している
ハードウェア・マルチスレッド・コンピュータ処理シス
テム内で、スレッドの１つの障害にも拘わらず、正常な
コンピュータ処理を継続する本発明の方法は、複数のス
レッドの各々に関連づけられた個々の記憶要素を含む少
なくとも１つのマルチスレッド・レジスタ／アレイを有
するハードウェア・マルチスレッド・プロセッサ内で、
複数のスレッドの少なくとも１つの命令を実行し、特定
のスレッド、及び特定のスレッドに関連づけられた個別
の記憶要素を有する少なくとも１つのマルチスレッド・
レジスタ／アレイの上でテストを実行し、特定のスレッ
ドに関連づけられた少なくとも１つの個別の記憶要素の
障害を検出し、特定のスレッドに関連づけられた全ての
記憶要素を不能にし、特定のスレッドのデータを、欠陥
のある記憶要素を有しない複数のスレッドの中の他のス
レッドに関連づけられた他の個別の記憶要素へ回送する
ステップを含む。
【０００９】更に、方法は、特定のスレッドに関連づけ
られた少なくとも１つの個別の記憶要素の障害を示す誤
り信号を生成することを含む。欠陥のある記憶要素を有
しない他のスレッドの正常な処理は、継続してよい。
【００１０】更に、特定のスレッド、及び特定のスレッ
ドに関連づけられた個別の記憶要素を有する少なくとも
１つのマルチスレッド・レジスタ／アレイの上でテスト
を実行するステップは、ストレスを加えられた処理条件
のもとで命令を実行する機能テストを実行することを含
んでよい。代替的に、テストは、ＡＢＩＳＴ及び、又は
ＬＢＩＳＴテストであってよい。
【００１１】特定のスレッドに関連づけられた全ての記
憶要素を不能にするステップは、他のスレッドに関連づ
けられた個別の記憶要素の中の他の記憶要素を選択する
スレッド選択信号を生成することを含んでよい。更に、
他の実施形態では、特定のスレッドに関連づけられた全
ての記憶要素を不能にするステップは、スレッド切り替
え制御レジスタ内で特定のスレッドに関係する複数のス
レッド切り替え制御イベントの全て又は幾つかを不能に
することを含んでよい。
【００１２】更に、本発明は、現場において１つのスレ
ッドを不能にすることができるマルチスレッド・コンピ
ュータ・システムと考えられてよい。このシステムは、
少なくとも１つのマルチスレッド・コンピュータ・プロ
セッサと、マルチスレッド・コンピュータ・プロセッサ
における動作の複数のスレッドの各々に対する少なくと
も１つのスレッド切り替え制御レジスタと、マルチスレ
ッド記憶セルを有する少なくとも１つのハードウェア・
マルチスレッド・メモリ／レジスタ・アレイと、記憶セ
ルの各々が、１つのスレッドに固有に関連づけられた記
憶要素を有することと、少なくとも１つのマルチスレッ
ド・コンピュータ・プロセッサへ接続されたメイン・メ
モリと、複数のデータ記憶装置、１つ又は複数の外部通
信ネットワーク、コンピュータ・プロセッサとの間でユ
ーザ入力を提供する１つ又は複数の入力／出力装置から
成るグループの少なくとも１つへ、マルチスレッド・コ
ンピュータ・プロセッサ及びメイン・メモリを接続する
バス・インタフェースと、現場において正常な処理の間
にマルチスレッド・コンピュータ・プロセッサ内で少な
くとも１つのスレッドの機能テストを実行する機能テス
ト生成手段と、機能テストを受けているスレッドに固有
に関連づけられた記憶要素の障害を検出する記憶要素障
害検出手段と、機能テストで障害を経験しているスレッ
ドに関連づけられた全ての記憶要素を不能にする記憶要
素不能手段と、処理を継続するため、スレッドから、他
のスレッドに関連づけられた記憶要素へ、データをリダ
イレクトするデータ回送手段と、１つのスレッドが障害
を起こしたことを示すメッセージを伝搬する誤り信号生
成手段とを備えている。
【００１３】更に、本発明は、動作の複数のスレッドの
１つの障害を検出するため、ハードウェア・マルチスレ
ッド・コンピュータ・プロセッサと共に使用されるプロ
グラム製品である。このプログラム製品は信号保有媒体
を含み、この信号保有媒体は、その上に、複数のスレッ
ドの少なくとも１つの一連の命令を有する機能テスト
と、ハードウェア・レジスタ／メモリ・アレイにおける
マルチスレッド記憶セル内の個別の記憶要素を不能にす
るスレッド不能手段と、不能にされた個別の記憶要素の
各々は、機能テストに失敗した少なくとも１つのスレッ
ドに関連づけられることと、プログラム可能レジスタを
再構成して、機能テストに失敗した少なくとも１つのス
レッドのデータを、機能テストに失敗しなかった他のス
レッドに関連づけられたマルチスレッド記憶セル内の他
の記憶要素へ回送するデータ回送手段と、少なくとも１
つのスレッドが機能テストに失敗したことを表示する誤
りメッセージ生成手段とを備えている。
【００１４】
【発明の実施の形態】本発明の好ましい実施形態に従っ
て選択的に不能にされることができるマルチスレッド記
憶セルを含むレジスタを有するコンピュータ・システム
１００の主なハードウェア・コンポーネントは、図１に
示される。中央処理ユニット（ＣＰＵ）１０１Ａ及び１
０１Ｂは、メイン・メモリ１０２からの命令及びデータ
上で基本的マシン処理を実行するとき、ハードウェア・
マルチスレッド動作をサポートする。各々のＣＰＵ１０
１Ａ及び１０１Ｂは、それぞれの内部レベル１命令キャ
ッシュ１０６Ａ、１０６Ｂ（Ｌ１ Ｉキャッシュ）、及
びレベル１データ・キャッシュ１０７Ａ、１０７Ｂ（Ｌ
１ Ｄキャッシュ）を含む。各々のＬ１ Ｉキャッシュ
１０６Ａ、１０６Ｂは、そのＣＰＵによって実行される
命令を記憶する。各々のＬ１ Ｄキャッシュは、そのＣ
ＰＵによって処理される命令以外のデータを記憶する。
各々のＣＰＵ１０１Ａ、１０１Ｂは、それぞれのレベル
２キャッシュ（Ｌ２キャッシュ）１０８Ａ、１０８Ｂへ
結合される。レベル２キャッシュ１０８Ａ、１０８Ｂ
は、命令及びデータの双方を保持するために使用される
ことができる。メモリ・バス１０９は、ＣＰＵ及びメモ
リの間でデータを転送する。更に、ＣＰＵ１０１Ａ、１
０１Ｂ及びメモリ１０２は、メモリ・バス１０９及びバ
ス・インタフェース１０５を介してシステムＩ／Ｏバス
１１０と通信する。様々なＩ／Ｏ処理ユニット（ＩＯ
Ｐ）１１１〜１１５が、システムＩ／Ｏバス１１０に取
り付けられ、様々な記憶装置とＩ／Ｏ装置、例えば直接
アクセス記憶装置（ＤＡＳＤ）、テープ・ドライブ、ワ
ークステーション、プリンタ、及び遠隔装置又は他のコ
ンピュータ・システムと通信する遠隔通信線との通信を
サポートする。記述を簡単にするため、ＣＰＵ、Ｌ１
Ｉキャッシュ、Ｌ１ Ｄキャッシュ、及びＬ２キャッシ
ュは、ここでは、それぞれ参照番号１０１、１０６、１
０７、及び１０８と略記される。様々なバスが図１に示
されるが、これらは、様々な通信路を概念レベルで表す
ことを意図されており、バスの実際の物理構成は変わる
かも知れず、事実に、もっと複雑であることを理解すべ
きである。更に、図１はシステム構成の１つの例として
意図されており、コンピュータ・システムにおけるコン
ポーネントの実際の数、タイプ、及び構成は変わってよ
いことを理解すべきである。特に、本発明は、単一のマ
ルチスレッドＣＰＵを有するシステム、又は多数のマル
チスレッドＣＰＵを有するシステムで使用されることが
できるであろう。
【００１５】各々のＣＰＵ１０１は、多数のスレッドの
状態を保全することができる。ＣＰＵ１０１は、典型的
には、データを記憶するための複数の汎用レジスタ、及
び条件、中間結果、命令、及びプロセッサの状態を集合
的に決定する他の情報を記憶するための様々な特殊目的
レジスタを含む。この情報は、ＣＰＵ１０１によってサ
ポートされる各々のスレッドのために複製される。ＣＰ
Ｕ１０１の内部には、スレッドの優先順位、その活動又
は非活動状態などに関する情報を含むハードウェア・ス
レッド状態レジスタ１０３Ａ及び１０３Ｂが、各々のス
レッドごとに存在する。図１には、２スレッド・システ
ムであることを仮定して、２つのスレッド状態レジスタ
が示される。しかし、プロセッサは、３つ以上のスレッ
ドについて状態を保全し処理を行うことができる。スレ
ッド状態レジスタは、アクティブ・スレッド信号を生成
する。ハードウェア・スレッド切り替え制御レジスタ１
０５Ａ及び１０５Ｂは、スレッドの切り替えを生成する
イベントを選択するようにプログラムされることができ
る。各々のスレッド切り替え制御イベントは、スレッド
切り替え制御レジスタ１０５の中に別々の可能ビットを
有する。各々のスレッドのために、別々のスレッド切り
替え制御レジスタが存在してよいが、多くの場合、個々
のスレッドに対応するレジスタの個々のビット回路は、
典型的には、チップ上で物理的にインタリーブされるで
あろう。即ち、スレッド０に対するレジスタ部分のビッ
ト０は、他のスレッドの各々に対するレジスタ部分の物
理的に隣接したビット０であろう。それぞれのビット１
回路は、全て物理的に相互に隣接しているであろう。ビ
ット２以下も同様である。１つのスレッド切り替え制御
レジスタにおける１つのスレッドのスレッド切り替え制
御イベントは、他のスレッドに関連づけられたスレッド
切り替え制御イベント、又は他のスレッド切り替え制御
レジスタにおけるイベントと同一である必要はない。ス
レッド切り替え制御レジスタは、当技術分野で知られて
いるサービス・プロセッサによって書き込まれることが
できる。スレッド切り替え制御レジスタの内容は、マル
チスレッド・プロセッサにおけるスレッド切り替えの生
成を可能又は不能にするため、ハードウェア・スレッド
切り替えコントローラによって使用される。レジスタ内
の１の値は、そのビットに関連づけられたスレッド切り
替え制御イベントを可能にして、スレッド切り替えを生
成する。スレッド切り替え制御レジスタ内の０の値は、
そのビットに関連づけられたスレッド切り替え制御イベ
ントを不能にして、スレッド切り替えを生成しないよう
にする。ビット２２：２９の各々における０の値は、そ
のビットに関連づけられたスレッドを不能にするであろ
う。もちろん、実行されているスレッド内の命令は、そ
の特定のスレッド又は他のスレッドのために、いずれか
又は全てのスレッド切り替え条件を不能にすることがで
きるであろう。次の表は、スレッド切り替えイベント
と、スレッド切り替え制御レジスタにおける可能ビット
との間の関連の例を示す。 スレッド切り替え制御レジスタのビット割り当て （０） Ｌ１データ・キャッシュ・フェッチ・ミスで切り替え （１） Ｌ１データ・キャッシュ記憶ミスで切り替え （２） Ｌ１命令キャッシュ・ミスで切り替え （３） 命令ＴＬＢミスで切り替え （４） Ｌ２キャッシュ・フェッチ・ミスで切り替え （５） Ｌ２キャッシュ記憶ミスで切り替え （６） Ｌ２命令キャッシュ・ミスで切り替え （７） データＴＬＢ／セグメント・ルックアサイド・バッファ・ミ スで切り替え （８） Ｌ２キャッシュ・ミス及び活動休止スレッド非Ｌ２キャッシ ュ・ミスで切り替え （９） スレッド切り替えタイムアウト値に達したときに切り替え （１０） Ｌ２キャッシュ・データが返されたときに切り替え （１１） ＩＯ外部アクセスで切り替え （１２） ダブルＸ記憶で切り替え： ２者の中の１番目でミス （１３） ダブルＸ記憶で切り替え： ２者の中の２番目でミス （１４） 多数／ストリング記憶で切り替え： いずれかのアクセスで ミス （１５） 多数／ストリング・ロードで切り替え： いずれかのアクセ スでミス （１６） 予約 （１７） ダブルＸロードで切り替え： ２者の中の１番目でミス （１８） ダブルＸロードで切り替え： ２者の中の２番目でミス （１９） もしマシン状態レジスタ（プロブレム状態）ビット、ｍｓｒ （ｐｒ）＝１であれば、ｏｒ１，１，１命令で切り替え。ｍ ｓｒ（ｐｒ）から独立して、ソフトウェア優先順位の変更を 可能にする。もしビット１９が１であれば、ｏｒ１，１，１ 命令は低い優先順位を設定する。もしビット１９が０であれ ば、ｏｒ１，１，１命令が実行されるときｍｓｒ（ｐｒ）＝ ０である場合にのみ、優先順位は低に設定される。後述する ように、ソフトウェアを使用して優先順位を変更する場合を 参照されたい。 （２０） 予約 （２１） スレッド切り替え優先順位を可能にする （２２：２９） スレッドを可能にする。スレッドごとに１つ （３０：３１） 前方進行カウント （３２：６３） ６４ビット・レジスタの実装で予約 ＊ ダブルＸロード／記憶とは、ダブルワード境界を横断する基本的ハーフワ ード、ワード、又はダブルワードのロード又は記憶を指す。この文脈におけるダ ブルＸロード／記憶は、多数のワード又はワード・ストリングのロード又は記憶 ではない。
【００１６】マルチスレッド・プロセッサ設計に関する
追加の背景情報は、次の共通譲渡された同時係属米国特
許出願に含まれる。これらの特許出願は、参照して、そ
れらの全体をここに組み込まれる。本願と同時に出願さ
れ、「マルチスレッド・コンピュータ・プロセッサのス
レッド能力の変更」（Changing the Thread Capacityof
a Multithreaded Computer Processor）と題する出願
番号不詳の特許出願（譲受人のドケット番号、ＲＯＣ９
２００００１４０）、１９９９年１１月１２日に出願さ
れ、「マルチスレッド処理のためのマスタ・スレーブ・
ラッチ回路」（Master-Slave Latch Circuit for Multi
threaded Processing）と題する第０９／４３９，５８
１号（譲受人のドケット番号、ＲＯ９９９−１４０）、
１９９９年３月１０日に出願され、「マルチスレッド・
プロセッサのための命令キャッシュ」（Instruction Ca
che for Multithreaded Processor）と題する第０９／
２６６，１３３号（譲受人のドケット番号、ＲＯ９９８
−２７７）、１９９７年１１月２１日に出願され、「マ
ルチスレッド・データ処理システムにおける多数エント
リ完全連想キャッシュ・バッファからのデータ・アクセ
ス」（Accessing Data from a Multiple Entry Fully A
ssociative Cache Buffer in a MultithreadData Proce
ssing System）と題する第０８／９７６，５３３号（譲
受人のドケット番号、ＲＯ９９７−１８２）、１９９７
年１１月１０に出願され、「実効・リアル・アドレス・
キャッシュ管理装置及び方法」（Effective-To-Real Ad
dress Cache Managing Apparatus and Method）と題す
る第０８／９６６，７０６号（譲受人のドケット番号、
ＲＯ９９７−１５５）、１９９７年１０月２３日に出願
され、「マルチスレッド・プロセッサにおけるスレッド
優先順位の変更」（Altering Thread Priorities in a
Multithreaded Processor）と題する第０８／９５８，
７１８号（譲受人のドケット番号、ＲＯ９９７−１０
６）、１９９７年１０月２３日に出願され、「マルチス
レッド・プロセッサ内でスレッド切り替えイベントを選
択する方法及び装置」（Method and Apparatus for Sel
ecting Thread Switch Events in a Multithreaded Pro
cessor）と題する第０８／９５８，７１６号（譲受人の
ドケット番号、ＲＯ９９７−１０４）、１９９７年１０
月２３日に出願され、「マルチスレッド・プロセッサ・
システムにおけるスレッド切り替え制御」（Thread Swi
tch Control in a Multithreaded Processor System）
と題する第０８／９５７，００２号（譲受人のドケット
番号、ＲＯ９９６−０４２）、１９９７年１０月２３日
に出願され、「マルチスレッド・プロセッサで前方進行
を保証する装置及び方法」（An Apparatus and Method
to Guarantee Forward Progress in a Multithreaded P
rocessor）と題する第０８／９５６，８７５号（譲受人
のドケット番号、ＲＯ９９７−１０５）、１９９７年１
０月２３日に出願され、「マルチスレッド・プロセッサ
でスレッド切り替えを強制する方法及び装置」（Method
and Apparatus To Force a Thread Switch in a Multi
threaded Processor）と題する第０８／９５６，５７７
号（譲受人のドケット番号、ＲＯ９９７−１０７）、１
９９６年１２月２７日に出願され、「マルチスレッド・
プロセッサにおける命令及び関連フェッチ・リクエスト
のバックグラウンド完了」（Background Completion of
Instruction and Associated Fetch Request in a Mul
tithread Processor）と題する第０８／７７３，５７２
号（譲受人のドケット番号、ＲＯ９９６−０４３）。上
記の出願で説明されたマルチスレッド・プロセッサ設計
は、粗粒度マルチスレッドの実現方法であるが、本発明
は、粗粒度マルチスレッド又は細粒度マルチスレッドに
応用可能であることを理解すべきである。
【００１７】マルチスレッド・メモリ・アレイは、共用
の読み出しデータ・バスを有する通常の２スレッド・メ
モリ・アレイと著しく異なっている。共用読み出しバス
を有するコンピュータ・アーキテクチャのパラダイム
は、読み出し独立性が必要であること、及び各々のスレ
ッドのデータが同時に読み出されるための別々の読み出
しデコーダを必要とすることを仮定する。しかし、読み
出し独立性を無視することによって、重大なマイナス結
果を受けることなく、最適配線能力及び関連した最適最
小トランジスタ数を有するマルチスレッド・メモリを達
成できることが発見された。なぜなら、２つ以上のスレ
ッドのためのデータが同時に要求されるインスタンスの
数は無視できるからである。図２のマルチスレッド記憶
セルは、読み出し独立性を無視することによって、実質
的なマイナスの結果を受けることなく、チップ表面領域
の消費を減らすことができるという発見を反映してい
る。なぜなら、読み出し独立性は、一時に１つのスレッ
ドだけをアクセスすることができるプロセッサに対して
は、無視できる機能的属性だからである。スレッド・セ
レクタ及び読み出しポートに必要なトランジスタの数
は、スレッドの各々について別々の読み出しポートを形
成する場合に必要であった数よりも少なくなる。
【００１８】図２は、本願の譲受人と共通所有される米
国特許第５，７７８，２４３号に示されるマルチスレッ
ド記憶セルのブロック図である。マルチスレッド記憶セ
ル３００は、スレッド０及びスレッド１を読み出しポー
ト３４０へ選択的に接続するスレッド・セレクタ３３０
を含むマルチスレッド読み出しインタフェースを有す
る。読み出しポート３４０の数は、記憶要素３２０及び
３２２から読み出され得る機能ユニットの数、通常は１
を超える数、例えば６から８の機能ユニットの数に対応
する。機能ユニットの例は、整数及び浮動小数点表現の
間で、整数、論理シフト、フィールド抽出、及び、又は
浮動小数点演算及び、又は変換を実行することができる
算術論理ユニットである。読み出し動作のためには、各
々の記憶要素３２０、３２２は、次のように機能ユニッ
トへ接続される。即ち、記憶要素３２０、３２２はスレ
ッド・セレクタ３３０へ接続され、スレッド・セレクタ
３３０は読み出しポート３４０の１つへ接続され、この
１つのポートはデコーダ（図２には示されていない）へ
接続され、デコーダは機能ユニット（同じく図２に示さ
れていない）へ接続される。
【００１９】更に、図２は、スレッド０のための書き込
みポート３１０、及びスレッド１のための書き込みポー
ト３１２を含む。書き込みポートの数は、記憶要素へ書
き込むことができる機能ユニットの数、通常は１を超え
る数、例えば３つから１２ままでの機能ユニットの数に
対応する。スレッド０のための記憶要素３２０は、書き
込みポート３１０及びスレッド・セレクタ３３０へ接続
され、スレッド１のための記憶要素３２２は、書き込み
ポート３１２及びスレッド・セレクタ３３０へ接続され
る。
【００２０】プロセッサ（図示されていない）は、スレ
ッド０を選択するようにスレッド・セレクタ３３０を制
御することによって、記憶要素３２０内のデータを読み
出すことができる。それによって、記憶要素３２０のデ
ータは、読み出しポート３４０上で利用可能にされる。
同様に、記憶要素３２２内のデータを読み出すために
は、プロセッサが、記憶要素３２２からの線を選択する
ようにスレッド・セレクタ３３０を制御することが必要
である。
【００２１】図３は、図２の実施形態の更に詳細なブロ
ック図である。図３は、マルチスレッド記憶セル４１０
から形成された２スレッド・アレイ４０２を示す。図３
の２スレッド・アレイは、読み出しデコーダ４３０、４
３２、４３４、４３６、スレッド０のための書き込みデ
コーダ４３８、スレッド１のための書き込みデコーダ４
４０、及びマルチスレッド記憶セル４１０のアレイ４５
０を含む。１つの記憶セル４１０のためのワイヤ相互接
続のみが示される。なぜなら、アレイ内の他のセルの相
互接続は、同じだからである。
【００２２】書き込みデコーダ４３８、４４０の各々
は、書き込みアドレス・バス４１８、４２２へ接続さ
れ、それぞれ、それ自身の書き込みスレッド選択線４１
６、４２０へ接続される。このようにして、スレッド選
択は、２スレッド・レジスタ４０２に対して外部的に行
われる。対照的に、読み出しデコーダ、例えば４３０、
４３２、４３４、４３６は、読み出しアドレス・バス４
１２へ接続されるが、読み出しスレッド選択線４１４に
は接続されない。むしろ、どのスレッドを読み出すかの
選択が、マルチスレッド記憶セル４１０の外部ではなく
内部で起こるように、メモリ・セル４１０の各々が読み
出しスレッド選択線４１４へ接続される。
【００２３】図４は、図２の実施形態の配線略図であ
る。具体的には、ブロックはＣＭＯＳトランジスタから
形成されるように示されるが、本発明は、他の技術の中
でも、ＮＭＯＳ、ＢＩＣＭＯＳ、ＢＩＮＭＯＳ、バイポ
ーラ、ＳＯＩ、及びＧａＡＳへ応用可能である。記憶要
素３２０は、トランジスタ５１０、５１２、５１４、５
１６、５１８、５２０から形成され、単一のビットを保
持する。単純に、ただ１つの機能ユニットが記憶要素へ
書き込むことを仮定して、書き込みポート３１０は単一
のポートのみを有するように示される。しかし、前述し
たように、トランジスタから形成された機能ユニットの
複数が存在してよい。同様に、書き込みポートは、トラ
ンジスタ５０２、５０４から形成される。記憶要素３２
２は、トランジスタ５３０、５３２、５３４、５３６、
５３８、５４０から形成される。スレッド・セレクタ３
３０は、トランジスタ５６０、５６２、５６４、５６
６、５６８、５７０から形成される。トランジスタ５６
０のゲート及びトランジスタ５６６のゲートに接続され
た線５５０上の信号ＴＨＢ、及びトランジスタ５６２の
ゲート及びトランジスタ５６４のゲートに接続された線
５５２上の信号ＴＨＡの状態に基づいて、スレッド・セ
レクタ３３０は、第１のスレッド又は第２のスレッドを
選択する。読み出しポート３４０は、２つのポート５８
０及び５９０を含み、第１のポート５８０は、トランジ
スタ５８２及び５８４から形成され、第２のポート５９
０は、トランジスタ５９２及び５９４から形成される。
ここでも、各々のインタフェースにおけるポートの数は
例示的なもので、実際には、記憶要素との間で読み出し
／書き込みを行うことができる機能ユニットの数に従っ
て変わるであろう。
【００２４】マルチスレッド記憶セルを有するレジスタ
及びメモリ・アレイは、製造された後にテストされる。
幾つかのテスト手順があるが、２つだけを挙げると、Ｌ
ＢＩＳＴとＡＢＩＳＴがある。簡単に説明すると、既知
のビット・シーケンスがアレイの中へ入力され、アレイ
の出力と比較される。適正に機能するメモリ・アレイで
は、入力は出力とマッチする。これらのシーケンスは、
高速で実行されて多くのメモリ・セルを同時に巻き込む
ことができ、プロセッサへ「ストレス」を加えて、その
障害パラメータ（もしあれば）を決定する。他の種類の
テストは機能テストであって、その場合、顧客のパフォ
ーマンス要件を代表する実際の符号化命令がストレスの
もとで実行され、メモリ・アレイの臨界セクションを働
かせる。再び、これらのテストは異なったプロセッサ速
度で実行されることができ、プロセッサが障害を起こす
かどうか、及びプロセッサが何時障害を起こすかを決定
することができる。そのような障害は、最も普通では、
マルチスレッド記憶セル内のビット値を捕捉して保持す
ることのできないメモリ・アレイ及び汎用並びに特殊レ
ジスタの結果である。本発明の重要な特徴は、別々のス
レッドに関連づけられた個々の記憶セル内に記憶された
値をテストする能力である。言い換えれば、本発明との
関連において、各々のスレッドは、今や別々にテストさ
れることができる。
【００２５】これから詳細に説明するように、好ましい
実施形態の様相は、マルチスレッド・コンピュータ・シ
ステム１００で実現可能な特別の方法ステップに関係す
る。代替の実施形態では、本発明は、コンピュータ・シ
ステム１００と共に使用されるコンピュータ・プログラ
ム製品として実現されてよい。好ましい実施形態の機能
を定義するプログラムは、多様な信号保有媒体を介して
コンピュータ１００へ引き渡されることができる。これ
らの信号保有媒体は、（ａ）非書き込み可能媒体、例え
ばＣＤ−ＲＯＭディスクのように、バス１１０へ接続さ
れた読み出し専用メモリ装置の上に永続的に記憶された
情報、（ｂ）書き込み可能磁気又は光学記憶媒体、例え
ばディスケット・ドライブ内のフロッピー（Ｒ）・ディ
スク又はハードディスク又は他のデータ記憶装置の上に
記憶された変更可能情報、（ｃ）ワイヤレス通信を含む
電話又はケーブル・メディア・ネットワークによってコ
ンピュータへ伝達される情報を含むが、これらに限定さ
れない。そのような信号保有媒体は、本発明の機能を指
図するコンピュータ読み取り可能命令を搬送するとき、
本発明の代替の実施形態を表す。
【００２６】図５は、マルチスレッド・プロセッサの障
害を検出する方法の簡単なフローチャートである。図５
は、障害が起こるとすれば、それが起こるまで実際の符
号化命令を実行する機能テストを例示するが、他のテス
ト、例えば、メモリ・アレイをテストするように意図さ
れたＡＢＩＳＴ、ＬＢＩＳＴなども、本発明との関連で
使用されることができる。典型的には、これらのテスト
は、製造された後及び、又は現場におけるプロセッサ・
システムの正常な動作の間、即ち、顧客の活動場所で正
常なプロセッサ実行の間に定期的に実行される。ステッ
プ６００からスタートして、プロセスは、ステップ６１
０へ進行する。ステップ６１０において、第１のスレッ
ドはアクティブ・スレッド又は選択されたスレッドにな
る。次に、ステップ６１２において、選択されたスレッ
ドの命令がプロセッサ内で実行される。ステップ６１４
において、テスト手順は、選択されたスレッドの、実行
されるべき更なる命令があるかどうかをチェックする。
もし更なる命令があれば、プロセスはステップ６１２へ
ループバックし、そのスレッドのために次の命令を実行
する。しかし、もしステップ６１４において、選択され
たスレッドのための更なる命令がなければ、ステップ６
１６において、プロセスは、選択されたスレッドの命令
の実行中に障害が起こったかどうかを質問する。
【００２７】ステップ６１６において、もしレジスタ又
はメモリ・アレイの障害がなければ、プロセスは、ステ
ップ６１８で、テストすべき追加のスレッドがあるかど
うかをチェックする。もしあれば、ステップ６２０で、
他のスレッドを選択するようにスレッド選択がプログラ
ムされる。それは、再びステップ６１２で、その命令の
実行をテストするためである。しかし、もし第１のスレ
ッドが障害を経験すれば、障害はステップ６３０で記録
され、ステップ６３２で信号誤りメッセージが生成され
る。この時点で、テストはステップ６４０で終了してよ
い。なぜなら、プロセッサは、マルチスレッド・レジス
タ又はメモリ・アレイで機能障害を経験したからであ
る。ここで開示される特徴の発明以前には、障害を経験
したプロセッサ・チップは不能にされ、顧客のコンピュ
ータ作業は、無効にされるか重大な不利益を受けた。全
てのスレッドがテストされたわけではないので、プロセ
ッサ内の他のスレッドが適正に実行され、他のスレッド
のための記憶セルが完全に機能する場合でもそうであっ
た。
【００２８】このようにして、図６のフローチャート
は、どのスレッドが機能障害を起こすかを確かめること
によって、顧客の処理作業を救助する利点をもたらす幾
つかの発明的特徴を表す。このようにして、マルチスレ
ッド・レジスタを有するプロセッサは不能にされる必要
はなく、マルチスレッド・メモリ・アレイ内で障害を経
験しているスレッドの命令及びデータは、同一又は異な
ったアレイ又はレジスタ内の他のスレッドの記憶セルへ
回送されてよい。ステップ７０２において、図５と同じ
ような機能テストが実行される。ステップ７０４で、も
し障害が機能テストの実行中に検出されなかったなら
ば、正常な処理がステップ７０６で継続する。しかし、
もしステップ７０４で障害が検出されると、ステップ７
１４で、プロセスはシステムに質問して、機能するスレ
ッドが残っているかどうかを決定する。もちろん、もし
機能するスレッドが残っていなければ、ステップ７１６
で、プロセッサは実行を停止し、誤りメッセージを生成
する。しかし、ステップ７１４の質問で、もし満足に完
了して機能テストをパスした他のスレッドがあれば、ス
テップ７２０で、失敗したスレッドが記録され、ステッ
プ７２２で、その趣旨の誤りメッセージが生成される。
ステップ７２４で、オペレーティング・システムは、障
害を起こしたスレッドを通知され、機能するスレッドの
みを処理するように適切に応答する。これは、適切な信
号入力をスレッド・セレクタ３３０へ与えることによっ
て行われるか、特定のスレッドに対するスレッド切り替
え制御レジスタ内のビットを不能にし、命令を他のスレ
ッド切り替え制御レジスタへ回送することによって行わ
れることができる。いずれにせよ、ステップ７３０で、
命令は、機能するスレッド内でのみ動作する限り実行さ
れてよい。
【００２９】これまで、本発明の様々な実施形態を説明
したが、それらは限定としてではなく例として提示され
たこと、及び変形が可能であることを理解すべきであ
る。従って、本発明の広さと範囲は、これまで説明した
例示的実施形態によって限定されるべきではなく、クレ
イム及びそれらの同等物に従ってのみ限定されるべきで
ある。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）複数のスレッドを実行しているハードウェア・マ
ルチスレッド・コンピュータ処理システムで、スレッド
の１つの障害にも拘わらず、正常なコンピュータ処理を
継続する方法であって、（ａ）前記複数のスレッドの各
々に関連づけられた個々の記憶要素を含む少なくとも１
つのマルチスレッド・レジスタ／アレイを有するハード
ウェア・マルチスレッド・プロセッサで前記複数のスレ
ッドの少なくとも１つの命令を実行するステップと、
（ｂ）特定のスレッドの上及び当該特定のスレッドに関
連づけられた個々の記憶要素を含む少なくとも１つのマ
ルチスレッド・レジスタ／アレイの上でテストを実行す
るステップと、（ｃ）前記特定のスレッドに関連づけら
れた少なくとも１つの個々の記憶要素の障害を検出する
ステップと、（ｄ）前記特定のスレッドに関連づけられ
た全ての記憶要素を不能にするステップと、（ｅ）前記
特定のスレッドのデータを、欠陥のある記憶要素を有し
ない複数のスレッドの他のスレッドに関連づけられた他
の個々の記憶要素へ回送するステップと、を含む方法。 （２）更に、（ａ）前記特定のスレッドに関連づけられ
た少なくとも１つの個々の記憶要素の障害を示す誤り信
号を生成するステップを含む、上記（１）に記載の方
法。 （３）更に、（ａ）欠陥のある記憶要素を有しない複数
のスレッドの前記他のスレッドの正常な処理を継続する
ステップを含む、上記（２）に記載の方法。 （４）更に、前記テストを実行するステップ（ｂ）が、
ストレスを加えられた処理条件のもとで命令を実行する
機能テストを実行することを含む、上記（１）に記載の
方法。 （５）更に、前記テストを実行するステップ（ｂ）が、
前記少なくとも１つのマルチスレッド・レジスタ／アレ
イの上でＡＢＩＳＴ及び、又はＬＢＩＳＴテストを実行
することを含む、上記（１）に記載の方法。 （６）更に、前記特定のスレッドに関連づけられた全て
の記憶要素を不能にするステップ（ｄ）が、前記複数の
スレッドの他のスレッドに関連づけられた個々の記憶要
素の他の記憶要素を選択するスレッド選択信号を生成す
ることを含む、上記（１）に記載の方法。 （７）更に、前記特定のスレッドに関連づけられた全て
の記憶要素を不能にする前記ステップ（ｄ）が、スレッ
ド切り替え制御レジスタ内で前記特定のスレッドに関係
する複数のスレッド切り替え制御イベントの全て又は或
るイベントを不能にすることを含む、上記（１）に記載
の方法。 （８）現場において１つのスレッドを不能にすることが
できるマルチスレッド・コンピュータ・システムであっ
て、（ａ）少なくとも１つのマルチスレッド・コンピュ
ータ・プロセッサと、（ｂ）前記マルチスレッド・コン
ピュータ・プロセッサにおける動作の複数のスレッドの
各々に対する少なくとも１つのスレッド切り替え制御レ
ジスタと、（ｃ）マルチスレッド記憶セルを有する少な
くとも１つのハードウェア・マルチスレッド・メモリ／
レジスタ・アレイであって、前記記憶セルの各々は１つ
のスレッドに固有に関連づけられた記憶要素を有する、
アレイと、（ｄ）少なくとも１つのマルチスレッド・コ
ンピュータ・プロセッサへ接続されたメイン・メモリ
と、（ｅ）マルチスレッド・コンピュータ・プロセッサ
及びメイン・メモリを、複数のデータ記憶装置、１つ又
は複数の外部通信ネットワーク、コンピュータ・プロセ
ッサとの間でユーザ入力を提供する１つ又は複数の入力
／出力装置から成るグループの少なくとも１つへ接続す
るバス・インタフェースと、（ｆ）現場での正常な処理
の間に、少なくとも１つのマルチスレッド・コンピュー
タ・プロセッサで少なくとも１つのスレッドの機能テス
トを実行する機能テスト生成手段と、（ｇ）機能テスト
を受けている少なくとも１つのスレッドに固有に関連づ
けられた記憶要素の障害を検出する記憶要素障害検出手
段と、（ｈ）機能テストを受けている少なくとも１つの
スレッドに関連づけられた全ての記憶要素を不能にする
記憶要素不能手段と、（ｉ）処理を継続するため、少な
くとも１つのスレッドから、動作の他のスレッドに関連
づけられた記憶要素へ、データをリダイレクトするデー
タ回送手段と、 （ｊ）少なくとも１つのスレッドの障
害が起こったことを示すメッセージを伝搬する誤り信号
生成手段と、を含むマルチスレッド・コンピュータ・シ
ステム （９）ハードウェア・マルチスレッド・コンピュータ・
プロセッサにおいて、複数のスレッドの１つの障害を検
出するためのプログラムであって、（ａ）複数のスレッ
ドの少なくとも１つのために一連の命令を有する機能テ
ストを実行し、（ｂ）ハードウェア・レジスタ／メモリ
・アレイにおけるマルチスレッド記憶セル内の個々の記
憶要素を不能にし、不能にされた個々の記憶要素の各々
は、機能テストに失敗した少なくとも１つのスレッドに
関連づけられ、（ｃ）プログラム可能レジスタを再構成
して、機能テストに失敗した少なくとも１つのスレッド
のデータを、機能テストに失敗しなかった他のスレッド
に関連づけられたマルチスレッド記憶セル内の他の記憶
要素へ回送し、（ｄ）少なくとも１つのスレッドが機能
テストに失敗したことを示す誤りメッセージ生成するこ
と、を備えているプログラム。 （１０）複数のスレッドを実行するハードウェア・マル
チスレッド・コンピュータ処理システムで、スレッドの
１つの障害に拘わらず、正常なコンピュータ処理を継続
する方法であって、（ａ）複数のハードウェア・レジス
タ／アレイを有するハードウェア・マルチスレッド・プ
ロセッサで前記複数のスレッドの少なくとも１つの命令
を実行するステップであって、前記ハードウェア・レジ
スタ／アレイの各々は、前記複数のスレッドの各々に関
連づけられているステップと、（ｂ）特定のスレッドの
上及び特定のスレッドに関連づけられた少なくとも１つ
のレジスタ／アレイの上でテストを実行するステップ
と、（ｃ）特定のスレッドに関連づけられた少なくとも
１つのレジスタ／アレイの障害を検出するステップ
と、、（ｄ）特定のスレッドに関連づけられた、障害の
あるレジスタ／アレイを不能にするステップと、（ｅ）
特定のスレッドのデータを、欠陥のない他の個々のレジ
スタ／アレイへ回送するステップと、を含む方法。
【図面の簡単な説明】
【図１】本発明の好ましいの実施形態に従って個々のス
レッドのために記憶セルを有するマルチスレッド・レジ
スタ／メモリ・アレイを使用するコンピュータ・システ
ムの主なハードウェア・コンポーネントを示す図であ
る。
【図２】マルチスレッド記憶セルの簡単なブロック図で
ある。
【図３】図２のマルチスレッド記憶セルの更に詳細なブ
ロック図である。
【図４】図３のマルチスレッド記憶セルの配線略図であ
る。
【図５】マルチスレッド・セルの記憶要素に欠陥がある
ことを検出するプロセスの簡単なフローチャートであ
る。
【図６】本発明の好ましい実施形態に従って、記憶レジ
スタの記憶要素を不能にし、そのスレッドに意図された
データを回送するプロセスの簡単なフローチャートであ
る。
【符号の説明】
１００ マルチスレッド・コンピュータ・システム １０１、１０１Ａ、１０１Ｂ 中央処理ユニット（ＣＰ
Ｕ） １０２ メイン・メモリ １０３Ａ、１０３Ｂ ハードウェア・スレッド状態レジ
スタ １０５ バス・インタフェース １０５Ａ、１０５Ｂ ハードウェア・スレッド切り替え
制御レジスタ １０６、１０６Ａ、１０６Ｂ レベル１命令キャッシュ
（Ｌ１ Ｉキャッシュ） １０７、１０７Ａ、１０７Ｂ レベル１データ・キャッ
シュ（Ｌ１ Ｄキャッシュ） １０８、１０８Ａ、１０８Ｂ レベル２キャッシュ（Ｌ
２キャッシュ） １０９ メモリ・バス １１０ システムＩ／Ｏバス １１１〜１１５ Ｉ／Ｏ処理ユニット（ＩＯＰ） ３００ マルチスレッド記憶セル ３１０、３１２ 書き込みポート ３２０、３２２ 記憶要素 ３３０ スレッド・セレクタ ３４０ 読み出しポート ４０２ ２スレッド・アレイ（２スレッド・レジスタ） ４１０ マルチスレッド記憶セル ４１２ 読み出しアドレス・バス ４１４ 読み出しスレッド選択線 ４１６ 書き込みスレッド選択線 ４１８ 書き込みアドレス・バス ４２０ 書き込みスレッド選択線 ４２２ 書き込みアドレス・バス ４３０、４３２、４３４、４３６ 読み出しデコーダ ４３８、４４０ 書き込みデコーダ ４５０ アレイ ５０２、５０４、５１０、５１２、５１４、５１６、５
１８、５２０ トランジスタ ５２２、５２６ スレッド可能信号 ５３０、５３２、５３４、５３６、５３８、５４０ ト
ランジスタ ５５０、５５２ 線 ５６０、５６２、５６４、５６６、５６８、５７０ ト
ランジスタ ５８０ ポート ５８２、５８４ トランジスタ ５９０ ポート ５９２、５９４ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 11/22 ３６０ Ｇ０６Ｆ 11/22 ３６０Ａ 12/16 ３１０ 12/16 ３１０Ｑ ３１０Ｒ (72)発明者 サルヴァトーレ・エヌ・ストリノ アメリカ合衆国55902 ミネソタ州ローチ ェスター、 サウスウェスト、 セブン ス・アヴェニュー 814 (72)発明者 グレゴリィ・ジェイ・アルマン アメリカ合衆国55902 ミネソタ州ローチ ェスター、 サウスウェスト、 メドウ・ ラン・ドライブ 123 Ｆターム(参考） 5B018 GA04 HA21 KA14 KA15 NA03 5B048 AA17 CC11 CC14 5B098 DD03 GC01 JJ00

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】複数のスレッドを実行しているハードウェ
    ア・マルチスレッド・コンピュータ処理システムで、ス
    レッドの１つの障害にも拘わらず、正常なコンピュータ
    処理を継続する方法であって、 （ａ）前記複数のスレッドの各々に関連づけられた個々
    の記憶要素を含む少なくとも１つのマルチスレッド・レ
    ジスタ／アレイを有するハードウェア・マルチスレッド
    ・プロセッサで前記複数のスレッドの少なくとも１つの
    命令を実行するステップと、 （ｂ）特定のスレッドの上及び当該特定のスレッドに関
    連づけられた個々の記憶要素を含む少なくとも１つのマ
    ルチスレッド・レジスタ／アレイの上でテストを実行す
    るステップと、 （ｃ）前記特定のスレッドに関連づけられた少なくとも
    １つの個々の記憶要素の障害を検出するステップと、 （ｄ）前記特定のスレッドに関連づけられた全ての記憶
    要素を不能にするステップと、 （ｅ）前記特定のスレッドのデータを、欠陥のある記憶
    要素を有しない複数のスレッドの他のスレッドに関連づ
    けられた他の個々の記憶要素へ回送するステップと、を
    含む方法。
  2. 【請求項２】更に、 （ａ）前記特定のスレッドに関連づけられた少なくとも
    １つの個々の記憶要素の障害を示す誤り信号を生成する
    ステップを含む、請求項１に記載の方法。
  3. 【請求項３】更に、 （ａ）欠陥のある記憶要素を有しない複数のスレッドの
    前記他のスレッドの正常な処理を継続するステップを含
    む、請求項２に記載の方法。
  4. 【請求項４】更に、前記テストを実行するステップ
    （ｂ）が、ストレスを加えられた処理条件のもとで命令
    を実行する機能テストを実行することを含む、請求項１
    に記載の方法。
  5. 【請求項５】更に、前記テストを実行するステップ
    （ｂ）が、前記少なくとも１つのマルチスレッド・レジ
    スタ／アレイの上でＡＢＩＳＴ及び、又はＬＢＩＳＴテ
    ストを実行することを含む、請求項１に記載の方法。
  6. 【請求項６】更に、前記特定のスレッドに関連づけられ
    た全ての記憶要素を不能にするステップ（ｄ）が、前記
    複数のスレッドの他のスレッドに関連づけられた個々の
    記憶要素の他の記憶要素を選択するスレッド選択信号を
    生成することを含む、請求項１に記載の方法。
  7. 【請求項７】更に、前記特定のスレッドに関連づけられ
    た全ての記憶要素を不能にする前記ステップ（ｄ）が、
    スレッド切り替え制御レジスタ内で前記特定のスレッド
    に関係する複数のスレッド切り替え制御イベントの全て
    又は或るイベントを不能にすることを含む、請求項１に
    記載の方法。
  8. 【請求項８】現場において１つのスレッドを不能にする
    ことができるマルチスレッド・コンピュータ・システム
    であって、 （ａ）少なくとも１つのマルチスレッド・コンピュータ
    ・プロセッサと、 （ｂ）前記マルチスレッド・コンピュータ・プロセッサ
    における動作の複数のスレッドの各々に対する少なくと
    も１つのスレッド切り替え制御レジスタと、 （ｃ）マルチスレッド記憶セルを有する少なくとも１つ
    のハードウェア・マルチスレッド・メモリ／レジスタ・
    アレイであって、前記記憶セルの各々は１つのスレッド
    に固有に関連づけられた記憶要素を有する、アレイと、 （ｄ）少なくとも１つのマルチスレッド・コンピュータ
    ・プロセッサへ接続されたメイン・メモリと、 （ｅ）マルチスレッド・コンピュータ・プロセッサ及び
    メイン・メモリを、複数のデータ記憶装置、１つ又は複
    数の外部通信ネットワーク、コンピュータ・プロセッサ
    との間でユーザ入力を提供する１つ又は複数の入力／出
    力装置から成るグループの少なくとも１つへ接続するバ
    ス・インタフェースと、 （ｆ）現場での正常な処理の間に、少なくとも１つのマ
    ルチスレッド・コンピュータ・プロセッサで少なくとも
    １つのスレッドの機能テストを実行する機能テスト生成
    手段と、 （ｇ）機能テストを受けている少なくとも１つのスレッ
    ドに固有に関連づけられた記憶要素の障害を検出する記
    憶要素障害検出手段と、 （ｈ）機能テストを受けている少なくとも１つのスレッ
    ドに関連づけられた全ての記憶要素を不能にする記憶要
    素不能手段と、 （ｉ）処理を継続するため、少なくとも１つのスレッド
    から、動作の他のスレッドに関連づけられた記憶要素
    へ、データをリダイレクトするデータ回送手段と、
    （ｊ）少なくとも１つのスレッドの障害が起こったこと
    を示すメッセージを伝搬する誤り信号生成手段と、 を含むマルチスレッド・コンピュータ・システム
  9. 【請求項９】ハードウェア・マルチスレッド・コンピュ
    ータ・プロセッサにおいて、複数のスレッドの１つの障
    害を検出するためのプログラムであって、 （ａ）複数のスレッドの少なくとも１つのために一連の
    命令を有する機能テストを実行し、 （ｂ）ハードウェア・レジスタ／メモリ・アレイにおけ
    るマルチスレッド記憶セル内の個々の記憶要素を不能に
    し、不能にされた個々の記憶要素の各々は、機能テスト
    に失敗した少なくとも１つのスレッドに関連づけられ、 （ｃ）プログラム可能レジスタを再構成して、機能テス
    トに失敗した少なくとも１つのスレッドのデータを、機
    能テストに失敗しなかった他のスレッドに関連づけられ
    たマルチスレッド記憶セル内の他の記憶要素へ回送し、 （ｄ）少なくとも１つのスレッドが機能テストに失敗し
    たことを示す誤りメッセージ生成すること、 を備えているプログラム。
  10. 【請求項１０】複数のスレッドを実行するハードウェア
    ・マルチスレッド・コンピュータ処理システムで、スレ
    ッドの１つの障害に拘わらず、正常なコンピュータ処理
    を継続する方法であって、 （ａ）複数のハードウェア・レジスタ／アレイを有する
    ハードウェア・マルチスレッド・プロセッサで前記複数
    のスレッドの少なくとも１つの命令を実行するステップ
    であって、 前記ハードウェア・レジスタ／アレイの各々は、前記複
    数のスレッドの各々に関連づけられているステップと、 （ｂ）特定のスレッドの上及び特定のスレッドに関連づ
    けられた少なくとも１つのレジスタ／アレイの上でテス
    トを実行するステップと、 （ｃ）特定のスレッドに関連づけられた少なくとも１つ
    のレジスタ／アレイの障害を検出するステップと、、 （ｄ）特定のスレッドに関連づけられた、障害のあるレ
    ジスタ／アレイを不能にするステップと、 （ｅ）特定のスレッドのデータを、欠陥のない他の個々
    のレジスタ／アレイへ回送するステップと、 を含む方法。
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