JP2002111983A

JP2002111983A - 画像読取装置

Info

Publication number: JP2002111983A
Application number: JP2000299919A
Authority: JP
Inventors: Yoshihiro Arai; 義博荒井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-09-29
Filing date: 2000-09-29
Publication date: 2002-04-12

Abstract

(57)【要約】【課題】低スルーレート特性の演算増幅回路を使用し
ても、常に安定した画像信号レベルで、高精度の分解能
を有する高品質の画像読取が可能な画像読取装置を提供
する。【解決手段】サンプリング制御回路１１により、ビデ
オ信号の１画素から５個のアナログサンプリング信号Ｖ
ａ１〜Ｖａ５が抽出され、ＡＤコンバータ１３でデジタ
ルサンプリング信号Ｖｄ１〜Ｖｄ５にＡＤ変換され、デ
ジタルサンプリング信号の演算増幅回路１２のスルーレ
ート特性曲線Ｃｔｈ上の位置が検索され、デジタルサン
プリング信号値に基づき、サンプリング制御回路１１に
より、スルーレート特性曲線Ｃｔｈの飽和値が演算され
画素データとして取得登録され、低スルーレート特性で
低製造コストの演算増幅回路１２を使用しても、高周波
数化される画素周波数の入力ビデオ信号に対し、常に安
定した画像信号レベルで高精度の分解能の高品質の画像
読取が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像読取装置、特に
イメージセンサから画素クロックに同期して出力される
画像信号に対して、画素クロックに同期したタイミング
でサンプリングを行うことにより画像データを読み取る
画像読取装置に関する。

【０００２】

【従来の技術】従来から、イメージセンサとしてＣＣＤ
を使用することにより対象画像からの光信号をＣＣＤで
受光し、ＣＣＤから出力される光電変換されたビデオ信
号に基づいて、画像読取を行う画像読取装置が使用され
ている。図８は従来のこの種の画像読取装置の要部の構
成を示すブロック図、図９は図８の演算増幅回路の構成
を示す回路図である。従来の画像読取り装置では、図８
に示すように、ＣＣＤから出力される直流成分を含むビ
デオ信号Ｖｉｎから直流成分をカットした後に、クラン
プ電圧を加算するクランプ用のオペアンプ２０に、オペ
アンプ２０の出力信号から、安定したサンプリングを行
うためのサンプルホールドを行うサンプルホールド用の
オペアンプ２１が接続されており、オペアンプ２０及び
オペアンプ２１が演算増幅回路１２Ａの主要構成素子と
なっている。また、オペアンプ２１には、ホールドされ
たビデオ信号をデジタル信号に変換するＡＤコンバータ
１３Ａが接続され、ＡＤコンバータ１３Ａには、８ｂｉ
ｔのデジタルデータを、図示せぬ画像処理用のＣＰＵや
ＤＳＰへの転送に際してラッチするラッチ回路１４Ａが
接続されている。さらに、オペアンプ２０、２１、ＡＤ
コンバータ１３Ａ及びラッチ回路１４Ａに、タイミング
信号を供給するタイミングジェネレータ１７が設けられ
ている。

【０００３】前述の演算増幅回路１２Ａには、図９に示
すように、ＣＣＤの出力インピーダンスとオペアンプ２
０の入力インピーダンスを仲介する低出力インピーダン
スのインピーダンス調整バッファ２２が設けられ、この
インピーダンス調整バッファ２２とオペアンプ２０間
に、ビデオ信号の直流成分をカットするコンデンサＣ１
が接続されている。また、オペアンプ２０は低出力イン
ピーダンスを有し、クランプパルスＰｃＬによるスイッ
チＳＷ１のＯＮ−ＯＦＦ制御によって、直流成分がカッ
トされたビデオ信号にクランプ電圧ＶｃＬが加算される
ように構成され、このクランプ電圧ＶｃＬはＣＣＤから
のビデオ信号の暗出力レベルに設定されていて、オペア
ンプ２０の出力レベルは暗出力レベルで０Ｖとなるよう
に設定されている。さらに、オペアンプ２１は、高入力
インピーダンスで低出力インピーダンスのインピーダン
ス特性を有し、スイッチＳＷ２が０Ｎとなると、コンデ
ンサＣ２は、オペアンプ２０の出力電圧で充電され、ス
イッチＳＷ２が０ＦＦとなると、コンデンサＣ２に充電
された電荷が、オペアンプ２１に供給されオペアンプ２
１の出力電圧は長時間にわたって一定値に保持される。

【０００４】図１０は従来の画像読取装置のサンプリン
グの説明図であり、同図に示すように、クロック信号Ｃ
ＬＫに対して、時間ｔだけ遅延してビデオ信号Ｖｉｎが
サンプリングされ、サンプリングされたビデオ信号Ｖｉ
ｎは、１クロック信号分遅延した状態でラッチ回路１３
Ａにラッチされる。また、図１１は従来の画像読取装置
の読取動作過程の各部の信号波形図、図１２は図１１の
拡大説明図であり、図１２では図１１の各タイミングが
１ｂｉｔ画素に拡大されている。図１１において、φＴ
Ｇは１ライン毎にＣＤＤをトリガするトリガパルスで、
φ１、φ２は、受光部が奇数ビットと偶数ビットに分か
れた構成のＣＣＤに半相ずれて入力されるクロックで、
φＲＢは、奇数ビットと偶数ビットとに分離受光したビ
デオ信号を合成し、シフトアウトするシフトアウトパル
スである。また、Ｖｏｕｔは、直流成分を有するビデオ
信号であり、φＳＨＢはサンプルホールドを行うための
パルス信号であり、ビデオ信号Ｖｏｕｔをサンプルホー
ルドした信号がサンプルホールド信号Ｖｏｕｔ（ＳＨ）
である。このサンプルホールド信号ＶｏｕｔのＯＢ（オ
プティカルブラック）１８ｂｉｔ部分が、ＣＣＤのビデ
オ信号の基準電位電圧で、この暗出力電圧が前述のクラ
ンプ電圧に設定され、ビデオ信号の基準値が決定され
る。

【０００５】

【発明が解決しようとする課題】前述したような画像読
取装置において、イメージセンサの動作クロックとして
の画素クロックを、動作可能な最大周波数に設定して使
用する場合には、画素クロックに同期し、該画素クロッ
クに所定位相の関係にあるクロックパルスで、イメージ
センサから出力される画像信号をサンプリングして得ら
れる画像データが不確定になるという問題がある。図１
５は従来の画像読取装置でのサンプリングポイント設定
の説明図である。同図に示すように、イメージセンサか
ら出力されるビデオ信号Ｖｉｎの波形が、各画素につい
て安定している安定領域ｔｓにおいては、画素クロック
の画素周期Ｔｐで、位相Ｐｓのサンプリング点Ｓｐの近
傍では、ビデオ信号Ｖｉｎは平坦であり、同一の入射光
強度に対して、画素に依存せずに同一レベルの画像デー
タが得られる。これに対して、イメージセンサから出力
されるビデオ信号Ｖｉｎの波形が、各画素について不安
定な不安定領域ｔｖでは、画素クロックの画素周期Ｔｐ
で、位相Ｐｓ’のサンプリング点Ｓｐ’の近傍では、ビ
デオ信号Ｖｉｎは傾斜しており、その傾斜が各画素で異
なっている。このために、同一の入射光強度に対して、
各画素毎に異なるレベルの画像データが得られ、取得さ
れる画像データが不確定なものとなる。

【０００６】この問題を解決するために、特開平１０−
１７８５４６号公報には、常に安定領域ｔｓにサンプリ
ングポイントを移動させ、最適な位相にサンプリングタ
イミングを設定する画像読取装置が開示されている。

【０００７】ところで、イメージセンサから出力される
画像信号が、各画素毎に変動してしまう原因の多くは、
イメージセンサの増幅度を補うために使用される演算増
幅回路のスルーレート特性に起因する。図１３は画像読
取装置のイメージセンサの出力信号と演算増幅回路の出
力信号の説明図、図１４は画像読取装置の演算増幅回路
のスルーレートによる信号歪みの説明図である。図１３
に示すように、一般にオペアンプにＣＣＤから同図
（ａ）に示すようなビデオ信号が入力されると、オペア
ンプが高周波成分を通過させないために、オペアンプの
出力信号は、同図（ｂ）に実線で示すように、緩やかに
上昇し歪んだ波形となる。このオペアンプの出力信号を
歪ませるスルーレート特性は、図１４に示すように、ス
ルーレート特性をＳＲとすると、ＳＲ＝△Ｖ／△ｔとな
るが、スルーレート特性ＳＲが高い回路は複雑で製造コ
ストが高い回路となる。

【０００８】一方において近年では、デジタルコピー機
やスキャナが高速化され、また、高画質化のために、３
００ｄｐｉから４００ｄｐｉへさらには６００ｄｐｉへ
と移行しており、図１５に示す画素周期Ｔｐは、より高
周波数化され、安定領域ｔｓが狭くなり、前述の特開平
１０−１７８５４６号公報に開示されている方式で問題
を解決しようとすると、非常に複雑な構成で高製造コス
トの回路を採用することが必要になっている。

【０００９】本発明は、前述したようなこの種の画像読
取装置の動作の現状に鑑みてなされたものであり、その
目的は、低スルーレート特性の低製造コストの演算増幅
回路を使用しても、入力ビデオ信号に対して、常に安定
した画像信号レベルで、高精度の分解能を有する高品質
の画像読取を行うことが可能な画像読取装置を提供する
ことにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明は、イメージセンサから画素ク
ロックに同期して出力され、演算増幅回路で信号処理さ
れるビデオ信号に対して、前記画素クロックに同期した
タイミングでサンプリングを行うことにより画像データ
を読み取る画像読取装置において、前記画素クロックに
同期したタイミングで、１画素に対して複数のサンプリ
ングを行うサンプリング手段と、該サンプリング手段に
よる複数のサンプリングで取得される複数の画像信号に
対して、それぞれＡＤ変換を行うＡＤ変換手段と、該Ａ
Ｄ変換手段で取得される複数のデジタル画像信号を使用
し、前記演算増幅回路のスルーレート特性に基づいて、
対象画素信号の飽和値を演算する飽和値演算手段と、該
飽和値演算手段から出力され、前記ＡＤ変換手段の出力
データのビット数よりも多いビット数の出力データに基
づいて、後段回路での動作制御を行う制御手段とを有す
ることを特徴とするものである。

【００１１】このような手段によると、低スルーレート
特性を有する低製造コストの演算増幅回路を使用して
も、高周波数化される画素周波数の入力ビデオ信号に対
して、常に安定した画像信号レベルで、高精度の分解能
を有する高品質の画像読取が行われる。

【００１２】同様に前記目的を達成するために、請求項
２記載の発明は、請求項１記載の発明において、前記Ａ
Ｄ変換手段が８ビットのデータを出力し、前記飽和値演
算手段が１６ビットのデータを出力することを特徴とす
るものである。

【００１３】このような手段によると、ＡＤ変換手段が
８ビットのデータを出力し、飽和値演算手段が１６ビッ
トのデータを出力する動作状態で、請求項１記載の発明
での作用が実行される。

【００１４】同様に前記目的を達成するために、請求項
３記載の発明は、イメージセンサから画素クロックに同
期して出力され、演算増幅回路で信号処理されるビデオ
信号に対して、前記画素クロックに同期したタイミング
でサンプリングを行うことにより画像データを読み取る
画像読取装置において、前記画素クロックに同期したタ
イミングで、１画素に対して複数のサンプリングを行う
サンプリング手段と、該サンプリング手段による複数の
サンプリングで取得される複数の画像信号に対して、そ
れぞれＡＤ変換を行うＡＤ変換手段と、該ＡＤ変換手段
で取得される複数のデジタル画像信号を使用し、前記演
算増幅回路のスルーレート特性に基づいて、対象画素信
号の飽和値を演算する飽和値演算手段と、該飽和値演算
手段から出力され、前記ＡＤ変換手段の出力データのビ
ット数よりも多いビット数の出力データを、前記ＡＤ変
換手段の出力データに等しいビット数のデータに圧縮
し、該圧縮データにより後段回路での動作制御を行う圧
縮動作制御手段とを有することを特徴とするものであ
る。

【００１５】このような手段によると、イメージセンサ
から画素クロックに同期して出力されるビデオ信号に対
して、画素クロックに同期したタイミングでサンプリン
グが行われ、演算増幅回路により信号処理が施されて画
像データが読み取られるが、サンプリング手段によっ
て、画素クロックに同期したタイミングで、１画素に対
して複数のサンプリングが行われ、ＡＤ変換手段によっ
て、該サンプリング手段による複数のサンプリングで取
得される複数の画像信号に対してそれぞれＡＤ変換が行
われ、飽和値演算手段によって、ＡＤ変換手段で取得さ
れる複数のデジタル画像信号を使用し、演算増幅回路の
スルーレート特性に基づいて、対象画素信号の飽和値が
演算され、圧縮制御手段によって、飽和値演算手段から
出力されるＡＤ変換手段の出力データのビット数よりも
多いビット数の出力データが、ＡＤ変換手段の出力デー
タに等しいビット数のデータに圧縮され、圧縮されたデ
ータにより後段回路での動作制御が行われ、低スルーレ
ート特性を有する低製造コストの演算増幅回路を使用し
ても、高周波数化される画素周波数の入力画像信号に対
して、常に安定した画像信号レベルで、高精度の分解能
を有する高品質の画像読取が行われると共に、後段回路
での動作制御がビット数を増加させることなく簡単な回
路で行われる。

【００１６】同様に前記目的を達成するために、請求項
４記載の発明は、請求項１記載の発明に対して、前記サ
ンプリング手段が、画素信号の変化点近傍でのサンプリ
ングを行わないように、前記サンプリング手段の動作を
制御するサンプリング制御手段が設けられていることを
特徴とするものである。

【００１７】このような手段によると、請求項１記載の
発明での作用に加えて、サンプリング制御手段によっ
て、サンプリング手段が、画素信号の変化点近傍でのサ
ンプリングを行わないように制御され、ノイズ成分の多
い時間領域でのサンプリングが行われず、より高品質の
画像読取が行われる。

【００１８】

【発明の実施の形態】［第１の実施の形態］本発明の第
１の実施の形態を図１ないし図４を参照して説明する。
図１は本実施の形態の構成を示すブロック図、図２は本
実施の形態のサンプリングの説明図、図３は本実施の形
態の飽和値の演算の説明図、図４は本実施の形態の画像
読取動作のフローチャートである。

【００１９】本実施の形態では、図１に示すように、Ｃ
ＤＤからのビデオ信号Ｖｉｎに対して、直流成分の除
去、クランプ電圧の加算、及び安定なサンプリングのた
めのサンプルホールドを行う演算増幅回路１２が設けら
れ、この演算増幅回路１２に、サンプルホールドされた
ビデオ信号をデジタル信号に変換するＡＤコンバータ１
３が接続され、演算増幅回路１２とＡＤコンバータ１３
とに、サンプルホールドされた１画素分のビデオ信号に
対して、図２に示すように、５個のサンプリングを行う
ように制御を行うサンプリング制御回路１１が接続され
ている。また、ＡＤコンバータ１３には、ＡＤ変換され
た８ｂｉｔのデジタル信号をラッチするラッチ回路１４
が接続され、ラッチ回路１４には、ＡＤ変換された８ｂ
ｉｔのデジタル信号が転送され、８ビツトのデジタル信
号を使用し、演算増幅回路１２のスルーレート特性に基
づいて、１画素のデータ曲線の飽和値を演算するＤＳＰ
１５が接続されている。そして、ＤＳＰ１５には、ＤＳ
Ｐ１５から１６ビットのデジタル信号が供給され、１６
ビットのデジタル信号に基づいて、後段回路での動作の
制御を行うＣＰＵ１６が接続されている。

【００２０】このような構成の本実施の形態の動作を、
図４のフローチャートに基づいて説明する。図４のフロ
ーチャートのステップＳ１において、図２（ａ）に示す
サンプリングクロックによって、演算増幅回路１２にサ
ンプリングホールドされるビデオ信号の１画素に対し
て、サンプリング制御回路１１によって、本実施の形態
ではｎ＝５個のサンプリングの設定が行われ、ステップ
Ｓ２に進んで、図２（ｂ）に示すように、Ｖａ１〜Ｖａ
５の５個のアナログサンプリング信号が抽出される。次
いで、ステップＳ３に進んで、ＡＤコンバータ１３によ
って、アナログサンプル信号Ｖａ１〜Ｖａ５が、それぞ
れデジタルサンプリング信号Ｖｄ１〜Ｖｄ５にＡＤ変換
され、ステップＳ４で５個のデジタルサンプリング信号
Ｖｄ１〜Ｖｄ５の全てが取得されたか否かが判定され
る。

【００２１】ステップＳ４で全てのデジタルサンプリン
グ信号Ｖｄ１〜Ｖｄ５が取得されたと判定されると、ス
テップＳ５に進んで、サンプリング制御回路１１によっ
て、図２（ｃ）に示すように、予め記憶されている演算
増幅回路１２のスルーレート特性曲線Ｃｔｈのどの範囲
に、デジタルサンプリング信号Ｖｄ１〜Ｖｄ５が位置す
るかが検索される。さらに、ステップＳ６に進んで、ス
ルーレート特性曲線Ｃｔｈ上のデジタルサンプル信号Ｖ
ｄ１〜Ｖｄ５の分布領域の中央値と、スルーレート特性
曲線Ｃｔｈの飽和値Ｖｄｚ間の電圧値Ｖｘが検出され、
ステップＳ７に進んで、この場合の中央値Ｖｄ３を使用
して、Ｖｄｚ＝Ｖｄ３＋Ｖｘの演算により飽和値Ｖｄｚ
が演算される。この演算ではビット数が増加することに
なるが、ＤＳＰ１５からは、増加したビット数を見込ん
で、１６ビットデータがＣＰＵ１６に転送され、ＣＰＵ
１６によって後段回路での動作制御は１６ビットデータ
に基づいて行われる。そして、ステップＳ８に進んで、
演算して得られる飽和値Ｖｄｚが、画素データとして取
得登録され、ステップＳ９に進んで、ビデオ信号の全て
の画素について画素データが取得登録されたか否かの判
定が行われ、ステップＳ９の判定がＮＯであると、ステ
ップＳ１に戻って同一処理が繰り返され、ステップＳ９
の判定がＹＥＳであると処理を終了する。

【００２２】このように、本実施の形態によると、サン
プリング制御回路１１によって、ビデオ信号の１画素か
ら５個のアナログサンプリング信号Ｖａ１〜Ｖａ５が抽
出され、抽出されたアナログサンプリング信号Ｖａ１〜
Ｖａ５が、ＡＤコンバータ１３によってデジタルサンプ
リング信号Ｖｄ１〜Ｖｄ５にＡＤ変換され、これらのデ
ジタルサンプリング信号の演算増幅回路１２のスルーレ
ート特性曲線Ｃｔｈ上での分布位置が検索される。そし
て、スルーレート特性曲線Ｃｔｈ上のデジタルサンプリ
ング信号値に基づいて、サンプリング制御回路１１によ
って、スルーレート特性曲線Ｃｔｈの飽和値が演算され
て、画素データとして取得登録される。このために、本
実施の形態によると、低スルーレート特性を有する低製
造コストの演算増幅回路１２を使用しても、高周波数化
される画素周波数の入力ビデオ信号に対して、常に安定
した画像信号レベルで、高精度の分解能を有する高品質
の画像読取を行うことが可能になる。

【００２３】［第２の実施の形態］本発明の第２の実施
の形態を図５を参照して説明する。図５は本実施の形態
の画像読取動作のフローチャートである。

【００２４】本実施の形態では、図１を流用して説明す
ると、ＣＰＵ１６には、ＤＳＰ１５から出力される１６
ｂｉｔデータを、後段回路での信号処理のために、８ｂ
ｉｔデータに圧縮するデータ圧縮処理手段が新に設けら
れている。本実施の形態のその他の部分の構成は、すで
に説明した第１の実施の形態と同一なので、重複する説
明は行わない。

【００２５】このような構成の本実施の形態の動作を、
図５のフローチャートに基づいて、図１を流用参照して
説明する。図５のフローチャートのステップＳ１１から
ステップＳ１７までの動作は、すでに図４に基づいて説
明した第１の実施の形態のステップＳ１からステップＳ
７までの動作と、それぞれ同一なので重複する説明は行
わない。

【００２６】本実施の形態では、図５のフローチャート
のステップＳ１８において、ＣＰＵ１６のデータ圧縮処
理手段によって、ＤＳＰ１５から供給される１６ｂｉｔ
データが、ラッチ回路１４から出力されるデータに等し
い８ビットデータに圧縮され、ＣＰＵ１６による後段回
路での動作制御は８ビットデータによって行われる。ま
た、ステップＳ１９では、ステップＳ１７で演算された
飽和値Ｖｄｚが、画素データとして取得登録され、ステ
ップＳ２０に進んで、ビデオ信号の全ての画素について
画素データが取得登録されたか否かの判定が行われ、ス
テップＳ２０の判定がＮＯであると、ステップＳ１に戻
って同一処理が繰り返され、ステップＳ２０の判定がＹ
ＥＳであると処理を終了する。

【００２７】このように、本実施の形態によると、第１
の実施の形態で得られる効果に加えて、ＣＰＵ１６のデ
ータ圧縮処理手段によって、ＤＳＰ１５から供給される
１６ｂｉｔデータが、ラッチ回路１４から出力されるデ
ータに等しいビット数の８ビットデータに圧縮され、Ｃ
ＰＵ１６による後段回路での制御動作は８ビットデータ
によって行われるので、後段回路の構成を簡単にして全
体の製造コストを低減させることが可能になる。

【００２８】［第３の実施の形態］本発明の第３の実施
の形態を図６及び図７を参照して説明する。図６は本実
施の形態のサンプリング制御動作の説明図、図７は本実
施の形態の画像読取動作のフローチャートである。

【００２９】本実施の形態では、図１を流用して説明す
ると、サンプリング制御回路１１に、画素信号の変化点
近傍でのサンプリングを行わないように、サンプリング
動作を制御するサンプリング禁止手段が新に設けられて
いる。本実施の形態のその他の部分の構成は、すでに説
明した第１の実施の形態と同一なので、重複する説明は
行わない。

【００３０】このような構成の本実施の形態の動作を、
図７のフローチャートに基づいて、図６を参照し図１及
び図２を流用参照して説明する。図７のフローチャート
のステップＳ３１において、図２（ａ）に示すサンプリ
ングクロックによって、演算増幅回路１２にサンプリン
グホールドされるビデオ信号の１画素に対して、サンプ
リング制御回路１１によって、５個のサンプリングの設
定が行われ、ステップＳ３２に進んで、図６に示すよう
に、演算増幅回路１２にサンプルホールドされるサンプ
ルホールド信号ＳＨＢの立ち上がりからノイズ発生期間
ｔｎ１の間では、サンプリング制御回路１１のサンプリ
ング禁止手段によって、サンプリングが禁止設定され
る。次いで、ステップＳ３３に進んで、図６に示すよう
に、演算増幅回路１２にサンプルホールドされるサンプ
ルホールド信号ＳＨＢの立ち下がりの前部において、ノ
イズ発生期間ｔｎ２の間では、サンプリング制御回路１
１のサンプリング禁止手段によって、サンプリングが禁
止設定される。そして、ステップＳ３４に進んで、ノイ
ズ発生期間ｔｎ１、ｔｎ２を除いた、サンプリング領域
において、図２を流用して説明すると、同図（ｂ）に示
すように、Ｖａ１〜Ｖａ５の５個のアナログサンプリン
グ信号が抽出される。

【００３１】図７のフローチャートのステップＳ３５な
いしステップＳ４１の動作は、すでに説明した第１の実
施の形態の図４のフローチャートのステップＳ３ないし
ステップＳ９の動作とそれぞれ同一なので、重複する説
明は行わない。

【００３２】このように、本実施の形態によると、第１
の実施の形態で得られる効果に加えて、演算増幅回路１
２のサンプリング禁止手段によって、演算増幅回路１２
にサンプルホールドされるサンプルホールド信号ＳＨＢ
の立ち上がりと立ち下がり近傍のノイズ発生期間ｔｎ
１、ｔｎ２では、サンプリングが禁止されるので、より
高品質の画像読取を行うことが可能になる。

【００３３】

【発明の効果】請求項１記載の発明によると、イメージ
センサから画素クロックに同期して出力され、演算増幅
回路で信号処理されるビデオ信号に対して、画素クロッ
クに同期したタイミングでサンプリングを行うことによ
り画像データが読み取られるが、サンプリング手段によ
って、画素クロックに同期したタイミングで、１画素に
対して複数のサンプリングが行われ、ＡＤ変換手段によ
って、サンプリング手段による複数のサンプリングで取
得される複数の画像信号に対して、それぞれＡＤ変換が
行われ、飽和値演算手段によって、ＡＤ変換手段で取得
される複数のデジタル画像信号を使用し、演算増幅回路
のスルーレート特性に基づいて、対象画素信号の飽和値
が演算され、制御手段によって、飽和値演算手段から出
力され、ＡＤ変換手段の出力データのビット数よりも多
いビット数の出力データに基づいて、後段回路での動作
制御が行われる。このために、低スルーレート特性を有
する低製造コストの演算増幅回路を使用しても、高周波
数化される画素周波数の入力ビデオ信号に対して、常に
安定した画像信号レベルで、高精度の分解能を有する高
品質の画像読取を行うことが可能になる。

【００３４】請求項２記載の発明によると、ＡＤ変換手
段が８ビットのデータを出力し、前記飽和値演算手段が
１６ビットのデータを出力する動作状態で、請求項１記
載の発明での効果を実現することが可能になる。

【００３５】請求項３記載の発明によると、イメージセ
ンサから画素クロックに同期して出力されるビデオ信号
に対して、画素クロックに同期したタイミングでサンプ
リングが行われ、演算増幅回路により信号処理が施され
て画像データが読み取られるが、サンプリング手段によ
って、画素クロックに同期したタイミングで、１画素に
対して複数のサンプリングが行われ、ＡＤ変換手段によ
って、該サンプリング手段による複数のサンプリングで
取得される複数の画像信号に対してそれぞれＡＤ変換が
行われ、飽和値演算手段によって、ＡＤ変換手段で取得
される複数のデジタル画像信号を使用し、演算増幅回路
のスルーレート特性に基づいて、対象画素信号の飽和値
が演算され、圧縮制御手段によって、飽和値演算手段か
ら出力されるＡＤ変換手段の出力データのビット数より
も多いビット数の出力データが、ＡＤ変換手段の出力デ
ータに等しいビット数のデータに圧縮され、圧縮された
データにより後段回路での動作制御が行われる。このた
めに、低スルーレート特性を有する低製造コストの演算
増幅回路を使用しても、高周波数化される画素周波数の
入力画像信号に対して、常に安定した画像信号レベル
で、高精度の分解能を有する高品質の画像読取を行うこ
とが可能になると共に、後段回路での動作制御をビット
数を増加させることなく、簡単な回路で行うことが可能
になる。

【００３６】請求項４記載の発明によると、請求項１記
載の発明で得られる効果に加えて、サンプリング制御手
段によって、サンプリング手段が、画素信号の変化点近
傍でのサンプリングを行わないように制御が行われるの
で、ノイズ成分の多い時間領域でのサンプリングが行わ
れず、より高品質の画像読取を行うことが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。

【図２】同実施の形態のサンプリングの説明図である。

【図３】同実施の形態の飽和値の演算の説明図である。

【図４】同実施の形態の画像読取動作のフローチャート
である。

【図５】本発明の第２の実施の形態の画像読取動作のフ
ローチャートである。

【図６】本発明の第３の実施の形態のサンプリング制御
動作の説明図である。

【図７】同実施の形態の画像読取動作のフローチャート
である。

【図８】従来の画像読取装置の要部の構成を示すブロッ
ク図である。

【図９】図８の演算増幅回路の構成を示す回路図であ
る。

【図１０】従来の画像読取装置のサンプリングの説明図
である。

【図１１】従来の画像読取装置の読取動作過程の各部の
信号波形図である。

【図１２】図１１の拡大説明図である。

【図１３】画像読取装置のイメージセンサの出力信号と
演算増幅回路の出力信号の説明図である。

【図１４】画像読取装置の演算増幅回路のスルーレート
による信号歪みの説明図である。

【図１５】従来の画像読取装置でのサンプリングポイン
ト設定の説明図である。

【符号の説明】

１１サンプリング制御回路１２演算増幅回路１３ＡＤコンバータ１４ラッチ回路１５ＤＳＰ１６ＣＰＵＶｄｚ飽和値Ｃｔｈスルーレート特性曲線ＳＨＢサンプルホールド信号ｔｎ１、ｔｎ２ノイズ発生区間Ｖｉｎビデオ信号Ｔｐ画素周期Ｐｓ、Ｐｓ’ 位相Ｓｐ、Ｓｐ’ サンプリング点ｔｓ安定領域ｔｖ不安定領域

Claims

【特許請求の範囲】

【請求項１】イメージセンサから画素クロックに同期
して出力され、演算増幅回路で信号処理されるビデオ信
号に対して、前記画素クロックに同期したタイミングで
サンプリングを行うことにより画像データを読み取る画
像読取装置において、前記画素クロックに同期したタイミングで、１画素に対
して複数のサンプリングを行うサンプリング手段と、該サンプリング手段による複数のサンプリングで取得さ
れる複数の画像信号に対して、それぞれＡＤ変換を行う
ＡＤ変換手段と、該ＡＤ変換手段で取得される複数のデジタル画像信号を
使用し、前記演算増幅回路のスルーレート特性に基づい
て、対象画素信号の飽和値を演算する飽和値演算手段
と、該飽和値演算手段から出力され、前記ＡＤ変換手段の出
力データのビット数よりも多いビット数の出力データに
基づいて、後段回路での動作制御を行う制御手段とを有
することを特徴とする画像読取装置。
【請求項２】前記ＡＤ変換手段が８ビットのデータを
出力し、前記飽和値演算手段が１６ビットのデータを出
力することを特徴とする請求項１記載の画像読取装置。
【請求項３】イメージセンサから画素クロックに同期
して出力され、演算増幅回路で信号処理されるビデオ信
号に対して、前記画素クロックに同期したタイミングで
サンプリングを行うことにより画像データを読み取る画
像読取装置において、前記画素クロックに同期したタイミングで、１画素に対
して複数のサンプリングを行うサンプリング手段と、該サンプリング手段による複数のサンプリングで取得さ
れる複数の画像信号に対して、それぞれＡＤ変換を行う
ＡＤ変換手段と、該ＡＤ変換手段で取得される複数のデジタル画像信号を
使用し、前記演算増幅回路のスルーレート特性に基づい
て、対象画素信号の飽和値を演算する飽和値演算手段
と、該飽和値演算手段から出力され、前記ＡＤ変換手段の出
力データのビット数よりも多いビット数の出力データ
を、前記ＡＤ変換手段の出力データに等しいビット数の
データに圧縮し、該圧縮データにより後段回路での動作
制御を行う圧縮動作制御手段とを有することを特徴とす
る画像読取装置。
【請求項４】請求項１記載の画像読取装置に対して、前記サンプリング手段が、画素信号の変化点近傍でのサ
ンプリングを行わないように、前記サンプリング手段の
動作を制御するサンプリング制御手段が設けられている
ことを特徴とする画像読取装置。