JP2002111408A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号の電圧に対して広範囲にわたって動
作させることが可能な差動増幅回路を提供する。 【解決手段】 ＰＭＯＳトランジスタ１１１および１１
２による能動負荷を負荷とし、ゲートより差動入力信号
が入力されるＮＭＯＳトランジスタ１１３および１１４
による差動対によって構成されるＮ型差動増幅器と、Ｎ
ＭＯＳトランジスタ１１６および１１７による能動負荷
を負荷とし、ゲートより差動入力信号が入力されるＰＭ
ＯＳトランジスタ１１８および１１９による差動対によ
って構成されるＰ型差動増幅器とを、共通の入力端子１
０１および１０２、出力端子１０３によって接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを用いた差動増幅回路に関する。

【０００２】

【従来の技術】近年、マイクロコンピュータ等では、微
細化し易いＣＭＯＳ（ComplementaryMetal-Oxide Semic
onductor）プロセスを使用してロジック回路を構成して
いることが多い。ＣＭＯＳ回路では、論理電圧として電
源電圧Ｖｃｃ［Ｖ］、およびＧＮＤ（０［Ｖ］）を用い
るが、チップ外部との入出力インタフェースや、メモリ
セルからデータを読み出す回路等として用いる場合は微
少な電位差を扱うことが多いため、回路の前段に微少な
電圧を増幅する増幅回路が必要とされる。このような増
幅回路として、従来より、カレントミラー回路を用いた
差動増幅回路が用いられている。

【０００３】ここで、上記の用途に用いられる従来の一
般的な差動増幅回路の回路構成例を図４および図５に示
す。図４は入力をＮＭＯＳトランジスタのゲート対で受
ける従来の差動増幅回路の構成を示し、図５は入力をＰ
ＭＯＳトランジスタのゲート対で受ける従来の差動増幅
回路の構成を示す。

【０００４】図４および図５に示す差動増幅回路４００
および５００は、カレントミラー回路（図示は省略す
る）を能動負荷として有する一般的な構成の差動増幅回
路であり、２入力１出力となっており、２つの入力間の
微少な電位差を増幅して出力する。図４に示す差動増幅
回路４００では、ＰＭＯＳトランジスタ４１１および４
１２のソース同士が接続されて電源電圧Ｖｃｃに接続さ
れ、またゲート同士が接続され、ＰＭＯＳトランジスタ
４１１のドレインがこのゲートと接続されてＰ型能動負
荷が構成される。ＰＭＯＳトランジスタ４１１および４
１２のドレインは、ＮＭＯＳトランジスタ４１３および
４１４のドレインにそれぞれ接続され、このＮＭＯＳト
ランジスタ４１３および４１４のゲートには差動入力信
号の入力端子４０１および４０２が接続されて、Ｐ型能
動負荷を負荷とする差動対をなす。また、ＮＭＯＳトラ
ンジスタ４１３および４１４のソース同士が接続され、
このソースの接続部にＮＭＯＳトランジスタ４１５のド
レインが接続され、かつＮＭＯＳトランジスタ４１５お
よびＰ型ＭＯＳトランジスタ４１１のゲートが接続され
て電流源をなす。ＰＭＯＳトランジスタ４１２およびＮ
ＭＯＳトランジスタのドレイン同士の接続部は、差動増
幅信号の出力端子４０３に接続されている。

【０００５】次に、この差動増幅回路４００の動作につ
いて説明する。差動増幅回路４００では、入力端子４０
２からの入力電圧よりも入力端子４０１からの入力電圧
が高い電位であるか、低い電位であるかによって、ＮＭ
ＯＳトランジスタ４１４のドレイン電流が決定される。
また、ＮＭＯＳトランジスタ４１５は、ドレインがＮＭ
ＯＳトランジスタ４１３および４１４のソースに接続さ
れ、ゲートがＰＭＯＳトランジスタ４１１および４１２
のゲート、ＰＭＯＳトランジスタ４１１のドレインと接
続されることによって電流源をなし、このＮＭＯＳトラ
ンジスタ４１５に流れる動作電流が、ＮＭＯＳトランジ
スタ４１３および４１４に流れる電流の合計になる。Ｎ
ＭＯＳトランジスタ４１４のドレイン電流能力は、ＮＭ
ＯＳトランジスタ４１３と等しいが、ＮＭＯＳトランジ
スタ４１４のドレイン電流は、ＰＭＯＳトランジスタ４
１２のドレイン電流によって決定される。したがって、
入力端子４０１および４０２が同一電圧のときには、Ｎ
ＭＯＳトランジスタ４１３および４１４は平衡状態にな
り、各ＮＭＯＳトランジスタには動作電流の１／２の電
流が流れることになる。また、入力端子４０１の電圧が
高くなれば、ＰＭＯＳトランジスタ４１２のドレイン電
流が減少し、出力端子４０３の電圧が低下するように動
作する。逆に、入力端子４０１の電圧が低くなれば、Ｐ
ＭＯＳトランジスタ４１２のドレイン電流が増加して、
出力端子４０３の電圧が上昇するように動作する。

【０００６】なお、この差動増幅回路４００は、入力端
子４０１および４０２における入力電圧が、ＮＭＯＳト
ランジスタ４１３および４１４のしきい値電圧Ｖｔｈｎ
より大きいときに、２入力間の電位差を増幅する。ま
た、ＮＭＯＳトランジスタ４１５は、２つの入力信号の
電位がともに高い場合に、出力のレベルが下がり過ぎな
いように制御する機能を有する。

【０００７】次に、図５に示す差動増幅回路５００で
は、ＮＭＯＳトランジスタ５１１および５１２のソース
同士が結合されて接地され、またゲート同士が接続さ
れ、ＮＭＯＳトランジスタ５１１のドレインがこのゲー
トと接続されてＮ型能動負荷が構成される。ＮＭＯＳト
ランジスタ５１１および５１２のドレインは、ＰＭＯＳ
トランジスタ５１３および５１４のドレインとそれぞれ
接続され、ＰＭＯＳトランジスタ５１３および５１４の
ゲートには差動入力信号の入力端子５０１および５０２
がそれぞれ接続されて、Ｎ型能動負荷を負荷とする差動
対をなす。また、ＰＭＯＳトランジスタ５１３および５
１４のソース同士は接続され、このソースの接続部にＰ
ＭＯＳトランジスタ５１５のドレインが接続され、かつ
ＰＭＯＳトランジスタ５１５および５１１のゲート同士
が接続されて電流源をなす。ＮＭＯＳトランジスタ５１
２およびＰＭＯＳトランジスタ５１４のドレインの接続
部は、差動増幅信号の出力端子５０３に接続されてい
る。

【０００８】この差動増幅回路５００の動作は、電源電
圧Ｖｃｃと入力端子５０１および５０２における入力電
圧との差が、ＰＭＯＳトランジスタ５１３および５１４
のしきい値電圧Ｖｔｈｐより大きいときに増幅およびレ
ベルシフトを行うこと以外は、図４に示したＮ型の差動
増幅回路４００と同様にして増幅動作を行うので、詳細
な説明は省略する。また、ＰＭＯＳトランジスタ５１５
は、２つの入力信号の電位がともに低い場合に、出力の
レベルが上がり過ぎないように制御する機能を有する。

【０００９】次に、図６にこのような差動増幅回路４０
０および５００の、半導体チップ上におけるＣＭＯＳレ
ベル回路との接続の様子を示す。図６（ａ）は差動増幅
回路を１段用いた場合、（ｂ）は複数段用いた場合をそ
れぞれ示す。

【００１０】前述したように、ＣＭＯＳレベル回路で構
成される例えばＬＳＩ（Large Scale Integration）等
の半導体チップ等の場合、チップ外部とのインタフェー
スは、電源電圧より低振幅の信号によってやりとりされ
ることが多く、外部からの入力信号を初段からＣＭＯＳ
レベル回路で受けても、内部の回路を安定的に動作させ
ることはできない。そこで、外部から低振幅の差動入力
信号が入力されたときは、図６（ａ）に示すように、初
段において差動増幅回路によってＣＭＯＳレベル付近ま
で増幅した後に、ＣＭＯＳレベルの論理回路に入力する
構造とする。また、増幅回路の出力がＣＭＯＳレベル回
路をドライブするのに十分に増幅されていない場合は、
図６（ｂ）に示すように、差動増幅回路を２段にして接
続し、さらに増幅を行うことも有効である。

【００１１】

【発明が解決しようとする課題】ところで、上記の差動
増幅回路４００および５００に入力される差動入力信号
は、仕様によって例えば０．１５Ｖと０．２５Ｖの組み
合わせといった電位の低い入力から、２．１５Ｖから
２．２５Ｖといった電位の高い入力まで、広い範囲にわ
たって動作を保証しなければならないことがある。例え
ば、ＬＶＤＳ（LowVoltage Differential Signaling）
の仕様では、入力差動信号の電位の平均が０．２Ｖから
２．２Ｖまでとなっている。このように、ＣＭＯＳ回路
の前段に用いられる差動増幅回路では、入力に対する動
作範囲の広さが要求されているのが現状である。

【００１２】しかし、図４で示した差動増幅回路４００
に用いられるＮＭＯＳトランジスタ４１３および４１４
は、ゲートとソース間の電圧Ｖｇｓがそのしきい値電圧
Ｖｔｈｎよりも低くなると、ドレイン電流Ｉｄがほとん
ど流れなくなるという特性を有するため、入力電圧がＶ
ｔｈｎ以下になると差動増幅回路４００は上述のような
動作をしなくなってしまう。また同様に、図５で示した
差動増幅回路５００では、電源電圧ＶｃｃからＰＭＯＳ
トランジスタ５１３および５１４のしきい値電圧Ｖｔｈ
ｐを差し引いた値以上の入力電圧が入力されると、正常
な動作をさせることができない。したがって、この差動
増幅回路４００および５００の双方ともに、入力信号の
電圧の許容範囲が広いとは言えず、上述した仕様では用
いることができなかった。

【００１３】本発明はこのような課題に鑑みてなされた
ものであり、入力信号の電圧に対して広範囲にわたって
動作させることが可能な差動増幅回路を提供することを
目的とする。

【００１４】

【課題を解決するための手段】本発明では上記課題を解
決するために、ＭＯＳトランジスタを用いた相補型の差
動増幅回路において、第１のＰ型トランジスタおよび第
２のＰ型トランジスタのゲート同士およびソース同士を
接続し、前記ソースに電源電圧を接続し、かつ前記第１
のＰ型トランジスタのドレインを前記ゲートと接続して
Ｐ型能動負荷を構成し、第１のＮ型トランジスタおよび
第２のＮ型トランジスタのソースを接続し、前記ソース
の接続部に第３のＮ型トランジスタのドレインを接続
し、かつ前記第３のＮ型トランジスタのソースを接地
し、前記第３のＮ型トランジスタおよび前記第１のＰ型
トランジスタのゲートを接続して電流源をなし、前記第
１のＮ型トランジスタおよび前記第２のＮ型トランジス
タのゲートをそれぞれ差動入力端子としてＮ型差動増幅
器を構成し、前記Ｐ型能動負荷を前記Ｎ型差動増幅器の
負荷として結合した第１の相補型差動増幅器と、第４の
Ｎ型トランジスタおよび第５のＮ型トランジスタのゲー
ト同士およびソース同士を接続し、前記ソースを接地
し、かつ前記第４のＮ型トランジスタのドレインを前記
ゲートと接続してＮ型能動負荷を構成し、第３のＰ型ト
ランジスタおよび第４のＰ型トランジスタのソースを接
続し、前記ソースの接続部に第５のＰ型トランジスタの
ドレインを接続し、かつ前記第５のＰ型トランジスタの
ソースを電源に接続し、前記第５のＰ型トランジスタお
よび前記第４のＮ型トランジスタのゲートを接続して電
流源をなし、前記第３のＰ型トランジスタおよび前記第
４のＰ型トランジスタのゲートをそれぞれ差動入力端子
としてＰ型差動増幅器を構成し、前記Ｎ型能動負荷を前
記Ｐ型差動増幅器の負荷として結合した第２の相補型差
動増幅器と、前記第１の相補型差動増幅器および前記第
２の相補型差動増幅器の差動入力端子を極性を合わせて
結合した結合差動入力端子と、前記Ｎ型能動負荷および
前記Ｐ型能動負荷の出力側同士を結合した結合出力端子
と、を具備したことを特徴とする差動増幅回路が提供さ
れる。

【００１５】このような差動増幅回路では、入力信号の
電位が第１のＮ型トランジスタおよび第２のＮ型トラン
ジスタのしきい値電圧より高く、電源電圧より低い場合
に動作する第１の相補型差動増幅器と、入力信号の電位
が、電源電圧と第３のＰ型トランジスタおよび第４のＰ
型トランジスタのしきい値との差の値より低い場合に動
作する第２の相補型差動増幅器とが、結合差動入力端子
および結合出力端子によって結合されているため、動作
させることが可能な入力信号の電圧の範囲を広くするこ
とができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。まず、図１に本発明の第１の実施
例である差動増幅回路の構成を示す。

【００１７】図１に示す差動増幅回路１００は、差動入
力信号をＮＭＯＳトランジスタのゲート対で受けるＮ型
差動増幅器と、ＰＭＯＳトランジスタのゲート対で受け
るＰ型差動増幅器の、それぞれの差動入力端子同士およ
び出力端子同士を共通接続した構成となっている。Ｎ型
差動増幅器の構成部では、ＰＭＯＳトランジスタ１１１
および１１２のソース同士が接続されて電源電圧Ｖｃｃ
に接続され、またゲート同士が接続され、ＰＭＯＳトラ
ンジスタ１１１のドレインがこのゲートと接続されてＰ
型能動負荷が構成される。ＰＭＯＳトランジスタ１１１
および１１２のドレインは、ＮＭＯＳトランジスタ１１
３および１１４のドレインにそれぞれ接続され、このＮ
ＭＯＳトランジスタ１１３および１１４のゲートには、
差動入力信号の入力端子１０１および１０２が接続され
て、Ｐ型能動負荷を負荷とする差動対をなす。また、Ｎ
ＭＯＳトランジスタ１１３および１１４のソース同士が
接続され、このソースの接続部にＮＭＯＳトランジスタ
１１５のドレインが接続され、かつＮＭＯＳトランジス
タ１１５およびＰ型ＭＯＳトランジスタ１１１のゲート
が接続されて電流源をなす。ＰＭＯＳトランジスタ１１
２およびＮＭＯＳトランジスタ１１４のドレイン同士の
接続部は、差動増幅信号の出力端子１０３に接続されて
いる。

【００１８】また、Ｐ型差動増幅器の構成部では、ＮＭ
ＯＳトランジスタ１１６および１１７のソース同士が接
続されて接地され、またゲート同士が接続され、ＮＭＯ
Ｓトランジスタ１１６のドレインがこのゲートと接続さ
れてＮ型能動負荷が構成される。ＮＭＯＳトランジスタ
１１６および１１７のドレインは、ＰＭＯＳトランジス
タ１１８および１１９のドレインとそれぞれ接続され、
このＰＭＯＳトランジスタ１１８および１１９のゲート
には、入力端子１０１および１０２がそれぞれＮ型差動
増幅器と共通に接続されて、Ｎ型能動負荷を負荷とする
差動対をなす。また、ＰＭＯＳトランジスタ１１８およ
び１１９のソース同士が接続され、このソースの接続部
にＰＭＯＳトランジスタ１２０のドレインが接続され、
かつＰＭＯＳトランジスタ１２０およびＮＭＯＳトラン
ジスタ１１６のゲート同士が接続されて電流源をなす。
ＮＭＯＳトランジスタ１１７およびＰＭＯＳトランジス
タ１１９のドレインの接続部は、出力端子１０３にＮ型
差動増幅器と共通接続されている。

【００１９】次に、この差動増幅回路１００の動作につ
いて説明する。Ｎ型差動増幅器の構成部では、入力端子
１０２からの入力電圧よりも入力端子１０１からの入力
電圧が高い電位であるか、低い電位であるかによって、
ＮＭＯＳトランジスタ１１４のドレイン電流が決定され
る。また、ＮＭＯＳトランジスタ１１５は、ドレインが
ＮＭＯＳトランジスタ１１３および１１４のソースに接
続され、ゲートがＰＭＯＳトランジスタ１１１および１
１２のゲート、ＰＭＯＳトランジスタ１１１のドレイン
と接続されるによって電流源をなし、このＮＭＯＳトラ
ンジスタ１１５に流れる動作電流が、ＮＭＯＳトランジ
スタ１１３および１１４に流れる電流の合計になる。Ｎ
ＭＯＳトランジスタ１１４のドレイン電流能力は、ＮＭ
ＯＳトランジスタ１１３と等しいが、ＮＭＯＳトランジ
スタ１１４のドレイン電流は、ＰＭＯＳトランジスタ１
１２のドレイン電流によって決定される。したがって、
入力端子１０１および１０２が同一電圧のときには、Ｎ
ＭＯＳトランジスタ１１３および１１４は平衡状態にな
り、各ＮＭＯＳトランジスタ１１３および１１４には動
作電流の１／２の電流が流れることになる。また、入力
端子１０１の電圧が高くなれば、ＰＭＯＳトランジスタ
１１２のドレイン電流が減少し、出力端子１０３の電位
はＮＭＯＳトランジスタ１１４のドレイン電流によって
低電位側に増幅される。逆に、入力端子１０１の電圧が
低くなれば、ＰＭＯＳトランジスタ１１２のドレイン電
流が増加して、出力端子１０２の電位は高電位側に増幅
される。

【００２０】このＮ型差動増幅器の構成部は、入力端子
１０１および１０２における入力電圧が、ＮＭＯＳトラ
ンジスタ１１３および１１４のしきい値電圧Ｖｔｈｎ以
上であるときに、２入力間の電位差を増幅する。また、
ＮＭＯＳトランジスタ１１５は、２つの入力信号の電位
がともに高い場合に、出力のレベルが下がり過ぎないよ
うに制御する機能を有する。

【００２１】また、Ｐ型差動増幅器の構成部の動作は、
電源電圧Ｖｃｃと入力端子１０１および１０２における
入力電圧との差が、ＰＭＯＳトランジスタ１１８および
１１９のしきい値電圧Ｖｔｈｐより大きいときに増幅お
よびレベルシフトを行うこと以外は、Ｎ型差動増幅器の
構成部と同様にして増幅動作を行うので、詳細な説明は
省略する。また、ＰＭＯＳトランジスタ１２０は、２つ
の入力信号の電位がともに低い場合に、出力のレベルが
上がり過ぎないように制御する機能を有する。

【００２２】前述したように、入力信号の電位がＮＭＯ
Ｓトランジスタ１１３および１１４のしきい値電圧Ｖｔ
ｈｎより小さいとき、これらのトランジスタは動作しな
い。すなわち、この差動増幅回路１００において、Ｎ型
差動増幅器の構成部が正しく増幅を行う入力電位の範囲
は、ＶｔｈｎからＶｃｃまでであり、入力電位が高い場
合に適しているといえる。ただし、入力電位がＶｃｃ近
傍であるとき、ゲインは小さい。また同様に、ＰＭＯＳ
トランジスタ１１８および１１９のしきい値電圧の絶対
値をＶｔｈｐとすると、電源電圧ＶｃｃとＶｔｈｐとの
差の値より入力信号の電位が大きいとき、これらのトラ
ンジスタは動作しない。すなわち、Ｐ型差動増幅器の構
成部が正しく増幅を行う入力電位の範囲は、ＶｃｃとＶ
ｔｈｐとの差の値から接地電位までであり、入力電位が
低い場合に適しているといえる。ただし、入力電位が接
地電位近傍であるとき、ゲインは小さい。

【００２３】差動増幅回路１００は、このようなＮ型差
動増幅器およびＰ型差動増幅器について、入力および出
力を共通接続しているので、入力信号の電位がほぼ接地
電位から電源電圧Ｖｃｃまでの間のときに正しく動作
し、従来と比較して入力電圧に対する動作範囲を広くす
ることが可能となる。

【００２４】なお、上記の差動増幅回路１００は、例え
ばＣＭＯＳレベル回路の前段に接続されて、入力信号の
微少な振幅をＣＭＯＳレベル回路の動作レベルまで増幅
する。また、この差動増幅回路１００の出力が、ＣＭＯ
Ｓレベルの回路をドライブさせるのに十分に増幅されて
いない場合は、このＣＭＯＳレベル回路の前段に差動増
幅回路１００を２段にして増幅を行うことも有効であ
る。

【００２５】次に、図２に本発明の第２の実施例である
差動増幅回路の構成を示す。図２に示す差動増幅回路２
００は、図１に示した差動増幅回路１００の一部の接続
を変更したもので、差動増幅回路１００と同様に、差動
入力信号をＮＭＯＳトランジスタのゲート対で受けるＮ
型差動増幅器と、ＰＭＯＳトランジスタのゲート対で受
けるＰ型差動増幅器の、それぞれの差動入力端子同士お
よび出力端子同士を共通接続した構成となっている。

【００２６】すなわち、Ｎ型差動増幅器の構成部では、
ＰＭＯＳトランジスタ２１１および２１２のソースが電
源電圧Ｖｃｃに接続され、またゲート同士が接続され、
ＰＭＯＳトランジスタ２１１のドレインがこのゲートと
接続されてＰ型能動負荷が構成される。ＰＭＯＳトラン
ジスタ２１１および２１２のドレインは、ＮＭＯＳトラ
ンジスタ２１３および２１４のドレインにそれぞれ接続
され、このＮＭＯＳトランジスタ２１３および２１４の
ゲートには、差動入力信号の入力端子２０１および２０
２が接続されて、Ｐ型能動負荷を負荷とする差動対をな
す。また、ＮＭＯＳトランジスタ２１３および２１４の
ソース同士が接続され、このソースの接続部にＮＭＯＳ
トランジスタ２１５のドレインが接続される。ゲートに
電源電圧Ｖｃｃが印加されることで、ＮＭＯＳトランジ
スタ２１５は電流源をなす。また、ＰＭＯＳトランジス
タ２１２およびＮＭＯＳトランジスタ２１４のドレイン
同士の接続部は、差動増幅信号の出力端子２０３に接続
されている。

【００２７】また、Ｐ型差動増幅器の構成部も同様に、
ＮＭＯＳトランジスタ２１６および２１７によってＮ型
能動負荷が構成され、ＰＭＯＳトランジスタ２１８およ
び２１９のゲートには、入力端子１０１および１０２が
それぞれＮ型差動増幅器と共通に接続されて、Ｎ型能動
負荷を負荷とする差動対をなす。ＰＭＯＳトランジスタ
２１８および２１９のソース同士が接続され、このソー
スの接続部に、ゲートが接地されたＰＭＯＳトランジス
タ２２０のドレインが接続されて電流源をなす。ＮＭＯ
Ｓトランジスタ２１７およびＰＭＯＳトランジスタ２１
９のドレインの接続部は、出力端子２０３にＮ型差動増
幅器と共通接続されている。

【００２８】この差動増幅回路２００の動作は、図１の
差動増幅回路１００と本質的に同じであり、Ｎ型差動増
幅器およびＰ型差動増幅器の入力および出力を共通接続
したために、入力電圧に対する動作範囲を広くすること
が可能となっている。また、この差動増幅回路２００お
よび１００の回路構成上の違いとしては、差動増幅回路
２００では、ＮＭＯＳトランジスタ２１５のゲートがＰ
ＭＯＳトランジスタ２１１および２１２のゲートに接続
されずに、電源電圧Ｖｃｃの供給を受け、またＰＭＯＳ
トランジスタ２２０のゲートがＮＭＯＳトランジスタ２
１６および２１７のゲートに接続されずに、接地されて
いることである。このため、差動増幅回路１００では、
ＰＭＯＳトランジスタ１１１および１１２の接続点（ノ
ードＡ１）の電位と、ＮＭＯＳトランジスタ１１６およ
び１１７の接続点（ノードＡ２）の電位がともに中間電
位となっているのに対し、差動増幅回路２００では、Ｎ
ＭＯＳトランジスタ２１５およびＰＭＯＳトランジスタ
２２０のゲート電位が、それぞれの動作電流を最大にす
る電位となっている。よって、ＮＭＯＳトランジスタ２
１５およびＰＭＯＳトランジスタ２２０は常にＯＮ状態
となり、差動増幅回路１００と比較して、各トランジス
タの動作スピードが速くなるという利点がある。その反
面、動作電流が大きいために消費電力は高くなる。

【００２９】次に、図３に本発明の第３の実施例である
差動増幅回路の構成を示す。図３に示す差動増幅回路３
００も、図１に示した差動増幅回路１００の一部の接続
を変更したもので、差動増幅回路１００と同様に、差動
入力信号をＮＭＯＳトランジスタのゲート対で受けるＮ
型差動増幅器と、ＰＭＯＳトランジスタのゲート対で受
けるＰ型差動増幅器の、それぞれの差動入力端子同士お
よび出力端子同士を共通接続した構成となっている。

【００３０】すなわち、Ｎ型差動増幅器の構成部では、
ＰＭＯＳトランジスタ３１１および３１２のソースが電
源電圧Ｖｃｃに接続され、またゲート同士が接続され、
ＰＭＯＳトランジスタ３１１のドレインがこのゲートと
接続されてＰ型能動負荷が構成される。ＰＭＯＳトラン
ジスタ３１１および３１２のドレインは、ＮＭＯＳトラ
ンジスタ３１３および３１４のドレインにそれぞれ接続
され、このＮＭＯＳトランジスタ３１３および３１４の
ゲートには、差動入力信号の入力端子３０１および３０
２が接続されて、Ｐ型能動負荷を負荷とする差動対をな
す。また、ＮＭＯＳトランジスタ３１３および３１４の
ソース同士が接続され、このソースの接続部にＮＭＯＳ
トランジスタ３１５のドレインが接続され、かつＮＭＯ
Ｓトランジスタ３１５および３１１のゲート同士が接続
されて電流源をなす。また、ＰＭＯＳトランジスタ３１
２およびＮＭＯＳトランジスタ３１４のドレイン同士の
接続部は、差動増幅信号の出力端子３０３に接続されて
いる。

【００３１】また、Ｐ型差動増幅器の構成部も同様に、
ＮＭＯＳトランジスタ３１６および３１７によってＮ型
能動負荷が構成され、ＰＭＯＳトランジスタ３１８およ
び３１９のゲートには、入力端子３０１および３０２が
それぞれＮ型差動増幅器と共通に接続されて、Ｎ型能動
負荷を負荷とする差動対をなす。また、ＰＭＯＳトラン
ジスタ３１８および３１９のソース同士が接続され、こ
のソースの接続部にＰＭＯＳトランジスタ３２０のドレ
インが接続され、かつＰＭＯＳトランジスタ３２０およ
びＮＭＯＳトランジスタ３１６のゲート同士が接続され
て電流源をなす。また、ＮＭＯＳトランジスタ３１７お
よびＰＭＯＳトランジスタ３１９のドレインの接続部
は、出力端子３０３にＮ型差動増幅器と共通接続されて
いる。

【００３２】この差動増幅回路３００の動作も、図１の
差動増幅回路１００と本質的に同じであり、Ｎ型差動増
幅器およびＰ型差動増幅器の入力および出力を共通接続
したために、入力電圧に対する動作範囲を広くすること
が可能となっている。また、回路構成上の違いとして
は、差動増幅回路１００におけるノードＡ１およびＡ２
が、差動増幅回路３００ではノードＣ１において共通化
されており、これによって回路構造の左右対称性が高め
られている。すなわち、差動増幅回路１００では、図１
に示した回路の右側においては、ＮＭＯＳトランジスタ
１１４およびＰＭＯＳトランジスタ１１９のドレインが
共通で、ＰＭＯＳトランジスタ１１２およびＮＭＯＳト
ランジスタ１１７のドレインが共通となっているが、左
側においては、ＮＭＯＳトランジスタ１１３およびＰＭ
ＯＳトランジスタ１１８のドレインはお互いに接続され
ず、またＰＭＯＳトランジスタ１１１およびＮＭＯＳト
ランジスタ１１６のドレインも接続されていないとい
う、左右の非対称性があらわれている。しかし、差動増
幅回路３００では、図３に示す回路の右側では差動増幅
回路１００と同様で、また回路の左側においては、ＮＭ
ＯＳトランジスタ３１３およびＰＭＯＳトランジスタ３
１８のドレイン共通で、ＰＭＯＳトランジスタ３１１お
よびＮＭＯＳトランジスタ３１６のドレインも共通とな
っており、左右対称性が高められているといえる。これ
によって、差動増幅回路３００では、差動増幅回路１０
０と比較して、製造時において各トランジスタのｌ長の
太さ等にバラツキが生じても、左右対称の回路構成のた
めに、このような製造バラツキの回路動作に対する影響
を小さくすることが可能となっている。

【００３３】しかし、差動増幅回路３００では、共通化
されたノードＣ１において、トランジスタのゲートが６
つ、ドレインが４つ接続されている。これに対して差動
増幅回路１００では、ノードＡ１においてトランジスタ
のゲートが３つ、ドレインが２つ接続され、またノード
Ａ２において、ゲートが３つ、ドレインが２つ接続され
ている。このため、差動増幅回路３００では、ノードＣ
１の負荷が増大してしまい、高速動作には不利であると
いえる。

【００３４】このように、上述した差動増幅回路１０
０、２００および３００の３つの実施例の回路構成で
は、ともに入力信号の電圧に対する許容範囲が広くなる
が、それぞれの間でメリット、デメリットがあるため、
実際に使用する場合は用途によって最適な回路構成が選
択される。

【００３５】

【発明の効果】以上説明したように、本発明の差動増幅
回路では、入力信号の電位が第１のＮ型トランジスタお
よび第２のＮ型トランジスタのしきい値電圧より高く、
電源電圧より低い場合に動作する第１の相補型差動増幅
器と、入力信号の電位が、電源電圧と第３のＰ型トラン
ジスタおよび第４のＰ型トランジスタのしきい値との差
の値より低い場合に動作する第２の相補型差動増幅器と
が、結合差動入力端子および結合出力端子によって結合
されているため、動作させることが可能な入力信号の電
圧の範囲を広くすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例である差動増幅回路の構
成を示す図である。

【図２】本発明の第２の実施例である差動増幅回路の構
成を示す図である。

【図３】本発明の第３の実施例である差動増幅回路の構
成を示す図である。

【図４】入力をＮＭＯＳトランジスタのゲート対で受け
る従来の差動増幅回路の構成を示す図である。

【図５】入力をＰＭＯＳトランジスタのゲート対で受け
る従来の差動増幅回路の構成を示す図である。

【図６】半導体チップ上における差動増幅回路のＣＭＯ
Ｓレベル回路との接続の様子を示す図であり、（ａ）は
差動増幅回路を１段用いた場合、（ｂ）は複数段用いた
場合を示す。

【符号の説明】

１００……差動増幅回路、１０１、１０２……入力端
子、１０３……出力端子、１１１、１１２、１１８、１
１９、１２０……ＰＭＯＳトランジスタ、１１３、１１
４、１１５、１１６、１１７……ＮＭＯＳトランジスタ

フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA21 CA32 FA20 HA10 HA17 KA09 MA04 MA21 ND04 ND14 ND22 ND23 PD01 TA01 5J069 AA01 AA12 AA21 CA32 FA20 HA10 HA17 KA09 MA04 MA21 TA01

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳトランジスタを用いた差動増幅回
   路において、 第１のＰ型トランジスタおよび第２のＰ型トランジスタ
   のゲート同士およびソース同士を接続し、前記ソースを
   電源に接続し、かつ前記第１のＰ型トランジスタのドレ
   インを前記ゲートと接続してなるＰ型能動負荷を構成
   し、第１のＮ型トランジスタおよび第２のＮ型トランジ
   スタのソースを接続し、前記ソースの接続部に第３のＮ
   型トランジスタのドレインを接続し、かつ前記第３のＮ
   型トランジスタのソースを接地し、前記第３のＮ型トラ
   ンジスタおよび前記第１のＰ型トランジスタのゲートを
   接続して電流源をなし、前記第１のＮ型トランジスタお
   よび前記第２のＮ型トランジスタのゲートにそれぞれ差
   動入力端子を接続し、前記第２のＮ型トランジスタのド
   レインに差動出力端子を接続してＮ型差動増幅器を構成
   し、前記Ｐ型能動負荷を前記Ｎ型差動増幅器の負荷とし
   て結合した第１の相補型差動増幅器と、 第４のＮ型トランジスタおよび第５のＮ型トランジスタ
   のゲート同士およびソース同士を接続し、前記ソースを
   接地し、かつ前記第４のＮ型トランジスタのドレインを
   前記ゲートと接続してなるＮ型能動負荷を構成し、第３
   のＰ型トランジスタおよび第４のＰ型トランジスタのソ
   ースを接続し、前記ソースの接続部に第５のＰ型トラン
   ジスタのドレインを接続し、かつ前記第５のＰ型トラン
   ジスタのソースを電源に接続し、前記第５のＰ型トラン
   ジスタおよび前記第４のＮ型トランジスタのゲートを接
   続して電流源をなし、前記第３のＰ型トランジスタおよ
   び前記第４のＰ型トランジスタのゲートにそれぞれ前記
   差動入力端子を接続し、前記第４のＰ型トランジスタの
   ドレインに前記差動出力端子を接続してＰ型差動増幅器
   を構成し、前記Ｎ型能動負荷を前記Ｐ型差動増幅器の負
   荷として結合した第２の相補型差動増幅器と、 を具備することを特徴とする差動増幅回路。
2. 【請求項２】 前記第３のＮ型トランジスタのゲートが
   電源に接続され、前記第５のＰ型トランジスタのゲート
   が接地されたことを特徴とする請求項１記載の差動増幅
   回路。
3. 【請求項３】 前記第１のＰ型トランジスタおよび前記
   第４のＮ型トランジスタのドレイン同士が接続されたこ
   とを特徴とする請求項１記載の差動増幅回路。