JP2002111003A - 薄膜トランジスタとその製造方法および薄膜トランジスタアレイ - Google Patents
薄膜トランジスタとその製造方法および薄膜トランジスタアレイInfo
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- JP2002111003A JP2002111003A JP2000302189A JP2000302189A JP2002111003A JP 2002111003 A JP2002111003 A JP 2002111003A JP 2000302189 A JP2000302189 A JP 2000302189A JP 2000302189 A JP2000302189 A JP 2000302189A JP 2002111003 A JP2002111003 A JP 2002111003A
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- thin film
- film
- film transistor
- gate
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの製造過程において、アモ
ルファスシリコン薄膜トランジスタのゲート金属膜とし
てＡｇ系合金膜を用いた場合、後工程による膜表面酸化
などが課題となっていた。 【解決手段】 ゲート金属Ａｇ系合金膜上にＳｉＮｘ、
Ｔｉ、ＴａまたはＭｏＷを積層した後ドライエッチによ
り一括パターン形成するこれにより、ゲート電極形成後
のアッシング工程や後の酸素プラズマに露出する工程で
Ａｇ系合金膜からなるゲート電極が黒化することがない
ため、抵抗値が上昇することなく薄膜トランジスタの歩
留まりが向上する。
ルファスシリコン薄膜トランジスタのゲート金属膜とし
てＡｇ系合金膜を用いた場合、後工程による膜表面酸化
などが課題となっていた。 【解決手段】 ゲート金属Ａｇ系合金膜上にＳｉＮｘ、
Ｔｉ、ＴａまたはＭｏＷを積層した後ドライエッチによ
り一括パターン形成するこれにより、ゲート電極形成後
のアッシング工程や後の酸素プラズマに露出する工程で
Ａｇ系合金膜からなるゲート電極が黒化することがない
ため、抵抗値が上昇することなく薄膜トランジスタの歩
留まりが向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の液晶ディスプレイ（ＬＣＤ）やメモリ集積回
路に利用される薄膜トランジスタ（Thin Film Transist
or：以下、ＴＦＴと略記する）や有機ＥＬなどに用いら
れる配線電極およびその製造方法に属する。
クス方式の液晶ディスプレイ（ＬＣＤ）やメモリ集積回
路に利用される薄膜トランジスタ（Thin Film Transist
or：以下、ＴＦＴと略記する）や有機ＥＬなどに用いら
れる配線電極およびその製造方法に属する。
【０００２】
【従来の技術】従来薄膜トランジスタの構成は図２に示
すように、透光性基板１上に、所定形状のゲート金属膜
２、その上にゲート絶縁膜SiNx膜３、アモルファスシリ
コン膜４、その上にソースおよびドレイン電極とコンタ
クトをとるためのn+Si膜５が連続製膜されており、その
上に所定形状のソース・ドレイン金属膜６を形成する。
その上にパッシベーション膜７としてSiNx膜が形成され
ている。
すように、透光性基板１上に、所定形状のゲート金属膜
２、その上にゲート絶縁膜SiNx膜３、アモルファスシリ
コン膜４、その上にソースおよびドレイン電極とコンタ
クトをとるためのn+Si膜５が連続製膜されており、その
上に所定形状のソース・ドレイン金属膜６を形成する。
その上にパッシベーション膜７としてSiNx膜が形成され
ている。
【０００３】ゲート金属膜として、Ａｇ系合金膜が近年
注目されつつある。Ａｇ系合金膜はシリコンやＩＴＯ膜
と接触しても熱拡散や電解液中での電池現象を起こさな
いという点でゲート金属膜の単層化が可能であり、工程
が簡略化できると期待されている。
注目されつつある。Ａｇ系合金膜はシリコンやＩＴＯ膜
と接触しても熱拡散や電解液中での電池現象を起こさな
いという点でゲート金属膜の単層化が可能であり、工程
が簡略化できると期待されている。
【０００４】
【発明が解決しようとする課題】しかしながらゲート金
属膜２としてＡｇ系合金膜を用いた場合、Ａｇ合金膜は
酸素プラズマで酸化されやすく、パターン形成後にアッ
シング工程などがある場合に配線が黒化して抵抗が大き
くなるという問題もあった。本発明は従来技術の問題点
を解決し、プロセス中に黒化されたりすることがなく、
安定性の高い、即ち高歩留まりの大面積ディスプレイの
作成可能な薄膜トランジスタのゲート電極構造を提供す
ることを目的とする。ただしこれら電極構造は薄膜トラ
ンジスタにかぎられたものでなく、有機ＥＬなどの電極
としても用いられるものである。
属膜２としてＡｇ系合金膜を用いた場合、Ａｇ合金膜は
酸素プラズマで酸化されやすく、パターン形成後にアッ
シング工程などがある場合に配線が黒化して抵抗が大き
くなるという問題もあった。本発明は従来技術の問題点
を解決し、プロセス中に黒化されたりすることがなく、
安定性の高い、即ち高歩留まりの大面積ディスプレイの
作成可能な薄膜トランジスタのゲート電極構造を提供す
ることを目的とする。ただしこれら電極構造は薄膜トラ
ンジスタにかぎられたものでなく、有機ＥＬなどの電極
としても用いられるものである。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タは、Ａｇ系合金膜の酸素プラズマによる変質を防止す
るために、Ａｇ系合金膜のゲート電極上にＳｉＮｘ、Ｔ
ｉ、ＴａまたはＭｏＷより選ばれた１種類以上の材料を
含む薄膜が積層されているようにする。
タは、Ａｇ系合金膜の酸素プラズマによる変質を防止す
るために、Ａｇ系合金膜のゲート電極上にＳｉＮｘ、Ｔ
ｉ、ＴａまたはＭｏＷより選ばれた１種類以上の材料を
含む薄膜が積層されているようにする。
【０００６】以下に、本発明の作用を説明する。
【０００７】Ａｇ系合金膜のゲート電極上にＳｉＮｘ、
Ｔｉ、ＴａまたはＭｏＷより選ばれた薄膜が積層されて
いることでゲート電極形成後のアッシング工程や後の酸
素プラズマに露出する工程でＡｇ系合金膜からなるゲー
ト電極が黒化することがないため、抵抗値が上昇するこ
となく薄膜トランジスタの歩留まりが向上する。またＳ
ｉＮｘ、Ｔｉ、ＴａとＭｏＷが選ばれた理由はドライエ
ッチングが一括にできるという簡略化プロセスを実現で
きるためである。また積層膜の膜厚を最小限にすること
により、タクトタイム低減効果もある。
Ｔｉ、ＴａまたはＭｏＷより選ばれた薄膜が積層されて
いることでゲート電極形成後のアッシング工程や後の酸
素プラズマに露出する工程でＡｇ系合金膜からなるゲー
ト電極が黒化することがないため、抵抗値が上昇するこ
となく薄膜トランジスタの歩留まりが向上する。またＳ
ｉＮｘ、Ｔｉ、ＴａとＭｏＷが選ばれた理由はドライエ
ッチングが一括にできるという簡略化プロセスを実現で
きるためである。また積層膜の膜厚を最小限にすること
により、タクトタイム低減効果もある。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１には、本発明の薄膜トランジス
タの１例を示す。また、図３には、その製造プロセスの
１例を示す。図３に示すように、透光性基板１の上にゲ
ート金属膜Ａｇ系合金薄膜２を成膜した後、黒化防止膜
としてＳｉＮｘを50nm製膜したあと、ドライエッチング
によりＡｇ系合金薄膜とＳｉＮｘを同時にエッチングし
て所定の形状に加工する。
を用いて説明する。図１には、本発明の薄膜トランジス
タの１例を示す。また、図３には、その製造プロセスの
１例を示す。図３に示すように、透光性基板１の上にゲ
ート金属膜Ａｇ系合金薄膜２を成膜した後、黒化防止膜
としてＳｉＮｘを50nm製膜したあと、ドライエッチング
によりＡｇ系合金薄膜とＳｉＮｘを同時にエッチングし
て所定の形状に加工する。
【０００９】ＳｉＮｘ膜からなるゲート絶縁膜３を330n
mとアモルファスシリコン膜４を200nm、n+アモルファス
シリコン膜５を50nm連続してプラズマＣＶＤ法で形成し
たのち、所定の形状に加工する。その後、ソース・ドレ
イン電極としてＴｉ／Ａｌ／Ｔｉ膜６などを製膜したの
ち所定形状に加工する。パッシベ―ション膜７としてＳ
ｉＮｘを300nm形成する。このようにして薄膜トランジ
スタを形成する。
mとアモルファスシリコン膜４を200nm、n+アモルファス
シリコン膜５を50nm連続してプラズマＣＶＤ法で形成し
たのち、所定の形状に加工する。その後、ソース・ドレ
イン電極としてＴｉ／Ａｌ／Ｔｉ膜６などを製膜したの
ち所定形状に加工する。パッシベ―ション膜７としてＳ
ｉＮｘを300nm形成する。このようにして薄膜トランジ
スタを形成する。
【００１０】なお、薄膜トランジスタアレイを作成する
ために、パッシベ―ション膜７にコンタクトウインドウ
を形成した後ＩＴＯ透明導電膜8を750nm形成する。画素
電極として所定の形状に加工してアレイを完成する。
ために、パッシベ―ション膜７にコンタクトウインドウ
を形成した後ＩＴＯ透明導電膜8を750nm形成する。画素
電極として所定の形状に加工してアレイを完成する。
【００１１】本発明の薄膜トランジスタ基板１２枚間の
ゲート電極配線の抵抗のばらつきと、比較のために従来
のトランジスタ１２枚間のゲート電極配線の抵抗のばら
つきを図４に示す。なお、本発明の薄膜トランジスタの
ゲート電極配線１２枚の抵抗の平均値を100として各基
板の抵抗のばらつきを示した。図４から、本発明では従
来と比較して抵抗のばらつきが非常に少なく、また再現
性も良好であることがわかる。
ゲート電極配線の抵抗のばらつきと、比較のために従来
のトランジスタ１２枚間のゲート電極配線の抵抗のばら
つきを図４に示す。なお、本発明の薄膜トランジスタの
ゲート電極配線１２枚の抵抗の平均値を100として各基
板の抵抗のばらつきを示した。図４から、本発明では従
来と比較して抵抗のばらつきが非常に少なく、また再現
性も良好であることがわかる。
【００１２】一方、Ａｇ系合金膜上にＳｉＮｘ、Ｔｉ、
ＴａまたはＭｏＷを積層してパターン形成した後、酸素
プラズマ処理を行ったあと、抵抗値を測定し抵抗評価を
行った。結果を（表１）に示す。
ＴａまたはＭｏＷを積層してパターン形成した後、酸素
プラズマ処理を行ったあと、抵抗値を測定し抵抗評価を
行った。結果を（表１）に示す。
【００１３】
【表１】
【００１４】（表１）より、ＳｉＮｘ、Ｔｉ、Ｔａまた
はＭｏＷをＡｇ系合金薄膜上に積層し、ドライエッチン
グにより所定の電極パターンを形成した後、酸素プラズ
マ処理を行い、抵抗値や表面変質で評価した。
はＭｏＷをＡｇ系合金薄膜上に積層し、ドライエッチン
グにより所定の電極パターンを形成した後、酸素プラズ
マ処理を行い、抵抗値や表面変質で評価した。
【００１５】ＳｉＮｘ、Ｔｉ、ＴａまたはＭｏＷの膜厚
が50nm以下であればタクトタイムも良好であり、耐酸素
プラズマ性も良好であった。
が50nm以下であればタクトタイムも良好であり、耐酸素
プラズマ性も良好であった。
【００１６】発明者等は、これら以外にも、Ag合金膜の
組成を種々変えた試料で同様の検討を行ったが、添加金
属濃度が各々０．０５at%以上５at%以下であれば、酸素
プラズマ処理後もプロセス中の抵抗値変化がないものが
得られ、結果として良好な特性の薄膜トランジスタが得
られた。またソース・ドレイン電極としても同様に有効
であった。
組成を種々変えた試料で同様の検討を行ったが、添加金
属濃度が各々０．０５at%以上５at%以下であれば、酸素
プラズマ処理後もプロセス中の抵抗値変化がないものが
得られ、結果として良好な特性の薄膜トランジスタが得
られた。またソース・ドレイン電極としても同様に有効
であった。
【００１７】
【発明の効果】本発明の薄膜トランジスタは、Ａｇ系合
金薄膜をゲート金属膜として用いた場合でも、プロセス
中に黒化されたりすることがなく、安定性が高く、ま
た、本発明の薄膜トランジスタの製造方法によれば、高
歩溜まりの大面積ディスプレイの作成可能となる。
金薄膜をゲート金属膜として用いた場合でも、プロセス
中に黒化されたりすることがなく、安定性が高く、ま
た、本発明の薄膜トランジスタの製造方法によれば、高
歩溜まりの大面積ディスプレイの作成可能となる。
【図１】本発明の薄膜トランジスタの一例を示す図
【図２】従来の薄膜トランジスタの一例を示す図
【図３】本発明の薄膜トランジスタのプロセスフローの
一例を示す図
一例を示す図
【図４】本発明と従来発明の薄膜トランジスタのゲート
配線抵抗のばらつきを示す図
配線抵抗のばらつきを示す図
１ 透光性基板 ２ ゲート金属膜（Ａｇ合金） ３ ゲート絶縁膜（ＳｉＮｘ） ４ アモルファスシリコン膜 ５ ｎ＋シリコン膜 ６ ソース・ドレイン電極 ７ パッシベーション膜 ８ 透明導電膜ＩＴＯ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 HA04 JA26 JA35 JA36 JA46 JB57 KA05 KA12 KA18 MA08 MA17 MA22 NA21 NA28 5F110 AA30 BB01 CC07 DD01 EE04 EE06 EE14 FF03 FF09 FF30 GG02 GG15 GG24 GG45 HK03 HK04 HK09 HK16 HK22 HK35 NN02 NN24 NN72 QQ04
Claims (5)
- 【請求項１】透光性基板上にＡｇ系合金薄膜がゲート金
属膜として形成され、この上にゲート絶縁膜とａ−Ｓｉ
半導体膜とn+Ｓｉ膜およびソース・ドレイン電極が積層
されている薄膜トランジスタにおいて、前記ゲート金属
膜上に窒化膜または金属膜が50nm以下の膜厚で積層され
ていることを特徴とする薄膜トランジスタ。 - 【請求項２】窒化膜または金属膜がＳｉＮｘ、Ｔｉ、Ｔ
ａまたはＭｏＷより選ばれた１種類以上であることを特
徴とする請求項１記載の薄膜トランジスタ。 - 【請求項３】透光性基板上にＡｇ系合金薄膜をゲート金
属膜として製膜し、この上に窒化膜及び金属膜を製膜
し、ケ゛ート電極として所定の形状に一括加工した後、ゲー
ト絶縁膜と半導体膜とn+Ｓｉ膜およびソース・ドレイン
電極を積層することを特徴とする請求項1または２に記
載の薄膜トランジスタの製造方法。 - 【請求項４】請求項１または２に記載の薄膜トランジス
タと、画素電極をマトリックス状に配してなることを特
徴とする薄膜トランジスタアレイ。 - 【請求項５】請求項１または２に記載の薄膜トランジス
タと液晶駆動用の画素電極を形成する工程と、ゲートバ
ライン及びソースバスラインを形成する工程と、を含む
薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000302189A JP2002111003A (ja) | 2000-10-02 | 2000-10-02 | 薄膜トランジスタとその製造方法および薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000302189A JP2002111003A (ja) | 2000-10-02 | 2000-10-02 | 薄膜トランジスタとその製造方法および薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002111003A true JP2002111003A (ja) | 2002-04-12 |
Family
ID=18783579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000302189A Pending JP2002111003A (ja) | 2000-10-02 | 2000-10-02 | 薄膜トランジスタとその製造方法および薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002111003A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007206134A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | アクティブマトリクス型表示装置の製造方法 |
-
2000
- 2000-10-02 JP JP2000302189A patent/JP2002111003A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007206134A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | アクティブマトリクス型表示装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061109 |