JP2002108630A - スレッド能力を変更する方法、マルチスレッド・コンピュータ・システム、及びマルチスレッド・プロセッサ - Google Patents
スレッド能力を変更する方法、マルチスレッド・コンピュータ・システム、及びマルチスレッド・プロセッサInfo
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Abstract
(57)【要約】
【課題】 マルチスレッド・プロセッサにおいて、１
つ又は複数のスレッドを選択的に不能にする。 【解決手段】各々のスレッドの機能を別々にテストし
て、スレッドが、欠陥のあるレジスタ／アレイを有する
かどうかを識別し、もし欠陥があれば、又は他の理由に
よって、そのスレッドに固有のレジスタ／アレイへのア
クセスを選択的に不能にする。マルチスレッド・レジス
タ／アレイ内の個々の記憶要素を不能にすることがで
き、また、障害を起こしたスレッドに関連づけられたハ
ードウェア・レジスタへのアクセス、又はハードウェア
・レジスタ内の個々のビットへのアクセスを不能にする
ことができる。不能にされたスレッドのデータ及び命令
を、他のスレッドへ回送する手法が使用可能である。好
ましくは、プロセッサが販売される前に、テストが実行
されてレジスタ／アレイへのアクセスを不能にする方法
が完了される。
つ又は複数のスレッドを選択的に不能にする。 【解決手段】各々のスレッドの機能を別々にテストし
て、スレッドが、欠陥のあるレジスタ／アレイを有する
かどうかを識別し、もし欠陥があれば、又は他の理由に
よって、そのスレッドに固有のレジスタ／アレイへのア
クセスを選択的に不能にする。マルチスレッド・レジス
タ／アレイ内の個々の記憶要素を不能にすることがで
き、また、障害を起こしたスレッドに関連づけられたハ
ードウェア・レジスタへのアクセス、又はハードウェア
・レジスタ内の個々のビットへのアクセスを不能にする
ことができる。不能にされたスレッドのデータ及び命令
を、他のスレッドへ回送する手法が使用可能である。好
ましくは、プロセッサが販売される前に、テストが実行
されてレジスタ／アレイへのアクセスを不能にする方法
が完了される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはハード
ウェア・マルチスレッド・コンピュータ処理の分野に関
し、更に具体的には、ハードウェア・マルチスレッド・
コンピュータ・プロセッサが実行することができるスレ
ッドの数を変更する方法に関する。
ウェア・マルチスレッド・コンピュータ処理の分野に関
し、更に具体的には、ハードウェア・マルチスレッド・
コンピュータ・プロセッサが実行することができるスレ
ッドの数を変更する方法に関する。
【０００２】
【従来の技術】ハードウェア・マルチスレッド・コンピ
ュータ・プロセッサは、設計されたハードウェア・プロ
セッサ内の複数のスレッドの状態を、プロセッサ・コア
内に保全する。各々のハードウェア・レジスタが固有の
スレッドに関連づけられている場合、ハードウェア・レ
ジスタを単に変更することによって、幾つかのスレッド
をマルチスレッド・プロセッサの中で実行してよい。プ
ロセッサはマシン・サイクルごとにレジスタを変更して
よいか、又は、例えば、プロセッサが、より遠いキャッ
シュ又はメモリからのデータ又は命令を待っているため
にアイドル状態にあるとき、プロセッサはレジスタを切
り替えてよい（即ち、スレッドを切り替えてよい）。
ュータ・プロセッサは、設計されたハードウェア・プロ
セッサ内の複数のスレッドの状態を、プロセッサ・コア
内に保全する。各々のハードウェア・レジスタが固有の
スレッドに関連づけられている場合、ハードウェア・レ
ジスタを単に変更することによって、幾つかのスレッド
をマルチスレッド・プロセッサの中で実行してよい。プ
ロセッサはマシン・サイクルごとにレジスタを変更して
よいか、又は、例えば、プロセッサが、より遠いキャッ
シュ又はメモリからのデータ又は命令を待っているため
にアイドル状態にあるとき、プロセッサはレジスタを切
り替えてよい（即ち、スレッドを切り替えてよい）。
【０００３】最近、プロセッサのレジスタ、例えば汎用
及び特殊目的レジスタ及び他のマルチスレッド・メモリ
・アレイは、読み出し独立性を無視するマルチスレッド
のために専門化されてきた。マルチスレッド・レジスタ
／アレイは、依然として、マトリックスとして配列され
た記憶セルを有するが、各々の記憶セルは多数の記憶要
素を有し、各々の記憶要素は動作の固有のスレッドに関
連づけられている。ハードウェア・マルチスレッド処理
は、パフォーマンスの予想を越え、コンピュータ・アー
キテクチャの規範的パラダイムとなりつつある。
及び特殊目的レジスタ及び他のマルチスレッド・メモリ
・アレイは、読み出し独立性を無視するマルチスレッド
のために専門化されてきた。マルチスレッド・レジスタ
／アレイは、依然として、マトリックスとして配列され
た記憶セルを有するが、各々の記憶セルは多数の記憶要
素を有し、各々の記憶要素は動作の固有のスレッドに関
連づけられている。ハードウェア・マルチスレッド処理
は、パフォーマンスの予想を越え、コンピュータ・アー
キテクチャの規範的パラダイムとなりつつある。
【０００４】しかし、プロセッサ内で１つ又は複数のス
レッドを不能にすることが望ましい場合がある。これ
は、マルチスレッド・プロセッサが、単一スレッド・プ
ロセッサとしてのみ機能することが必要である場合であ
る。マルチスレッド・プロセッサが単一スレッド・プロ
セッサとしてのみ機能する必要がある場合の例は、プロ
セッサが製造された後、顧客へ販売される前に、プロセ
ッサの設計をテストするプロセッサ・ブリングアップ
（bring-up）テストの場合である。単一スレッド処理が
好ましい他の場合は、マルチスレッド能力を使用するよ
うにプログラムされていないオペレーティング・システ
ムと共に、プロセッサが使用される場合である。
レッドを不能にすることが望ましい場合がある。これ
は、マルチスレッド・プロセッサが、単一スレッド・プ
ロセッサとしてのみ機能することが必要である場合であ
る。マルチスレッド・プロセッサが単一スレッド・プロ
セッサとしてのみ機能する必要がある場合の例は、プロ
セッサが製造された後、顧客へ販売される前に、プロセ
ッサの設計をテストするプロセッサ・ブリングアップ
（bring-up）テストの場合である。単一スレッド処理が
好ましい他の場合は、マルチスレッド能力を使用するよ
うにプログラムされていないオペレーティング・システ
ムと共に、プロセッサが使用される場合である。
【０００５】更に、マルチスレッド・プロセッサの１つ
又は複数のスレッドを不能にすることが好ましい他の場
合は、マルチスレッド・レジスタ／アレイに欠陥が生じ
て、コンピュータ障害となる場合である。コンピュータ
のコンポーネントが組み立てられてアセンブルされた後
のコンピュータ障害を避けるため、多くの製造業者は、
コンピュータが顧客へ販売される前に、プロセッサ及び
メモリ・コンポーネントをテストし、誤りを有するコン
ピュータ・コンポーネントを除去する。プロセッサ障害
の１つのタイプは、特に、プロセッサ・コア内の汎用及
び特殊目的レジスタのＡＣ欠陥、及び正常な使用のもと
でコンポーネントにストレスを加えることによって生じ
たコンピュータのメイン・ランダム・アクセス・メモリ
のＡＣ欠陥に帰せられてよい。更に、プロセッサのレジ
スタ／アレイは、ＬＢＩＳＴ及びＡＢＩＳＴを受けるか
も知れない。これらのテストは、必要な時間にビットを
掴んで保持するディジタル記憶装置の能力をテストす
る。現在、マルチスレッド・プロセッサが、これらのテ
ストの１つに失敗すると、それは捨てられる。
又は複数のスレッドを不能にすることが好ましい他の場
合は、マルチスレッド・レジスタ／アレイに欠陥が生じ
て、コンピュータ障害となる場合である。コンピュータ
のコンポーネントが組み立てられてアセンブルされた後
のコンピュータ障害を避けるため、多くの製造業者は、
コンピュータが顧客へ販売される前に、プロセッサ及び
メモリ・コンポーネントをテストし、誤りを有するコン
ピュータ・コンポーネントを除去する。プロセッサ障害
の１つのタイプは、特に、プロセッサ・コア内の汎用及
び特殊目的レジスタのＡＣ欠陥、及び正常な使用のもと
でコンポーネントにストレスを加えることによって生じ
たコンピュータのメイン・ランダム・アクセス・メモリ
のＡＣ欠陥に帰せられてよい。更に、プロセッサのレジ
スタ／アレイは、ＬＢＩＳＴ及びＡＢＩＳＴを受けるか
も知れない。これらのテストは、必要な時間にビットを
掴んで保持するディジタル記憶装置の能力をテストす
る。現在、マルチスレッド・プロセッサが、これらのテ
ストの１つに失敗すると、それは捨てられる。
【０００６】しかし、プロセッサの障害は、１つ又は幾
つかのスレッドだけに固有であって、他のスレッドは正
常に実行できるかも知れない。従って、マルチスレッド
・プロセッサが多数のスレッドを処理できなくても、そ
れは、より少数のスレッド又は１つだけのスレッドを処
理できるかも知れない。プロセッサは、縮小された能力
と共に販売されたとき、救うことのできる価値を有する
が、もしプロセッサが捨てられると、その価値は失われ
てしまう。
つかのスレッドだけに固有であって、他のスレッドは正
常に実行できるかも知れない。従って、マルチスレッド
・プロセッサが多数のスレッドを処理できなくても、そ
れは、より少数のスレッド又は１つだけのスレッドを処
理できるかも知れない。プロセッサは、縮小された能力
と共に販売されたとき、救うことのできる価値を有する
が、もしプロセッサが捨てられると、その価値は失われ
てしまう。
【０００７】
【発明が解決しようとする課題】従って、マルチスレッ
ド・プロセッサ内で実行可能なスレッドの数を縮小し
て、単一スレッド・モード又は縮小スレッド・モードで
処理できるプロセッサ能力を維持する必要性が産業界に
存在する。更に、プロセッサが、その縮小されたスレッ
ド能力と共に販売及び使用されることができ、またプロ
セッサが、正常な単一スレッド処理、又は欠陥のある記
憶セルを有しない縮小された数の他のスレッドのマルチ
スレッド処理を実行できるように、この縮小されたスレ
ッド能力を実行できるプロセッサを救助する必要性が存
在する。
ド・プロセッサ内で実行可能なスレッドの数を縮小し
て、単一スレッド・モード又は縮小スレッド・モードで
処理できるプロセッサ能力を維持する必要性が産業界に
存在する。更に、プロセッサが、その縮小されたスレッ
ド能力と共に販売及び使用されることができ、またプロ
セッサが、正常な単一スレッド処理、又は欠陥のある記
憶セルを有しない縮小された数の他のスレッドのマルチ
スレッド処理を実行できるように、この縮小されたスレ
ッド能力を実行できるプロセッサを救助する必要性が存
在する。
【０００８】更に、コンピュータが顧客へ販売される前
に、マルチスレッド記憶要素を有するマルチスレッド・
レジスタ及び、又はメモリ・アレイの欠陥を検出する必
要性が、マルチスレッド・コンピュータ産業界に存在す
る。もし障害を起こしたスレッドに関連づけられたマル
チスレッド・メモリ又はレジスタ内の記憶要素のみを、
プロセッサで使用できないようにすれば、プロセッサ自
体は、捨てられる必要はないであろう。欠陥のある記憶
要素に関連づけられたスレッドのスレッド処理は、適正
に機能するスレッドの記憶要素へ回送されることができ
る。
に、マルチスレッド記憶要素を有するマルチスレッド・
レジスタ及び、又はメモリ・アレイの欠陥を検出する必
要性が、マルチスレッド・コンピュータ産業界に存在す
る。もし障害を起こしたスレッドに関連づけられたマル
チスレッド・メモリ又はレジスタ内の記憶要素のみを、
プロセッサで使用できないようにすれば、プロセッサ自
体は、捨てられる必要はないであろう。欠陥のある記憶
要素に関連づけられたスレッドのスレッド処理は、適正
に機能するスレッドの記憶要素へ回送されることができ
る。
【０００９】
【課題を解決するための手段】これらの必要性、及び当
業者に明らかとなるであろう他の必要性は、複数のスレ
ッドを実行することができるハードウェア・マルチスレ
ッド・コンピュータ処理システムのスレッド能力を変更
する方法によって満足させられる。この方法は、各々の
スレッドに固有に関連づけられたレジスタ／アレイの障
害を分離することができるテストを実行し、少なくとも
１つのレジスタ／アレイの障害を検出して、障害を起こ
したレジスタ／アレイが固有に関連づけられたスレッド
を記録し、障害を起こしたレジスタ／アレイを有するス
レッドに関連づけられた全てのレジスタ／アレイへのア
クセスを不能にし、検出された障害を有しない他のスレ
ッドに固有に関連づけられた全てのレジスタ／アレイへ
のアクセスを維持するステップを含む。更に、各々のス
レッドに固有に関連づけられたレジスタ／アレイの障害
を分離することができるテストを実行するステップは、
レジスタ／アレイの臨界セクションを働かせるストレス
のもとで顧客のパフォーマンス要件を代表する符号化命
令を実行することを含む。更に、テストは、ロジック・
ビルトイン・セルフ・テスト（ＬＢＩＳＴ）及び、又は
アレイ・ビルトイン・セルフ・テスト（ＡＢＩＳＴ）を
含んでよい。
業者に明らかとなるであろう他の必要性は、複数のスレ
ッドを実行することができるハードウェア・マルチスレ
ッド・コンピュータ処理システムのスレッド能力を変更
する方法によって満足させられる。この方法は、各々の
スレッドに固有に関連づけられたレジスタ／アレイの障
害を分離することができるテストを実行し、少なくとも
１つのレジスタ／アレイの障害を検出して、障害を起こ
したレジスタ／アレイが固有に関連づけられたスレッド
を記録し、障害を起こしたレジスタ／アレイを有するス
レッドに関連づけられた全てのレジスタ／アレイへのア
クセスを不能にし、検出された障害を有しない他のスレ
ッドに固有に関連づけられた全てのレジスタ／アレイへ
のアクセスを維持するステップを含む。更に、各々のス
レッドに固有に関連づけられたレジスタ／アレイの障害
を分離することができるテストを実行するステップは、
レジスタ／アレイの臨界セクションを働かせるストレス
のもとで顧客のパフォーマンス要件を代表する符号化命
令を実行することを含む。更に、テストは、ロジック・
ビルトイン・セルフ・テスト（ＬＢＩＳＴ）及び、又は
アレイ・ビルトイン・セルフ・テスト（ＡＢＩＳＴ）を
含んでよい。
【００１０】レジスタ／アレイは、記憶セルを有するマ
ルチスレッド・レジスタ／アレイを含み、各々の記憶セ
ルは、１つのスレッドに固有に関連づけられた１つの記
憶要素を有してよい。
ルチスレッド・レジスタ／アレイを含み、各々の記憶セ
ルは、１つのスレッドに固有に関連づけられた１つの記
憶要素を有してよい。
【００１１】更に、障害を起こしたレジスタ／アレイを
有するスレッドに関連づけられた全てのレジスタ／アレ
イへのアクセスを不能にするステップは、障害を起こし
たレジスタ／アレイを有するスレッドに関係するレジス
タ／アレイへの読み出し／書き込みポートを切断するた
めヒューズを飛ばすことを含む。代替の実施形態におい
て、障害を起こした少なくとも１つのレジスタ／アレイ
が固有に関連づけられたスレッドに関連づけられた全て
のレジスタ／アレイへのアクセスを不能にするステップ
は、スレッドのハードウェア・スレッド切り替えイベン
ト制御レジスタ内の複数のスレッド切り替え制御イベン
トのいずれかを不能にすることを含む。更に、他の実施
形態によって予想されることとして、障害を起こした少
なくとも１つのレジスタ／アレイが固有に関連づけられ
たスレッドに関連づけられた全てのレジスタ／アレイへ
のアクセスを不能にするステップは、マイクロコード命
令を実行することによって、スレッド切り替え命令を生
成することを含む。
有するスレッドに関連づけられた全てのレジスタ／アレ
イへのアクセスを不能にするステップは、障害を起こし
たレジスタ／アレイを有するスレッドに関係するレジス
タ／アレイへの読み出し／書き込みポートを切断するた
めヒューズを飛ばすことを含む。代替の実施形態におい
て、障害を起こした少なくとも１つのレジスタ／アレイ
が固有に関連づけられたスレッドに関連づけられた全て
のレジスタ／アレイへのアクセスを不能にするステップ
は、スレッドのハードウェア・スレッド切り替えイベン
ト制御レジスタ内の複数のスレッド切り替え制御イベン
トのいずれかを不能にすることを含む。更に、他の実施
形態によって予想されることとして、障害を起こした少
なくとも１つのレジスタ／アレイが固有に関連づけられ
たスレッドに関連づけられた全てのレジスタ／アレイへ
のアクセスを不能にするステップは、マイクロコード命
令を実行することによって、スレッド切り替え命令を生
成することを含む。
【００１２】更に、本発明は、複数のスレッドを実行す
ることができるハードウェア・マルチスレッド・コンピ
ュータ処理システムのスレッド能力を変更する方法と考
えられる。この方法は、マルチスレッド・レジスタ／ア
レイ内の記憶要素の障害を分離する機能テストを実行
し、マルチスレッド・レジスタ／アレイは記憶セルのマ
トリックスとして配列され、更に、各々の記憶セルは複
数の記憶要素を含み、各々の記憶要素は多数のスレッド
の各々に固有に対応し、少なくとも１つの記憶要素の障
害を検出して、障害を起こした少なくとも１つの記憶要
素が固有に関連づけられた特定のスレッドを記録し、障
害を起こした少なくとも１つの記憶要素に関連づけられ
た特定のスレッドに固有に対応する全ての記憶要素を不
能にし、特定のスレッドのデータを、他のスレッドに固
有に関連づけられた記憶要素へ回送するステップを含
む。
ることができるハードウェア・マルチスレッド・コンピ
ュータ処理システムのスレッド能力を変更する方法と考
えられる。この方法は、マルチスレッド・レジスタ／ア
レイ内の記憶要素の障害を分離する機能テストを実行
し、マルチスレッド・レジスタ／アレイは記憶セルのマ
トリックスとして配列され、更に、各々の記憶セルは複
数の記憶要素を含み、各々の記憶要素は多数のスレッド
の各々に固有に対応し、少なくとも１つの記憶要素の障
害を検出して、障害を起こした少なくとも１つの記憶要
素が固有に関連づけられた特定のスレッドを記録し、障
害を起こした少なくとも１つの記憶要素に関連づけられ
た特定のスレッドに固有に対応する全ての記憶要素を不
能にし、特定のスレッドのデータを、他のスレッドに固
有に関連づけられた記憶要素へ回送するステップを含
む。
【００１３】更に、特定のスレッドに関連づけられた全
ての記憶要素を不能にする前記ステップは、他のスレッ
ドに関連づけられた個々の記憶要素の中の他の記憶要素
を選択するため、マルチスレッド・コンピュータの中で
マイクロコード命令を実行することによって、スレッド
切り替え信号を生成することを含んでよい。
ての記憶要素を不能にする前記ステップは、他のスレッ
ドに関連づけられた個々の記憶要素の中の他の記憶要素
を選択するため、マルチスレッド・コンピュータの中で
マイクロコード命令を実行することによって、スレッド
切り替え信号を生成することを含んでよい。
【００１４】代替的に、特定のスレッドに関連づけられ
た全ての記憶要素を不能にする前記ステップは、更に、
ヒューズを飛ばすことを含む。ヒューズは、特定のスレ
ッドの全ての記憶要素へ接続された全ての読み出し／書
き込みポートに置かれてよい。ヒューズは、スレッド切
り替えイベント制御レジスタに置かれて、特定のスレッ
ドに対するスレッド切り替えイベント制御レジスタの全
て又は一部分を不能にしてよく、又は、ヒューズは、ス
レッド切り替えイベント制御レジスタ内の個々のビット
へ接続されて、個々のビットが特定のスレッドを不能に
してよい。更に、ヒューズは、特定のスレッドに関係す
るスレッド状態レジスタへ接続されよい。即ち、明確に
は、ヒューズは、非活動状態を有するスレッドとして特
定のスレッドをマークするため、スレッド状態レジスタ
の個々のビットへ接続されてよい。
た全ての記憶要素を不能にする前記ステップは、更に、
ヒューズを飛ばすことを含む。ヒューズは、特定のスレ
ッドの全ての記憶要素へ接続された全ての読み出し／書
き込みポートに置かれてよい。ヒューズは、スレッド切
り替えイベント制御レジスタに置かれて、特定のスレッ
ドに対するスレッド切り替えイベント制御レジスタの全
て又は一部分を不能にしてよく、又は、ヒューズは、ス
レッド切り替えイベント制御レジスタ内の個々のビット
へ接続されて、個々のビットが特定のスレッドを不能に
してよい。更に、ヒューズは、特定のスレッドに関係す
るスレッド状態レジスタへ接続されよい。即ち、明確に
は、ヒューズは、非活動状態を有するスレッドとして特
定のスレッドをマークするため、スレッド状態レジスタ
の個々のビットへ接続されてよい。
【００１５】更に、本発明は、動作の少なくとも１つの
スレッドを不能にすることができるマルチスレッド・コ
ンピュータ・システムと考えられる。このマルチスレッ
ド・コンピュータ・システムは、少なくとも１つのマル
チスレッド・コンピュータ・プロセッサと、マルチスレ
ッド・コンピュータ・プロセッサにおける動作の複数の
スレッドの各々に対する少なくとも１つのスレッド切り
替え制御レジスタと、各々の記憶セルが動作の１つのス
レッドに固有に関連づけられた記憶要素を有するマルチ
スレッド記憶セルを有する少なくとも１つのハードウェ
ア・マルチスレッド・メモリ／レジスタ・アレイと、少
なくとも１つのマルチスレッド・コンピュータ・プロセ
ッサに接続されたメイン・メモリと、複数のデータ記憶
装置、１つ又は複数の外部通信ネットワーク、コンピュ
ータ・プロセッサとの間でユーザ入力を与える１つ又は
複数の入力／出力装置から成るグループの少なくとも１
つへ、マルチスレッド・コンピュータ・プロセッサ及び
メイン・メモリを接続するバス・インタフェースとを含
む。更に、装置は、プロセッサの最初のブリングアップ
の間に少なくとも１つのマルチスレッド・コンピュータ
・プロセッサ内で動作の少なくとも１つのスレッドの機
能テストを実行する機能テスト生成手段と、機能テスト
を受けている動作の少なくとも１つのスレッドに固有に
関連づけられた記憶要素の障害を検出する記憶要素障害
検出手段と、マルチスレッド記憶セル内で機能テストを
受けている動作の少なくとも１つのスレッドに関連づけ
られた全ての記憶要素を不能にする記憶要素不能手段と
を含む。
スレッドを不能にすることができるマルチスレッド・コ
ンピュータ・システムと考えられる。このマルチスレッ
ド・コンピュータ・システムは、少なくとも１つのマル
チスレッド・コンピュータ・プロセッサと、マルチスレ
ッド・コンピュータ・プロセッサにおける動作の複数の
スレッドの各々に対する少なくとも１つのスレッド切り
替え制御レジスタと、各々の記憶セルが動作の１つのス
レッドに固有に関連づけられた記憶要素を有するマルチ
スレッド記憶セルを有する少なくとも１つのハードウェ
ア・マルチスレッド・メモリ／レジスタ・アレイと、少
なくとも１つのマルチスレッド・コンピュータ・プロセ
ッサに接続されたメイン・メモリと、複数のデータ記憶
装置、１つ又は複数の外部通信ネットワーク、コンピュ
ータ・プロセッサとの間でユーザ入力を与える１つ又は
複数の入力／出力装置から成るグループの少なくとも１
つへ、マルチスレッド・コンピュータ・プロセッサ及び
メイン・メモリを接続するバス・インタフェースとを含
む。更に、装置は、プロセッサの最初のブリングアップ
の間に少なくとも１つのマルチスレッド・コンピュータ
・プロセッサ内で動作の少なくとも１つのスレッドの機
能テストを実行する機能テスト生成手段と、機能テスト
を受けている動作の少なくとも１つのスレッドに固有に
関連づけられた記憶要素の障害を検出する記憶要素障害
検出手段と、マルチスレッド記憶セル内で機能テストを
受けている動作の少なくとも１つのスレッドに関連づけ
られた全ての記憶要素を不能にする記憶要素不能手段と
を含む。
【００１６】更に、本発明は、複数のスレッドを処理す
る手段と、複数のスレッドの各々の状態を、マルチスレ
ッド・プロセッサ内のハードウェア・レジスタに記憶す
る手段と、個々のスレッドに関係するメモリ記憶要素に
欠陥があるかどうかを検出する手段と、欠陥があるメモ
リ記憶要素へのアクセスを不能にする手段と、欠陥がな
い他のメモリ記憶要素へのアクセスを維持する手段と、
欠陥があるメモリ記憶要素に関係する個々のスレッドの
処理及び記憶を、欠陥があるメモリ記憶要素を有しない
少なくとも１つの他のスレッドへリダイレクトする手段
とを含むマルチスレッド・プロセッサであると見ること
ができる。
る手段と、複数のスレッドの各々の状態を、マルチスレ
ッド・プロセッサ内のハードウェア・レジスタに記憶す
る手段と、個々のスレッドに関係するメモリ記憶要素に
欠陥があるかどうかを検出する手段と、欠陥があるメモ
リ記憶要素へのアクセスを不能にする手段と、欠陥がな
い他のメモリ記憶要素へのアクセスを維持する手段と、
欠陥があるメモリ記憶要素に関係する個々のスレッドの
処理及び記憶を、欠陥があるメモリ記憶要素を有しない
少なくとも１つの他のスレッドへリダイレクトする手段
とを含むマルチスレッド・プロセッサであると見ること
ができる。
【００１７】
【発明の実施の形態】本発明の好ましい実施形態に従っ
て選択的に不能にされることができるマルチスレッド記
憶セルを含むレジスタを有するコンピュータ・システム
１００の主なハードウェア・コンポーネントが、図１に
示される。中央処理ユニット（ＣＰＵ）１０１Ａ及び１
０１Ｂは、メイン・メモリ１０２からの命令及びデータ
の上で基本的マシン処理を実行するときハードウェア・
マルチスレッド動作をサポートする。各々のＣＰＵ１０
１Ａ及び１０１Ｂは、それぞれの内部レベル１命令キャ
ッシュ１０６Ａ、１０６Ｂ（Ｌ１ Ｉキャッシュ）、及
びレベル１データ・キャッシュ１０７Ａ、１０７Ｂ（Ｌ
１ Ｄキャッシュ）を含む。各々のＬ１ Ｉキャッシュ
１０６Ａ、１０６Ｂは、そのＣＰＵによって実行される
命令を記憶する。各々のＬ１ Ｄキャッシュは、そのＣ
ＰＵによって処理される命令以外のデータを記憶する。
各々のＣＰＵ１０１Ａ、１０１Ｂは、それぞれのレベル
２キャッシュ（Ｌ２キャッシュ）１０８Ａ、１０８Ｂへ
結合される。レベル２キャッシュ１０８Ａ、１０８Ｂ
は、命令及びデータの双方を保持するために使用される
ことができる。メモリ・バス１０９は、ＣＰＵ及びメモ
リの間でデータを転送する。更に、ＣＰＵ１０１Ａ、１
０１Ｂ及びメモリ１０２は、メモリ・バス１０９及びバ
ス・インタフェース１０５を介して、システムＩ／Ｏバ
ス１１０と通信する。様々なＩ／Ｏ処理ユニット（ＩＯ
Ｐ）１１１〜１１５が、システムＩ／Ｏバス１１０に取
り付けられ、様々な記憶装置及びＩ／Ｏ装置、例えば直
接アクセス記憶装置（ＤＡＳＤ）、テープ・ドライブ、
ワークステーション、プリンタ、及び遠隔装置又は他の
コンピュータ・システムと通信する遠隔通信線との通信
をサポートする。記述を簡単にするため、ＣＰＵ、Ｌ１
Ｉキャッシュ、Ｌ１ Ｄキャッシュ、及びＬ２キャッ
シュは、ここでは、それぞれ参照番号１０１、１０６、
１０７、及び１０８と略記される。様々なバスが図１に
示されるが、これらは、様々な通信路を概念レベルで表
すように意図されており、バスの実際の物理構成は変わ
るかも知れず、実際に、もっと複雑であることを理解す
べきである。更に、図１はシステム構成の１つの例とし
て意図されており、コンピュータ・システムにおけるコ
ンポーネントの実際の数、タイプ、及び構成は変わって
よいことを理解すべきである。特に、本発明は、単一の
マルチスレッドＣＰＵを有するシステム、又は多数のマ
ルチスレッドＣＰＵを有するシステムで使用されること
ができるであろう。
て選択的に不能にされることができるマルチスレッド記
憶セルを含むレジスタを有するコンピュータ・システム
１００の主なハードウェア・コンポーネントが、図１に
示される。中央処理ユニット（ＣＰＵ）１０１Ａ及び１
０１Ｂは、メイン・メモリ１０２からの命令及びデータ
の上で基本的マシン処理を実行するときハードウェア・
マルチスレッド動作をサポートする。各々のＣＰＵ１０
１Ａ及び１０１Ｂは、それぞれの内部レベル１命令キャ
ッシュ１０６Ａ、１０６Ｂ（Ｌ１ Ｉキャッシュ）、及
びレベル１データ・キャッシュ１０７Ａ、１０７Ｂ（Ｌ
１ Ｄキャッシュ）を含む。各々のＬ１ Ｉキャッシュ
１０６Ａ、１０６Ｂは、そのＣＰＵによって実行される
命令を記憶する。各々のＬ１ Ｄキャッシュは、そのＣ
ＰＵによって処理される命令以外のデータを記憶する。
各々のＣＰＵ１０１Ａ、１０１Ｂは、それぞれのレベル
２キャッシュ（Ｌ２キャッシュ）１０８Ａ、１０８Ｂへ
結合される。レベル２キャッシュ１０８Ａ、１０８Ｂ
は、命令及びデータの双方を保持するために使用される
ことができる。メモリ・バス１０９は、ＣＰＵ及びメモ
リの間でデータを転送する。更に、ＣＰＵ１０１Ａ、１
０１Ｂ及びメモリ１０２は、メモリ・バス１０９及びバ
ス・インタフェース１０５を介して、システムＩ／Ｏバ
ス１１０と通信する。様々なＩ／Ｏ処理ユニット（ＩＯ
Ｐ）１１１〜１１５が、システムＩ／Ｏバス１１０に取
り付けられ、様々な記憶装置及びＩ／Ｏ装置、例えば直
接アクセス記憶装置（ＤＡＳＤ）、テープ・ドライブ、
ワークステーション、プリンタ、及び遠隔装置又は他の
コンピュータ・システムと通信する遠隔通信線との通信
をサポートする。記述を簡単にするため、ＣＰＵ、Ｌ１
Ｉキャッシュ、Ｌ１ Ｄキャッシュ、及びＬ２キャッ
シュは、ここでは、それぞれ参照番号１０１、１０６、
１０７、及び１０８と略記される。様々なバスが図１に
示されるが、これらは、様々な通信路を概念レベルで表
すように意図されており、バスの実際の物理構成は変わ
るかも知れず、実際に、もっと複雑であることを理解す
べきである。更に、図１はシステム構成の１つの例とし
て意図されており、コンピュータ・システムにおけるコ
ンポーネントの実際の数、タイプ、及び構成は変わって
よいことを理解すべきである。特に、本発明は、単一の
マルチスレッドＣＰＵを有するシステム、又は多数のマ
ルチスレッドＣＰＵを有するシステムで使用されること
ができるであろう。
【００１８】各々のＣＰＵ１０１は、多数のスレッドの
状態を保全することができる。ＣＰＵ１０１は、典型的
には、データを記憶するための複数の汎用レジスタ、及
び条件、中間結果、命令、及びプロセッサの状態を集合
的に決定する他の情報を記憶するための様々な特殊目的
レジスタを含む。この情報は、ＣＰＵ１０１によってサ
ポートされる各々のスレッドのために複製される。各々
のＣＰＵ１０１の内部には、スレッドの優先順位、その
活動状態又は非活動状態などに関する情報を含むスレッ
ド状態レジスタ１０３Ａ及び１０３Ｂが、各々のスレッ
ドごとに存在する。図１には、２スレッド・システムで
あることを仮定して、２つのスレッド状態レジスタが示
される。しかし、プロセッサは、３つ以上のスレッドに
ついて状態を保全し、処理を行うことができる。スレッ
ド状態レジスタは、アクティブ・スレッド信号を生成す
る。ハードウェア・スレッド切り替え制御レジスタ１０
５Ａ及び１０５Ｂは、スレッドの切り替えを生成するイ
ベントを選択するようにプログラムされることができ
る。各々のスレッド切り替え制御イベントは、スレッド
切り替え制御レジスタ１０５の中に別々の可能ビットを
有する。各々のスレッドのために、別々のスレッド切り
替え制御レジスタが存在してよいが、多くの場合、個々
のスレッドに対応するレジスタの個々のビット回路は、
典型的には、チップ上で物理的にインタリーブされてい
るであろう。即ち、スレッド０に対するレジスタ部分の
ビット０は、他のスレッドの各々に対するレジスタ部分
の物理的に隣接したビット０であろう。それぞれのビッ
ト１回路は、全て物理的に相互に隣接しているであろ
う。ビット２以下も同様である。１つのスレッド切り替
え制御レジスタにおける１つのスレッドのスレッド切り
替え制御イベントは、他のスレッドに関連づけられたス
レッド切り替え制御イベント、又は他のスレッド切り替
え制御レジスタ内のイベントと同一である必要はない。
スレッド切り替え制御レジスタは、当技術分野で知られ
ているサービス・プロセッサによって書き込まれること
ができる。スレッド切り替え制御レジスタの内容は、マ
ルチスレッド・プロセッサにおけるスレッド切り替えの
生成を可能又は不能にするため、ハードウェア・スレッ
ド切り替えコントローラによって使用される。レジスタ
内の１の値は、そのビットに関連づけられたスレッド切
り替え制御イベントを可能にして、スレッド切り替えを
生成する。スレッド切り替え制御レジスタ内の０の値
は、そのビットに関連づけられたスレッド切り替え制御
イベントを不能にして、スレッド切り替えを生成しない
ようにする。ビット２２：２９における０の値は、ビッ
トに関連づけられたスレッドを不能にするであろう。も
ちろん、実行されているスレッド内の命令は、その特定
のスレッド又は他のスレッドについて、いずれか又は全
てのスレッド切り替え条件を不能にすることができるで
あろう。次の表は、スレッド切り替えイベントと、スレ
ッド切り替え制御レジスタにおける可能ビットとの間の
関連の例を示す。 スレッド切り替え制御レジスタのビット割り当て （０） Ｌ１データ・キャッシュ・フェッチ・ミスで切り替え （１） Ｌ１データ・キャッシュ記憶ミスで切り替え （２） Ｌ１命令キャッシュ・ミスで切り替え （３） 命令ＴＬＢミスで切り替え （４） Ｌ２キャッシュ・フェッチ・ミスで切り替え （５） Ｌ２キャッシュ記憶ミスで切り替え （６） Ｌ２命令キャッシュ・ミスで切り替え （７） データＴＬＢ／セグメント・ルックアサイド・バッファ・ミ スで切り替え （８） Ｌ２キャッシュ・ミス及び活動休止スレッド非Ｌ２キャッシ ュ・ミスで切り替え （９） スレッド切り替えタイムアウト値に達したときに切り替え （１０） Ｌ２キャッシュ・データが返されたときに切り替え （１１） ＩＯ外部アクセスで切り替え （１２） ダブルＸ記憶で切り替え： ２者の中の１番目でミス （１３） ダブルＸ記憶で切り替え： ２者の中の２番目でミス （１４） 多数／ストリング記憶で切り替え： いずれかのアクセスで ミス （１５） 多数／ストリング・ロードで切り替え： いずれかのアクセ スでミス （１６） 予約 （１７） ダブルＸロードで切り替え： ２者の中の１番目でミス （１８） ダブルＸロードで切り替え： ２者の中の２番目でミス （１９） もしマシン状態レジスタ（プロブレム状態）ビット、ｍｓｒ （ｐｒ）＝１であれば、ｏｒ１，１，１命令で切り替え。ｍ ｓｒ（ｐｒ）から独立してソフトウェア優先順位の変更を可 能にする。もしビット１９が１であれば、ｏｒ１，１，１命 令は低い優先順位を設定する。もしビット１９が０であれば 、 ｏｒ１，１，１命令が実行されるときにｍｓｒ（ｐｒ）＝ ０ である場合にのみ、優先順位は低に設定される。後述する よ うに、ソフトウェアを使用して優先順位を変更する場合を 参 照されたい。 （２０） 予約 （２１） スレッド切り替え優先順位を可能にする （２２：２９） スレッドを可能にする。スレッドごとに１つのビット （３０：３１） 前方進行カウント （３２：６３） ６４ビット・レジスタの実装で予約 ＊ ダブルＸロード／記憶とは、ダブルワード境界を横
断する基本的ハーフワード、ワード、又はダブルワード
のロード又は記憶を指す。この文脈におけるダブルＸロ
ード／記憶とは、多数のワード又はワード・ストリング
のロード又は記憶ではない。
状態を保全することができる。ＣＰＵ１０１は、典型的
には、データを記憶するための複数の汎用レジスタ、及
び条件、中間結果、命令、及びプロセッサの状態を集合
的に決定する他の情報を記憶するための様々な特殊目的
レジスタを含む。この情報は、ＣＰＵ１０１によってサ
ポートされる各々のスレッドのために複製される。各々
のＣＰＵ１０１の内部には、スレッドの優先順位、その
活動状態又は非活動状態などに関する情報を含むスレッ
ド状態レジスタ１０３Ａ及び１０３Ｂが、各々のスレッ
ドごとに存在する。図１には、２スレッド・システムで
あることを仮定して、２つのスレッド状態レジスタが示
される。しかし、プロセッサは、３つ以上のスレッドに
ついて状態を保全し、処理を行うことができる。スレッ
ド状態レジスタは、アクティブ・スレッド信号を生成す
る。ハードウェア・スレッド切り替え制御レジスタ１０
５Ａ及び１０５Ｂは、スレッドの切り替えを生成するイ
ベントを選択するようにプログラムされることができ
る。各々のスレッド切り替え制御イベントは、スレッド
切り替え制御レジスタ１０５の中に別々の可能ビットを
有する。各々のスレッドのために、別々のスレッド切り
替え制御レジスタが存在してよいが、多くの場合、個々
のスレッドに対応するレジスタの個々のビット回路は、
典型的には、チップ上で物理的にインタリーブされてい
るであろう。即ち、スレッド０に対するレジスタ部分の
ビット０は、他のスレッドの各々に対するレジスタ部分
の物理的に隣接したビット０であろう。それぞれのビッ
ト１回路は、全て物理的に相互に隣接しているであろ
う。ビット２以下も同様である。１つのスレッド切り替
え制御レジスタにおける１つのスレッドのスレッド切り
替え制御イベントは、他のスレッドに関連づけられたス
レッド切り替え制御イベント、又は他のスレッド切り替
え制御レジスタ内のイベントと同一である必要はない。
スレッド切り替え制御レジスタは、当技術分野で知られ
ているサービス・プロセッサによって書き込まれること
ができる。スレッド切り替え制御レジスタの内容は、マ
ルチスレッド・プロセッサにおけるスレッド切り替えの
生成を可能又は不能にするため、ハードウェア・スレッ
ド切り替えコントローラによって使用される。レジスタ
内の１の値は、そのビットに関連づけられたスレッド切
り替え制御イベントを可能にして、スレッド切り替えを
生成する。スレッド切り替え制御レジスタ内の０の値
は、そのビットに関連づけられたスレッド切り替え制御
イベントを不能にして、スレッド切り替えを生成しない
ようにする。ビット２２：２９における０の値は、ビッ
トに関連づけられたスレッドを不能にするであろう。も
ちろん、実行されているスレッド内の命令は、その特定
のスレッド又は他のスレッドについて、いずれか又は全
てのスレッド切り替え条件を不能にすることができるで
あろう。次の表は、スレッド切り替えイベントと、スレ
ッド切り替え制御レジスタにおける可能ビットとの間の
関連の例を示す。 スレッド切り替え制御レジスタのビット割り当て （０） Ｌ１データ・キャッシュ・フェッチ・ミスで切り替え （１） Ｌ１データ・キャッシュ記憶ミスで切り替え （２） Ｌ１命令キャッシュ・ミスで切り替え （３） 命令ＴＬＢミスで切り替え （４） Ｌ２キャッシュ・フェッチ・ミスで切り替え （５） Ｌ２キャッシュ記憶ミスで切り替え （６） Ｌ２命令キャッシュ・ミスで切り替え （７） データＴＬＢ／セグメント・ルックアサイド・バッファ・ミ スで切り替え （８） Ｌ２キャッシュ・ミス及び活動休止スレッド非Ｌ２キャッシ ュ・ミスで切り替え （９） スレッド切り替えタイムアウト値に達したときに切り替え （１０） Ｌ２キャッシュ・データが返されたときに切り替え （１１） ＩＯ外部アクセスで切り替え （１２） ダブルＸ記憶で切り替え： ２者の中の１番目でミス （１３） ダブルＸ記憶で切り替え： ２者の中の２番目でミス （１４） 多数／ストリング記憶で切り替え： いずれかのアクセスで ミス （１５） 多数／ストリング・ロードで切り替え： いずれかのアクセ スでミス （１６） 予約 （１７） ダブルＸロードで切り替え： ２者の中の１番目でミス （１８） ダブルＸロードで切り替え： ２者の中の２番目でミス （１９） もしマシン状態レジスタ（プロブレム状態）ビット、ｍｓｒ （ｐｒ）＝１であれば、ｏｒ１，１，１命令で切り替え。ｍ ｓｒ（ｐｒ）から独立してソフトウェア優先順位の変更を可 能にする。もしビット１９が１であれば、ｏｒ１，１，１命 令は低い優先順位を設定する。もしビット１９が０であれば 、 ｏｒ１，１，１命令が実行されるときにｍｓｒ（ｐｒ）＝ ０ である場合にのみ、優先順位は低に設定される。後述する よ うに、ソフトウェアを使用して優先順位を変更する場合を 参 照されたい。 （２０） 予約 （２１） スレッド切り替え優先順位を可能にする （２２：２９） スレッドを可能にする。スレッドごとに１つのビット （３０：３１） 前方進行カウント （３２：６３） ６４ビット・レジスタの実装で予約 ＊ ダブルＸロード／記憶とは、ダブルワード境界を横
断する基本的ハーフワード、ワード、又はダブルワード
のロード又は記憶を指す。この文脈におけるダブルＸロ
ード／記憶とは、多数のワード又はワード・ストリング
のロード又は記憶ではない。
【００１９】マルチスレッド・プロセッサ設計に関する
追加の背景情報は、次の共通譲渡された同時係属米国特
許出願に含まれる。これらの特許出願は、参照して、そ
れらの全体をここに組み込まれる。本願と同時に出願さ
れ、「マルチスレッド・コンピュータ・プロセッサのス
レッド損失に対する現場防止」（Field Protection Aga
inst Thread Loss in a Multithreaded Computer Proc
essor）と題する一連番号不詳の特許出願（譲受人のド
ケット番号、ＲＯＣ９２００００１３９）、１９９９年
１１月１２日に出願され、「マルチスレッド処理のマス
タ・スレーブ・ラッチ回路」（Master-Slave Latch Cir
cuit for Multithreaded Processing）と題する第０９
／４３９，５８１号（譲受人のドケット番号、ＲＯ９９
９−１４０）、１９９９年３月１０日に出願され、「マ
ルチスレッド・プロセッサの命令キャッシュ」（Instru
ction Cache for Multithreaded Processor）と題する
第０９／２６６，１３３号（譲受人のドケット番号、Ｒ
Ｏ９９８−２７７）、１９９７年１１月２１日に出願さ
れ、「マルチスレッド・データ処理システムにおける多
数エントリ完全連想キャッシュ・バッファからのデータ
・アクセス」（Accessing Data from a Multiple Entry
Fully Associative Cache Buffer in a Multithreaded
Data Processing System）と題する第０８／９７６，
５３３号（譲受人のドケット番号、ＲＯ９９７−１８
２）、１９９７年１１月１０に出願され、「実効・リア
ル・アドレス・キャッシュ管理装置及び方法」（Effect
ive-To-Real Address Cache Managing Apparatus and M
ethod）と題する第０８／９６６，７０６号（譲受人の
ドケット番号、ＲＯ９９７−１５５）、１９９７年１０
月２３日に出願され、「マルチスレッド・プロセッサに
おけるスレッド優先順位の変更」（Altering Thread Pr
iorities in a Multithreaded Processor）と題する第
０８／９５８，７１８号（譲受人のドケット番号、ＲＯ
９９７−１０６）、１９９７年１０月２３日に出願さ
れ、「マルチスレッド・プロセッサ内でスレッド切り替
えイベントを選択する方法及び装置」（Method and App
aratus for Selecting Thread Switch Events in a Mul
tithreaded Processor）と題する第０８／９５８，７１
６号（譲受人のドケット番号、ＲＯ９９７−１０４）、
１９９７年１０月２３日に出願され、「マルチスレッド
・プロセッサ・システムにおけるスレッド切り替え制
御」（Thread Switch Control in a Multithreaded Pro
cessor System）と題する第０８／９５７，００２号
（譲受人のドケット番号、ＲＯ９９６−０４２）、１９
９７年１０月２３日に出願され、「マルチスレッド・プ
ロセッサにおける前方進行を保証する装置及び方法」
（An Apparatus and Method to Guarantee Forward Pro
gress in a Multithreaded Processor）と題する第０８
／９５６，８７５号（譲受人のドケット番号、ＲＯ９９
７−１０５）、１９９７年１０月２３日に出願され、
「マルチスレッド・プロセッサにおけるスレッド切り替
えの強制」（To Force a Thread Switch in a Multithr
eaded Processor）と題する第０８／９５６，５７７号
（譲受人のドケット番号、ＲＯ９９７−１０７）、１９
９６年１２月２７日に出願され、「マルチスレッド・プ
ロセッサにおける命令及び関連フェッチ・リクエストの
バックグラウンド完了」（Background Completion of I
nstruction and Associated Fetch Request in a Multi
thread Processor）と題する第０８／７７３，５７２号
（譲受人のドケット番号、ＲＯ９９６−０４３）。これ
らの出願で説明されるマルチスレッド・プロセッサ設計
は、粗粒度マルチスレッド実現方法であるが、本発明
は、粗粒度マルチスレッド、又は細粒度マルチスレッド
のいずれにも応用可能であることを理解すべきである。
追加の背景情報は、次の共通譲渡された同時係属米国特
許出願に含まれる。これらの特許出願は、参照して、そ
れらの全体をここに組み込まれる。本願と同時に出願さ
れ、「マルチスレッド・コンピュータ・プロセッサのス
レッド損失に対する現場防止」（Field Protection Aga
inst Thread Loss in a Multithreaded Computer Proc
essor）と題する一連番号不詳の特許出願（譲受人のド
ケット番号、ＲＯＣ９２００００１３９）、１９９９年
１１月１２日に出願され、「マルチスレッド処理のマス
タ・スレーブ・ラッチ回路」（Master-Slave Latch Cir
cuit for Multithreaded Processing）と題する第０９
／４３９，５８１号（譲受人のドケット番号、ＲＯ９９
９−１４０）、１９９９年３月１０日に出願され、「マ
ルチスレッド・プロセッサの命令キャッシュ」（Instru
ction Cache for Multithreaded Processor）と題する
第０９／２６６，１３３号（譲受人のドケット番号、Ｒ
Ｏ９９８−２７７）、１９９７年１１月２１日に出願さ
れ、「マルチスレッド・データ処理システムにおける多
数エントリ完全連想キャッシュ・バッファからのデータ
・アクセス」（Accessing Data from a Multiple Entry
Fully Associative Cache Buffer in a Multithreaded
Data Processing System）と題する第０８／９７６，
５３３号（譲受人のドケット番号、ＲＯ９９７−１８
２）、１９９７年１１月１０に出願され、「実効・リア
ル・アドレス・キャッシュ管理装置及び方法」（Effect
ive-To-Real Address Cache Managing Apparatus and M
ethod）と題する第０８／９６６，７０６号（譲受人の
ドケット番号、ＲＯ９９７−１５５）、１９９７年１０
月２３日に出願され、「マルチスレッド・プロセッサに
おけるスレッド優先順位の変更」（Altering Thread Pr
iorities in a Multithreaded Processor）と題する第
０８／９５８，７１８号（譲受人のドケット番号、ＲＯ
９９７−１０６）、１９９７年１０月２３日に出願さ
れ、「マルチスレッド・プロセッサ内でスレッド切り替
えイベントを選択する方法及び装置」（Method and App
aratus for Selecting Thread Switch Events in a Mul
tithreaded Processor）と題する第０８／９５８，７１
６号（譲受人のドケット番号、ＲＯ９９７−１０４）、
１９９７年１０月２３日に出願され、「マルチスレッド
・プロセッサ・システムにおけるスレッド切り替え制
御」（Thread Switch Control in a Multithreaded Pro
cessor System）と題する第０８／９５７，００２号
（譲受人のドケット番号、ＲＯ９９６−０４２）、１９
９７年１０月２３日に出願され、「マルチスレッド・プ
ロセッサにおける前方進行を保証する装置及び方法」
（An Apparatus and Method to Guarantee Forward Pro
gress in a Multithreaded Processor）と題する第０８
／９５６，８７５号（譲受人のドケット番号、ＲＯ９９
７−１０５）、１９９７年１０月２３日に出願され、
「マルチスレッド・プロセッサにおけるスレッド切り替
えの強制」（To Force a Thread Switch in a Multithr
eaded Processor）と題する第０８／９５６，５７７号
（譲受人のドケット番号、ＲＯ９９７−１０７）、１９
９６年１２月２７日に出願され、「マルチスレッド・プ
ロセッサにおける命令及び関連フェッチ・リクエストの
バックグラウンド完了」（Background Completion of I
nstruction and Associated Fetch Request in a Multi
thread Processor）と題する第０８／７７３，５７２号
（譲受人のドケット番号、ＲＯ９９６−０４３）。これ
らの出願で説明されるマルチスレッド・プロセッサ設計
は、粗粒度マルチスレッド実現方法であるが、本発明
は、粗粒度マルチスレッド、又は細粒度マルチスレッド
のいずれにも応用可能であることを理解すべきである。
【００２０】マルチスレッド・メモリ・レジスタ／アレ
イは、共通の読み出しデータ・バスを有する通常の２ス
レッド・メモリ・アレイと著しく異なっている。共通読
み出しバスを有するコンピュータ・アーキテクチャのパ
ラダイムは、読み出し独立性が必要であること、及び各
々のスレッドのデータが同時に読み出されるための別々
の読み出しデコーダを必要とすることを仮定している。
しかし、読み出し独立性を無視することによって、重大
なマイナス結果を受けることなく、最適配線能力及び関
連した最適最小トランジスタ数を有するマルチスレッド
・メモリを達成できることが発見された。なぜなら、２
つ以上のスレッドのデータが同時に要求されるインスタ
ンスの数は、無視できるからである。図２のマルチスレ
ッド記憶セルは、読み出し独立性を無視することによっ
て、実質的なマイナスの結果を受けることなく、チップ
表面領域の消費を著しく減らすことができるという発見
を反映している。なぜなら、読み出し独立性は、一時に
１つのスレッドだけをアクセスできるプロセッサに対し
ては、無視できる機能的属性だからである。スレッド・
セレクタ及び読み出しポートに必要なトランジスタの数
は、スレッドの各々について別々の読み出しポートを形
成する場合に必要であった数よりも少なくなる。
イは、共通の読み出しデータ・バスを有する通常の２ス
レッド・メモリ・アレイと著しく異なっている。共通読
み出しバスを有するコンピュータ・アーキテクチャのパ
ラダイムは、読み出し独立性が必要であること、及び各
々のスレッドのデータが同時に読み出されるための別々
の読み出しデコーダを必要とすることを仮定している。
しかし、読み出し独立性を無視することによって、重大
なマイナス結果を受けることなく、最適配線能力及び関
連した最適最小トランジスタ数を有するマルチスレッド
・メモリを達成できることが発見された。なぜなら、２
つ以上のスレッドのデータが同時に要求されるインスタ
ンスの数は、無視できるからである。図２のマルチスレ
ッド記憶セルは、読み出し独立性を無視することによっ
て、実質的なマイナスの結果を受けることなく、チップ
表面領域の消費を著しく減らすことができるという発見
を反映している。なぜなら、読み出し独立性は、一時に
１つのスレッドだけをアクセスできるプロセッサに対し
ては、無視できる機能的属性だからである。スレッド・
セレクタ及び読み出しポートに必要なトランジスタの数
は、スレッドの各々について別々の読み出しポートを形
成する場合に必要であった数よりも少なくなる。
【００２１】図２は、本願の譲受人によって共通所有さ
れる米国特許第５，７７８，２４３号に示されるマルチ
スレッド記憶セルのブロック図である。この特許は、参
照して、その全体を組み込まれる。マルチスレッド記憶
セル３００は、スレッド０及びスレッド１を読み出しポ
ート３４０へ選択的に接続するスレッド・セレクタ３３
０を含むマルチスレッド読み出しインタフェースを有す
る。読み出しポート３４０の数は、記憶要素３２０及び
３２２から読み出され得る機能ユニットの数、通常は１
を超える数、例えば６から８までの機能ユニットの数に
対応する。機能ユニットの例は、整数及び浮動小数点数
表現の間で、整数、論理シフト、フィールド抽出、及
び、又は浮動小数点演算及び、又は変換を実行すること
ができる算術論理ユニットである。読み出し動作のため
には、各々の記憶要素３２０、３２２は、次のように機
能ユニットへ接続される。即ち、記憶要素３２０、３２
２はスレッド・セレクタ３３０へ接続され、スレッド・
セレクタ３３０は、読み出しポート３４０の１つへ接続
され、この１つのポートはデコーダ（図２には示されて
いない）へ接続され、デコーダは機能ユニット（同様
に、図２には示されていない）へ接続される。
れる米国特許第５，７７８，２４３号に示されるマルチ
スレッド記憶セルのブロック図である。この特許は、参
照して、その全体を組み込まれる。マルチスレッド記憶
セル３００は、スレッド０及びスレッド１を読み出しポ
ート３４０へ選択的に接続するスレッド・セレクタ３３
０を含むマルチスレッド読み出しインタフェースを有す
る。読み出しポート３４０の数は、記憶要素３２０及び
３２２から読み出され得る機能ユニットの数、通常は１
を超える数、例えば６から８までの機能ユニットの数に
対応する。機能ユニットの例は、整数及び浮動小数点数
表現の間で、整数、論理シフト、フィールド抽出、及
び、又は浮動小数点演算及び、又は変換を実行すること
ができる算術論理ユニットである。読み出し動作のため
には、各々の記憶要素３２０、３２２は、次のように機
能ユニットへ接続される。即ち、記憶要素３２０、３２
２はスレッド・セレクタ３３０へ接続され、スレッド・
セレクタ３３０は、読み出しポート３４０の１つへ接続
され、この１つのポートはデコーダ（図２には示されて
いない）へ接続され、デコーダは機能ユニット（同様
に、図２には示されていない）へ接続される。
【００２２】更に、図２は、スレッド０のための書き込
みポート３１０、及びスレッド１のための書き込みポー
ト３１２を含む。書き込みポートの数は、記憶要素へ書
き込むことができる機能ユニットの数、通常は１を超え
る数、例えば３から１２までの機能ユニットの数に対応
する。スレッド０の記憶要素３２０は、書き込みポート
３１０及びスレッド・セレクタ３３０へ接続され、スレ
ッド１の記憶要素３２２は、書き込みポート３１２及び
スレッド・セレクタ３３０へ接続される。
みポート３１０、及びスレッド１のための書き込みポー
ト３１２を含む。書き込みポートの数は、記憶要素へ書
き込むことができる機能ユニットの数、通常は１を超え
る数、例えば３から１２までの機能ユニットの数に対応
する。スレッド０の記憶要素３２０は、書き込みポート
３１０及びスレッド・セレクタ３３０へ接続され、スレ
ッド１の記憶要素３２２は、書き込みポート３１２及び
スレッド・セレクタ３３０へ接続される。
【００２３】プロセッサ（図示されていない）は、スレ
ッド０を選択するようにスレッド・セレクタ３３０を制
御することによって、記憶要素３２０内のデータを読み
出すことができる。それによって、記憶要素３２０のデ
ータは、読み出しポート３４０上で利用可能になる。同
様に、記憶要素３２２内のデータを読み出すために
は、、プロセッサが、記憶要素３２２からの線を選択す
るようにスレッド・セレクタ３３０を制御することが必
要である。
ッド０を選択するようにスレッド・セレクタ３３０を制
御することによって、記憶要素３２０内のデータを読み
出すことができる。それによって、記憶要素３２０のデ
ータは、読み出しポート３４０上で利用可能になる。同
様に、記憶要素３２２内のデータを読み出すために
は、、プロセッサが、記憶要素３２２からの線を選択す
るようにスレッド・セレクタ３３０を制御することが必
要である。
【００２４】図３は、図２の実施形態の、更に詳細なブ
ロック図である。図３は、マルチスレッド記憶セル４１
０から形成された２スレッド・アレイ４０２を示す。図
３の２スレッド・アレイは、読み出しデコーダ４３０、
４３２、４３４、４３６、スレッド０の書き込みデコー
ダ４３８、スレッド１の書き込みデコーダ４４０、及び
マルチスレッド記憶セル４１０のアレイ４５０を含む。
１つの記憶セル４１０に対する書き込み相互接続のみが
示される。なぜなら、アレイ内の他のセルに対する相互
接続は、同じだからである。
ロック図である。図３は、マルチスレッド記憶セル４１
０から形成された２スレッド・アレイ４０２を示す。図
３の２スレッド・アレイは、読み出しデコーダ４３０、
４３２、４３４、４３６、スレッド０の書き込みデコー
ダ４３８、スレッド１の書き込みデコーダ４４０、及び
マルチスレッド記憶セル４１０のアレイ４５０を含む。
１つの記憶セル４１０に対する書き込み相互接続のみが
示される。なぜなら、アレイ内の他のセルに対する相互
接続は、同じだからである。
【００２５】書き込みデコーダ４３８、４４０の各々
は、書き込みアドレス・バス４１８、４２２へ接続さ
れ、それぞれ、それ自身の書き込みスレッド選択線４１
６、４２０へ接続される。このようにして、スレッド選
択は、２スレッド・レジスタ４０２に対して外部的に行
われる。対照的に、読み出しデコーダ、例えば４３０、
４３２、４３４、４３６は、読み出しアドレス・バス４
１２へ接続されるが、読み出しスレッド選択線４１４に
は接続されない。むしろ、どのスレッドを読み出すかの
選択が、マルチスレッド記憶セル４１０の外部ではなく
内部で起こるように、メモリ・セル４１０の各々が読み
出しスレッド選択線４１４へ接続される。
は、書き込みアドレス・バス４１８、４２２へ接続さ
れ、それぞれ、それ自身の書き込みスレッド選択線４１
６、４２０へ接続される。このようにして、スレッド選
択は、２スレッド・レジスタ４０２に対して外部的に行
われる。対照的に、読み出しデコーダ、例えば４３０、
４３２、４３４、４３６は、読み出しアドレス・バス４
１２へ接続されるが、読み出しスレッド選択線４１４に
は接続されない。むしろ、どのスレッドを読み出すかの
選択が、マルチスレッド記憶セル４１０の外部ではなく
内部で起こるように、メモリ・セル４１０の各々が読み
出しスレッド選択線４１４へ接続される。
【００２６】図４は、図２の実施形態の配線略図であ
る。具体的には、ブロックはＣＭＯＳトランジスタから
形成されたように示されるが、本発明は、他の技術の中
でも、ＮＭＯＳ、ＢＩＣＭＯＳ、ＢＩＮＭＯＳ、バイポ
ーラ、ＳＯＩ、及びＧａＡＳへ応用される。第１のスレ
ッドの記憶要素３２０は、トランジスタ５１０、５１
２、５１４、５１６、５１８、５２０から形成され、単
一のビットを保持する。単純に、ただ１つの機能ユニッ
トが記憶要素へ書き込むことを仮定して、第１のスレッ
ドの書き込みポート３１０は単一のポートのみを有する
ように示される。しかし、前述したように、そのような
機能ユニットの複数が存在してよい。書き込みポート３
１０は、トランジスタ５０２、５０４から形成され、ト
ランジスタ５０２のゲートを横切るスレッド可能信号５
２２によって動作可能にされる。第２のスレッドは、ト
ランジスタ５３０、５３２、５３４、５３６、５３８、
５４０から形成された記憶要素３２２、及びトランジス
タ５０６並びに５０８を含む書き込みポート３１２を有
する。第２のスレッド可能信号５２６は、トランジスタ
５０６のゲートに接続される。スレッド・セレクタ３３
０は、トランジスタ５６０、５６２、５６４、５６６、
５６８、５７０から形成される。トランジスタ５６０の
ゲート及びトランジスタ５６６のゲートに接続された線
５５０上の信号ＴＨＢ、及びトランジスタ５６２のゲー
ト及びトランジスタ５６４のゲートに接続された線５５
２上の信号ＴＨＡの状態に基づいて、スレッド・セレク
タ３３０は、第１のスレッド又は第２のスレッドを選択
する。読み出しポート３４０は２つのポート５８０及び
５９０を含み、第１のポート５８０はトランジスタ５８
２及び５８４から形成され、第２のポート５９０はトラ
ンジスタ５９２及び５９４から形成される。ここでも、
各々のインタフェースにおけるポートの数は例示的なも
ので、実際には、記憶要素との間で読み出し／書き込み
を行うことができる機能ユニットの数に従って変わるで
あろう。
る。具体的には、ブロックはＣＭＯＳトランジスタから
形成されたように示されるが、本発明は、他の技術の中
でも、ＮＭＯＳ、ＢＩＣＭＯＳ、ＢＩＮＭＯＳ、バイポ
ーラ、ＳＯＩ、及びＧａＡＳへ応用される。第１のスレ
ッドの記憶要素３２０は、トランジスタ５１０、５１
２、５１４、５１６、５１８、５２０から形成され、単
一のビットを保持する。単純に、ただ１つの機能ユニッ
トが記憶要素へ書き込むことを仮定して、第１のスレッ
ドの書き込みポート３１０は単一のポートのみを有する
ように示される。しかし、前述したように、そのような
機能ユニットの複数が存在してよい。書き込みポート３
１０は、トランジスタ５０２、５０４から形成され、ト
ランジスタ５０２のゲートを横切るスレッド可能信号５
２２によって動作可能にされる。第２のスレッドは、ト
ランジスタ５３０、５３２、５３４、５３６、５３８、
５４０から形成された記憶要素３２２、及びトランジス
タ５０６並びに５０８を含む書き込みポート３１２を有
する。第２のスレッド可能信号５２６は、トランジスタ
５０６のゲートに接続される。スレッド・セレクタ３３
０は、トランジスタ５６０、５６２、５６４、５６６、
５６８、５７０から形成される。トランジスタ５６０の
ゲート及びトランジスタ５６６のゲートに接続された線
５５０上の信号ＴＨＢ、及びトランジスタ５６２のゲー
ト及びトランジスタ５６４のゲートに接続された線５５
２上の信号ＴＨＡの状態に基づいて、スレッド・セレク
タ３３０は、第１のスレッド又は第２のスレッドを選択
する。読み出しポート３４０は２つのポート５８０及び
５９０を含み、第１のポート５８０はトランジスタ５８
２及び５８４から形成され、第２のポート５９０はトラ
ンジスタ５９２及び５９４から形成される。ここでも、
各々のインタフェースにおけるポートの数は例示的なも
ので、実際には、記憶要素との間で読み出し／書き込み
を行うことができる機能ユニットの数に従って変わるで
あろう。
【００２７】マルチスレッド記憶セルを有するレジスタ
及びメモリ・アレイは、製造された後にテストされる。
幾つかのテスト手順があるが、２つだけを挙げると、Ｌ
ＢＩＳＴ及びＡＢＩＳＴがある。それらのテストでは、
既知のビット・シーケンスがアレイの中へ入力され、ア
レイの出力と比較される。適正に機能するメモリ・アレ
イでは、入力は出力とマッチする。これらのシーケンス
は、高速で実行され、多くのメモリ・セルを同時に巻き
込むことができ、プロセッサへ「ストレス」を加えて、
その障害パラメータ（もしあれば）を決定することがで
きる。他の種類のテストは機能テストであって、その場
合、顧客のパフォーマンス要件を代表する実際の符号化
命令がストレスのもとで実行され、メモリ・アレイの臨
界セクションを働かせる。再び、これらのテストは異な
ったプロセッサ速度で実行されることができ、プロセッ
サが障害を起こすかどうか、及び何時プロセッサが障害
を起こすかを決定することができる。そのような障害
は、最も普通では、マルチスレッド記憶セル内のビット
値を捕捉して保持することのできないメモリ・アレイ及
び汎用並びに特殊レジスタの結果である。本発明の重要
な特徴は、別々のスレッドに関連づけられた個々の記憶
セル内に記憶された値をテストする能力である。言い換
えれば、本発明との関連において、各々のスレッドは、
今や別々にテストされることができる。
及びメモリ・アレイは、製造された後にテストされる。
幾つかのテスト手順があるが、２つだけを挙げると、Ｌ
ＢＩＳＴ及びＡＢＩＳＴがある。それらのテストでは、
既知のビット・シーケンスがアレイの中へ入力され、ア
レイの出力と比較される。適正に機能するメモリ・アレ
イでは、入力は出力とマッチする。これらのシーケンス
は、高速で実行され、多くのメモリ・セルを同時に巻き
込むことができ、プロセッサへ「ストレス」を加えて、
その障害パラメータ（もしあれば）を決定することがで
きる。他の種類のテストは機能テストであって、その場
合、顧客のパフォーマンス要件を代表する実際の符号化
命令がストレスのもとで実行され、メモリ・アレイの臨
界セクションを働かせる。再び、これらのテストは異な
ったプロセッサ速度で実行されることができ、プロセッ
サが障害を起こすかどうか、及び何時プロセッサが障害
を起こすかを決定することができる。そのような障害
は、最も普通では、マルチスレッド記憶セル内のビット
値を捕捉して保持することのできないメモリ・アレイ及
び汎用並びに特殊レジスタの結果である。本発明の重要
な特徴は、別々のスレッドに関連づけられた個々の記憶
セル内に記憶された値をテストする能力である。言い換
えれば、本発明との関連において、各々のスレッドは、
今や別々にテストされることができる。
【００２８】図５は、マルチスレッド・プロセッサの障
害を検出する方法の簡単なフローチャートである。図５
は、障害が起こるとすれば、それが起こるまで実際の符
号化命令を実行する機能テストを例示するが、他のテス
ト、例えば、メモリ・アレイをテストするためのＡＢＩ
ＳＴ、ＬＢＩＳＴなども、本発明との関連で使用される
ことができる。典型的には、これらのテストは、製造さ
れた後、及び、又は現場におけるプロセッサ・システム
の正常な動作の間、即ち、顧客の活動場所で正常なプロ
セッサ実行の間に定期的に行われる。ここで説明される
好ましい実施形態では、これらのテストは、最初のブリ
ングアップの間、即ち、プロセッサ・チップが製造され
た後、コンピュータへアセンブルされる前、又は販売さ
れる前に行われる。ステップ６００からスタートして、
プロセスは、ステップ６１０へ進行する。ステップ６１
０において、アクティブ・スレッドが第１のスレッドに
設定される。これは、ＣＰＵ内のスレッド状態レジスタ
によって達成されることができる。次に、ステップ６１
２において、アクティブ・スレッドの命令がプロセッサ
で実行される。ステップ６１４において、テスト手順
は、実行されるべきアクティブ・スレッドの更なる命令
があるかどうかをチェックする。もし更なる命令があれ
ば、プロセスはステップ６１２へループバックし、その
スレッドのために次の命令を実行する。しかし、もしス
テップ６１４において、選択されたスレッドの更なる命
令がなければ、ステップ６１６において、プロセスは、
選択されたスレッドの命令の実行中に障害が生じたかど
うかを質問する。
害を検出する方法の簡単なフローチャートである。図５
は、障害が起こるとすれば、それが起こるまで実際の符
号化命令を実行する機能テストを例示するが、他のテス
ト、例えば、メモリ・アレイをテストするためのＡＢＩ
ＳＴ、ＬＢＩＳＴなども、本発明との関連で使用される
ことができる。典型的には、これらのテストは、製造さ
れた後、及び、又は現場におけるプロセッサ・システム
の正常な動作の間、即ち、顧客の活動場所で正常なプロ
セッサ実行の間に定期的に行われる。ここで説明される
好ましい実施形態では、これらのテストは、最初のブリ
ングアップの間、即ち、プロセッサ・チップが製造され
た後、コンピュータへアセンブルされる前、又は販売さ
れる前に行われる。ステップ６００からスタートして、
プロセスは、ステップ６１０へ進行する。ステップ６１
０において、アクティブ・スレッドが第１のスレッドに
設定される。これは、ＣＰＵ内のスレッド状態レジスタ
によって達成されることができる。次に、ステップ６１
２において、アクティブ・スレッドの命令がプロセッサ
で実行される。ステップ６１４において、テスト手順
は、実行されるべきアクティブ・スレッドの更なる命令
があるかどうかをチェックする。もし更なる命令があれ
ば、プロセスはステップ６１２へループバックし、その
スレッドのために次の命令を実行する。しかし、もしス
テップ６１４において、選択されたスレッドの更なる命
令がなければ、ステップ６１６において、プロセスは、
選択されたスレッドの命令の実行中に障害が生じたかど
うかを質問する。
【００２９】ステップ６１６において、レジスタ又はメ
モリ・アレイの障害がなければ、プロセスは、ステップ
６１８で、テストすべき追加のスレッドがあるかどうか
をチェックする。もしあれば、ステップ６２０で、他の
スレッドを選択するようにスレッド選択がプログラムさ
れる。それは、再びステップ６１２で、その命令の実行
をテストするためである。しかし、もし第１のスレッド
が障害を経験すれば、障害はステップ６３０で記録さ
れ、信号誤りメッセージがステップ６３２で生成され
る。この時点で、テストはステップ６４０で終了してよ
い。なぜなら、プロセッサは、マルチスレッド・レジス
タ又はメモリ・アレイ内で機能障害を経験したからであ
る。代替的に、テストは、全てのスレッドがテストされ
てしまうまで、選択されたアクティブ・スレッドとして
の次のスレッドへ継続する。ここで開示される特徴の発
明以前では、障害を経験したプロセッサ・チップは捨て
られたであろう。即ち、全てのスレッドがテストされた
わけではないので、プロセッサ内の他のスレッドが適正
に実行され、他のスレッドの記憶セルが完全に機能する
場合でも、捨てられたであろう。
モリ・アレイの障害がなければ、プロセスは、ステップ
６１８で、テストすべき追加のスレッドがあるかどうか
をチェックする。もしあれば、ステップ６２０で、他の
スレッドを選択するようにスレッド選択がプログラムさ
れる。それは、再びステップ６１２で、その命令の実行
をテストするためである。しかし、もし第１のスレッド
が障害を経験すれば、障害はステップ６３０で記録さ
れ、信号誤りメッセージがステップ６３２で生成され
る。この時点で、テストはステップ６４０で終了してよ
い。なぜなら、プロセッサは、マルチスレッド・レジス
タ又はメモリ・アレイ内で機能障害を経験したからであ
る。代替的に、テストは、全てのスレッドがテストされ
てしまうまで、選択されたアクティブ・スレッドとして
の次のスレッドへ継続する。ここで開示される特徴の発
明以前では、障害を経験したプロセッサ・チップは捨て
られたであろう。即ち、全てのスレッドがテストされた
わけではないので、プロセッサ内の他のスレッドが適正
に実行され、他のスレッドの記憶セルが完全に機能する
場合でも、捨てられたであろう。
【００３０】このようにして、図５のフローチャート
は、どの特定スレッドが機能障害を起こすかを確かめる
ことによって、プロセッサを救助する利点を提供する幾
つかの発明的特徴を表す。マルチスレッド・レジスタを
有するプロセッサは捨てられる必要はない。その代わり
に、欠陥を有するそれらの記憶要素は不能にされ、マル
チスレッド・メモリ・アレイ内で障害を経験したスレッ
ドの命令及びデータは、同一又は異なったアレイ又はレ
ジスタ内の他のスレッドの記憶要素へ回送されてよい。
は、どの特定スレッドが機能障害を起こすかを確かめる
ことによって、プロセッサを救助する利点を提供する幾
つかの発明的特徴を表す。マルチスレッド・レジスタを
有するプロセッサは捨てられる必要はない。その代わり
に、欠陥を有するそれらの記憶要素は不能にされ、マル
チスレッド・メモリ・アレイ内で障害を経験したスレッ
ドの命令及びデータは、同一又は異なったアレイ又はレ
ジスタ内の他のスレッドの記憶要素へ回送されてよい。
【００３１】２スレッド・レジスタ／アレイ内で１つだ
けのスレッドに関連づけられた欠陥記憶要素を不能にす
るハードウェア装置及び方法の１つの実施形態が、図６
に示される。マルチスレッド・レジスタ／アレイ４５０
は、２つのスレッドを有するように示されるが、概念及
びハードウェアは、当業者によって、３つ以上のスレッ
ドへ容易に拡張されることができる。本発明の好ましい
実施形態に従った変更は、複数のヒューズブック、及び
ハードワイヤ・ロジックと連係するマルチプレクサを含
む。ヒューズブック内のヒューズは、「１」又は「０」
のディジタル信号を駆動するように設定されることがで
きる。典型的には、これらの値は、一度設定されると変
更されることはできない。
けのスレッドに関連づけられた欠陥記憶要素を不能にす
るハードウェア装置及び方法の１つの実施形態が、図６
に示される。マルチスレッド・レジスタ／アレイ４５０
は、２つのスレッドを有するように示されるが、概念及
びハードウェアは、当業者によって、３つ以上のスレッ
ドへ容易に拡張されることができる。本発明の好ましい
実施形態に従った変更は、複数のヒューズブック、及び
ハードワイヤ・ロジックと連係するマルチプレクサを含
む。ヒューズブック内のヒューズは、「１」又は「０」
のディジタル信号を駆動するように設定されることがで
きる。典型的には、これらの値は、一度設定されると変
更されることはできない。
【００３２】図６を参照すると、スレッド選択ヒューズ
ブックと呼ばれる第１のヒューズブック７１０は、マル
チプレクサ７５０へ入る出力信号Ｆ１ ７１２を生成す
る。更に、スレッド状態レジスタによって生成されたア
クティブ・スレッド信号ＡＴ７１４が、マルチプレクサ
７５０へ入力される。マルチプレクサ７５０へ入力され
る第３の信号Ｆ０ ７３２は、欠陥要素ヒューズブック
と呼ばれる第２のヒューズブック７３０から引き出され
る。この欠陥要素ヒューズブックは、もし機能テストの
間に、例えば図５のステップ６３０から、欠陥のある記
憶要素が検出されると、「１」の値を有する信号Ｆ０
７３２を出力する。スレッド選択ヒューズブック７１０
は、記憶要素が欠陥を有しないスレッドに対応する値を
有する信号Ｆ１ ７１２を出力する。記憶要素が欠陥を
有しないという知識は、ブリングアップの間、又はプロ
セッサが販売される前の他の時点で実行された機能テス
ト又は他のテストの結果から得られる。アクティブ・ス
レッド信号ＡＴ ７１４は、単にアクティブ・スレッド
が処理されていること、及びレジスタ／アレイへのアク
セスを望んだことを示す。レジスタ／アレイは、マルチ
スレッド記憶セルのレジスタ／アレイ４５０であってよ
い。２スレッド・メモリ・アレイのためにマルチプレク
サ内で具体化されることができるロジックの１つの例に
従って、書き込み又は読み出しポートのデコーダへ与え
られる出力信号ＡＴｏＦ（アクティブ・スレッド又はヒ
ューズ） ７５２は、どのスレッドがマルチスレッド・
アレイ内でアクセスすべきかを示す。更に、出力信号
は、レジスタの個々のビット又は全体のアレイへ出力さ
れることができる。例えば、図６のように配列されたヒ
ューズブック７１０及び７３０並びにマルチプレクサ７
５０は、スレッド切り替え制御イベント・レジスタにお
けるビット２２：２９の個々のビット、又は特定スレッ
ドのスレッド切り替え制御イベント・レジスタへ接続さ
れることができよう。同様に、図６のヒューズブック配
列は、例えばスレッドの状態を常に非アクティブとして
マークするため、各々のスレッド状態レジスタのポー
ト、又はスレッド状態レジスタの個々のビットへ接続さ
れることができよう。従って、結果は、レジスタでスレ
ッドを不能にすることになろう。もしマルチスレッド・
レジスタ／アレイ内で欠陥アレイ又は欠陥記憶要素が検
出されたならば、信号Ｆ０が１へ設定されるであろう。
もし適正に機能している記憶要素を有するスレッドが第
１のスレッドであったならば、信号Ｆ１は０であろう。
ここで、もしアクティブ・スレッドがスレッド０であれ
ば（論理チャート内でも０の値である）、出力信号ＡＴ
ｏＦは０であり、メモリ・セルはアクセスされることが
できよう。しかし、もし上記の条件が、アクティブ・ス
レッド信号がスレッド１に対するものであったことを除
いて同じであれば、信号Ｆ１と信号ＡＴは矛盾し、第２
のスレッドに対する記憶要素へのアクセスは不能にされ
るであろう。従って、与えられたロジックのもとでは、
欠陥記憶要素が検出されて、Ｆ０信号が１であり、アク
ティブ・スレッド信号ＡＴが、どのスレッドが適正に機
能する記憶要素を有するかを示す信号Ｆ１と矛盾すると
き、アクティブ・スレッドによって要求されたレジスタ
／アレイへのアクセスは不能にされる。
ブックと呼ばれる第１のヒューズブック７１０は、マル
チプレクサ７５０へ入る出力信号Ｆ１ ７１２を生成す
る。更に、スレッド状態レジスタによって生成されたア
クティブ・スレッド信号ＡＴ７１４が、マルチプレクサ
７５０へ入力される。マルチプレクサ７５０へ入力され
る第３の信号Ｆ０ ７３２は、欠陥要素ヒューズブック
と呼ばれる第２のヒューズブック７３０から引き出され
る。この欠陥要素ヒューズブックは、もし機能テストの
間に、例えば図５のステップ６３０から、欠陥のある記
憶要素が検出されると、「１」の値を有する信号Ｆ０
７３２を出力する。スレッド選択ヒューズブック７１０
は、記憶要素が欠陥を有しないスレッドに対応する値を
有する信号Ｆ１ ７１２を出力する。記憶要素が欠陥を
有しないという知識は、ブリングアップの間、又はプロ
セッサが販売される前の他の時点で実行された機能テス
ト又は他のテストの結果から得られる。アクティブ・ス
レッド信号ＡＴ ７１４は、単にアクティブ・スレッド
が処理されていること、及びレジスタ／アレイへのアク
セスを望んだことを示す。レジスタ／アレイは、マルチ
スレッド記憶セルのレジスタ／アレイ４５０であってよ
い。２スレッド・メモリ・アレイのためにマルチプレク
サ内で具体化されることができるロジックの１つの例に
従って、書き込み又は読み出しポートのデコーダへ与え
られる出力信号ＡＴｏＦ（アクティブ・スレッド又はヒ
ューズ） ７５２は、どのスレッドがマルチスレッド・
アレイ内でアクセスすべきかを示す。更に、出力信号
は、レジスタの個々のビット又は全体のアレイへ出力さ
れることができる。例えば、図６のように配列されたヒ
ューズブック７１０及び７３０並びにマルチプレクサ７
５０は、スレッド切り替え制御イベント・レジスタにお
けるビット２２：２９の個々のビット、又は特定スレッ
ドのスレッド切り替え制御イベント・レジスタへ接続さ
れることができよう。同様に、図６のヒューズブック配
列は、例えばスレッドの状態を常に非アクティブとして
マークするため、各々のスレッド状態レジスタのポー
ト、又はスレッド状態レジスタの個々のビットへ接続さ
れることができよう。従って、結果は、レジスタでスレ
ッドを不能にすることになろう。もしマルチスレッド・
レジスタ／アレイ内で欠陥アレイ又は欠陥記憶要素が検
出されたならば、信号Ｆ０が１へ設定されるであろう。
もし適正に機能している記憶要素を有するスレッドが第
１のスレッドであったならば、信号Ｆ１は０であろう。
ここで、もしアクティブ・スレッドがスレッド０であれ
ば（論理チャート内でも０の値である）、出力信号ＡＴ
ｏＦは０であり、メモリ・セルはアクセスされることが
できよう。しかし、もし上記の条件が、アクティブ・ス
レッド信号がスレッド１に対するものであったことを除
いて同じであれば、信号Ｆ１と信号ＡＴは矛盾し、第２
のスレッドに対する記憶要素へのアクセスは不能にされ
るであろう。従って、与えられたロジックのもとでは、
欠陥記憶要素が検出されて、Ｆ０信号が１であり、アク
ティブ・スレッド信号ＡＴが、どのスレッドが適正に機
能する記憶要素を有するかを示す信号Ｆ１と矛盾すると
き、アクティブ・スレッドによって要求されたレジスタ
／アレイへのアクセスは不能にされる。
【００３３】図７は、マルチスレッド・レジスタ／アレ
イのハードウェアへ組み込まれることのできるヒューズ
ブックの１つの例に過ぎない。ヒューズは、実際には多
くの実現方法を有し、当業者は、同じように実現される
ことのできる他のヒューズ及び、又はハードワイヤ・ロ
ジックを知っているであろう。ネットの設定＿ヒューズ
ブックは、スタートアップで活性化され、デフォルト値
として「１」の出力値を有するが、ヒューズブックを設
定するためには「０」の値へドロップする。次に、ネッ
トの設定＿ヒューズブックは、プロセッサの寿命の間、
「１」の値へ戻る。ヒューズブックを設定する場合、設
定＿ヒューズブックは０へドロップし、これはトランジ
スタＮ１及びＰ１をオンにし、トランジスタＮ３及びＮ
２をオフにする。もしヒューズが飛ばされていなけれ
ば、ヒューズ＿ネットは０へ設定される。Ｎ１がオンで
あるとき、ヒューズ＿ラッチはヒューズ＿ネットを短絡
させる。ヒューズ＿ネットは０になって、インバータＩ
２を介してヒューズ＿フィードバックを１の値にする。
代わって、このアクションは、Ｐ２をオフにし、Ｎ４を
オンにし、出力信号ヒューズ＿アウトは、インバータＩ
３を介して０になる。設定＿ヒューズブックが高になる
とき、トランジスタＮ３及びＮ２は活性化されるが、ト
ランジスタＮ１及びＰ１は非活性化される。今や、Ｎ３
及びＮ４を通るフィードバック通路が存在し、この通路
はヒューズ＿ラッチを０に保持し、ヒューズ＿フィード
バックを１に保持し、ヒューズ＿アウトを０に保持す
る。この状態は、設定＿ヒューズブックがスタートアッ
プ時を除いて１に止まるので、チップがパワーダウンさ
れるまで続く。
イのハードウェアへ組み込まれることのできるヒューズ
ブックの１つの例に過ぎない。ヒューズは、実際には多
くの実現方法を有し、当業者は、同じように実現される
ことのできる他のヒューズ及び、又はハードワイヤ・ロ
ジックを知っているであろう。ネットの設定＿ヒューズ
ブックは、スタートアップで活性化され、デフォルト値
として「１」の出力値を有するが、ヒューズブックを設
定するためには「０」の値へドロップする。次に、ネッ
トの設定＿ヒューズブックは、プロセッサの寿命の間、
「１」の値へ戻る。ヒューズブックを設定する場合、設
定＿ヒューズブックは０へドロップし、これはトランジ
スタＮ１及びＰ１をオンにし、トランジスタＮ３及びＮ
２をオフにする。もしヒューズが飛ばされていなけれ
ば、ヒューズ＿ネットは０へ設定される。Ｎ１がオンで
あるとき、ヒューズ＿ラッチはヒューズ＿ネットを短絡
させる。ヒューズ＿ネットは０になって、インバータＩ
２を介してヒューズ＿フィードバックを１の値にする。
代わって、このアクションは、Ｐ２をオフにし、Ｎ４を
オンにし、出力信号ヒューズ＿アウトは、インバータＩ
３を介して０になる。設定＿ヒューズブックが高になる
とき、トランジスタＮ３及びＮ２は活性化されるが、ト
ランジスタＮ１及びＰ１は非活性化される。今や、Ｎ３
及びＮ４を通るフィードバック通路が存在し、この通路
はヒューズ＿ラッチを０に保持し、ヒューズ＿フィード
バックを１に保持し、ヒューズ＿アウトを０に保持す
る。この状態は、設定＿ヒューズブックがスタートアッ
プ時を除いて１に止まるので、チップがパワーダウンさ
れるまで続く。
【００３４】しかし、もしヒューズが、レーザの使用に
より、又は電気的に飛ばされると、トランジスタＮ２が
オン、即ち設定＿ヒューズブックが１であるときを除い
て、ヒューズ＿ネットはグラウンドへの通路を有しな
い。従って、設定＿ヒューズブックが０になると、ヒュ
ーズ＿ネットは０状態で浮動し、トランジスタＮ１及び
Ｐ１はオンになる。Ｐ１は、トランジスタＮ１を介して
ヒューズ＿ネットのグラウンド値に打ち勝ち、ヒューズ
＿フィードバックを０にし、ヒューズ＿ラッチ及びヒュ
ーズ＿ネットを１にする。設定＿ヒューズブックが１へ
戻り、トランジスタＰ１及びＮ１が非活性化されると
き、ヒューズ＿ラッチの値が１に保持され、トランジス
タＮ４がオフでヒューズ＿フィードバックが０に保持さ
れ、ヒューズ＿アウトが１に止まるように、トランジス
タＰ２を通るフィードバック通路は存在しない。
より、又は電気的に飛ばされると、トランジスタＮ２が
オン、即ち設定＿ヒューズブックが１であるときを除い
て、ヒューズ＿ネットはグラウンドへの通路を有しな
い。従って、設定＿ヒューズブックが０になると、ヒュ
ーズ＿ネットは０状態で浮動し、トランジスタＮ１及び
Ｐ１はオンになる。Ｐ１は、トランジスタＮ１を介して
ヒューズ＿ネットのグラウンド値に打ち勝ち、ヒューズ
＿フィードバックを０にし、ヒューズ＿ラッチ及びヒュ
ーズ＿ネットを１にする。設定＿ヒューズブックが１へ
戻り、トランジスタＰ１及びＮ１が非活性化されると
き、ヒューズ＿ラッチの値が１に保持され、トランジス
タＮ４がオフでヒューズ＿フィードバックが０に保持さ
れ、ヒューズ＿アウトが１に止まるように、トランジス
タＰ２を通るフィードバック通路は存在しない。
【００３５】これまで、本発明の様々な実施形態が説明
されたが、それらは、限定ではなく例として提示された
こと、及び変形が可能であることを理解すべきである。
本発明は、潜在的イベントに基づいてスレッドを切り替
える粗粒度マルチスレッドに限定されない。即ち、それ
は細粒度マルチスレッド・システムに組み込まれるよう
に等しく変更されることができる。更に、本発明は、単
に２つのスレッドを有するハードウェア・マルチスレッ
ド・プロセッサに限定されず、多数のスレッドを実行す
ることのできるプロセッサへ拡張されることができる。
本発明の好ましい実施形態は、記憶セルの各々でスレッ
ドごとに固有の記憶要素を有するマルチスレッド・メモ
リ・レジスタに関して説明されたが、マルチスレッド・
プロセッサのスレッド能力を変更する発明的特徴は、各
々のスレッドについて別々のレジスタを有するマルチス
レッド・プロセッサにも等しく応用することができる。
レジスタを不能にするハードウェア手法は、ヒューズブ
ックを使用しなくても実現することができる。レジスタ
／アレイへのポートを不能にするために必要なロジック
も、異なったものでよい。従って、本発明の広さ及び範
囲は、これまで説明した例示的実施形態によって限定さ
れるべきではなく、クレイム及びそれらの同等物に従っ
てのみ限定されるべきである。
されたが、それらは、限定ではなく例として提示された
こと、及び変形が可能であることを理解すべきである。
本発明は、潜在的イベントに基づいてスレッドを切り替
える粗粒度マルチスレッドに限定されない。即ち、それ
は細粒度マルチスレッド・システムに組み込まれるよう
に等しく変更されることができる。更に、本発明は、単
に２つのスレッドを有するハードウェア・マルチスレッ
ド・プロセッサに限定されず、多数のスレッドを実行す
ることのできるプロセッサへ拡張されることができる。
本発明の好ましい実施形態は、記憶セルの各々でスレッ
ドごとに固有の記憶要素を有するマルチスレッド・メモ
リ・レジスタに関して説明されたが、マルチスレッド・
プロセッサのスレッド能力を変更する発明的特徴は、各
々のスレッドについて別々のレジスタを有するマルチス
レッド・プロセッサにも等しく応用することができる。
レジスタを不能にするハードウェア手法は、ヒューズブ
ックを使用しなくても実現することができる。レジスタ
／アレイへのポートを不能にするために必要なロジック
も、異なったものでよい。従って、本発明の広さ及び範
囲は、これまで説明した例示的実施形態によって限定さ
れるべきではなく、クレイム及びそれらの同等物に従っ
てのみ限定されるべきである。
【００３６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）複数のスレッドを実行することができるハードウ
ェア・マルチスレッド・コンピュータ処理システムのス
レッド能力を変更する方法であって、（ａ）前記複数の
スレッドの各々に固有に関連づけられたレジスタ／アレ
イの障害を分離することができるテストを実行するステ
ップと、（ｂ）少なくとも１つのレジスタ／アレイの障
害を検出して、障害を起こした少なくとも１つのレジス
タ／アレイが固有に関連づけられたスレッドを記録する
ステップと、（ｃ）障害を起こした少なくとも１つのレ
ジスタ／アレイが固有に関連づけられたスレッドに関連
づけられた全てのレジスタ／アレイへのアクセスを不能
するステップと、（ｄ）検出された障害を有しない前記
複数のスレッドの中の他のスレッドに固有に関連づけら
れた全てのレジスタ／アレイへのアクセスを維持するス
テップと、含む方法。 （２）更に、前記テストを実行するステップ（ａ）が、
レジスタ／アレイの臨界セクションを働かせるストレス
のもとで顧客のパフォーマンス要件を代表する符号化命
令を実行することを含む、上記（１）に記載の方法。 （３）更に、前記テストを実行するステップ（ａ）が、
ロジック・ビルトイン・セルフ・テスト（ＬＢＩＳＴ）
及び、又はアレイ・ビルトイン・セルフ・テスト（ＡＢ
ＩＳＴ）を実行するステップを含む、上記（１）に記載
の方法。 （４）更に、前記レジスタ／アレイが、記憶セルを有す
るマルチスレッド・レジスタ／アレイを含み、各々の記
憶セルが、前記複数のスレッドの１つに固有に関連づけ
られた１つの記憶要素を有する、上記（１）に記載の方
法。 （５）更に、前記アクセスを不能にする前記ステップ
（ｃ）が、前記レジスタ／アレイへの少なくとも１つの
ポートを切断するためヒューズを飛ばすステップを含
む、上記（１）に記載の方法。 （６）更に、前記アクセスを不能にする前記ステップ
（ｃ）が、スレッドのハードウェア・スレッド切り替え
制御レジスタの中で、複数のスレッド切り替え制御イベ
ントのいずれかを不能にするステップを含む、上記
（１）に記載の方法。 （７）更に、前記アクセスを不能にする前記ステップ
（ｃ）が、マイクロコード命令を実行するステップを含
む、上記（１）に記載の方法。 （８）複数のスレッドを実行することができるハードウ
ェア・マルチスレッド・コンピュータ処理システムのス
レッド能力を変更する方法であって、（ａ）マルチスレ
ッド・レジスタ／アレイ内の記憶要素の障害を分離する
機能テストを実行するステップであって、前記マルチス
レッド・レジスタ／アレイは記憶セルのマトリックスと
して配列され、更に各々の記憶セルは複数の記憶要素を
含み、各々の記憶要素は複数のスレッドの各々に固有に
対応している、前記ステップと、（ｂ）少なくとも１つ
の記憶要素の障害を検出して、障害を起こした少なくと
も１つの記憶要素が固有に関連づけられた特定のスレッ
ドを記録するステップと、（ｃ）障害を起こした少なく
とも１つの記憶要素に関連づけられた特定のスレッドに
固有に対応する全ての記憶要素を不能にするステップ
と、（ｄ）特定のスレッドのデータを、前記複数のスレ
ッドの中の他のスレッドに固有に関連づけられた記憶要
素へ回送するステップと、を含む方法。 （９）更に、前記記憶要素を不能にするステップ（ｃ）
が、前記複数のスレッドの中の他のスレッドに関連づけ
られた個々の記憶要素の中の他の記憶要素を選択するた
めマルチスレッド・コンピュータの中でマイクロコード
命令を実行することによってスレッド切り替え信号を生
成するステップを含む、上記（８）に記載の方法。 （１０）更に、前記記憶要素を不能にするステップ
（ｃ）が、ヒューズを飛ばすことを含む、上記（８）に
記載の方法。 （１１）前記ヒューズが、前記特定のヒューズに関連づ
けられた全ての記憶要素へ接続された全ての読み出し／
書き込みポートに置かれる、上記（１０）に記載の方
法。 （１２）前記ヒューズが、スレッド切り替えイベント制
御レジスタに置かれ、特定のスレッドに対するスレッド
切り替えイベント制御レジスタの全て又は一部分を不能
にする、上記（１０）に記載の方法。 （１３）前記ヒューズが、スレッド切り替えイベント制
御レジスタ内の個々のビットに接続され、個々のビット
が特定のスレッドを不能にする、上記（１２）に記載の
方法。 （１４）前記ヒューズが、前記特定のスレッドに関係す
るスレッド状態レジスタに接続される、上記（１０）に
記載の方法。 （１５）更に、前記ヒューズが、非活動状態を有するス
レッドとして特定のスレッドをマークするため、スレッ
ド状態レジスタの個々のビットに接続される、上記（１
４）に記載の方法。 （１６）動作の少なくとも１つのスレッドを不能にする
ことができるマルチスレッド・コンピュータ・システム
であって、（ａ）少なくとも１つのマルチスレッド・コ
ンピュータ・プロセッサと、（ｂ）前記マルチスレッド
・コンピュータ・システムにおける動作の複数のスレッ
ドの各々に対する少なくとも１つのスレッド切り替え制
御レジスタと、（ｃ）記憶セルの各々が動作の１つのス
レッドに固有に関連づけられた記憶要素を有するマルチ
スレッド記憶セルを有する少なくとも１つのハードウェ
ア・マルチスレッド・メモリ／レジスタ・アレイと、
（ｄ）少なくとも１つのマルチスレッド・コンピュータ
・プロセッサに接続されたメイン・メモリと、（ｅ）複
数のデータ記憶装置、１つ又は複数の外部通信ネットワ
ーク、コンピュータ・プロセッサとの間でユーザ入力を
提供する１つ又は複数の入力／出力装置から構成される
グループの少なくとも１つへ、マルチスレッド・コンピ
ュータ・プロセッサ及びメイン・メモリを接続するバス
・インタフェースと、（ｆ）プロセッサの最初のブリン
グアップの間に、少なくとも１つのマルチスレッド・コ
ンピュータ・プロセッサ内で動作の少なくとも１つのス
レッドの機能テストを実行する機能テスト生成手段と、
（ｇ）機能テストを受けている動作の少なくとも１つの
スレッドに固有に関連づけられた記憶要素の障害を検出
する記憶要素障害検出手段と、（ｈ）マルチスレッド記
憶セル内で機能テストを受けている動作の少なくとも１
つのスレッドに関連づけられた全ての記憶要素を不能に
する記憶要素不能手段と、を含むマルチスレッド・コン
ピュータ・システム。 （１７）マルチスレッド・プロセッサであって、（ａ）
複数のスレッドを処理する手段と、（ｂ）前記複数のス
レッド各々の状態を、前記マルチスレッド・プロセッサ
内のハードウェア・レジスタに記憶する手段と、（ｃ）
個々のスレッドに関係するメモリ記憶要素に欠陥がある
かどうかを検出する手段と、（ｄ）前記欠陥のあるメモ
リ記憶要素へのアクセスを不能にする手段と、（ｅ）欠
陥のない他のメモリ記憶要素へのアクセスを維持する手
段と、（ｆ）欠陥のあるメモリ記憶要素に関係する個々
のスレッドの処理及び記憶を、欠陥のあるメモリ記憶要
素を有しない少なくとも１つの他のスレッドへリダイレ
クトする手段と、を含むマルチスレッド・プロセッサ。
の事項を開示する。 （１）複数のスレッドを実行することができるハードウ
ェア・マルチスレッド・コンピュータ処理システムのス
レッド能力を変更する方法であって、（ａ）前記複数の
スレッドの各々に固有に関連づけられたレジスタ／アレ
イの障害を分離することができるテストを実行するステ
ップと、（ｂ）少なくとも１つのレジスタ／アレイの障
害を検出して、障害を起こした少なくとも１つのレジス
タ／アレイが固有に関連づけられたスレッドを記録する
ステップと、（ｃ）障害を起こした少なくとも１つのレ
ジスタ／アレイが固有に関連づけられたスレッドに関連
づけられた全てのレジスタ／アレイへのアクセスを不能
するステップと、（ｄ）検出された障害を有しない前記
複数のスレッドの中の他のスレッドに固有に関連づけら
れた全てのレジスタ／アレイへのアクセスを維持するス
テップと、含む方法。 （２）更に、前記テストを実行するステップ（ａ）が、
レジスタ／アレイの臨界セクションを働かせるストレス
のもとで顧客のパフォーマンス要件を代表する符号化命
令を実行することを含む、上記（１）に記載の方法。 （３）更に、前記テストを実行するステップ（ａ）が、
ロジック・ビルトイン・セルフ・テスト（ＬＢＩＳＴ）
及び、又はアレイ・ビルトイン・セルフ・テスト（ＡＢ
ＩＳＴ）を実行するステップを含む、上記（１）に記載
の方法。 （４）更に、前記レジスタ／アレイが、記憶セルを有す
るマルチスレッド・レジスタ／アレイを含み、各々の記
憶セルが、前記複数のスレッドの１つに固有に関連づけ
られた１つの記憶要素を有する、上記（１）に記載の方
法。 （５）更に、前記アクセスを不能にする前記ステップ
（ｃ）が、前記レジスタ／アレイへの少なくとも１つの
ポートを切断するためヒューズを飛ばすステップを含
む、上記（１）に記載の方法。 （６）更に、前記アクセスを不能にする前記ステップ
（ｃ）が、スレッドのハードウェア・スレッド切り替え
制御レジスタの中で、複数のスレッド切り替え制御イベ
ントのいずれかを不能にするステップを含む、上記
（１）に記載の方法。 （７）更に、前記アクセスを不能にする前記ステップ
（ｃ）が、マイクロコード命令を実行するステップを含
む、上記（１）に記載の方法。 （８）複数のスレッドを実行することができるハードウ
ェア・マルチスレッド・コンピュータ処理システムのス
レッド能力を変更する方法であって、（ａ）マルチスレ
ッド・レジスタ／アレイ内の記憶要素の障害を分離する
機能テストを実行するステップであって、前記マルチス
レッド・レジスタ／アレイは記憶セルのマトリックスと
して配列され、更に各々の記憶セルは複数の記憶要素を
含み、各々の記憶要素は複数のスレッドの各々に固有に
対応している、前記ステップと、（ｂ）少なくとも１つ
の記憶要素の障害を検出して、障害を起こした少なくと
も１つの記憶要素が固有に関連づけられた特定のスレッ
ドを記録するステップと、（ｃ）障害を起こした少なく
とも１つの記憶要素に関連づけられた特定のスレッドに
固有に対応する全ての記憶要素を不能にするステップ
と、（ｄ）特定のスレッドのデータを、前記複数のスレ
ッドの中の他のスレッドに固有に関連づけられた記憶要
素へ回送するステップと、を含む方法。 （９）更に、前記記憶要素を不能にするステップ（ｃ）
が、前記複数のスレッドの中の他のスレッドに関連づけ
られた個々の記憶要素の中の他の記憶要素を選択するた
めマルチスレッド・コンピュータの中でマイクロコード
命令を実行することによってスレッド切り替え信号を生
成するステップを含む、上記（８）に記載の方法。 （１０）更に、前記記憶要素を不能にするステップ
（ｃ）が、ヒューズを飛ばすことを含む、上記（８）に
記載の方法。 （１１）前記ヒューズが、前記特定のヒューズに関連づ
けられた全ての記憶要素へ接続された全ての読み出し／
書き込みポートに置かれる、上記（１０）に記載の方
法。 （１２）前記ヒューズが、スレッド切り替えイベント制
御レジスタに置かれ、特定のスレッドに対するスレッド
切り替えイベント制御レジスタの全て又は一部分を不能
にする、上記（１０）に記載の方法。 （１３）前記ヒューズが、スレッド切り替えイベント制
御レジスタ内の個々のビットに接続され、個々のビット
が特定のスレッドを不能にする、上記（１２）に記載の
方法。 （１４）前記ヒューズが、前記特定のスレッドに関係す
るスレッド状態レジスタに接続される、上記（１０）に
記載の方法。 （１５）更に、前記ヒューズが、非活動状態を有するス
レッドとして特定のスレッドをマークするため、スレッ
ド状態レジスタの個々のビットに接続される、上記（１
４）に記載の方法。 （１６）動作の少なくとも１つのスレッドを不能にする
ことができるマルチスレッド・コンピュータ・システム
であって、（ａ）少なくとも１つのマルチスレッド・コ
ンピュータ・プロセッサと、（ｂ）前記マルチスレッド
・コンピュータ・システムにおける動作の複数のスレッ
ドの各々に対する少なくとも１つのスレッド切り替え制
御レジスタと、（ｃ）記憶セルの各々が動作の１つのス
レッドに固有に関連づけられた記憶要素を有するマルチ
スレッド記憶セルを有する少なくとも１つのハードウェ
ア・マルチスレッド・メモリ／レジスタ・アレイと、
（ｄ）少なくとも１つのマルチスレッド・コンピュータ
・プロセッサに接続されたメイン・メモリと、（ｅ）複
数のデータ記憶装置、１つ又は複数の外部通信ネットワ
ーク、コンピュータ・プロセッサとの間でユーザ入力を
提供する１つ又は複数の入力／出力装置から構成される
グループの少なくとも１つへ、マルチスレッド・コンピ
ュータ・プロセッサ及びメイン・メモリを接続するバス
・インタフェースと、（ｆ）プロセッサの最初のブリン
グアップの間に、少なくとも１つのマルチスレッド・コ
ンピュータ・プロセッサ内で動作の少なくとも１つのス
レッドの機能テストを実行する機能テスト生成手段と、
（ｇ）機能テストを受けている動作の少なくとも１つの
スレッドに固有に関連づけられた記憶要素の障害を検出
する記憶要素障害検出手段と、（ｈ）マルチスレッド記
憶セル内で機能テストを受けている動作の少なくとも１
つのスレッドに関連づけられた全ての記憶要素を不能に
する記憶要素不能手段と、を含むマルチスレッド・コン
ピュータ・システム。 （１７）マルチスレッド・プロセッサであって、（ａ）
複数のスレッドを処理する手段と、（ｂ）前記複数のス
レッド各々の状態を、前記マルチスレッド・プロセッサ
内のハードウェア・レジスタに記憶する手段と、（ｃ）
個々のスレッドに関係するメモリ記憶要素に欠陥がある
かどうかを検出する手段と、（ｄ）前記欠陥のあるメモ
リ記憶要素へのアクセスを不能にする手段と、（ｅ）欠
陥のない他のメモリ記憶要素へのアクセスを維持する手
段と、（ｆ）欠陥のあるメモリ記憶要素に関係する個々
のスレッドの処理及び記憶を、欠陥のあるメモリ記憶要
素を有しない少なくとも１つの他のスレッドへリダイレ
クトする手段と、を含むマルチスレッド・プロセッサ。
【図１】本発明の好ましい実施形態に従って、個々のス
レッドのための記憶セルを有するマルチスレッド・レジ
スタ／メモリ・アレイを使用するコンピュータ・システ
ムの主なハードウェア・コンポーネントを示す図であ
る。
レッドのための記憶セルを有するマルチスレッド・レジ
スタ／メモリ・アレイを使用するコンピュータ・システ
ムの主なハードウェア・コンポーネントを示す図であ
る。
【図２】マルチスレッド記憶セルの簡単なブロック図で
ある。
ある。
【図３】図２のマルチスレッド記憶セルの更に詳細なブ
ロック図である。
ロック図である。
【図４】図３のマルチスレッド記憶セルの配線略図であ
る。
る。
【図５】マルチスレッド・セルの記憶要素に欠陥がある
ことを検出するプロセスの簡単なフローチャートであ
る。
ことを検出するプロセスの簡単なフローチャートであ
る。
【図６】本発明の１つの実施形態に従って、スレッド能
力を変更する能力を有するマルチスレッド・メモリ・レ
ジスタ／アレイのコンポーネントの簡単なブロック図で
ある。
力を変更する能力を有するマルチスレッド・メモリ・レ
ジスタ／アレイのコンポーネントの簡単なブロック図で
ある。
【図７】レジスタ／アレイのスレッド能力を変更するた
め、マルチスレッド・メモリ・レジスタ／アレイに従っ
て使用されることができるヒューズブックの回路図であ
る。
め、マルチスレッド・メモリ・レジスタ／アレイに従っ
て使用されることができるヒューズブックの回路図であ
る。
１００ マルチスレッド・コンピュータ・システム １０１、１０１Ａ、１０１Ｂ 中央処理ユニット（ＣＰ
Ｕ） １０２ メイン・メモリ １０３Ａ、１０３Ｂ ハードウェア・スレッド状態レジ
スタ １０５ バス・インタフェース １０５Ａ、１０５Ｂ ハードウェア・スレッド切り替え
制御レジスタ １０６、１０６Ａ、１０６Ｂ レベル１命令キャッシュ
（Ｌ１ Ｉキャッシュ） １０７、１０７Ａ、１０７Ｂ レベル１データ・キャッ
シュ（Ｌ１ Ｄキャッシュ） １０８ Ｌ２キャッシュ １０８Ａ、１０８Ｂ レベル２キャッシュ（Ｌ２キャッ
シュ） １０９ メモリ・バス １１０ システムＩ／Ｏバス １１１〜１１５ Ｉ／Ｏ処理ユニット（ＩＯＰ） ３００ マルチスレッド記憶セル ３１０、３１２ 書き込みポート ３２０、３２２ 記憶要素 ３３０ スレッド・セレクタ ３４０ 読み出しポート ４０２ ２スレッド・アレイ（２スレッド・レジスタ） ４１０ マルチスレッド記憶セル（メモリ・セル） ４１２ 読み出しアドレス・バス ４１４ 読み出しスレッド選択線 ４１６、４２０ 書き込みスレッド選択線 ４１８、４２２ 書き込みアドレス・バス ４３０、４３２、４３４、４３６ 読み出しデコーダ ４３８、４４０ 書き込みデコーダ ４５０ マルチスレッド・レジスタ／アレイ ５０２、５０４、５０６、５０８、５１０、５１２、５
１４、５１６、５１８、５２０ トランジスタ ５２２、５２６ スレッド可能信号 ５３０、５３２、５３４、５３６、５３８、５４０ ト
ランジスタ ５５０、５５２ 線 ５６０、５６２、５６４、５６６、５６８、５７０ ト
ランジスタ ５８０ ポート ５８２、５８４ トランジスタ ５９０ ポート ５９２、５９４ トランジスタ ７１０ スレッド選択ヒューズブック ７１２ 出力信号 ７１４ アクティブ・スレッド信号 ７３０ ヒューズブック ７３２ 信号 ７５０ マルチプレクサ ７５２ 出力信号
Ｕ） １０２ メイン・メモリ １０３Ａ、１０３Ｂ ハードウェア・スレッド状態レジ
スタ １０５ バス・インタフェース １０５Ａ、１０５Ｂ ハードウェア・スレッド切り替え
制御レジスタ １０６、１０６Ａ、１０６Ｂ レベル１命令キャッシュ
（Ｌ１ Ｉキャッシュ） １０７、１０７Ａ、１０７Ｂ レベル１データ・キャッ
シュ（Ｌ１ Ｄキャッシュ） １０８ Ｌ２キャッシュ １０８Ａ、１０８Ｂ レベル２キャッシュ（Ｌ２キャッ
シュ） １０９ メモリ・バス １１０ システムＩ／Ｏバス １１１〜１１５ Ｉ／Ｏ処理ユニット（ＩＯＰ） ３００ マルチスレッド記憶セル ３１０、３１２ 書き込みポート ３２０、３２２ 記憶要素 ３３０ スレッド・セレクタ ３４０ 読み出しポート ４０２ ２スレッド・アレイ（２スレッド・レジスタ） ４１０ マルチスレッド記憶セル（メモリ・セル） ４１２ 読み出しアドレス・バス ４１４ 読み出しスレッド選択線 ４１６、４２０ 書き込みスレッド選択線 ４１８、４２２ 書き込みアドレス・バス ４３０、４３２、４３４、４３６ 読み出しデコーダ ４３８、４４０ 書き込みデコーダ ４５０ マルチスレッド・レジスタ／アレイ ５０２、５０４、５０６、５０８、５１０、５１２、５
１４、５１６、５１８、５２０ トランジスタ ５２２、５２６ スレッド可能信号 ５３０、５３２、５３４、５３６、５３８、５４０ ト
ランジスタ ５５０、５５２ 線 ５６０、５６２、５６４、５６６、５６８、５７０ ト
ランジスタ ５８０ ポート ５８２、５８４ トランジスタ ５９０ ポート ５９２、５９４ トランジスタ ７１０ スレッド選択ヒューズブック ７１２ 出力信号 ７１４ アクティブ・スレッド信号 ７３０ ヒューズブック ７３２ 信号 ７５０ マルチプレクサ ７５２ 出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 11/22 ３３０ Ｇ０６Ｆ 11/22 ３３０Ｆ ３５０ ３５０Ａ ３６０ ３６０Ａ 12/16 ３１０ 12/16 ３１０Ｑ ３１０Ｒ (72)発明者 サルヴァトーレ・エヌ・ストリノ アメリカ合衆国55902 ミネソタ州ローチ ェスター、 サウスウェスト、 セブン ス・アヴェニュー 814 (72)発明者 グレゴリィ・ジェイ・アルマン アメリカ合衆国55902 ミネソタ州ローチ ェスター、 サウスウェスト、 メドウ・ ラン・ドライブ 123 Ｆターム(参考） 5B018 GA04 HA21 KA14 KA15 NA03 5B033 DD01 DD04 DD05 DD09 EA17 FA01 FA10 FA18 FA20 FA21 5B048 AA00 AA21 CC11 FF01 5B098 AA07 GA02 GA05 GC20 JJ01 JJ05
Claims (17)
- 【請求項１】複数のスレッドを実行することができるハ
ードウェア・マルチスレッド・コンピュータ処理システ
ムのスレッド能力を変更する方法であって、 （ａ）前記複数のスレッドの各々に固有に関連づけられ
たレジスタ／アレイの障害を分離することができるテス
トを実行するステップと、 （ｂ）少なくとも１つのレジスタ／アレイの障害を検出
して、障害を起こした少なくとも１つのレジスタ／アレ
イが固有に関連づけられたスレッドを記録するステップ
と、 （ｃ）障害を起こした少なくとも１つのレジスタ／アレ
イが固有に関連づけられたスレッドに関連づけられた全
てのレジスタ／アレイへのアクセスを不能にするステッ
プと、 （ｄ）検出された障害を有しない前記複数のスレッドの
中の他のスレッドに固有に関連づけられた全てのレジス
タ／アレイへのアクセスを維持するステップと、 含む方法。 - 【請求項２】更に、前記テストを実行するステップ
（ａ）が、レジスタ／アレイの臨界セクションを働かせ
るストレスのもとで顧客のパフォーマンス要件を代表す
る符号化命令を実行することを含む、請求項１に記載の
方法。 - 【請求項３】更に、前記テストを実行するステップ
（ａ）が、ロジック・ビルトイン・セルフ・テスト（Ｌ
ＢＩＳＴ）及び、又はアレイ・ビルトイン・セルフ・テ
スト（ＡＢＩＳＴ）を実行するステップを含む、請求項
１に記載の方法。 - 【請求項４】更に、前記レジスタ／アレイが、記憶セル
を有するマルチスレッド・レジスタ／アレイを含み、各
々の記憶セルが、前記複数のスレッドの１つに固有に関
連づけられた１つの記憶要素を有する、請求項１に記載
の方法。 - 【請求項５】更に、前記アクセスを不能にする前記ステ
ップ（ｃ）が、前記レジスタ／アレイへの少なくとも１
つのポートを切断するためヒューズを飛ばすステップを
含む、請求項１に記載の方法。 - 【請求項６】更に、前記アクセスを不能にする前記ステ
ップ（ｃ）が、スレッドのハードウェア・スレッド切り
替え制御レジスタの中で、複数のスレッド切り替え制御
イベントのいずれかを不能にするステップを含む、請求
項１に記載の方法。 - 【請求項７】更に、前記アクセスを不能にする前記ステ
ップ（ｃ）が、マイクロコード命令を実行するステップ
を含む、請求項１に記載の方法。 - 【請求項８】複数のスレッドを実行することができるハ
ードウェア・マルチスレッド・コンピュータ処理システ
ムのスレッド能力を変更する方法であって、 （ａ）マルチスレッド・レジスタ／アレイ内の記憶要素
の障害を分離する機能テストを実行するステップであっ
て、前記マルチスレッド・レジスタ／アレイは記憶セル
のマトリックスとして配列され、更に各々の記憶セルは
複数の記憶要素を含み、各々の記憶要素は複数のスレッ
ドの各々に固有に対応している、前記ステップと、 （ｂ）少なくとも１つの記憶要素の障害を検出して、障
害を起こした少なくとも１つの記憶要素が固有に関連づ
けられた特定のスレッドを記録するステップと、 （ｃ）障害を起こした少なくとも１つの記憶要素に関連
づけられた特定のスレッドに固有に対応する全ての記憶
要素を不能にするステップと、 （ｄ）特定のスレッドのデータを、前記複数のスレッド
の中の他のスレッドに固有に関連づけられた記憶要素へ
回送するステップと、 を含む方法。 - 【請求項９】更に、前記記憶要素を不能にするステップ
（ｃ）が、前記複数のスレッドの中の他のスレッドに関
連づけられた個々の記憶要素の中の他の記憶要素を選択
するためマルチスレッド・コンピュータの中でマイクロ
コード命令を実行することによってスレッド切り替え信
号を生成するステップを含む、請求項８に記載の方法。 - 【請求項１０】更に、前記記憶要素を不能にするステッ
プ（ｃ）が、ヒューズを飛ばすことを含む、請求項８に
記載の方法。 - 【請求項１１】前記ヒューズが、前記特定のヒューズに
関連づけられた全ての記憶要素へ接続された全ての読み
出し／書き込みポートに置かれる、請求項１０に記載の
方法。 - 【請求項１２】前記ヒューズが、スレッド切り替えイベ
ント制御レジスタに置かれ、特定のスレッドに対するス
レッド切り替えイベント制御レジスタの全て又は一部分
を不能にする、請求項１０に記載の方法。 - 【請求項１３】前記ヒューズが、スレッド切り替えイベ
ント制御レジスタ内の個々のビットに接続され、個々の
ビットが特定のスレッドを不能にする、請求項１２に記
載の方法。 - 【請求項１４】前記ヒューズが、前記特定のスレッドに
関係するスレッド状態レジスタに接続される、請求項１
０に記載の方法。 - 【請求項１５】更に、前記ヒューズが、非活動状態を有
するスレッドとして特定のスレッドをマークするため、
スレッド状態レジスタの個々のビットに接続される、請
求項１４に記載の方法。 - 【請求項１６】動作の少なくとも１つのスレッドを不能
にすることができるマルチスレッド・コンピュータ・シ
ステムであって、 （ａ）少なくとも１つのマルチスレッド・コンピュータ
・プロセッサと、 （ｂ）前記マルチスレッド・コンピュータ・システムに
おける動作の複数のスレッドの各々に対する少なくとも
１つのスレッド切り替え制御レジスタと、 （ｃ）記憶セルの各々が動作の１つのスレッドに固有に
関連づけられた記憶要素を有するマルチスレッド記憶セ
ルを有する少なくとも１つのハードウェア・マルチスレ
ッド・メモリ／レジスタ・アレイと、 （ｄ）少なくとも１つのマルチスレッド・コンピュータ
・プロセッサに接続されたメイン・メモリと、 （ｅ）複数のデータ記憶装置、１つ又は複数の外部通信
ネットワーク、コンピュータ・プロセッサとの間でユー
ザ入力を提供する１つ又は複数の入力／出力装置から構
成されるグループの少なくとも１つへ、マルチスレッド
・コンピュータ・プロセッサ及びメイン・メモリを接続
するバス・インタフェースと、 （ｆ）プロセッサの最初のブリングアップの間に、少な
くとも１つのマルチスレッド・コンピュータ・プロセッ
サ内で動作の少なくとも１つのスレッドの機能テストを
実行する機能テスト生成手段と、 （ｇ）機能テストを受けている動作の少なくとも１つの
スレッドに固有に関連づけられた記憶要素の障害を検出
する記憶要素障害検出手段と、 （ｈ）マルチスレッド記憶セル内で機能テストを受けて
いる動作の少なくとも１つのスレッドに関連づけられた
全ての記憶要素を不能にする記憶要素不能手段と、を含
むマルチスレッド・コンピュータ・システム。 - 【請求項１７】マルチスレッド・プロセッサであって、 （ａ）複数のスレッドを処理する手段と、 （ｂ）前記複数のスレッド各々の状態を、前記マルチス
レッド・プロセッサ内のハードウェア・レジスタに記憶
する手段と、 （ｃ）個々のスレッドに関係するメモリ記憶要素に欠陥
があるかどうかを検出する手段と、 （ｄ）前記欠陥のあるメモリ記憶要素へのアクセスを不
能にする手段と、 （ｅ）欠陥のない他のメモリ記憶要素へのアクセスを維
持する手段と、 （ｆ）欠陥のあるメモリ記憶要素に関係する個々のスレ
ッドの処理及び記憶を、欠陥のあるメモリ記憶要素を有
しない少なくとも１つの他のスレッドへリダイレクトす
る手段と、を含むマルチスレッド・プロセッサ。
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