JPH10301846A - 修復マスクを使用したキャッシュ・アレイ欠陥の機能的迂回方法及びシステム - Google Patents

修復マスクを使用したキャッシュ・アレイ欠陥の機能的迂回方法及びシステム

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JPH10301846A
JPH10301846A JP10097589A JP9758998A JPH10301846A JP H10301846 A JPH10301846 A JP H10301846A JP 10097589 A JP10097589 A JP 10097589A JP 9758998 A JP9758998 A JP 9758998A JP H10301846 A JPH10301846 A JP H10301846A
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ラビ・クマール・アリミリ
Stephen Doddson John
ジョン・スチィーブン・ダッドソン
Don Lewis Jerry
ジェリー・ドン・ルイス
M Sukaagan Timothy
ティモシー・エム・スカーガン
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Abstract

(57)【要約】 【課題】 コンピュータ・システムのプロセッサによっ
て使用されるキャッシュ内の欠陥を迂回する方法。 【解決手段】 修復マスクが、キャッシュ内のキャッシ
ュ・ラインに対応するビット・フィールドの配列を有
し、キャッシュ内の特定のキャッシュ・ラインが欠陥が
あるものと識別されると、その特定のキャッシュ・ライ
ンに欠陥があることを示すように修復マスク配列内の対
応するビット・フィールドが設定され、修復マスク配列
内の対応するビット・フィールドに基づいて、欠陥のあ
るキャッシュ・ラインへのそれ以上のアクセスが防止さ
れる。この修復マスクを使用して、欠陥のあるキャッシ
ュ・ラインが決してキャッシュ・ヒットにならないよう
に防止することができ、欠陥のあるキャッシュ・ライン
がキャッシュ置換のための犠牲として決して選択されな
いように防止することができる。セット・アソシアティ
ブ・キャッシュを使用し、それによって欠陥のあるキャ
ッシュ・ラインをそれぞれの合同クラスから実質的に除
去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にはコンピュー
タ・システムに関し、具体的にはコンピュータ・システ
ムのプロセッサが使用するキャッシュのパフォーマンス
を向上させる方法に係わる。
【０００２】
【従来の技術】従来のコンピュータ・システム１０の基
本構造を図１に示す。コンピュータ・システム１０は、
１つまたは複数の処理ユニットを有することができ、そ
のうちの２つ１２ａ及び１２ｂが図示されている。処理
装置は、入出力（Ｉ／Ｏ）装置１４（表示モニタ、キー
ボード、永続記憶装置など）、処理装置がプログラム命
令を実行するために使用するメモリ・デバイス１６（ラ
ンダム・アクセス・メモリ、またはＲＡＭ）、及び、コ
ンピュータに最初に電源を入れたときに周辺装置の１つ
（通常は永続記憶装置）からオペレーティング・システ
ムを探し出してロードすることを主な目的とするファー
ムウェア１８を含む様々な周辺装置に接続されている。
処理装置１２ａ及び１２ｂは、汎用相互接続機構または
バス２０を含む様々な手段によって周辺装置と通信す
る。コンピュータ・システム１０は、たとえばモデムや
プリンタなどに接続するためのシリアル・ポートやパラ
レル・ポートなど、図示されていない多くの追加の構成
要素を有することができる。当業者ならさらに、図１の
ブロック図に図示されている構成要素と共に使用可能な
他の構成要素もあることがわかるであろう。たとえば、
ビデオ表示モニタを制御するためにディスプレイ・アダ
プタを使用したり、メモリ１６にアクセスするためにメ
モリ・コントローラを使用することができる。また、Ｉ
／Ｏ装置１４をバス２０に直接接続する代わりに、二次
（Ｉ／Ｏ）バスに接続することもでき、二次バスはさら
にＩ／Ｏブリッジに接続され、Ｉ／Ｏブリッジはバス２
０に接続される。コンピュータは３個以上の処理装置を
有することもできる。
【０００３】対称マルチプロセッサ（ＳＭＰ）コンピュ
ータでは、すべての処理装置は一般に同じである。すな
わち、すべての処理装置が命令及びプロトコルの共通の
セットまたはサブセットを使用して動作し、一般に同じ
アーキテクチャを有する。典型的なアーキテクチャは図
１に示す通りである。処理装置は、複数のレジスタと、
コンピュータを動作させるためにプログラム命令を実行
する実行ユニットとを含むプロセッサ・コア２２を含
む。処理装置の例としては、インターナショナル・ビジ
ネス・マシーンズ・コーポレイション（ＩＢＭ）が販売
するＰｏｗｅｒＰＣTMプロセッサがある。処理装置は、
高速メモリ・デバイスを使用して実装された命令キャッ
シュ２４やデータ・キャッシュ２６などの１つまたは複
数のキャッシュも有することができる。キャッシュは、
メモリ１６から値をロードする長いステップを回避する
ことによって処理を高速化する目的で、プロセッサが繰
り返しアクセスする可能性のある値を一時的に記憶する
ために一般に使用される。これらのキャッシュは、単一
の集積チップ２８上にプロセッサ・コアと一体にパッケ
ージされているときは、「オンボード」キャッシュと呼
ばれる。各キャッシュには、プロセッサ・コアとキャッ
シュ・メモリとの間のデータの転送を管理するキャッシ
ュ・コントローラ（図示せず）が付随している。
【０００４】処理装置１２は、オンボード（一次）キャ
ッシュ２４及び２６をサポートするため二次キャッシュ
（Ｌ２）と呼ばれるキャッシュ３０などの追加のキャッ
シュを備えることができる。言い換えると、キャッシュ
３０はメモリ１６とオンボード・キャッシュとの間の媒
介として機能し、オンボード・キャッシュよりもはるか
に大量の情報（命令及びデータ）を記憶することができ
るが、アクセス・ペナルティは長い。たとえば、キャッ
シュ３０は、２５６キロバイトまたは５１２キロバイト
の記憶容量を有するチップとすることができ、プロセッ
サは６４キロバイトの合計記憶容量を持つオンボード・
キャッシュを有するＩＢＭ ＰｏｗｅｒＰＣTM６０４シ
リーズのプロセッサとすることができる。キャッシュ３
０はバス２０に接続され、メモリ１６からプロセッサ・
コア２２への情報のロードはすべてキャッシュ３０を介
して行わなければならない。図１には二次キャッシュ階
層しか図示されていないが、多くのレベルの相互接続さ
れたキャッシュを備えたマルチレベル・キャッシュ階層
を設けることもできる。
【０００５】キャッシュは、様々な命令及びデータ値を
個別に記憶する多くの「ブロック」を有する。どのキャ
ッシュ内のブロックも「セット」または「合同クラス」
と呼ばれるブロックのグループに分けられている。セッ
トとは、その中に所与のメモリ・ブロックが入ることが
できるキャッシュ・ブロックの集まりである。どの所与
のメモリ・ブロックについても、事前設定マッピング機
能に従ってブロックをマップすることができるキャッシ
ュ内の固有のセットがある。セット内のブロック数をキ
ャッシュのアソシアティビティと呼び、たとえば２ウェ
イ・セット・アソシアティブとは、所与のメモリ・ブロ
ックについてキャッシュ内にそのメモリ・ブロックをマ
ップすることができるブロックが２個あることを意味す
る。しかし、所与のセットにメイン・メモリ内のいくつ
かの異なるブロックをマップすることができる。１ウェ
イ・セット・アソシアティブ・キャッシュにはダイレク
ト・マップされる。すなわち、特定のメモリ・ブロック
を含むことができるキャッシュ・ブロックは１つしかな
い。メモリ・ブロックがいずれかのキャッシュ・ブロッ
クを専有することができる場合、すなわち１つの合同ク
ラスがあり、アドレス・タグがメモリ・ブロックのフル
・アドレスである場合、キャッシュはフル・アソシアテ
ィブであると言う。
【０００６】キャッシュ・ライン（ブロック）の例とし
ては、アドレス・タグ・フィールド、状態ビット・フィ
ールド、包含ビット・フィールド、実際の命令及びデー
タを記憶する値フィールドがある。状態ビット・フィー
ルドと包含ビット・フィールドは、マイクロプロセッサ
・コンピュータ・システム内のキャッシュ・コヒーレン
シを維持するために使用される（キャッシュに記憶され
ている値の有効性を示す）。アドレス・タグは、対応す
るメモリ・ブロックのフル・アドレスのサブセットであ
る。着信アドレスとアドレス・タグ・フィールド内のタ
グの１つとの比較一致によって、キャッシュ「ヒット」
が示される。キャッシュ内のすべてのアドレス・タグ
（及び場合によっては状態ビット・フィールドと包含ビ
ット・フィールド）の集まりをディレクトリと呼び、す
べての値フィールドの集まりはキャッシュ項目配列であ
る。
【０００７】所与のクラスの合同クラス内のすべてのブ
ロックがいっぱいであり、そのキャッシュがいっぱいに
なった合同クラスにマップする記憶場所に対する「読取
り」または「書込み」要求を受け取った場合、キャッシ
ュは現在そのクラスに入っているブロックの１つを「追
い出し」しなければならない。キャッシュは、当業者に
周知のいくつかの手段（最低使用頻度（ＬＲＵ）法、ラ
ンダム法、疑似ＬＲＵ法など）の１つによって、追い出
すブロックを選択する。選択されたブロック内のデータ
が変更された場合、そのデータはメモリ階層内の次に低
いレベルに書き込まれる。これは他のキャッシュ（この
場合は一次キャッシュすなわちオンボード・キャッシ
ュ）またはメイン・メモリ（この場合は図１の２レベル
・アーキテクチャに図示するような二次キャッシュ）で
もよい。包含の原理により、階層の下位レベルは書き込
まれた変更データを保持するために使用可能なブロック
をすでに持っていることになる。しかし、選択されたブ
ロック内のデータが変更されなかった場合、そのブロッ
クは単に放棄されるだけで、階層内の次に低いレベルに
は書き込まれない。階層の１つのレベルからブロックを
除去するこのプロセスを「追い出し」と呼ぶ。このプロ
セスの終わりに、キャッシュは追い出されたブロックの
コピーをもはや保持しない。
【０００８】図２に、上述のキャッシュ構造と追い出し
プロセスを示す。キャッシュ４０（一次またはそれより
下位レベル）は、キャッシュ・ディレクトリ４２と、キ
ャッシュ項目配列と４４と、ＬＲＵ配列４６と、特定の
合同クラスから追い出すブロックを選択する制御論理回
路４８とを含む。図のキャッシュ４０は８ウェイ・セッ
ト・アソシアティブであり、したがってディレクトリ４
２とキャッシュ項目配列４４とＬＲＵ配列４６とはそれ
ぞれ、５０に示すように特定の合同クラスについて８ブ
ロックから成る特定のセットを有する。言い換えると、
合同クラス５０の「Ｘ」で示すようにキャッシュ・ディ
レクトリ４２内の合同クラスの特定のメンバには、キャ
ッシュ項目配列４４内の合同クラスの特定のメンバと、
ＬＲＵ配列４６内の合同クラスの特定のメンバとが関連
づけられている。
【０００９】ディレクトリ４２内の各ブロックは誤り修
正コード（ＥＣＣ）回路５２を介して制御論理回路に接
続されている。ソフト誤り（漂遊放射や静電放電など）
またはハード誤り（欠陥セル）のために、所与のキャッ
シュ・ブロック内のビットに不正な値が入っていること
がある。ＥＣＣを使用すれば適正なデータ・ストリーム
を再構築することができる。ある種のＥＣＣは単一ビッ
ト誤りの検出と修正にのみ使用することができる。すな
わち、特定のブロック内の２つ以上のビットが無効な場
合、そのＥＣＣは適正なデータ・ストリームは実際には
どのようなストリームであるかを判断することはできな
いが、少なくともその欠陥は検出することができる。ま
た、二重ビット誤りの検出や修正も行うことができるよ
り高度なＥＣＣもある。この二重ビット誤りは修正する
のにコストがかかるが、その設計は二重ビット誤りが発
生すると機械を停止させるものである。ディレクトリ４
２のみＥＣＣ回路を有するように図示されているが、こ
れらの回路はキャッシュ項目配列４４など、他の配列で
も同様に使用することができる。
【００１０】（修正された）メモリ・ブロック・アドレ
スに対応する値を持つＥＣＣ回路５２の出力がそれぞれ
の比較器５４に接続され、各比較器は要求されたメモリ
・ブロックのアドレスも受け取る。要求されたメモリ・
ブロックの有効なコピーが合同クラス５０内にある場
合、比較器５４のうちの１つの比較器だけがアクティブ
信号を出力する。比較器５４の出力はマルチプレクサ５
６に接続され、ＯＲゲート５８にも接続されている。Ｏ
Ｒゲート５８の出力はマルチプレクサ５６を制御する。
キャッシュ・ヒットが起こると（要求されたアドレスが
キャッシュ・ディレクトリ４２内のアドレスと一致す
る）、ＯＲゲート５８はマルチプレクサ５６をアクティ
ブにして合同クラスのどのメンバがそのアドレスと一致
するかを示す信号を渡す。この信号は、キャッシュ項目
配列４４内の各項目から入力値を受け取るもう一つのマ
ルチプレクサ６０を制御する。このようにして、ディレ
クトリ内でキャッシュ・ヒットが起こると、それに対応
する値がマルチプレクサ６０からバス６２に流される。
【００１１】キャッシュ・ミスが起こったとき、特定の
合同クラス５０内のすべてのブロックがメモリ・ブロッ
クの有効なコピーをすでに持っている場合は、合同クラ
ス５０内のキャッシュ・ブロックのうちの１つを選択し
て犠牲にしなければならない。この選択はＬＲＵ配列４
６内の合同クラスのＬＲＵビットを使用して行われる。
クラス内の各キャッシュ・ブロックについて複数のＬＲ
Ｕビットがある。たとえば、８ウェイ・アソシアティブ
・キャッシュの場合は１ブロックにつき３つのＬＲＵビ
ットがある。クラス内の各ブロックからＬＲＵビットが
デコーダ６４に入力値として供給される。デコーダはど
のブロックを犠牲にするかを示す８ビットの出力値を有
する。この出力値はマルチプレクサ５６に結合される。
このようにして、ＯＲゲート５８がアクティブでない場
合、マルチプレクサ５６はデコーダ６４の出力に基づい
て使用するキャッシュ・ブロックを示す標識を渡す。
【００１２】上述のＥＣＣ回路はメモリ・セル内で発生
したソフト誤りを処理する１つの方法である。ハード誤
りを処理する他の手法は、配列（ディレクトリ、ＬＲ
Ｕ、キャッシュ）内に冗長性をもたせることである。キ
ャッシュ・チップを製作するとき、各配列内に欠陥のあ
る行ラインまたは列ラインがないかどうか検査して調べ
ることができる（キャッシュ、ディレクトリ、及びＬＲ
Ｕ全体について行ライン及び列ラインを検査する）。配
列に欠陥がある場合、ヒューズを永続的に切ってその欠
陥性を示すことができる。次に、各アクセスされるアド
レスについて配列内部で比較を行い、欠陥のあるアドレ
スと一致していないか調べる。一致している場合、適切
な論理回路がそのアドレスを、チップ上に形成された多
くの余分の行ライン及び列ライン（すなわち冗長ビット
・ライン（列）及びワード・ライン（行）で形成された
ライン）の１つに経路指定し直す。余分のビット・ライ
ン及びワード・ラインの数は欠陥率と所望のチップ歩留
まりとによって異なることがある。低欠陥（物理サイズ
が比較的大きい）キャッシュの場合、正規のライン２５
６本ごとに２本ずつの余分なラインを設け、高欠陥（物
理サイズが比較的小さい）キャッシュでは正規のライン
８本ごとに２本の余分のラインを設ける。
【００１３】上述のキャッシュ構成にはいくつかの欠陥
と制約がある。ＥＣＣ回路５２については、その種の回
路はかなり複雑で、チップ上のスペースをとるだけでな
く、キャッシュ値を（ディレクトリまたはキャッシュか
ら）取り出すためのクリティカル（タイミング）パス内
にあるため処理速度がさらに遅くなる。ＥＣＣ回路は二
重ビット誤りの修正は可能であるかも知れないが、２ビ
ットを超える不正ビットのある複数ビット誤りは修正す
ることができない。複雑さを増し、処理速度を低下させ
るこれらの従来技術のキャッシュ構成のもう一つの面
は、キャッシュをＣＰＵスヌープのためにＣＰＵに相互
接続したりシステム・バス・スヌープのためにシステム
・バスに相互接続したりを選択的に行うために必要なア
ービトレーション論理回路６６である。この論理回路も
クリティカル・パスにある。このように２つのスヌーピ
ング装置が１つのキャッシュを使用すると、本質的に、
ＣＰＵとシステム・バスの両方が同時にそのキャッシュ
の読取りを行う必要がある場合など、他の特定の遅延を
生じさせる。この２つの読取り操作を同時に行うことは
できず、アービトレーション論理回路によって順次化し
なければならない。これと同じことは書込み操作にも言
える。
【００１４】キャッシュ構成の他の欠点は、ビット・ラ
イン冗長構成とワード・ライン冗長構成の使用に関係す
る。この技法によってチップ歩留まりを向上させること
はできるが、これらの冗長構成は配列アクセスのための
クリティカル・パス内に直接入る。欠陥のある行ライン
及び列ラインを探索し、欠陥のあるラインと一致する要
求をリダイレクトするのに余分な時間を要する。したが
って、歩留まり向上とキャッシュ応答速度の低下との間
にトレードオフがある。他の欠点は冗長ラインのために
用意しなければならない追加の物理サイズである。正規
ライン８本ごとに２本の余分なラインを備える例では、
２５％の余分なキャッシュ・サイズ（オーバーヘッド）
が必要であり、その空間の多くは一度も使用されること
がない。また、冗長ラインはあまりうまく拡張されな
い。たとえば、キャッシュ・ライン・サイズが２倍（６
４バイトから１２８バイトに）になった場合、冗長ライ
ンに必要なシリコンの量（チップ空間）も同様に２倍に
なる。最後に、キャッシュ内のヒューズ切れに基づいて
使用される冗長ラインの使用は静的であり、かなり無駄
がある。冗長ラインの可用性は検査時のキャッシュの状
態に基づく。接合部の温度と内部電圧が変化する条件の
下で動作する高密度の大規模なキャッシュ・チップで
は、キャッシュ内の欠陥が増大するが、それらの追加の
欠陥ラインをリダイレクトすることができない。歩留ま
りを向上させるために多くの余分なラインを設けなけれ
ばならないが、それらのラインの多くは一度も使用され
ない。
【００１５】上記に鑑みて、キャッシュ・アクセスの高
速化と例外誤り修正機能とを含む、欠陥キャッシュ・ラ
インの改良型処理機能を有するキャッシュ構成を備える
ことが望ましいであろう。さらに、複雑な論理回路を設
けずにすべての使用可能なキャッシュ・ラインを効率的
かつ動的に使用し、キャッシュ・ラインの拡張に合わせ
て適切に拡張されるようなキャッシュ構成を備えれば有
利であろう。
【００１６】
【発明が解決しようとする課題】したがって、本発明の
目的は、コンピュータ・システムのプロセッサが使用す
る改良されたキャッシュを提供することである。
【００１７】本発明の他の目的は、クリティカル・パス
に余分の論理回路のない、すべての使用可能なキャッシ
ュ・ラインを効率的に使用する前記キャッシュを提供す
ることである。
【００１８】本発明の他の目的は、欠陥回避及び誤り修
正を含む、欠陥の改良型処理機能を有する前記キャッシ
ュを提供することである。
【００１９】本発明の他の目的は、より高速の読取りア
クセス機能を有する前記キャッシュを提供することであ
る。
【００２０】
【課題を解決するための手段】上記の目的は、コンピュ
ータ・システムのプロセッサが使用するキャッシュ内の
欠陥を迂回する方法であって、一般に、各ビット・フィ
ールドがキャッシュ内の複数のキャッシュ・ラインのう
ちのそれぞれ１つのキャッシュ・ラインに対応するビッ
ト・フィールドの配列を有する修復マスクを設けるステ
ップと、キャッシュ内の特定のキャッシュ・ラインを欠
陥があるものと識別するステップと、修復マスク配列内
の対応するビット・フィールドを設定して欠陥キャッシ
ュ・ラインに欠陥があることを示すステップと、修復マ
スク配列内の対応するビット・フィールドに基づいて欠
陥キャッシュ・ラインへのアクセスを防ぐステップとを
含む方法で達成される。修復マスクを使用して、欠陥キ
ャッシュ・ラインがキャッシュ・ヒットになるのを防
ぎ、欠陥キャッシュ・ラインがキャッシュ置換のための
犠牲として選択されるのを防ぐことができる。セット・
アソシアティブ・キャッシュを使用して、欠陥キャッシ
ュ・ラインをそれぞれの合同クラスから実質的に除去す
る。この手法によって、キャッシュは欠陥のないすべて
のキャッシュ・ラインを使用することができ、冗長性を
もたせるために確保しておかれるキャッシュ・ラインは
ない。一実施例では、キャッシュは、要求されたアドレ
スがキャッシュ・ラインの一部にあるアドレス・タグに
対応するかどうかを判断する複数の比較器を有し、所与
の比較器は、要求されたアドレスがアドレス・タブ部分
と一致しない場合はイナクティブであるが、要求された
アドレスがアドレス・タブ部分と一致する場合はアクテ
ィブである出力信号を有し、欠陥キャッシュ・ラインが
キャッシュ・ヒットになるのを防止する前記ステップ
が、各信号が比較器のうちの所与の１つの比較器の出力
信号と修復マスクからのビット・フィールドのそれぞれ
１つのビット・フィールドの出力信号とのＡＮＤ結合で
ある複数の信号を入力信号として受け取るマルチプレク
サを設けるステップを含む。キャッシュは、複数のキャ
ッシュ・ラインのうちのいずれのキャッシュ・ラインを
置換のための犠牲として選択するかを示す複数の出力信
号を有するキャッシュ置換（追い出し）回路も有し、マ
ルチプレクサが、各信号がキャッシュ置換回路の出力信
号のうちの所与の１つの出力信号と修復マスクからのビ
ット・フィールドのうちのそれぞれ１つのビット・フィ
ールドの出力信号とのＡＮＤ結合である他の複数の信号
を入力信号として受け取る。
【００２１】
【発明の実施の形態】図面、特に図３を参照すると、本
発明により構成されたセット・アソシアティブ・キャッ
シュ７０の一実施例を示す高水準略図が図示されてい
る。キャッシュ７０は一般に、キャッシュ・ディレクト
リ７２と、ＬＲＵ配列７４と、修復マスク７６と、制御
論理回路７８とを含む。キャッシュ・ディレクトリ７２
は、関連づけられていくつかのセットになっている複数
のアドレス・タグを有し、図の実施例は８ウェイ・セッ
ト・アソシアティブであるため、ディレクトリ７２、Ｌ
ＲＵ配列７４、及び修復マスク７６は図８０に示すよう
にそれぞれ特定の合同クラスについて８ブロックからな
る特定のセットを有する。キャッシュ項目配列（図示せ
ず）はディレクトリ７２内のアドレス・タグに関連づけ
られた値を有する。
【００２２】ディレクトリ７２の所与の合同クラス内の
各ブロックは、それぞれの比較器８２に接続された出力
線を有し、各比較器は要求されたメモリ・ブロックのア
ドレスを受け取る。要求されたメモリ・ブロックの有効
なコピーが合同クラス８０内にある場合、比較器８２の
うちのただ１つの比較器がセットのどのメンバが有効な
コピーを保持しているかを示すアクティブ信号を出力す
る。ディレクトリ７２からの各出力線は、それぞれの比
較器８２との接続と並列してそれぞれのパリティ検査器
８４にも接続されている。パリティ検査器８４は誤りビ
ットの修正は行わず、ディレクトリ７２からのアドレス
・タグ（または状態ビット）の読取りの際に誤りが発生
したことを示すためにのみ使用される。この誤り情報は
以下で詳述するように使用される。重要なのは、パリテ
ィ検査器は比較器と並列して接続されているため、クリ
ティカル・パスの外にあることである。すなわち、パリ
ティ検査器は、残りの論理回路が要求を処理していると
きに同時に並行してパリティ検査を行うことができるた
めキャッシュ・パフォーマンスに影響を与えない（すな
わち速度を低下させない）。（当然ながら、誤りが発生
したことが検出された場合はパリティ検査器によって速
度が低下するが、これは例外である。）また、パリティ
検査器は、従来のパリティ検査技法を使用することがで
き、従来技術で使用されているような誤り修正コード
（ＥＣＣ）回路よりも複雑でなく（図２と比較）、した
がってキャッシュ・チップ（シリコン・ウエハ）上の占
有空間が少ない。キャッシュ・ディレクトリのためのオ
フライン・パリティ検査器の使用が図示されているが、
さらにキャッシュ項目配列も従来のＥＣＣ論理回路を設
けずにこれを使用することができる。
【００２３】比較器８２の出力線はＡＮＤゲート８６の
配列に接続されている。各ＡＮＤゲート８６は、１つの
比較器出力信号と修復マスク７６からもう一つの出力信
号を受け取る。修復マスク７６を使用して特定のブロッ
ク（ディレクトリ７２、キャッシュ項目配列、またはＬ
ＲＵ配列７４内の部分を含む、キャッシュ・ラインの一
部）に欠陥があるかどうかを示す。この実施例では、対
応するキャッシュ・ラインが有効な場合、修復マスク７
６の出力の状態はアクティブ（または高）である。キャ
ッシュ・ラインに欠陥がある場合、修復マスク７８の対
応する出力がイナクティブ（オフまたは低）になる。こ
のようにして、ＡＮＤゲート８６の出力は、（１）対応
する比較器８２がキャッシュ・ヒットを示しており、
（２）修復マスク７６内の対応する項目によってライン
が有効であることが示された場合にのみアクティブにな
る。言い換えると、修復マスク７６内の対応する項目に
よってそのラインに欠陥があることが示されることを除
けばキャッシュ・ヒットが起こることになる場合、修復
マスク７６内のその項目の出力はイナクティブになり、
対応するＡＮＤゲート８６の出力もイナクティブになる
（「ミス比較」）。したがって、欠陥のあるキャッシュ
・ラインがキャッシュ・ヒットになることは決してな
い。
【００２４】ＡＮＤゲート８６の出力信号はマルチプレ
クサ８８に供給され、ＯＲゲート９０にも供給される。
ＯＲゲート９０の出力信号によってマルチプレクサ８８
が制御される。欠陥のないキャッシュ・ラインでキャッ
シュ・ヒットが起こった場合、ＯＲゲート９０はマルチ
プレクサ８８をアクティブにして、合同クラスのどのメ
ンバがそのアドレスと一致するかを示す信号をキャッシ
ュ項目配列に渡す。キャッシュ・ミスが起こった場合、
及び特定の合同クラス８０内のすべてのブロックがメモ
リ・ブロックの有効なコピーをすでに持っている場合、
キャッシュ・ブロックの１つを選択して犠牲にしなけれ
ばならない。この選択は、従来のＬＲＵ（最長期間未使
用）アルゴリズムを含むことができるＬＲＵ配列７４に
よって暫定的に行われる。ＬＲＵの出力信号は、どのブ
ロックが犠牲のために暫定的に選択されたかを示し、代
替犠牲選択論理回路９２に接続される。この選択回路９
２は修復マスク７６からも入力信号を受け取る。暫定的
に選択された犠牲ブロックに欠陥がない場合、代替犠牲
選択論理回路９２は単にＬＲＵ出力信号をマルチプレク
サ８８に渡し、マルチプレクサ８８はその犠牲情報をキ
ャッシュ項目配列に渡す。暫定的に選択された犠牲ブロ
ックに欠陥がある場合、代替犠牲選択論理回路９２は新
しい暫定的犠牲を選択する。新しい暫定的犠牲に欠陥が
ない場合、それに対応する情報がマルチプレクサ８８に
送られる。新しい暫定的犠牲にも欠陥がある場合、代替
犠牲選択論理回路９２は、欠陥のない犠牲が選択される
までこのプロセスを繰り返す。したがって、欠陥のある
キャッシュ・ラインは決して犠牲として選択されない。
所与の合同クラスのマスク・ビットがすべて設定されて
クラスの全てのメンバに欠陥があることが示された場
合、システムは２ビットＥＣＣ誤りの場合のように停止
またはその他の操作で応答する。
【００２５】修復マスク７６は、欠陥キャッシュ・ライ
ンが決してキャッシュ・ヒットを示さないようにする目
的と、欠陥キャッシュ・ラインが決して犠牲として選択
されないようにする目的の両方にとって好都合な手段で
あることがわかるであろう。したがって修復マスク７６
は、従来技術のキャッシュ構成要素で設けられるビット
・ライン冗長構成及びワード・ライン冗長構成の代わり
に使用することができる。修復マスクを追加するために
キャッシュ・チップ上にいくらかの余分な空間が必要で
あるが、この空間は一般に、ディレクトリ配列、ＬＲＵ
配列、及びキャッシュ配列内の冗長ビット・ライン及び
冗長ワード・ラインをなくすことによって節約される空
間量と比較すれば無視可能な程度である。この利点はキ
ャッシュ・ライン・サイズが増大すると共に大きくな
る。すなわち、キャッシュ・ライン・サイズの拡大に伴
って修復マスク配列サイズが増大しない。また、修復マ
スク７６を使用することにより、一部の（冗長）キャッ
シュ・ラインが一度も使用されなくなることはなくすべ
ての使用可能キャッシュ・ラインが使用され、キャッシ
ュの全体的使用効率が向上する。さらに修復マスク７６
はこれらの利点を、再経路指定オーバーヘッドなしに、
ディレクトリ配列、ＬＲＵ配列、またはキャッシュ配列
の「ヒューズ切り」を必要とせずに得られるようにす
る。さらにこれによって、キャッシュ操作が格段に高速
化し、製造コストが大幅に低減される。
【００２６】機能的マスクを使用してキャッシュ内の欠
陥を迂回するこの新規な方法により、パフォーマンス低
下と標準のキャッシュ欠陥修復方法によるシリコン面積
の増大がなくなる。機能の観点から見ると、特定の合同
クラスは（８ウェイ・セット・アソシアティブではな
く）６ウェイまたは７ウェイのセット・アソシアティブ
を有効に稼働させることができる。しかし、キャッシュ
動作の統計的な性質のために、このアソシアティビティ
の減少はユーザ・レベルでは一般には目に付かない。
【００２７】さらに、修復マスクを使用すると、誤りが
検出されたときに修復マスクをリアルタイムで更新する
ことによって動的なキャッシュ欠陥迂回が可能になる。
最初にキャッシュ・ラインを製作時に検査し、欠陥が見
つかった場合は修復マスク内の対応するフィールドの値
を永続的に設定することによってその欠陥を処理するこ
とができる。その後、コンピュータをブート（電源投
入）するたびに、ブート・プロセスの一部としてファー
ムウェア検査に基づいてマスクを自動的に更新すること
ができる。最後に、修復マスクはディレクトリ・パリテ
ィ誤り、キャッシュ項目配列ＥＣＣ誤り、またはＬＲＵ
誤りの検出時に更新することができる。修復マスク配列
内の値を設定するハードウェア・アルゴリズムを備える
こともできる。たとえば、各キャッシュ・ラインの修復
マスク内に１つの２ビット・フィールドを設けることが
できる。この２ビット・フィールドを最初にゼロに設定
し、そのキャッシュ・ライン上で誤りが検出されるたび
に増分することができる。これによって、２ビット・フ
ィールドはカウンタとして機能することができ、所与の
キャッシュ・ラインについて３つの累積パリティ誤りが
記録された場合にのみキャッシュ・ラインに欠陥がある
ものとして設定される。
【００２８】キャッシュ内のラインに関連づけられた修
復マスク項目が設定されてそのラインに欠陥があること
が示された場合、欠陥のあるキャッシュ場所に遭遇した
後でプロセッサを信頼性をもって稼働させ続けるため
に、その場所にあるキャッシュの内容をフラッシュす
る。修復マスク項目が設定された後は、そのキャッシュ
・ラインが将来アクセスされてもそのアクセスは修復マ
スクによってそのライン上で強制的にミスにされ、その
ラインは二度と再使用（犠牲に）されない。この解決策
は、冗長ラインなどの従来技術の方式と比較すると実質
的にオーバーヘッドがない。これは、プロセッサが苛酷
な環境で稼働しており、万一ランタイム欠陥が発生して
も機能し続けなければならない応用分野で特に有用でも
ある。
【００２９】図３には１つのディレクトリ７２しか図示
されていないが、本発明により構成されたキャッシュは
図４に示すように追加のディレクトリ９６を有すること
もできる。ディレクトリ７２及び９６は冗長であるが、
ディレクトリ７２はＣＰＵスヌープに使用され、ディレ
クトリ９６はシステム・バス・スヌープに使用される。
言い換えると、各スヌーピング装置／相互接続機構に１
つのディレクトリを備える。この構成によっていくつか
の利点が得られる。第１に、両方のディレクトリを図３
に関連して説明したパリティ検査器を使用して構成した
場合、各ディレクトリは他方のディレクトリのバックア
ップとして機能することができる。言い換えると、たと
えばディレクトリ７２内のアドレス・タグ上でパリティ
誤りが発生した場合、そのアドレス・タグを代わりにデ
ィレクトリ９６から読み取ることができる。
【００３０】パリティ誤りが発生した場合、図３に示す
ようなパリティ誤り制御（ＰＥＣ）装置９８を使用して
その誤りを処理することができる。１００の接続線で示
すように、ＰＥＣ装置９８は各パリティ検査器８４だけ
でなく、他方のディレクトリ９６のパリティ検査器にも
接続されている。ＰＥＣ装置９８は最初にいずれかのパ
リティ検査器からパリティ誤りを検出すると、キャッシ
ュを強制的にビジー・モードにし、その場合、誤りが処
理されるまで要求が再試行されるか、または肯定応答さ
れない。ＰＥＣ装置９８は次に、他方の（非エラー発
生）ディレクトリ内の指定ブロックからアドレス・タグ
（及び状態ビット）を読取り、そのアドレス・タグを問
題のあるディレクトリ、すなわち該当する比較器８２に
直接供給する。問題のある配列を更新した後、ＰＥＣ装
置８２はキャッシュが通常の操作を再開することができ
るようにする。
【００３１】本発明のＰＥＣ及びパリティ検査器の特に
有利な一態様は、それらを使用して複数ビット誤り検出
の一形態を提供することができることである。２４ビッ
トのアドレス・タグを３個の８ビット・バイトに分ける
など、特定の値（アドレス・タグ）をいくつかの部分に
分けることができる。次に、各部分についてパリティ・
ビットを設ける。すなわち、この例では１つのアドレス
・タグについて３つのパリティ・ビットを設ける。各部
分がパリティ誤りを示すことになるため各部分の１ビッ
トに誤りのある値がある場合でもその誤りは検出され、
１つの部分のみのパリティ誤りだけでＰＥＣ９８に警告
するのに十分である。その後、他方のディレクトリから
そのビット・フィールド（アドレス・タグ）を代用する
ことによって３つの誤りすべてが修正され、したがって
本発明によって複数ビット誤りの修正が可能になる。
【００３２】図４で、「ＣＰＵスヌープ」と示されてい
る線は一般にキャッシュのＣＰＵ側の相互接続からの操
作を指し、ＣＰＵへの直接相互接続または他のスヌープ
装置、すなわちより上位のキャッシュ（たとえばＬ１）
への直接相互接続を含むことができる。「システム・バ
ス・スヌープ」は一般にキャッシュのシステム・バス側
の相互接続からの操作を指し、システム・バスへの直接
相互接続または他のスヌープ装置、すなわち下位キャッ
シュ（たとえばＬ２）への直接相互接続を含むことがで
きる。したがって本発明はキャッシュ階層の特定のレベ
ルにもその全体的な深さにも限定されない。
【００３３】図４には、冗長キャッシュ・ディレクトリ
しか図示されていないが、幹線ＥＣＣ回路の代わりにパ
リティ検査器を備えた冗長キャッシュ項目配列（２個）
も同様に使用することができ、その場合、１つのキャッ
シュ項目配列内に誤りがあると、他方のキャッシュ項目
配列の対応するキャッシュ・ラインから値が読み取られ
ることになる。この手法は、キャッシュのサイズを実際
に２倍にする必要があるが、キャッシュ操作が高速化さ
れ、技術の進歩によってキャッシュ・サイズをますます
小さくすることが可能になるに伴い、キャッシュの全体
的サイズはその速度よりも重要ではなくなると考えられ
る。また、このようなキャッシュ・サイズの増加は、前
述の修復マスクの使用によって生じるサイズの縮小によ
って部分的に相殺することができる。
【００３４】キャッシュにおいて２つのディレクトリを
使用することによる他の利点は、１サイクルに２つの読
取り操作を行うことができることである。すなわち、Ｃ
ＰＵスヌープからの１つの読取り操作とシステム・バス
・スヌープからの１つの読取り操作を並列して行うこと
ができる。従来技術のキャッシュ設計では所与のサイク
ルで１つの読取り操作しか行うことができないため、こ
の特徴によってＣＰＵ及びシステム・バスからの全体的
な読取りアクセス時間が大幅に短縮される。本発明で
は、両方の読取りを１クロック・サイクルで行うことが
できる。冗長ディレクトリの使用の唯一の考えられる欠
点は、キャッシュ・ディレクトリ・サイズを２倍にする
必要だけである。しかし、１サイクルで２つのスヌープ
操作を行う能力に伴うパフォーマンスの向上があれば、
このサイズの増大は許容可能なものである。さらに、ク
リティカル・パスからＥＣＣ回路を除去したことによっ
て読取り操作がさらに高速で行われるため、キャッシュ
速度をさらに向上させることができる。
【００３５】複数のスヌープ装置からの操作に独立して
応答するように複数のキャッシュ・ディレクトリを設け
ることによる他の利点は、ＣＰＵスヌープかシステム・
バス・スヌープかを選択するアービトレーション論理回
路がなくなることである。アービトレーション論理回路
は従来、クリティカル・パスにあるため、これによって
アクセス時間が短縮されると共に、一般にキャッシュの
複雑さが緩和される。２つのディレクトリを設ける他の
利点は物理層に関する。単一ディレクトリを使用した場
合、キャッシュ・チップ上のディレクトリから物理的に
離れたところにあるいくつかのキャッシュ・ラインには
より長いアクセス時間を必要とする。たとえば、単一デ
ィレクトリはそのようなアクセス時間の増加を最小限に
するためにチップの中心付近に配置されることが多い。
２つのディレクトリを設けることにより、それらをキャ
ッシュ・チップ上で物理的に離して（すなわち中心部で
はなく側面付近に）配置することができ、チップ上の導
体経路を短縮することによって応答時間を短縮すること
ができる。
【００３６】この二重読取り能力は、単一キャッシュ項
目配列でも２（冗長）キャッシュ項目配列でも備えるこ
とができる。後者の場合、２つのディレクトリ７２及び
９６にそれぞれ接続された２つの異なる制御回路によっ
て別々に制御される２つの異なるマルチプレクサを使用
して、２つのキャッシュ項目配列からデータを読み取
る。前者の場合も２つの異なるマルチプレクサを使用す
ることができるが、それらは同じキャッシュ項目配列に
接続することができる。すなわち、各キャッシュ・ブロ
ックが２つのキャッシュ・ラインを有し、一方はＣＰＵ
スヌープのために第１のマルチプレクサに接続され、他
方はシステム・バス・スヌープのために第２のマルチプ
レクサに接続される。
【００３７】図４のキャッシュにメモリ・ブロックを書
き込むとき、アドレス・タグ（及び状態フィールドや包
含フィールドなどの各種ビット）を両方のディレクトリ
７２及び９６に書き込まなければならない。書込みは、
ディレクトリ７２及び９６に接続された１つまたは複数
の書込み待ち行列９４を使用して行うことができる。２
つのディレクトリへの書込みは並列して行うことができ
る。しかし、これにはＣＰＵポートもシステム・バス・
ポートも読取りを実行していないことを必要とし、した
がって、どのサイクル中にもディレクトリのいずれか一
方によって実行される読取り操作がある延長期間がある
場合があるためにそのような並列書込みがキャッシュ・
ディレクトリの書込み待ち行列から排出されるのにより
長い時間がかかる可能性がある。したがって、２つのデ
ィレクトリへの書込みをずらすこともでき、これは複数
（冗長）キャッシュ・ディレクトリを設けることに伴う
もう一つの利点である。
【００３８】後者の実施態様では、たとえばＣＰＵがデ
ィレクトリ７２を介して読み取り操作を行っている場
合、同じサイクル中にシステム・バスがディレクトリ９
６に対して書き込み操作を行うことができる。ディレク
トリ７２への対応する書込み操作は、ＣＰＵスヌープが
読取り（またはその他の非書込み）操作を行っていない
次のサイクルまたはそれ以降のサイクルまで延期する
（書込み待ち行列に入れておく）ことができる。冗長デ
ィレクトリを使用する場合、書込み操作をこのように分
割することによってキャッシュ操作を高速化することが
できる。２つのキャッシュ・ディレクトリと共に別個の
（冗長）キャッシュ項目配列を使用した場合、それらの
キャッシュ項目配列にメモリ・ブロックを書き込む操作
も同様にずらすことができる。
【００３９】このずらした書込みはディレクトリから別
個の読取りを行う能力も補完する。たとえば、第１のサ
イクル中にディレクトリ７２に対して読み取り操作が行
われており、ディレクトリ９６への第１の書込みによる
ずらされた書込み操作が開始されたばかりであるシーケ
ンスを考えてみる。第２のサイクル中に、ずらされた書
込み操作はディレクトリ７２への書込みによって完了
し、ディレクトリ９６に対してまったく無関係の読取り
が行われる。したがって、２サイクルで２つの読取り操
作と１つの書込み操作が行われたことになる。この効果
は、（たとえば第１のサイクル中に２つの読取り操作を
行わせ、次に第２のサイクル中に両方のディレクトリへ
の並列書込みを行うことによって）ずらされた書込みを
行わなくても偶然得られることもあるが、この機能を使
用することによってスヌープ操作の実行の柔軟性が高く
なり、それによってパフォーマンスがさらに向上する。
【００４０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４１】（１）コンピュータ・システムのプロセッ
サによって使用されるキャッシュにおいて欠陥を迂回す
る方法であって、各ビット・フィールドがキャッシュ内
の複数のキャッシュ・ラインのうちのそれぞれ１つのキ
ャッシュ・ラインに対応するビット・フィールドの配列
を有する修復マスクを設けるステップと、キャッシュ内
の特定のキャッシュ・ラインを欠陥があるものとして識
別するステップと、修復マスク配列内の対応するビット
・フィールドを設定して特定のキャッシュ・ラインに欠
陥があることを示すステップと、修復マスク配列二の対
応するビット・フィールドに基づいて欠陥のあるキャッ
シュ・ラインへのアクセスを防止するステップとを含む
方法。 （２）防止する前記ステップが、欠陥のあるキャッシュ
・ラインが決してキャッシュ・ヒットにならないように
防止するステップを含む、上記（１）に記載の方法。 （３）欠陥のあるキャッシュ・ラインが決してキャッシ
ュ置換のための犠牲として選択されないように防止する
ステップを含む、上記（１）に記載の方法。 （４）各合同クラスが複数のキャッシュ・ラインからな
る複数の合同クラスのうちの１つに所与のメモリ・ブロ
ックをマップするステップをさらに含み、欠陥のあるキ
ャッシュ・ラインへのアクセスを防止する前記ステップ
の結果、欠陥のあるキャッシュ・ラインがそれぞれの合
同クラスから実質的に除去される、上記（１）に記載の
方法。 （５）欠陥のあるキャッシュ・ラインへのアクセスを防
止する前記ステップによって、キャッシュが、冗長性を
もたせるためにキャッシュ・ラインを確保しておくこと
なく欠陥のないすべてのキャッシュ・ラインを使用する
ことができるようにする、上記（１）に記載の方法。 （６）キャッシュが、要求されたアドレスがキャッシュ
・ラインの一部にあるアドレス・タグに対応するかどう
かを判断する複数の比較器を有し、所与の比較器が、要
求されたアドレスが前記アドレス・タグ部分と一致しな
い場合はイナクティブであるが、要求されたアドレスが
前記アドレス・タグ部分と一致する場合はアクティブで
あり、欠陥のあるキャッシュ・ラインが決してキャッシ
ュ・ヒットにならないように防止する前記ステップが、
各信号が比較器のうちの所与の１つの比較器の出力と修
復マスクからのビット・フィールドのうちのそれぞれ１
つのビット・フィールドの出力とのＡＮＤ結合である複
数の信号を入力信号として受け取るマルチプレクサを設
けるステップを含む、上記（２）に記載の方法。 （７）キャッシュが、複数のキャッシュ・ラインのうち
のどのキャッシュ・ラインを置換のための暫定的犠牲と
して選択するかを示す複数の出力信号を有するキャッシ
ュ置換回路を有し、欠陥のあるキャッシュ・ラインが犠
牲として選択されないように防止する前記ステップが、
複数の信号を入力信号として受け取るマルチプレクサを
設けるステップを含み、各信号が、暫定犠牲に欠陥がな
いように保証するために修復マスクのビット・フィール
ドから入力信号を受け取る代替犠牲選択論理回路によっ
て変更されたキャッシュ置換回路の出力信号である、上
記（３）に記載の方法。 （８）防止する前記ステップが、欠陥のあるキャッシュ
・ラインが決してキャッシュ・ヒットにならないように
防止するステップをさらに含む、上記（３）に記載の方
法。 （９）プロセッサと、メモリ・デバイスと、前記プロセ
ッサと前記メモリ・デバイスとに接続され、前記メモリ
・デバイスのアドレスに対応するメモリ・ブロックを記
憶する複数のキャッシュラインを有するキャッシュと、
各ビット・フィールドが、選択されたキャッシュ・ライ
ンに欠陥があることを示す値を有する前記選択されたキ
ャッシュ・ラインに対応する前記ビット・フィールドの
うちの所与の１つのビット・フィールドに基づいて前記
複数のキャッシュ・ラインのうちの選択された１つのキ
ャッシュ・ラインへのアクセスを防止する、前記キャッ
シュ・ラインのうちのそれぞれ１つのキャッシュ・ライ
ンに対応する複数のビット・フィールドを有する修復マ
スクとを含むコンピュータ・システム。 （１０）前記修復マスク手段が、欠陥のあるキャッシュ
・ラインが決してキャッシュ・ヒットにならないように
防止する、上記（９）に記載のコンピュータ・システ
ム。 （１１）前記修復マスク手段が、欠陥のあるキャッシュ
・ラインが決してキャッシュ置換のための犠牲として選
択されないように防止する、上記（９）に記載のコンピ
ュータ・システム。 （１２）前記キャッシュが、各合同クラスが複数の前記
キャッシュ・ラインから成る複数の合同クラスの１つに
所与のメモリ・ブロックをマップし、前記修復マスク手
段が、欠陥のあるキャッシュ・ラインをその対応する合
同クラスから有効に除去することにより、その欠陥のあ
るキャッシュ・ラインへのアクセスを防止する、上記
（９）に記載のコンピュータ・システム。 （１３）前記修復マスク手段によって、前記キャッシュ
がキャッシュ・ラインを冗長性をもたせるために確保し
ておくことなくすべての欠陥のないキャッシュ・ライン
を使用することができるようにする、上記（９）に記載
のコンピュータ・システム。 （１４）前記キャッシュが、要求されたアドレスがキャ
ッシュ・ラインの一部にあるアドレス・タグに対応する
かどうかを判断する複数の比較器を有し、前記比較器の
うちの所与の１つの比較器が、前記要求されたアドレス
が前記アドレス・タグ部分と一致しない場合はイナクテ
ィブであるが、前記要求されたアドレスが前記アドレス
・タグ部分と一致する場合はアクティブである出力信号
を有し、前記キャッシュが、複数の信号を受け取り、各
信号が前記比較器の前記出力信号の１つと前記修復マス
ク手段から前記ビット・フィールドのうちのそれぞれ１
つのビット・フィールドの出力信号とのＡＮＤ結合であ
る複数の信号を入力信号として受け取るマルチプレクサ
をさらに含む、上記（１０）に記載のコンピュータ・シ
ステム。 （１５）前記キャッシュが、複数の前記キャッシュ・ラ
インのうちのどのキャッシュ・ラインを置換のための暫
定的犠牲として選択するかを示す複数の出力信号を有す
るキャッシュ置換回路を有し、各信号が前記修復マスク
手段の前記ビット・フィールドから入力信号を受け取る
代替犠牲選択論理回路によって変更された前記キャッシ
ュ置換回路の出力信号を有する複数の信号を入力信号と
して受け取るマルチプレクサをさらに含む、上記（１
１）に記載のコンピュータ・システム。 （１６）前記修復マスク手段が欠陥のあるキャッシュ・
ラインが決してキャッシュ・ヒットにならないようにさ
らに防止する、上記（１１）に記載のコンピュータ・シ
ステム。
【図面の簡単な説明】
【図１】従来技術のマルチプロセッサ・コンピュータ・
システムのブロック図である。
【図２】従来技術のセット・アソシアティブ・キャッシ
ュを示す高水準略図である。
【図３】パリティ誤り制御回路と動的修復マスクとを有
する、本発明により構成されたセット・アソシアティブ
・キャッシュを示す高水準略図である。
【図４】２つの冗長ディレクトリを有する、本発明によ
り構成されたキャッシュを示すブロック図である。
【符号の説明】
７０ セット・アソシアティブ・キャッシュ ７２ キャッシュ・ディレクトリ ７４ ＬＲＵ配列 ７６ 修復マスク ７８ 制御論理回路 ８０ 合同クラス ８２ 比較器 ８４ パリティ検査器 ８６ ＡＮＤゲート ８８ マルチプレクサ ９０ ＯＲゲート ９２ 代替犠牲選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スチィーブン・ダッドソン アメリカ合衆国78660 テキサス州フラジ ャービル ベル・ロック・サークル 1205 (72)発明者 ジェリー・ドン・ルイス アメリカ合衆国78681 テキサス州ラウン ド・ロック アローヘッド・サークル 3409 (72)発明者 ティモシー・エム・スカーガン アメリカ合衆国78759 テキサス州オース チン バックソーン・ドライブ 10805

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】コンピュータ・システムのプロセッサによ
    って使用されるキャッシュにおいて欠陥を迂回する方法
    であって、 各ビット・フィールドがキャッシュ内の複数のキャッシ
    ュ・ラインのうちのそれぞれ１つのキャッシュ・ライン
    に対応するビット・フィールドの配列を有する修復マス
    クを設けるステップと、 キャッシュ内の特定のキャッシュ・ラインを欠陥がある
    ものとして識別するステップと、 修復マスク配列内の対応するビット・フィールドを設定
    して特定のキャッシュ・ラインに欠陥があることを示す
    ステップと、 修復マスク配列二の対応するビット・フィールドに基づ
    いて欠陥のあるキャッシュ・ラインへのアクセスを防止
    するステップとを含む方法。
  2. 【請求項２】防止する前記ステップが、欠陥のあるキャ
    ッシュ・ラインが決してキャッシュ・ヒットにならない
    ように防止するステップを含む、請求項１に記載の方
    法。
  3. 【請求項３】欠陥のあるキャッシュ・ラインが決してキ
    ャッシュ置換のための犠牲として選択されないように防
    止するステップを含む、請求項１に記載の方法。
  4. 【請求項４】各合同クラスが複数のキャッシュ・ライン
    からなる複数の合同クラスのうちの１つに所与のメモリ
    ・ブロックをマップするステップをさらに含み、欠陥の
    あるキャッシュ・ラインへのアクセスを防止する前記ス
    テップの結果、欠陥のあるキャッシュ・ラインがそれぞ
    れの合同クラスから実質的に除去される、請求項１に記
    載の方法。
  5. 【請求項５】欠陥のあるキャッシュ・ラインへのアクセ
    スを防止する前記ステップによって、キャッシュが、冗
    長性をもたせるためにキャッシュ・ラインを確保してお
    くことなく欠陥のないすべてのキャッシュ・ラインを使
    用することができるようにする、請求項１に記載の方
    法。
  6. 【請求項６】キャッシュが、要求されたアドレスがキャ
    ッシュ・ラインの一部にあるアドレス・タグに対応する
    かどうかを判断する複数の比較器を有し、所与の比較器
    が、要求されたアドレスが前記アドレス・タグ部分と一
    致しない場合はイナクティブであるが、要求されたアド
    レスが前記アドレス・タグ部分と一致する場合はアクテ
    ィブであり、 欠陥のあるキャッシュ・ラインが決してキャッシュ・ヒ
    ットにならないように防止する前記ステップが、各信号
    が比較器のうちの所与の１つの比較器の出力と修復マス
    クからのビット・フィールドのうちのそれぞれ１つのビ
    ット・フィールドの出力とのＡＮＤ結合である複数の信
    号を入力信号として受け取るマルチプレクサを設けるス
    テップを含む、請求項２に記載の方法。
  7. 【請求項７】キャッシュが、複数のキャッシュ・ライン
    のうちのどのキャッシュ・ラインを置換のための暫定的
    犠牲として選択するかを示す複数の出力信号を有するキ
    ャッシュ置換回路を有し、 欠陥のあるキャッシュ・ラインが犠牲として選択されな
    いように防止する前記ステップが、複数の信号を入力信
    号として受け取るマルチプレクサを設けるステップを含
    み、各信号が、暫定犠牲に欠陥がないように保証するた
    めに修復マスクのビット・フィールドから入力信号を受
    け取る代替犠牲選択論理回路によって変更されたキャッ
    シュ置換回路の出力信号である、請求項３に記載の方
    法。
  8. 【請求項８】防止する前記ステップが、欠陥のあるキャ
    ッシュ・ラインが決してキャッシュ・ヒットにならない
    ように防止するステップをさらに含む、請求項３に記載
    の方法。
  9. 【請求項９】プロセッサと、 メモリ・デバイスと、 前記プロセッサと前記メモリ・デバイスとに接続され、
    前記メモリ・デバイスのアドレスに対応するメモリ・ブ
    ロックを記憶する複数のキャッシュラインを有するキャ
    ッシュと、 各ビット・フィールドが、選択されたキャッシュ・ライ
    ンに欠陥があることを示す値を有する前記選択されたキ
    ャッシュ・ラインに対応する前記ビット・フィールドの
    うちの所与の１つのビット・フィールドに基づいて前記
    複数のキャッシュ・ラインのうちの選択された１つのキ
    ャッシュ・ラインへのアクセスを防止する、前記キャッ
    シュ・ラインのうちのそれぞれ１つのキャッシュ・ライ
    ンに対応する複数のビット・フィールドを有する修復マ
    スクとを含むコンピュータ・システム。
  10. 【請求項１０】前記修復マスク手段が、欠陥のあるキャ
    ッシュ・ラインが決してキャッシュ・ヒットにならない
    ように防止する、請求項９に記載のコンピュータ・シス
    テム。
  11. 【請求項１１】前記修復マスク手段が、欠陥のあるキャ
    ッシュ・ラインが決してキャッシュ置換のための犠牲と
    して選択されないように防止する、請求項９に記載のコ
    ンピュータ・システム。
  12. 【請求項１２】前記キャッシュが、各合同クラスが複数
    の前記キャッシュ・ラインから成る複数の合同クラスの
    １つに所与のメモリ・ブロックをマップし、 前記修復マスク手段が、欠陥のあるキャッシュ・ライン
    をその対応する合同クラスから有効に除去することによ
    り、その欠陥のあるキャッシュ・ラインへのアクセスを
    防止する、請求項９に記載のコンピュータ・システム。
  13. 【請求項１３】前記修復マスク手段によって、前記キャ
    ッシュがキャッシュ・ラインを冗長性をもたせるために
    確保しておくことなくすべての欠陥のないキャッシュ・
    ラインを使用することができるようにする、請求項９に
    記載のコンピュータ・システム。
  14. 【請求項１４】前記キャッシュが、要求されたアドレス
    がキャッシュ・ラインの一部にあるアドレス・タグに対
    応するかどうかを判断する複数の比較器を有し、前記比
    較器のうちの所与の１つの比較器が、前記要求されたア
    ドレスが前記アドレス・タグ部分と一致しない場合はイ
    ナクティブであるが、前記要求されたアドレスが前記ア
    ドレス・タグ部分と一致する場合はアクティブである出
    力信号を有し、前記キャッシュが、複数の信号を受け取
    り、各信号が前記比較器の前記出力信号の１つと前記修
    復マスク手段から前記ビット・フィールドのうちのそれ
    ぞれ１つのビット・フィールドの出力信号とのＡＮＤ結
    合である複数の信号を入力信号として受け取るマルチプ
    レクサをさらに含む、請求項１０に記載のコンピュータ
    ・システム。
  15. 【請求項１５】前記キャッシュが、複数の前記キャッシ
    ュ・ラインのうちのどのキャッシュ・ラインを置換のた
    めの暫定的犠牲として選択するかを示す複数の出力信号
    を有するキャッシュ置換回路を有し、各信号が前記修復
    マスク手段の前記ビット・フィールドから入力信号を受
    け取る代替犠牲選択論理回路によって変更された前記キ
    ャッシュ置換回路の出力信号を有する複数の信号を入力
    信号として受け取るマルチプレクサをさらに含む、請求
    項１１に記載のコンピュータ・システム。
  16. 【請求項１６】前記修復マスク手段が欠陥のあるキャッ
    シュ・ラインが決してキャッシュ・ヒットにならないよ
    うにさらに防止する、請求項１１に記載のコンピュータ
    ・システム。
JP10097589A 1997-04-14 1998-04-09 修復マスクを使用したキャッシュ・アレイ欠陥の機能的迂回方法及びシステム Pending JPH10301846A (ja)

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