JP2002076283A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002076283A JP2002076283A JP2000262729A JP2000262729A JP2002076283A JP 2002076283 A JP2002076283 A JP 2002076283A JP 2000262729 A JP2000262729 A JP 2000262729A JP 2000262729 A JP2000262729 A JP 2000262729A JP 2002076283 A JP2002076283 A JP 2002076283A
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- mos transistor
- integrated circuit
- semiconductor integrated
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Abstract
(57)【要約】
【課題】 電流リーク不良解析を的確に行うための技術
を提供することにある。 【解決手段】 可変抵抗手段(37)は、通常動作時に
は、信号遅延の低減を図るために低抵抗状態にされ、テ
スト動作時には、リーク電流に起因する論理不良を生じ
させるために高抵抗状態に切り換えられる。後段回路
(INV2)で電流リークが生じている場合、そのリー
ク電流が上記可変抵抗手段を介して流れるため、そこで
の電圧降下により論理不良を生ずる。論理不良の発生箇
所は、半導体集積回路の故障診断における故障辞書解析
によって絞り込むことができ、それによって電流リーク
不良解析の的確化を図る。
を提供することにある。 【解決手段】 可変抵抗手段(37)は、通常動作時に
は、信号遅延の低減を図るために低抵抗状態にされ、テ
スト動作時には、リーク電流に起因する論理不良を生じ
させるために高抵抗状態に切り換えられる。後段回路
(INV2)で電流リークが生じている場合、そのリー
ク電流が上記可変抵抗手段を介して流れるため、そこで
の電圧降下により論理不良を生ずる。論理不良の発生箇
所は、半導体集積回路の故障診断における故障辞書解析
によって絞り込むことができ、それによって電流リーク
不良解析の的確化を図る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路、
特にそれにおける電流リーク不良解析の容易化を図るた
めの技術に関する。
特にそれにおける電流リーク不良解析の容易化を図るた
めの技術に関する。
【0002】
【従来の技術】半導体集積回路の故障解析に用いる手法
としては、昭和59年11月30日に株式会社オーム社
から発行された「LSIハンドブック」第689頁に記
載されているように、EBIC(electron b
eam induced current)法、PIC
(photo−injected carrier)
法、液晶法、露結法などが知られている。
としては、昭和59年11月30日に株式会社オーム社
から発行された「LSIハンドブック」第689頁に記
載されているように、EBIC(electron b
eam induced current)法、PIC
(photo−injected carrier)
法、液晶法、露結法などが知られている。
【0003】EBIC法は、電子ビームによって誘起さ
れた電流を検出する手法であり、pn接合やゲートのシ
ョート箇所の検出手段として有効とされる。PIC法
は、電流の誘起源としてEBIC法での電子ビームの代
わりにレーザ光を用いるもので、EBICに比べて試料
を真空中に入れる必要がないことや、ビーム照射による
損傷が無いといった点で優れている。例えばコレストリ
ック液晶などのように、液晶の種類によっては、常温付
近での温度変化で相転移を起こすという性質があり、そ
れによれば、10〜20μm程度のホットスポットの検
出が可能とされる。例えばコレストリック液晶では、転
移温度以下で、液晶を透過する偏光の軸を回転させる
が、転移温度以上では等方向になり、偏光軸は回転され
ない。そこで、LSIチップ上に取り付けられたな液晶
を偏光顕微鏡で観察することによってホットスポットの
検出が可能とされる。
れた電流を検出する手法であり、pn接合やゲートのシ
ョート箇所の検出手段として有効とされる。PIC法
は、電流の誘起源としてEBIC法での電子ビームの代
わりにレーザ光を用いるもので、EBICに比べて試料
を真空中に入れる必要がないことや、ビーム照射による
損傷が無いといった点で優れている。例えばコレストリ
ック液晶などのように、液晶の種類によっては、常温付
近での温度変化で相転移を起こすという性質があり、そ
れによれば、10〜20μm程度のホットスポットの検
出が可能とされる。例えばコレストリック液晶では、転
移温度以下で、液晶を透過する偏光の軸を回転させる
が、転移温度以上では等方向になり、偏光軸は回転され
ない。そこで、LSIチップ上に取り付けられたな液晶
を偏光顕微鏡で観察することによってホットスポットの
検出が可能とされる。
【0004】結露法も上記液晶法と同様に簡便にLSI
チップ上のホットスポットを検出することができる。例
えばLSIを冷却することでLSIチップ表面に露を付
着させ、金属顕微鏡で観察しながらLSIを動作させる
と、ホットスポットから露が蒸発し始める様子が観察で
き、それによってホットスポットの観察が可能とされ
る。
チップ上のホットスポットを検出することができる。例
えばLSIを冷却することでLSIチップ表面に露を付
着させ、金属顕微鏡で観察しながらLSIを動作させる
と、ホットスポットから露が蒸発し始める様子が観察で
き、それによってホットスポットの観察が可能とされ
る。
【0005】
【発明が解決しようとする課題】論理LSIの完成品で
の不良においては、スタンバイ電流(Iddqと略記さ
れる)リークが相当な割合を占めている。スタンバイ電
流のリーク不良は、LSIの品質保持・向上のためには
不良解析と一刻も早い工程フィードバックが必要であ
る。
の不良においては、スタンバイ電流(Iddqと略記さ
れる)リークが相当な割合を占めている。スタンバイ電
流のリーク不良は、LSIの品質保持・向上のためには
不良解析と一刻も早い工程フィードバックが必要であ
る。
【0006】しかしながら、スタンバイ電流のリーク不
良について本願発明者が検討したところ、リーク箇所を
光や熱のホットスポットとして検知しようとしても、配
線の多層化により、チップ表面からの観察は困難とされ
る。また、半導体基板の裏面からアプローチする方法も
考えられるが、パッケージの切削や、散乱防止のための
半導体基板の鏡面加工など、試料前処理に手間がかか
る。また、リークする場合とリークしない場合との内部
論理状態を比較することで、リーク箇所を論理的に絞り
込む方法が考えられるが、例えば論理(ファンクショ
ン)不良の故障辞書解析の手法に比べて故障箇所の絞り
込み精度が低い。論理不良の故障辞書解析は、故障位置
の絞り込み精度に優れているが、完成された論理LSI
の一部の論理回路においてミリアンペア・オーダーの電
流リークが生じているにもかかわらず、当該論理回路が
正常に動作する場合があり、かかる場合にはそれを異常
と認識することができないため、故障辞書解析を適用す
ることができない。
良について本願発明者が検討したところ、リーク箇所を
光や熱のホットスポットとして検知しようとしても、配
線の多層化により、チップ表面からの観察は困難とされ
る。また、半導体基板の裏面からアプローチする方法も
考えられるが、パッケージの切削や、散乱防止のための
半導体基板の鏡面加工など、試料前処理に手間がかか
る。また、リークする場合とリークしない場合との内部
論理状態を比較することで、リーク箇所を論理的に絞り
込む方法が考えられるが、例えば論理(ファンクショ
ン)不良の故障辞書解析の手法に比べて故障箇所の絞り
込み精度が低い。論理不良の故障辞書解析は、故障位置
の絞り込み精度に優れているが、完成された論理LSI
の一部の論理回路においてミリアンペア・オーダーの電
流リークが生じているにもかかわらず、当該論理回路が
正常に動作する場合があり、かかる場合にはそれを異常
と認識することができないため、故障辞書解析を適用す
ることができない。
【0007】本発明の目的は、電流リーク不良解析を的
確に行うための技術を提供することにある。
確に行うための技術を提供することにある。
【0008】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0010】すなわち、セルとこのセルの後段に配置さ
れた後段回路とを結ぶ信号線に直列接続され、上記セル
の出力端子と上記後段回路の入力端子との間を低抵抗状
態と高抵抗状態とに切り換え可能な可変抵抗手段を設け
る。
れた後段回路とを結ぶ信号線に直列接続され、上記セル
の出力端子と上記後段回路の入力端子との間を低抵抗状
態と高抵抗状態とに切り換え可能な可変抵抗手段を設け
る。
【0011】上記の手段によれば、可変抵抗手段は、通
常動作時には、信号遅延の低減を図るために低抵抗状態
にされ、テスト動作時には、リーク電流に起因する論理
不良を生じさせるために高抵抗状態に切り換えられる。
もし、上記後段回路で電流リークが生じている場合に
は、そのリーク電流は、上記可変抵抗手段を介して流れ
る。上記可変抵抗手段は、テスト動作時には高抵抗状態
に切り換えられているため、そこでの電圧降下により、
上記セルの出力論理と上記後段回路の入力論理とが異な
ってしまうために論理不良を生ずる。つまり、上記可変
抵抗手段は、電流リークが生じている場合に、強制的に
論理不良を併発させて、論理不良の故障辞書解析の適用
を可能にする。このことが、電流リーク不良解析の的確
化を達成する。
常動作時には、信号遅延の低減を図るために低抵抗状態
にされ、テスト動作時には、リーク電流に起因する論理
不良を生じさせるために高抵抗状態に切り換えられる。
もし、上記後段回路で電流リークが生じている場合に
は、そのリーク電流は、上記可変抵抗手段を介して流れ
る。上記可変抵抗手段は、テスト動作時には高抵抗状態
に切り換えられているため、そこでの電圧降下により、
上記セルの出力論理と上記後段回路の入力論理とが異な
ってしまうために論理不良を生ずる。つまり、上記可変
抵抗手段は、電流リークが生じている場合に、強制的に
論理不良を併発させて、論理不良の故障辞書解析の適用
を可能にする。このことが、電流リーク不良解析の的確
化を達成する。
【0012】上記セルが複数配置される場合には、上記
可変抵抗手段は、そのセルの出力ノード毎に設けること
ができる。
可変抵抗手段は、そのセルの出力ノード毎に設けること
ができる。
【0013】このとき、上記可変抵抗手段の外部制御を
半導体集積回路の外部から容易に行えるようにするに
は、上記可変抵抗手段の外部制御を可能とする外部端子
を設けるとよい。
半導体集積回路の外部から容易に行えるようにするに
は、上記可変抵抗手段の外部制御を可能とする外部端子
を設けるとよい。
【0014】また、上記可変抵抗手段は、オン抵抗が比
較的高く設定された第1トランジスタによる第1スイッ
チと、上記第1トランジスタよりもオン抵抗が低く設定
された第2トランジスタによる第2スイッチとが並列接
続されて成り、上記第1トランジスタはオン状態に固定
され、上記第2トランジスタは上記外部端子の論理状態
により動作制御可能に上記外部端子に結合することがで
きる。
較的高く設定された第1トランジスタによる第1スイッ
チと、上記第1トランジスタよりもオン抵抗が低く設定
された第2トランジスタによる第2スイッチとが並列接
続されて成り、上記第1トランジスタはオン状態に固定
され、上記第2トランジスタは上記外部端子の論理状態
により動作制御可能に上記外部端子に結合することがで
きる。
【0015】さらに上記第1トランジスタ又は第2トラ
ンジスタは、pチャンネル型MOSトランジスタとそれ
に並列接続されることでトランスファゲートを形成する
ためのnチャンネル型MOSトランジスタとすることが
できる。
ンジスタは、pチャンネル型MOSトランジスタとそれ
に並列接続されることでトランスファゲートを形成する
ためのnチャンネル型MOSトランジスタとすることが
できる。
【0016】
【発明の実施の形態】図2には本発明にかかるLSIの
構成例が示される。
構成例が示される。
【0017】図2に示されるLSI20は、特に制限さ
れないが、ASIC(Application Spe
cific IC)とされ、モジュール間結線用配線チ
ャネル25によって複数のモジュールが結線されること
により、データ処理装置などの所定の機能を有する論理
LSIとして機能する。上記複数のモジュールには、特
に制限されないが、ランダム・アクセス・メモリ(RA
M)21、及びこのRAM21を制御可能な論理回路群
22,23,24が含まれる。上記複数のモジュールを
包囲するように、入出力部I/Oが形成され、この入出
力部I/Oを介して、LSIの外部との間で信号のやり
取りが可能とされる。
れないが、ASIC(Application Spe
cific IC)とされ、モジュール間結線用配線チ
ャネル25によって複数のモジュールが結線されること
により、データ処理装置などの所定の機能を有する論理
LSIとして機能する。上記複数のモジュールには、特
に制限されないが、ランダム・アクセス・メモリ(RA
M)21、及びこのRAM21を制御可能な論理回路群
22,23,24が含まれる。上記複数のモジュールを
包囲するように、入出力部I/Oが形成され、この入出
力部I/Oを介して、LSIの外部との間で信号のやり
取りが可能とされる。
【0018】図3には、上記論理回路群23における主
要部が示される。
要部が示される。
【0019】上記論理回路群23は、特に制限されない
が、図3に示されるように、複数のインバータINV
1,INV2,INV3を含む。インバータINV1
は、pチャンネル型MOSトランジスタ31とnチャン
ネル型MOSトランジスタ32とが直列接続されて成
り、インバータINV2は、pチャンネル型MOSトラ
ンジスタ33とnチャンネル型MOSトランジスタ34
とが直列接続されて成り、インバータINV3は、pチ
ャンネル型MOSトランジスタ35とnチャンネル型M
OSトランジスタ36とが直列接続されて成る。ここ
で、インバータINV1,INV2,INV3は、それ
ぞれ入力信号の論理を反転する機能を有するセルとされ
る。上記pチャンネル型MOSトランジスタ31,3
3,35のソース電極は高電位側電源Vddに結合さ
れ、上記nチャンネル型MOSトランジスタ32,3
4,36のソース電極は低電位側電源Vssに結合され
る。インバータINV1,INV2,INV3の各出力
ノードには、低抵抗状態と高抵抗状態とに切り換え可能
な可変抵抗手段37,38,39が設けられる。可変抵
抗手段37は、インバータINV1とその出力信号を取
り込むインバータINV2とを結ぶ信号線に直列接続さ
れ、可変抵抗手段38は、インバータINV2とその出
力信号を取り込むインバータINV3とを結ぶ信号線に
直列接続され、可変抵抗手段39は、インバータINV
3その出力信号を取り込む後段回路(図示せず)とを結
ぶ信号線に直列接続される。上記可変抵抗手段37,3
8,39は互いに同一構成とされる。
が、図3に示されるように、複数のインバータINV
1,INV2,INV3を含む。インバータINV1
は、pチャンネル型MOSトランジスタ31とnチャン
ネル型MOSトランジスタ32とが直列接続されて成
り、インバータINV2は、pチャンネル型MOSトラ
ンジスタ33とnチャンネル型MOSトランジスタ34
とが直列接続されて成り、インバータINV3は、pチ
ャンネル型MOSトランジスタ35とnチャンネル型M
OSトランジスタ36とが直列接続されて成る。ここ
で、インバータINV1,INV2,INV3は、それ
ぞれ入力信号の論理を反転する機能を有するセルとされ
る。上記pチャンネル型MOSトランジスタ31,3
3,35のソース電極は高電位側電源Vddに結合さ
れ、上記nチャンネル型MOSトランジスタ32,3
4,36のソース電極は低電位側電源Vssに結合され
る。インバータINV1,INV2,INV3の各出力
ノードには、低抵抗状態と高抵抗状態とに切り換え可能
な可変抵抗手段37,38,39が設けられる。可変抵
抗手段37は、インバータINV1とその出力信号を取
り込むインバータINV2とを結ぶ信号線に直列接続さ
れ、可変抵抗手段38は、インバータINV2とその出
力信号を取り込むインバータINV3とを結ぶ信号線に
直列接続され、可変抵抗手段39は、インバータINV
3その出力信号を取り込む後段回路(図示せず)とを結
ぶ信号線に直列接続される。上記可変抵抗手段37,3
8,39は互いに同一構成とされる。
【0020】図1には、上記可変抵抗手段37の構成例
が代表的に示される。
が代表的に示される。
【0021】可変抵抗手段37は、特に制限されない
が、nチャンネル型MOSトランジスタ414,416
が並列接続されて成る。nチャンネル型MOSトランジ
スタ414はのゲート電極は高電位側電源Vddに結合
され、この回路に通電されている限りにおいて常にオン
されている。nチャンネル型MOSトランジスタ414
のオン抵抗は比較的高く設定される。特に制限されない
が、nチャンネル型MOSトランジスタ414のオン抵
抗は6kΩとされる。nチャンネル型MOSトランジス
タ416のオン抵抗は比較的低くく設定される。特に制
限されないが、nチャンネル型MOSトランジスタ41
6のオン抵抗は600Ωとされる。MOSトランジスタ
のオン抵抗は、ゲート寸法によって調整することができ
る。
が、nチャンネル型MOSトランジスタ414,416
が並列接続されて成る。nチャンネル型MOSトランジ
スタ414はのゲート電極は高電位側電源Vddに結合
され、この回路に通電されている限りにおいて常にオン
されている。nチャンネル型MOSトランジスタ414
のオン抵抗は比較的高く設定される。特に制限されない
が、nチャンネル型MOSトランジスタ414のオン抵
抗は6kΩとされる。nチャンネル型MOSトランジス
タ416のオン抵抗は比較的低くく設定される。特に制
限されないが、nチャンネル型MOSトランジスタ41
6のオン抵抗は600Ωとされる。MOSトランジスタ
のオン抵抗は、ゲート寸法によって調整することができ
る。
【0022】上記可変抵抗手段37,38,39の動作
制御信号をチップの外部から取り込むための外部端子3
60が設けられ、この外部端子360の論理レベルは、
上記可変抵抗手段37,38,39におけるnチャンネ
ル型MOSトランジスタ416に伝達される。外部端子
360がハイレベルの場合にはnチャンネル型MOSト
ランジスタ416がオンされ、外部端子360がローレ
ベルの場合にはnチャンネル型MOSトランジスタ41
6オフされる。このLSI20のテストにおいては、上
記外部端子360が必要に応じてハイレベル又はローレ
ベルに切り換えられる。しかし、このLSI20がユー
ザシステムに実装された場合には、上記外部端子360
は、特に制限されないが、プリント配線により高電位側
電源Vccに結合されることでハイレベルに固定され
る。LSI20がユーザシステムに実装された後は、可
変抵抗手段37,38,39を高抵抗に切り換える必要
はない。可変抵抗手段37,38,39は低抵抗状態に
固定されることによって、LSI20の通常動作での信
号遅延の低減が図られる。
制御信号をチップの外部から取り込むための外部端子3
60が設けられ、この外部端子360の論理レベルは、
上記可変抵抗手段37,38,39におけるnチャンネ
ル型MOSトランジスタ416に伝達される。外部端子
360がハイレベルの場合にはnチャンネル型MOSト
ランジスタ416がオンされ、外部端子360がローレ
ベルの場合にはnチャンネル型MOSトランジスタ41
6オフされる。このLSI20のテストにおいては、上
記外部端子360が必要に応じてハイレベル又はローレ
ベルに切り換えられる。しかし、このLSI20がユー
ザシステムに実装された場合には、上記外部端子360
は、特に制限されないが、プリント配線により高電位側
電源Vccに結合されることでハイレベルに固定され
る。LSI20がユーザシステムに実装された後は、可
変抵抗手段37,38,39を高抵抗に切り換える必要
はない。可変抵抗手段37,38,39は低抵抗状態に
固定されることによって、LSI20の通常動作での信
号遅延の低減が図られる。
【0023】図4には、図1におけるインバータINV
1及び可変抵抗手段37のレイアウトが示され、図5に
はそれの比較対象とされる回路のレイアウトが示され
る。
1及び可変抵抗手段37のレイアウトが示され、図5に
はそれの比較対象とされる回路のレイアウトが示され
る。
【0024】図4において、MOSトランジスタのアク
ティブ領域402と論理ゲート401とが敷き詰められ
ている。高電位側電源(Vcc)幹線403が基板及び
pチャンネル型MOSトランジスタに対してそれぞれコ
ンタクトホール404,405によって結合される。ま
た、低電位側電源(Vss)幹線406が基板及びnチ
ャンネル型MOSトランジスタに対してそれぞれコンタ
クトホール404,407で結合されている。408は
インバータの入力線、409はインバータの出力線であ
る。410は第1層配線、411は第2層配線、412
は第1層配線をゲート又は基板(Si)に接続するため
のコンタクトホール、413は、第1層配線と第2層配
線とを結合するためのビア(via)ホールである。4
14は、NMOSスイッチを形成するためのnチャンネ
ル型MOSトランジスタ、415は、上記nチャンネル
型MOSトランジスタ414を常にオン状態とさせるた
めに、高電位側電源Vccレベルに固定されたVcc固
定ライン、416はNMOSスイッチを形成するための
nチャンネル型MOSトランジスタ、417は、上記n
チャンネル型MOSトランジスタ416のオン/オフ動
作を制御するための制御線である。この制御線417に
外部端子360が結合される。
ティブ領域402と論理ゲート401とが敷き詰められ
ている。高電位側電源(Vcc)幹線403が基板及び
pチャンネル型MOSトランジスタに対してそれぞれコ
ンタクトホール404,405によって結合される。ま
た、低電位側電源(Vss)幹線406が基板及びnチ
ャンネル型MOSトランジスタに対してそれぞれコンタ
クトホール404,407で結合されている。408は
インバータの入力線、409はインバータの出力線であ
る。410は第1層配線、411は第2層配線、412
は第1層配線をゲート又は基板(Si)に接続するため
のコンタクトホール、413は、第1層配線と第2層配
線とを結合するためのビア(via)ホールである。4
14は、NMOSスイッチを形成するためのnチャンネ
ル型MOSトランジスタ、415は、上記nチャンネル
型MOSトランジスタ414を常にオン状態とさせるた
めに、高電位側電源Vccレベルに固定されたVcc固
定ライン、416はNMOSスイッチを形成するための
nチャンネル型MOSトランジスタ、417は、上記n
チャンネル型MOSトランジスタ416のオン/オフ動
作を制御するための制御線である。この制御線417に
外部端子360が結合される。
【0025】また、nチャンネル型MOSトランジスタ
414,416、高電位側電源(Vcc)固定ライン、
nチャンネル型MOSトランジスタ416をオン/オフ
制御するための制御線417が設けられる。インバータ
は、pチャンネル型MOSトランジスタとnチャンネル
型MOSトランジスタとが直列接続されて構成された一
つのセルとされ、このセルの出力ノード毎に可変抵抗手
段を設けるようにしている。
414,416、高電位側電源(Vcc)固定ライン、
nチャンネル型MOSトランジスタ416をオン/オフ
制御するための制御線417が設けられる。インバータ
は、pチャンネル型MOSトランジスタとnチャンネル
型MOSトランジスタとが直列接続されて構成された一
つのセルとされ、このセルの出力ノード毎に可変抵抗手
段を設けるようにしている。
【0026】図5においては、図1に示される可変抵抗
手段37が設けられていないため、その分、レイアウト
面積は小さい。換言すれば、可変抵抗手段37が設けら
れることにより、レイアウト面積が大きくなる。
手段37が設けられていないため、その分、レイアウト
面積は小さい。換言すれば、可変抵抗手段37が設けら
れることにより、レイアウト面積が大きくなる。
【0027】図6には、LSI20のテストの流れが示
される。
される。
【0028】先ず、テスト対象とされるLSI20が、
他のLSIと共にLSIテスタ(図示せず)にセットさ
れ、このLSIテスタにおいて所定の検査用プログラム
が実行されることによって、検査対象LSIとLSIテ
スタとのコンタクト状態がテストされる(S61)。そ
して、検査対象LSIとLSIテスタとのコンタクト状
態が良好であれば、リーク不良位置の解析を行うか否か
の判別、すなわち、オペレータによってリーク不良位置
の解析を行う旨の指示がLSIテスタに対して与えられ
たか否かのの判別が行われる(S62)。この判別にお
いてリーク不良位置の解析を行う(YES)と判断され
た場合には、LSIテスタによって外部端子360がハ
イレベルにされることで、可変抵抗手段37,38,3
9が高抵抗状態に設定される。この状態で直流特性テス
トや交流特性テストが行われる(S64)。
他のLSIと共にLSIテスタ(図示せず)にセットさ
れ、このLSIテスタにおいて所定の検査用プログラム
が実行されることによって、検査対象LSIとLSIテ
スタとのコンタクト状態がテストされる(S61)。そ
して、検査対象LSIとLSIテスタとのコンタクト状
態が良好であれば、リーク不良位置の解析を行うか否か
の判別、すなわち、オペレータによってリーク不良位置
の解析を行う旨の指示がLSIテスタに対して与えられ
たか否かのの判別が行われる(S62)。この判別にお
いてリーク不良位置の解析を行う(YES)と判断され
た場合には、LSIテスタによって外部端子360がハ
イレベルにされることで、可変抵抗手段37,38,3
9が高抵抗状態に設定される。この状態で直流特性テス
トや交流特性テストが行われる(S64)。
【0029】この直流特性テストにおいては、LSI2
0の外部端子(入出力端子及び電源端子)の電圧や、外
部端子を通過する電流が直流的に測定される。例えば直
流出力電圧の測定においては、非測定デバイスとしての
LSI20の測定端子に規定の電流を入力又は出力させ
たときの端子電圧が測定される。また、電流測定におい
ては、測定端子以外の端子を規定の条件に設定し、測定
端子に規定の電圧を印加したときに測定端子に流れる電
流が測定される。この直流特性テストの項目としては、
ハイレベル出力電圧、ローレベル出力電圧、ハイレベル
入力電流、ローレベル入力電流、入力リーク電流、出力
リーク電流、電源電流などを挙げることができる。
0の外部端子(入出力端子及び電源端子)の電圧や、外
部端子を通過する電流が直流的に測定される。例えば直
流出力電圧の測定においては、非測定デバイスとしての
LSI20の測定端子に規定の電流を入力又は出力させ
たときの端子電圧が測定される。また、電流測定におい
ては、測定端子以外の端子を規定の条件に設定し、測定
端子に規定の電圧を印加したときに測定端子に流れる電
流が測定される。この直流特性テストの項目としては、
ハイレベル出力電圧、ローレベル出力電圧、ハイレベル
入力電流、ローレベル入力電流、入力リーク電流、出力
リーク電流、電源電流などを挙げることができる。
【0030】交流特性テストでは、入出力端子間の伝搬
遅延時間、出力波形の遷移時間、セットアップ時間、ホ
ールド時間、最小クロックパルス幅、最大クロック(動
作周波数)などが測定される。時間測定は、LSIテス
タを用いる場合には、論理ファンクションテストにおい
てパス/フェイルを判定するためのタイミング信号を順
次時間的に移動させて時間を測定すべき規定電圧レベル
前後におけるパス/フェイルを判定するようにLSIテ
スタがプログラミングされる。
遅延時間、出力波形の遷移時間、セットアップ時間、ホ
ールド時間、最小クロックパルス幅、最大クロック(動
作周波数)などが測定される。時間測定は、LSIテス
タを用いる場合には、論理ファンクションテストにおい
てパス/フェイルを判定するためのタイミング信号を順
次時間的に移動させて時間を測定すべき規定電圧レベル
前後におけるパス/フェイルを判定するようにLSIテ
スタがプログラミングされる。
【0031】尚、上記ステップS62の判別において、
リーク不良位置の解析を行わない(NO)と判断された
場合には、上記ステップS63の高抵抗切り換えを行わ
ずにリーク電流のテストが行われる。この場合、外部端
子360がハイレベルにされることで、可変抵抗手段3
7,38,39は低抵抗状態とされている。
リーク不良位置の解析を行わない(NO)と判断された
場合には、上記ステップS63の高抵抗切り換えを行わ
ずにリーク電流のテストが行われる。この場合、外部端
子360がハイレベルにされることで、可変抵抗手段3
7,38,39は低抵抗状態とされている。
【0032】上記リーク電流テストの後に論理ファンク
ションテストが行われる(S65)。この論理ファンク
ションテストは、LSI20に規定の動作条件を与えた
ときに、LSIが機能に異常を示さずに動作するか否か
を確認するためのテストである。LSIテスタにおい
て、所定のテストパターが発生され、それがLSI20
の入力端子から取り込まれる。そして、LSI20の出
力端子から出力された信号がLSIテスタで収集され、
それが期待値と比較される。そして、LSI20の出力
端子から出力された信号が期待値と一致すれば、LSI
20は正常に動作しているが、そうでなければ論理不良
とされる。
ションテストが行われる(S65)。この論理ファンク
ションテストは、LSI20に規定の動作条件を与えた
ときに、LSIが機能に異常を示さずに動作するか否か
を確認するためのテストである。LSIテスタにおい
て、所定のテストパターが発生され、それがLSI20
の入力端子から取り込まれる。そして、LSI20の出
力端子から出力された信号がLSIテスタで収集され、
それが期待値と比較される。そして、LSI20の出力
端子から出力された信号が期待値と一致すれば、LSI
20は正常に動作しているが、そうでなければ論理不良
とされる。
【0033】ここで、nチャンネル型MOSトランジス
タ34におけるゲート絶縁膜が破壊され、それにより、
破線300で示されるようなルートでリーク電流が流れ
る場合を考える(図3参照)。nチャンネル型MOSト
ランジスタ34におけるゲート絶縁膜が破壊された場合
のリーク経路の抵抗301は、MOSトランジスタのオ
ン抵抗よりも高いことが多く、その場合には上記リーク
電流300に起因して論理レベルが反転されない。つま
り、ミリアンペア・オーダーのリーク電流が生じている
にもかかわらず、それが論理不良として検出されない。
論理不良と成らないため、電流リーク箇所の絞り込みの
ために、論理不良の故障辞書解析を適用するすることが
できない。
タ34におけるゲート絶縁膜が破壊され、それにより、
破線300で示されるようなルートでリーク電流が流れ
る場合を考える(図3参照)。nチャンネル型MOSト
ランジスタ34におけるゲート絶縁膜が破壊された場合
のリーク経路の抵抗301は、MOSトランジスタのオ
ン抵抗よりも高いことが多く、その場合には上記リーク
電流300に起因して論理レベルが反転されない。つま
り、ミリアンペア・オーダーのリーク電流が生じている
にもかかわらず、それが論理不良として検出されない。
論理不良と成らないため、電流リーク箇所の絞り込みの
ために、論理不良の故障辞書解析を適用するすることが
できない。
【0034】これに対して、上記ステップS63におい
て可変抵抗手段63が高抵抗状態に切り換えられた場合
には、高抵抗状態に設定された可変抵抗手段37におい
て電圧降下が生じ、そのためにnチャンネル型MOSト
ランジスタ34のゲート電極はローレベルにされる。つ
まり、nチャンネル型MOSトランジスタ34にリーク
電流が流れている場合には、それが原因でnチャンネル
型MOSトランジスタ34のゲート電極がローレベルに
なるため、強制的に論理不良が併発され、それはステッ
プS65の論理ファンクションテストにおいて論理不良
として認識される。
て可変抵抗手段63が高抵抗状態に切り換えられた場合
には、高抵抗状態に設定された可変抵抗手段37におい
て電圧降下が生じ、そのためにnチャンネル型MOSト
ランジスタ34のゲート電極はローレベルにされる。つ
まり、nチャンネル型MOSトランジスタ34にリーク
電流が流れている場合には、それが原因でnチャンネル
型MOSトランジスタ34のゲート電極がローレベルに
なるため、強制的に論理不良が併発され、それはステッ
プS65の論理ファンクションテストにおいて論理不良
として認識される。
【0035】上記のように論理不良を併発した場合、故
障辞書解析によって電流リーク箇所を絞り込むことがで
きる。すなわち、LSI20の故障に関するデータベー
スである故障辞書を参照しながら、上記ステップS65
の論理ファンクションテストにおいて得られたデータを
解析することにより、論理不良箇所の絞り込みを行うこ
とができる。ここでこの論理不良箇所は電流リーク箇所
を意味する。
障辞書解析によって電流リーク箇所を絞り込むことがで
きる。すなわち、LSI20の故障に関するデータベー
スである故障辞書を参照しながら、上記ステップS65
の論理ファンクションテストにおいて得られたデータを
解析することにより、論理不良箇所の絞り込みを行うこ
とができる。ここでこの論理不良箇所は電流リーク箇所
を意味する。
【0036】上記ステップS65の論理ファンクション
テストが終了された後には、RAM21の動作テストが
行われる(S66)。現実のメモリは、回路相互が近接
し、且つ、回路間の配線も複雑に形成されているため、
テストパターンが複雑にならざるを得ない。メモリの試
験では経験的に工夫した現実的なテストパターンが使用
される。また、テストパターンが膨大になるため、デー
タの縮約が行われ、この縮約後に期待値との比較が行わ
れる。
テストが終了された後には、RAM21の動作テストが
行われる(S66)。現実のメモリは、回路相互が近接
し、且つ、回路間の配線も複雑に形成されているため、
テストパターンが複雑にならざるを得ない。メモリの試
験では経験的に工夫した現実的なテストパターンが使用
される。また、テストパターンが膨大になるため、デー
タの縮約が行われ、この縮約後に期待値との比較が行わ
れる。
【0037】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【0038】(1)ステップS63において可変抵抗手
段37,38,39が高抵抗状態に切り換えられた場合
において、電流リークが生じている場合、対応する可変
抵抗手段において電圧降下が生じ、そのためにnチャン
ネル型MOSトランジスタ34のゲート電極はローレベ
ルにされ、強制的に論理不良が併発される。このように
論理不良が併発された場合には、所定の故障辞書に基づ
く故障辞書解析を行うことができ、それによって、リー
ク発生箇所を絞り込むことができる。
段37,38,39が高抵抗状態に切り換えられた場合
において、電流リークが生じている場合、対応する可変
抵抗手段において電圧降下が生じ、そのためにnチャン
ネル型MOSトランジスタ34のゲート電極はローレベ
ルにされ、強制的に論理不良が併発される。このように
論理不良が併発された場合には、所定の故障辞書に基づ
く故障辞書解析を行うことができ、それによって、リー
ク発生箇所を絞り込むことができる。
【0039】(2)セル毎に上記可変抵抗手段が設けら
れることにより、リーク発生箇所の絞り込みを精度良く
行うことができる。
れることにより、リーク発生箇所の絞り込みを精度良く
行うことができる。
【0040】(3)可変抵抗手段の外部制御を可能とす
る外部端子360を設けることにより、可変抵抗手段の
制御をチップの外部から容易に行うことができる。
る外部端子360を設けることにより、可変抵抗手段の
制御をチップの外部から容易に行うことができる。
【0041】(4)オン抵抗が比較的高く設定されたn
チャンネル型MOSトランジスタ414による第1スイ
ッチと、上記第1トランジスタよりもオン抵抗が低く設
定されたnチャンネル型MOSトランジスタ416によ
る第2スイッチとを並列接続することにより、上記可変
抵抗手段37を容易に実現することができる。
チャンネル型MOSトランジスタ414による第1スイ
ッチと、上記第1トランジスタよりもオン抵抗が低く設
定されたnチャンネル型MOSトランジスタ416によ
る第2スイッチとを並列接続することにより、上記可変
抵抗手段37を容易に実現することができる。
【0042】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【0043】例えば、可変抵抗手段37にCMOSトラ
ンスファゲートを用いることができる。図7にはこの場
合の構成例が示される。図7に示される可変抵抗手段3
7が、図1に示されるのと大きく相違するのは、nチャ
ンネル型MOSトランジスタ416にpチャンネル型M
OSトランジスタ420を並列接続することでCMOS
トランスファゲートを構成し、外部端子360から入力
された制御信号をインバータ350で反転してから上記
pチャンネル型MOSトランジスタ420のゲート電極
に伝達するようにした点である。pチャンネル型MOS
トランジスタのオン抵抗は、nチャンネル型MOSトラ
ンジスタ416と同様に比較的低くくされる。外部端子
360がハイレベルにされている場合には、nチャンネ
ル型MOSトランジスタ416及びpチャンネル型MO
Sトランジスタ420がオンされることから、可変抵抗
手段37は低抵抗状態とされる。外部端子360がロー
レベルにされている場合には、nチャンネル型MOSト
ランジスタ416及びpチャンネル型MOSトランジス
タ420がオフされることから、可変抵抗手段37は高
抵抗状態とされる。
ンスファゲートを用いることができる。図7にはこの場
合の構成例が示される。図7に示される可変抵抗手段3
7が、図1に示されるのと大きく相違するのは、nチャ
ンネル型MOSトランジスタ416にpチャンネル型M
OSトランジスタ420を並列接続することでCMOS
トランスファゲートを構成し、外部端子360から入力
された制御信号をインバータ350で反転してから上記
pチャンネル型MOSトランジスタ420のゲート電極
に伝達するようにした点である。pチャンネル型MOS
トランジスタのオン抵抗は、nチャンネル型MOSトラ
ンジスタ416と同様に比較的低くくされる。外部端子
360がハイレベルにされている場合には、nチャンネ
ル型MOSトランジスタ416及びpチャンネル型MO
Sトランジスタ420がオンされることから、可変抵抗
手段37は低抵抗状態とされる。外部端子360がロー
レベルにされている場合には、nチャンネル型MOSト
ランジスタ416及びpチャンネル型MOSトランジス
タ420がオフされることから、可変抵抗手段37は高
抵抗状態とされる。
【0044】尚、図示されないが、オン抵抗が比較的高
く設定されたpチャンネル型MOSトランジスタをnチ
ャンネル型MOSトランジスタ414に並列接続するこ
とでCMOSトランスファゲートを形成するようにして
も良い。この場合、上記pチャンネル型MOSトランジ
スタをオン状態に固定するため、そのゲート電極を低電
位側電源Vssに結合する。
く設定されたpチャンネル型MOSトランジスタをnチ
ャンネル型MOSトランジスタ414に並列接続するこ
とでCMOSトランスファゲートを形成するようにして
も良い。この場合、上記pチャンネル型MOSトランジ
スタをオン状態に固定するため、そのゲート電極を低電
位側電源Vssに結合する。
【0045】また、上記の例では一つのインバータによ
って構成されたセル毎に可変抵抗手段を配置したものに
ついて説明したが、上記セルは一つのインバータに限定
されない。例えば図8に示されるように、6入力のナン
ド論理を得るためのナンド回路736を一つのセルと
し、このセル毎に可変抵抗手段737を設けるようにし
ても良い。ナンド回路736は、pチャンネル型MOS
トランジスタ701〜706と、nチャンネル型MOS
トランジスタ707〜712とを含んで成る。pチャン
ネル型MOSトランジスタ701〜706は互いに並列
接続され、それにnチャンネル型MOSトランジスタ7
07〜712が直列接続される。pチャンネル型MOS
トランジスタ701〜706のソース電極は高電位側電
源Vccに結合され、nチャンネル型MOSトランジス
タ712のソース電極は低電位側電源Vssに結合され
る。また、pチャンネル型MOSトランジスタ706の
ゲート電極とnチャンネル型MOSトランジスタ707
のゲート電極とが第1入力端子IN1に共通接続され、
pチャンネル型MOSトランジスタ705のゲート電極
とnチャンネル型MOSトランジスタ708のゲート電
極とが第2入力端子IN2に共通接続される。さらに、
pチャンネル型MOSトランジスタ704のゲート電極
とnチャンネル型MOSトランジスタ709のゲート電
極とが第3入力端子IN3に共通接続され、pチャンネ
ル型MOSトランジスタ703のゲート電極とnチャン
ネル型MOSトランジスタ710のゲート電極とが第4
入力端子IN4に共通接続される。そして、pチャンネ
ル型MOSトランジスタ702のゲート電極とnチャン
ネル型MOSトランジスタ7110のゲート電極とが第
5入力端子IN5に共通接続され、pチャンネル型MO
Sトランジスタ701のゲート電極とnチャンネル型M
OSトランジスタ712のゲート電極とが第6入力端子
IN6に共通接続される。可変抵抗手段737は、オン
抵抗が高く設定されたトランスファゲート713と、そ
れよりもオン抵抗が低く設定されたCMOSトランスフ
ァゲート714とが並列接続されて成る。特に制限され
ないが、CMOSトランスファゲート713のオン抵抗
は6kΩとされ、CMOSトランスファゲート714の
オン抵抗は600Ωとされる。CMOSトランスファゲ
ート713は、nチャンネル型MOSトランジスタ71
3Aとpチャンネル型MOSトランジスタ713Bとが
並列接続されて成る。CMOSトランスファゲート71
4は、pチャンネル型MOSトランジスタ714Aとn
チャンネル型MOSトランジスタ714Bとが並列接続
されて成る。nチャンネル型MOSトランジスタ713
Aのゲート電極が高電位側電源Vccに結合され、pチ
ャンネル型MOSトランジスタ713Bのゲート電極が
低電位側電源Vssに結合されることにより、CMOS
トランスファゲート713は導通状態に固定される。ま
た、nチャンネル型MOSトランジスタ714Bのゲー
ト電極には、外部端子760から入力された信号が伝達
され、pチャンネル型MOSトランジスタ714Aには
外部端子760から入力された信号がインバータ750
を介して伝達される。外部端子760がハイレベルの場
合、CMOSトランスファゲート714が導通される。
って構成されたセル毎に可変抵抗手段を配置したものに
ついて説明したが、上記セルは一つのインバータに限定
されない。例えば図8に示されるように、6入力のナン
ド論理を得るためのナンド回路736を一つのセルと
し、このセル毎に可変抵抗手段737を設けるようにし
ても良い。ナンド回路736は、pチャンネル型MOS
トランジスタ701〜706と、nチャンネル型MOS
トランジスタ707〜712とを含んで成る。pチャン
ネル型MOSトランジスタ701〜706は互いに並列
接続され、それにnチャンネル型MOSトランジスタ7
07〜712が直列接続される。pチャンネル型MOS
トランジスタ701〜706のソース電極は高電位側電
源Vccに結合され、nチャンネル型MOSトランジス
タ712のソース電極は低電位側電源Vssに結合され
る。また、pチャンネル型MOSトランジスタ706の
ゲート電極とnチャンネル型MOSトランジスタ707
のゲート電極とが第1入力端子IN1に共通接続され、
pチャンネル型MOSトランジスタ705のゲート電極
とnチャンネル型MOSトランジスタ708のゲート電
極とが第2入力端子IN2に共通接続される。さらに、
pチャンネル型MOSトランジスタ704のゲート電極
とnチャンネル型MOSトランジスタ709のゲート電
極とが第3入力端子IN3に共通接続され、pチャンネ
ル型MOSトランジスタ703のゲート電極とnチャン
ネル型MOSトランジスタ710のゲート電極とが第4
入力端子IN4に共通接続される。そして、pチャンネ
ル型MOSトランジスタ702のゲート電極とnチャン
ネル型MOSトランジスタ7110のゲート電極とが第
5入力端子IN5に共通接続され、pチャンネル型MO
Sトランジスタ701のゲート電極とnチャンネル型M
OSトランジスタ712のゲート電極とが第6入力端子
IN6に共通接続される。可変抵抗手段737は、オン
抵抗が高く設定されたトランスファゲート713と、そ
れよりもオン抵抗が低く設定されたCMOSトランスフ
ァゲート714とが並列接続されて成る。特に制限され
ないが、CMOSトランスファゲート713のオン抵抗
は6kΩとされ、CMOSトランスファゲート714の
オン抵抗は600Ωとされる。CMOSトランスファゲ
ート713は、nチャンネル型MOSトランジスタ71
3Aとpチャンネル型MOSトランジスタ713Bとが
並列接続されて成る。CMOSトランスファゲート71
4は、pチャンネル型MOSトランジスタ714Aとn
チャンネル型MOSトランジスタ714Bとが並列接続
されて成る。nチャンネル型MOSトランジスタ713
Aのゲート電極が高電位側電源Vccに結合され、pチ
ャンネル型MOSトランジスタ713Bのゲート電極が
低電位側電源Vssに結合されることにより、CMOS
トランスファゲート713は導通状態に固定される。ま
た、nチャンネル型MOSトランジスタ714Bのゲー
ト電極には、外部端子760から入力された信号が伝達
され、pチャンネル型MOSトランジスタ714Aには
外部端子760から入力された信号がインバータ750
を介して伝達される。外部端子760がハイレベルの場
合、CMOSトランスファゲート714が導通される。
【0046】図9には、図8に示される6入力ナンド回
路736及び可変抵抗手段の737のレイアウトが示さ
れ、図10にはそれの比較対象とされる回路のレイアウ
トが示される。
路736及び可変抵抗手段の737のレイアウトが示さ
れ、図10にはそれの比較対象とされる回路のレイアウ
トが示される。
【0047】図9において、MOSトランジスタのアク
ティブ領域913と論理ゲート912とが敷き詰められ
ている。901〜906は6入力ナンド回路736のセ
ル入力端子であり、図8に示される入力端子IN1〜I
N6に対応する。907は6入力ナンド回路736のセ
ル出力端子であり、このセル出力端子907はpチャン
ネル型MOSトランジスタ706とnチャンネル型MO
Sトランジスタ707の直列接続ノードから引き出され
る。908は、第1層配線による高電位側電源Vccラ
イン、909は、第2層配線による低電位側電源Vss
ライン、910はコンタクトホールである。nチャンネ
ル型MOSトランジスタ713Aとpチャンネル型MO
Sトランジスタ713Bとが並列接続されて成るCMO
Sトランスファゲート713が設けられ、また、pチャ
ンネル型MOSトランジスタ714Aとnチャンネル型
MOSトランジスタ714Bとが並列接続されて成るト
ランスファーゲート714が設けられる。CMOSトラ
ンスファゲート713は、オン抵抗が比較的高く設定さ
れ、例えば6kΩとされる。CMOSトランスファゲー
ト714は、オン抵抗が比較的低くく設定され、例えば
600Ωとされる。918は上記pチャンネル型MOS
トランジスタ714Aのゲート電極から引き出された制
御線に繋がるコンタクトホール、919は上記nチャン
ネル型MOSトランジスタ714Bのゲート電極から引
き出された制御線に繋がるコンタクトホールである。
ティブ領域913と論理ゲート912とが敷き詰められ
ている。901〜906は6入力ナンド回路736のセ
ル入力端子であり、図8に示される入力端子IN1〜I
N6に対応する。907は6入力ナンド回路736のセ
ル出力端子であり、このセル出力端子907はpチャン
ネル型MOSトランジスタ706とnチャンネル型MO
Sトランジスタ707の直列接続ノードから引き出され
る。908は、第1層配線による高電位側電源Vccラ
イン、909は、第2層配線による低電位側電源Vss
ライン、910はコンタクトホールである。nチャンネ
ル型MOSトランジスタ713Aとpチャンネル型MO
Sトランジスタ713Bとが並列接続されて成るCMO
Sトランスファゲート713が設けられ、また、pチャ
ンネル型MOSトランジスタ714Aとnチャンネル型
MOSトランジスタ714Bとが並列接続されて成るト
ランスファーゲート714が設けられる。CMOSトラ
ンスファゲート713は、オン抵抗が比較的高く設定さ
れ、例えば6kΩとされる。CMOSトランスファゲー
ト714は、オン抵抗が比較的低くく設定され、例えば
600Ωとされる。918は上記pチャンネル型MOS
トランジスタ714Aのゲート電極から引き出された制
御線に繋がるコンタクトホール、919は上記nチャン
ネル型MOSトランジスタ714Bのゲート電極から引
き出された制御線に繋がるコンタクトホールである。
【0048】図2に示される論理回路群22,23,2
4においては、図1に示されるように一つのセル(イン
バータ)が二つのMOSトランジスタによって形成され
る場合のみならず、一つのセルが多数の基本セルによっ
て形成される場合、例えば図8に示されるように一つの
セル(6入力ナンド回路)が12個のMOSトランジス
タによって形成される場合がある。そのことを考慮すれ
ば、可変抵抗手段をセル毎に設けたことによるチップレ
イアウト面積の増加分は、可変抵抗手段を設けない場合
の20%程度とされるため、大幅な面積増加を伴わずに
済む。
4においては、図1に示されるように一つのセル(イン
バータ)が二つのMOSトランジスタによって形成され
る場合のみならず、一つのセルが多数の基本セルによっ
て形成される場合、例えば図8に示されるように一つの
セル(6入力ナンド回路)が12個のMOSトランジス
タによって形成される場合がある。そのことを考慮すれ
ば、可変抵抗手段をセル毎に設けたことによるチップレ
イアウト面積の増加分は、可変抵抗手段を設けない場合
の20%程度とされるため、大幅な面積増加を伴わずに
済む。
【0049】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるASI
Cに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。
なされた発明をその背景となった利用分野であるASI
Cに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。
【0050】本発明は、少なくとも所定の論理機能を有
するセルを含むことを条件に適用することができる。
するセルを含むことを条件に適用することができる。
【0051】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0052】すなわち、可変抵抗手段は、通常動作時に
は、信号遅延の低減を図るために低抵抗状態にされ、テ
スト動作時には、リーク電流に起因する論理不良を生じ
させるために高抵抗状態に切り換えられる。上記後段回
路で電流リークが生じている場合には、可変抵抗手段で
の電圧降下により、上記セルの出力論理と上記後段回路
の入力論理とが異なってしまうために論理不良を生じ、
それにより論理不良の故障辞書解析の適用が可能になる
ため、電流リーク不良解析の的確化を図ることができ
る。
は、信号遅延の低減を図るために低抵抗状態にされ、テ
スト動作時には、リーク電流に起因する論理不良を生じ
させるために高抵抗状態に切り換えられる。上記後段回
路で電流リークが生じている場合には、可変抵抗手段で
の電圧降下により、上記セルの出力論理と上記後段回路
の入力論理とが異なってしまうために論理不良を生じ、
それにより論理不良の故障辞書解析の適用が可能になる
ため、電流リーク不良解析の的確化を図ることができ
る。
【図1】本発明にかかるLSIに含まれる論理回路群に
おける主要部の構成例回路図である。
おける主要部の構成例回路図である。
【図2】上記LSIの全体的なレイアウト説明図であ
る。
る。
【図3】上記LSIに含まれる論理回路群における主要
部の構成例回路図である。
部の構成例回路図である。
【図4】上記LSIに含まれる論理回路群における主要
部のレイアウト説明図である。
部のレイアウト説明図である。
【図5】図4に示される主要部の比較対象とされる回路
のレイアウト説明図である。
のレイアウト説明図である。
【図6】上記LSIについてのテストのフローチャート
である。
である。
【図7】上記LSIに含まれる論理回路群における主要
部の別の構成例回路図である。
部の別の構成例回路図である。
【図8】上記LSIに含まれる論理回路群における主要
部の別の構成例回路図である。
部の別の構成例回路図である。
【図9】図8に示される回路のレイアウト説明図であ
る。
る。
【図10】図8に示される回路の比較対象とされる回路
のレイアウト説明図である。
のレイアウト説明図である。
20 LSI 21 RAM 22,23,24 論理回路群 25 モジュール間結線用配線チャネル 37,38,39,737 可変抵抗手段 INV1,INV2,INV3 インバータ 360,760 外部端子 736 ナンド回路 713,714 CMOSトランスファゲート
Claims (5)
- 【請求項1】 所定の論理機能を有するセルを含む半導
体集積回路であって、 上記セルと上記セルの後段に配置された後段回路とを結
ぶ信号線に直列接続され、上記セルの出力端子と上記後
段回路の入力端子との間を低抵抗状態と高抵抗状態とに
切り換え可能な可変抵抗手段を含んで成ることを特徴と
する半導体集積回路。 - 【請求項2】 所定の論理機能を有する複数のセルを含
む半導体集積回路であって、 上記セルと上記セルの後段に配置された後段回路とを結
ぶ信号線に直列接続され、上記セルの出力端子と上記後
段回路の入力端子との間を、上記半導体集積回路の通常
動作時には低抵抗状態に、上記半導体集積回路のテスト
動作時には高抵抗状態に、それぞれ調整可能な可変抵抗
手段が上記セル毎に設けられて成ることを特徴とする半
導体集積回路。 - 【請求項3】 上記可変抵抗手段の外部制御を可能とす
る外部端子を含む請求項1又は2記載の半導体集積回
路。 - 【請求項4】 上記可変抵抗手段は、オン抵抗が比較的
高く設定された第1トランジスタによる第1スイッチ
と、上記第1トランジスタよりもオン抵抗が低く設定さ
れた第2トランジスタによる第2スイッチとが並列接続
されて成り、上記第1スイッチはオン状態に固定され、
上記第2トランジスタは上記外部端子の論理状態により
動作制御可能に上記外部端子に結合されて成る請求項3
記載の半導体集積回路。 - 【請求項5】 上記第1トランジスタ又は第2トランジ
スタは、pチャンネル型MOSトランジスタと、それに
並列接続されることでトランスファゲートを形成するた
めのnチャンネル型MOSトランジスタとを含む請求項
4記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000262729A JP2002076283A (ja) | 2000-08-31 | 2000-08-31 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000262729A JP2002076283A (ja) | 2000-08-31 | 2000-08-31 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002076283A true JP2002076283A (ja) | 2002-03-15 |
Family
ID=18750366
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000262729A Pending JP2002076283A (ja) | 2000-08-31 | 2000-08-31 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002076283A (ja) |
-
2000
- 2000-08-31 JP JP2000262729A patent/JP2002076283A/ja active Pending
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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