JP2002076283A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 電流リーク不良解析を的確に行うための技術
を提供することにある。 【解決手段】 可変抵抗手段（３７）は、通常動作時に
は、信号遅延の低減を図るために低抵抗状態にされ、テ
スト動作時には、リーク電流に起因する論理不良を生じ
させるために高抵抗状態に切り換えられる。後段回路
（ＩＮＶ２）で電流リークが生じている場合、そのリー
ク電流が上記可変抵抗手段を介して流れるため、そこで
の電圧降下により論理不良を生ずる。論理不良の発生箇
所は、半導体集積回路の故障診断における故障辞書解析
によって絞り込むことができ、それによって電流リーク
不良解析の的確化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
特にそれにおける電流リーク不良解析の容易化を図るた
めの技術に関する。

【０００２】

【従来の技術】半導体集積回路の故障解析に用いる手法
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック」第６８９頁に記
載されているように、ＥＢＩＣ（ｅｌｅｃｔｒｏｎ ｂ
ｅａｍ ｉｎｄｕｃｅｄ ｃｕｒｒｅｎｔ）法、ＰＩＣ
（ｐｈｏｔｏ−ｉｎｊｅｃｔｅｄ ｃａｒｒｉｅｒ）
法、液晶法、露結法などが知られている。

【０００３】ＥＢＩＣ法は、電子ビームによって誘起さ
れた電流を検出する手法であり、ｐｎ接合やゲートのシ
ョート箇所の検出手段として有効とされる。ＰＩＣ法
は、電流の誘起源としてＥＢＩＣ法での電子ビームの代
わりにレーザ光を用いるもので、ＥＢＩＣに比べて試料
を真空中に入れる必要がないことや、ビーム照射による
損傷が無いといった点で優れている。例えばコレストリ
ック液晶などのように、液晶の種類によっては、常温付
近での温度変化で相転移を起こすという性質があり、そ
れによれば、１０〜２０μｍ程度のホットスポットの検
出が可能とされる。例えばコレストリック液晶では、転
移温度以下で、液晶を透過する偏光の軸を回転させる
が、転移温度以上では等方向になり、偏光軸は回転され
ない。そこで、ＬＳＩチップ上に取り付けられたな液晶
を偏光顕微鏡で観察することによってホットスポットの
検出が可能とされる。

【０００４】結露法も上記液晶法と同様に簡便にＬＳＩ
チップ上のホットスポットを検出することができる。例
えばＬＳＩを冷却することでＬＳＩチップ表面に露を付
着させ、金属顕微鏡で観察しながらＬＳＩを動作させる
と、ホットスポットから露が蒸発し始める様子が観察で
き、それによってホットスポットの観察が可能とされ
る。

【０００５】

【発明が解決しようとする課題】論理ＬＳＩの完成品で
の不良においては、スタンバイ電流（Ｉｄｄｑと略記さ
れる）リークが相当な割合を占めている。スタンバイ電
流のリーク不良は、ＬＳＩの品質保持・向上のためには
不良解析と一刻も早い工程フィードバックが必要であ
る。

【０００６】しかしながら、スタンバイ電流のリーク不
良について本願発明者が検討したところ、リーク箇所を
光や熱のホットスポットとして検知しようとしても、配
線の多層化により、チップ表面からの観察は困難とされ
る。また、半導体基板の裏面からアプローチする方法も
考えられるが、パッケージの切削や、散乱防止のための
半導体基板の鏡面加工など、試料前処理に手間がかか
る。また、リークする場合とリークしない場合との内部
論理状態を比較することで、リーク箇所を論理的に絞り
込む方法が考えられるが、例えば論理（ファンクショ
ン）不良の故障辞書解析の手法に比べて故障箇所の絞り
込み精度が低い。論理不良の故障辞書解析は、故障位置
の絞り込み精度に優れているが、完成された論理ＬＳＩ
の一部の論理回路においてミリアンペア・オーダーの電
流リークが生じているにもかかわらず、当該論理回路が
正常に動作する場合があり、かかる場合にはそれを異常
と認識することができないため、故障辞書解析を適用す
ることができない。

【０００７】本発明の目的は、電流リーク不良解析を的
確に行うための技術を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、セルとこのセルの後段に配置さ
れた後段回路とを結ぶ信号線に直列接続され、上記セル
の出力端子と上記後段回路の入力端子との間を低抵抗状
態と高抵抗状態とに切り換え可能な可変抵抗手段を設け
る。

【００１１】上記の手段によれば、可変抵抗手段は、通
常動作時には、信号遅延の低減を図るために低抵抗状態
にされ、テスト動作時には、リーク電流に起因する論理
不良を生じさせるために高抵抗状態に切り換えられる。
もし、上記後段回路で電流リークが生じている場合に
は、そのリーク電流は、上記可変抵抗手段を介して流れ
る。上記可変抵抗手段は、テスト動作時には高抵抗状態
に切り換えられているため、そこでの電圧降下により、
上記セルの出力論理と上記後段回路の入力論理とが異な
ってしまうために論理不良を生ずる。つまり、上記可変
抵抗手段は、電流リークが生じている場合に、強制的に
論理不良を併発させて、論理不良の故障辞書解析の適用
を可能にする。このことが、電流リーク不良解析の的確
化を達成する。

【００１２】上記セルが複数配置される場合には、上記
可変抵抗手段は、そのセルの出力ノード毎に設けること
ができる。

【００１３】このとき、上記可変抵抗手段の外部制御を
半導体集積回路の外部から容易に行えるようにするに
は、上記可変抵抗手段の外部制御を可能とする外部端子
を設けるとよい。

【００１４】また、上記可変抵抗手段は、オン抵抗が比
較的高く設定された第１トランジスタによる第１スイッ
チと、上記第１トランジスタよりもオン抵抗が低く設定
された第２トランジスタによる第２スイッチとが並列接
続されて成り、上記第１トランジスタはオン状態に固定
され、上記第２トランジスタは上記外部端子の論理状態
により動作制御可能に上記外部端子に結合することがで
きる。

【００１５】さらに上記第１トランジスタ又は第２トラ
ンジスタは、ｐチャンネル型ＭＯＳトランジスタとそれ
に並列接続されることでトランスファゲートを形成する
ためのｎチャンネル型ＭＯＳトランジスタとすることが
できる。

【００１６】

【発明の実施の形態】図２には本発明にかかるＬＳＩの
構成例が示される。

【００１７】図２に示されるＬＳＩ２０は、特に制限さ
れないが、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅ
ｃｉｆｉｃ ＩＣ）とされ、モジュール間結線用配線チ
ャネル２５によって複数のモジュールが結線されること
により、データ処理装置などの所定の機能を有する論理
ＬＳＩとして機能する。上記複数のモジュールには、特
に制限されないが、ランダム・アクセス・メモリ（ＲＡ
Ｍ）２１、及びこのＲＡＭ２１を制御可能な論理回路群
２２，２３，２４が含まれる。上記複数のモジュールを
包囲するように、入出力部Ｉ／Ｏが形成され、この入出
力部Ｉ／Ｏを介して、ＬＳＩの外部との間で信号のやり
取りが可能とされる。

【００１８】図３には、上記論理回路群２３における主
要部が示される。

【００１９】上記論理回路群２３は、特に制限されない
が、図３に示されるように、複数のインバータＩＮＶ
１，ＩＮＶ２，ＩＮＶ３を含む。インバータＩＮＶ１
は、ｐチャンネル型ＭＯＳトランジスタ３１とｎチャン
ネル型ＭＯＳトランジスタ３２とが直列接続されて成
り、インバータＩＮＶ２は、ｐチャンネル型ＭＯＳトラ
ンジスタ３３とｎチャンネル型ＭＯＳトランジスタ３４
とが直列接続されて成り、インバータＩＮＶ３は、ｐチ
ャンネル型ＭＯＳトランジスタ３５とｎチャンネル型Ｍ
ＯＳトランジスタ３６とが直列接続されて成る。ここ
で、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３は、それ
ぞれ入力信号の論理を反転する機能を有するセルとされ
る。上記ｐチャンネル型ＭＯＳトランジスタ３１，３
３，３５のソース電極は高電位側電源Ｖｄｄに結合さ
れ、上記ｎチャンネル型ＭＯＳトランジスタ３２，３
４，３６のソース電極は低電位側電源Ｖｓｓに結合され
る。インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の各出力
ノードには、低抵抗状態と高抵抗状態とに切り換え可能
な可変抵抗手段３７，３８，３９が設けられる。可変抵
抗手段３７は、インバータＩＮＶ１とその出力信号を取
り込むインバータＩＮＶ２とを結ぶ信号線に直列接続さ
れ、可変抵抗手段３８は、インバータＩＮＶ２とその出
力信号を取り込むインバータＩＮＶ３とを結ぶ信号線に
直列接続され、可変抵抗手段３９は、インバータＩＮＶ
３その出力信号を取り込む後段回路（図示せず）とを結
ぶ信号線に直列接続される。上記可変抵抗手段３７，３
８，３９は互いに同一構成とされる。

【００２０】図１には、上記可変抵抗手段３７の構成例
が代表的に示される。

【００２１】可変抵抗手段３７は、特に制限されない
が、ｎチャンネル型ＭＯＳトランジスタ４１４，４１６
が並列接続されて成る。ｎチャンネル型ＭＯＳトランジ
スタ４１４はのゲート電極は高電位側電源Ｖｄｄに結合
され、この回路に通電されている限りにおいて常にオン
されている。ｎチャンネル型ＭＯＳトランジスタ４１４
のオン抵抗は比較的高く設定される。特に制限されない
が、ｎチャンネル型ＭＯＳトランジスタ４１４のオン抵
抗は６ｋΩとされる。ｎチャンネル型ＭＯＳトランジス
タ４１６のオン抵抗は比較的低くく設定される。特に制
限されないが、ｎチャンネル型ＭＯＳトランジスタ４１
６のオン抵抗は６００Ωとされる。ＭＯＳトランジスタ
のオン抵抗は、ゲート寸法によって調整することができ
る。

【００２２】上記可変抵抗手段３７，３８，３９の動作
制御信号をチップの外部から取り込むための外部端子３
６０が設けられ、この外部端子３６０の論理レベルは、
上記可変抵抗手段３７，３８，３９におけるｎチャンネ
ル型ＭＯＳトランジスタ４１６に伝達される。外部端子
３６０がハイレベルの場合にはｎチャンネル型ＭＯＳト
ランジスタ４１６がオンされ、外部端子３６０がローレ
ベルの場合にはｎチャンネル型ＭＯＳトランジスタ４１
６オフされる。このＬＳＩ２０のテストにおいては、上
記外部端子３６０が必要に応じてハイレベル又はローレ
ベルに切り換えられる。しかし、このＬＳＩ２０がユー
ザシステムに実装された場合には、上記外部端子３６０
は、特に制限されないが、プリント配線により高電位側
電源Ｖｃｃに結合されることでハイレベルに固定され
る。ＬＳＩ２０がユーザシステムに実装された後は、可
変抵抗手段３７，３８，３９を高抵抗に切り換える必要
はない。可変抵抗手段３７，３８，３９は低抵抗状態に
固定されることによって、ＬＳＩ２０の通常動作での信
号遅延の低減が図られる。

【００２３】図４には、図１におけるインバータＩＮＶ
１及び可変抵抗手段３７のレイアウトが示され、図５に
はそれの比較対象とされる回路のレイアウトが示され
る。

【００２４】図４において、ＭＯＳトランジスタのアク
ティブ領域４０２と論理ゲート４０１とが敷き詰められ
ている。高電位側電源（Ｖｃｃ）幹線４０３が基板及び
ｐチャンネル型ＭＯＳトランジスタに対してそれぞれコ
ンタクトホール４０４，４０５によって結合される。ま
た、低電位側電源（Ｖｓｓ）幹線４０６が基板及びｎチ
ャンネル型ＭＯＳトランジスタに対してそれぞれコンタ
クトホール４０４，４０７で結合されている。４０８は
インバータの入力線、４０９はインバータの出力線であ
る。４１０は第１層配線、４１１は第２層配線、４１２
は第１層配線をゲート又は基板（Ｓｉ）に接続するため
のコンタクトホール、４１３は、第１層配線と第２層配
線とを結合するためのビア（ｖｉａ）ホールである。４
１４は、ＮＭＯＳスイッチを形成するためのｎチャンネ
ル型ＭＯＳトランジスタ、４１５は、上記ｎチャンネル
型ＭＯＳトランジスタ４１４を常にオン状態とさせるた
めに、高電位側電源Ｖｃｃレベルに固定されたＶｃｃ固
定ライン、４１６はＮＭＯＳスイッチを形成するための
ｎチャンネル型ＭＯＳトランジスタ、４１７は、上記ｎ
チャンネル型ＭＯＳトランジスタ４１６のオン／オフ動
作を制御するための制御線である。この制御線４１７に
外部端子３６０が結合される。

【００２５】また、ｎチャンネル型ＭＯＳトランジスタ
４１４，４１６、高電位側電源（Ｖｃｃ）固定ライン、
ｎチャンネル型ＭＯＳトランジスタ４１６をオン／オフ
制御するための制御線４１７が設けられる。インバータ
は、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル
型ＭＯＳトランジスタとが直列接続されて構成された一
つのセルとされ、このセルの出力ノード毎に可変抵抗手
段を設けるようにしている。

【００２６】図５においては、図１に示される可変抵抗
手段３７が設けられていないため、その分、レイアウト
面積は小さい。換言すれば、可変抵抗手段３７が設けら
れることにより、レイアウト面積が大きくなる。

【００２７】図６には、ＬＳＩ２０のテストの流れが示
される。

【００２８】先ず、テスト対象とされるＬＳＩ２０が、
他のＬＳＩと共にＬＳＩテスタ（図示せず）にセットさ
れ、このＬＳＩテスタにおいて所定の検査用プログラム
が実行されることによって、検査対象ＬＳＩとＬＳＩテ
スタとのコンタクト状態がテストされる（Ｓ６１）。そ
して、検査対象ＬＳＩとＬＳＩテスタとのコンタクト状
態が良好であれば、リーク不良位置の解析を行うか否か
の判別、すなわち、オペレータによってリーク不良位置
の解析を行う旨の指示がＬＳＩテスタに対して与えられ
たか否かのの判別が行われる（Ｓ６２）。この判別にお
いてリーク不良位置の解析を行う（ＹＥＳ）と判断され
た場合には、ＬＳＩテスタによって外部端子３６０がハ
イレベルにされることで、可変抵抗手段３７，３８，３
９が高抵抗状態に設定される。この状態で直流特性テス
トや交流特性テストが行われる（Ｓ６４）。

【００２９】この直流特性テストにおいては、ＬＳＩ２
０の外部端子（入出力端子及び電源端子）の電圧や、外
部端子を通過する電流が直流的に測定される。例えば直
流出力電圧の測定においては、非測定デバイスとしての
ＬＳＩ２０の測定端子に規定の電流を入力又は出力させ
たときの端子電圧が測定される。また、電流測定におい
ては、測定端子以外の端子を規定の条件に設定し、測定
端子に規定の電圧を印加したときに測定端子に流れる電
流が測定される。この直流特性テストの項目としては、
ハイレベル出力電圧、ローレベル出力電圧、ハイレベル
入力電流、ローレベル入力電流、入力リーク電流、出力
リーク電流、電源電流などを挙げることができる。

【００３０】交流特性テストでは、入出力端子間の伝搬
遅延時間、出力波形の遷移時間、セットアップ時間、ホ
ールド時間、最小クロックパルス幅、最大クロック（動
作周波数）などが測定される。時間測定は、ＬＳＩテス
タを用いる場合には、論理ファンクションテストにおい
てパス／フェイルを判定するためのタイミング信号を順
次時間的に移動させて時間を測定すべき規定電圧レベル
前後におけるパス／フェイルを判定するようにＬＳＩテ
スタがプログラミングされる。

【００３１】尚、上記ステップＳ６２の判別において、
リーク不良位置の解析を行わない（ＮＯ）と判断された
場合には、上記ステップＳ６３の高抵抗切り換えを行わ
ずにリーク電流のテストが行われる。この場合、外部端
子３６０がハイレベルにされることで、可変抵抗手段３
７，３８，３９は低抵抗状態とされている。

【００３２】上記リーク電流テストの後に論理ファンク
ションテストが行われる（Ｓ６５）。この論理ファンク
ションテストは、ＬＳＩ２０に規定の動作条件を与えた
ときに、ＬＳＩが機能に異常を示さずに動作するか否か
を確認するためのテストである。ＬＳＩテスタにおい
て、所定のテストパターが発生され、それがＬＳＩ２０
の入力端子から取り込まれる。そして、ＬＳＩ２０の出
力端子から出力された信号がＬＳＩテスタで収集され、
それが期待値と比較される。そして、ＬＳＩ２０の出力
端子から出力された信号が期待値と一致すれば、ＬＳＩ
２０は正常に動作しているが、そうでなければ論理不良
とされる。

【００３３】ここで、ｎチャンネル型ＭＯＳトランジス
タ３４におけるゲート絶縁膜が破壊され、それにより、
破線３００で示されるようなルートでリーク電流が流れ
る場合を考える（図３参照）。ｎチャンネル型ＭＯＳト
ランジスタ３４におけるゲート絶縁膜が破壊された場合
のリーク経路の抵抗３０１は、ＭＯＳトランジスタのオ
ン抵抗よりも高いことが多く、その場合には上記リーク
電流３００に起因して論理レベルが反転されない。つま
り、ミリアンペア・オーダーのリーク電流が生じている
にもかかわらず、それが論理不良として検出されない。
論理不良と成らないため、電流リーク箇所の絞り込みの
ために、論理不良の故障辞書解析を適用するすることが
できない。

【００３４】これに対して、上記ステップＳ６３におい
て可変抵抗手段６３が高抵抗状態に切り換えられた場合
には、高抵抗状態に設定された可変抵抗手段３７におい
て電圧降下が生じ、そのためにｎチャンネル型ＭＯＳト
ランジスタ３４のゲート電極はローレベルにされる。つ
まり、ｎチャンネル型ＭＯＳトランジスタ３４にリーク
電流が流れている場合には、それが原因でｎチャンネル
型ＭＯＳトランジスタ３４のゲート電極がローレベルに
なるため、強制的に論理不良が併発され、それはステッ
プＳ６５の論理ファンクションテストにおいて論理不良
として認識される。

【００３５】上記のように論理不良を併発した場合、故
障辞書解析によって電流リーク箇所を絞り込むことがで
きる。すなわち、ＬＳＩ２０の故障に関するデータベー
スである故障辞書を参照しながら、上記ステップＳ６５
の論理ファンクションテストにおいて得られたデータを
解析することにより、論理不良箇所の絞り込みを行うこ
とができる。ここでこの論理不良箇所は電流リーク箇所
を意味する。

【００３６】上記ステップＳ６５の論理ファンクション
テストが終了された後には、ＲＡＭ２１の動作テストが
行われる（Ｓ６６）。現実のメモリは、回路相互が近接
し、且つ、回路間の配線も複雑に形成されているため、
テストパターンが複雑にならざるを得ない。メモリの試
験では経験的に工夫した現実的なテストパターンが使用
される。また、テストパターンが膨大になるため、デー
タの縮約が行われ、この縮約後に期待値との比較が行わ
れる。

【００３７】上記した例によれば、以下の作用効果を得
ることができる。

【００３８】（１）ステップＳ６３において可変抵抗手
段３７，３８，３９が高抵抗状態に切り換えられた場合
において、電流リークが生じている場合、対応する可変
抵抗手段において電圧降下が生じ、そのためにｎチャン
ネル型ＭＯＳトランジスタ３４のゲート電極はローレベ
ルにされ、強制的に論理不良が併発される。このように
論理不良が併発された場合には、所定の故障辞書に基づ
く故障辞書解析を行うことができ、それによって、リー
ク発生箇所を絞り込むことができる。

【００３９】（２）セル毎に上記可変抵抗手段が設けら
れることにより、リーク発生箇所の絞り込みを精度良く
行うことができる。

【００４０】（３）可変抵抗手段の外部制御を可能とす
る外部端子３６０を設けることにより、可変抵抗手段の
制御をチップの外部から容易に行うことができる。

【００４１】（４）オン抵抗が比較的高く設定されたｎ
チャンネル型ＭＯＳトランジスタ４１４による第１スイ
ッチと、上記第１トランジスタよりもオン抵抗が低く設
定されたｎチャンネル型ＭＯＳトランジスタ４１６によ
る第２スイッチとを並列接続することにより、上記可変
抵抗手段３７を容易に実現することができる。

【００４２】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００４３】例えば、可変抵抗手段３７にＣＭＯＳトラ
ンスファゲートを用いることができる。図７にはこの場
合の構成例が示される。図７に示される可変抵抗手段３
７が、図１に示されるのと大きく相違するのは、ｎチャ
ンネル型ＭＯＳトランジスタ４１６にｐチャンネル型Ｍ
ＯＳトランジスタ４２０を並列接続することでＣＭＯＳ
トランスファゲートを構成し、外部端子３６０から入力
された制御信号をインバータ３５０で反転してから上記
ｐチャンネル型ＭＯＳトランジスタ４２０のゲート電極
に伝達するようにした点である。ｐチャンネル型ＭＯＳ
トランジスタのオン抵抗は、ｎチャンネル型ＭＯＳトラ
ンジスタ４１６と同様に比較的低くくされる。外部端子
３６０がハイレベルにされている場合には、ｎチャンネ
ル型ＭＯＳトランジスタ４１６及びｐチャンネル型ＭＯ
Ｓトランジスタ４２０がオンされることから、可変抵抗
手段３７は低抵抗状態とされる。外部端子３６０がロー
レベルにされている場合には、ｎチャンネル型ＭＯＳト
ランジスタ４１６及びｐチャンネル型ＭＯＳトランジス
タ４２０がオフされることから、可変抵抗手段３７は高
抵抗状態とされる。

【００４４】尚、図示されないが、オン抵抗が比較的高
く設定されたｐチャンネル型ＭＯＳトランジスタをｎチ
ャンネル型ＭＯＳトランジスタ４１４に並列接続するこ
とでＣＭＯＳトランスファゲートを形成するようにして
も良い。この場合、上記ｐチャンネル型ＭＯＳトランジ
スタをオン状態に固定するため、そのゲート電極を低電
位側電源Ｖｓｓに結合する。

【００４５】また、上記の例では一つのインバータによ
って構成されたセル毎に可変抵抗手段を配置したものに
ついて説明したが、上記セルは一つのインバータに限定
されない。例えば図８に示されるように、６入力のナン
ド論理を得るためのナンド回路７３６を一つのセルと
し、このセル毎に可変抵抗手段７３７を設けるようにし
ても良い。ナンド回路７３６は、ｐチャンネル型ＭＯＳ
トランジスタ７０１〜７０６と、ｎチャンネル型ＭＯＳ
トランジスタ７０７〜７１２とを含んで成る。ｐチャン
ネル型ＭＯＳトランジスタ７０１〜７０６は互いに並列
接続され、それにｎチャンネル型ＭＯＳトランジスタ７
０７〜７１２が直列接続される。ｐチャンネル型ＭＯＳ
トランジスタ７０１〜７０６のソース電極は高電位側電
源Ｖｃｃに結合され、ｎチャンネル型ＭＯＳトランジス
タ７１２のソース電極は低電位側電源Ｖｓｓに結合され
る。また、ｐチャンネル型ＭＯＳトランジスタ７０６の
ゲート電極とｎチャンネル型ＭＯＳトランジスタ７０７
のゲート電極とが第１入力端子ＩＮ１に共通接続され、
ｐチャンネル型ＭＯＳトランジスタ７０５のゲート電極
とｎチャンネル型ＭＯＳトランジスタ７０８のゲート電
極とが第２入力端子ＩＮ２に共通接続される。さらに、
ｐチャンネル型ＭＯＳトランジスタ７０４のゲート電極
とｎチャンネル型ＭＯＳトランジスタ７０９のゲート電
極とが第３入力端子ＩＮ３に共通接続され、ｐチャンネ
ル型ＭＯＳトランジスタ７０３のゲート電極とｎチャン
ネル型ＭＯＳトランジスタ７１０のゲート電極とが第４
入力端子ＩＮ４に共通接続される。そして、ｐチャンネ
ル型ＭＯＳトランジスタ７０２のゲート電極とｎチャン
ネル型ＭＯＳトランジスタ７１１０のゲート電極とが第
５入力端子ＩＮ５に共通接続され、ｐチャンネル型ＭＯ
Ｓトランジスタ７０１のゲート電極とｎチャンネル型Ｍ
ＯＳトランジスタ７１２のゲート電極とが第６入力端子
ＩＮ６に共通接続される。可変抵抗手段７３７は、オン
抵抗が高く設定されたトランスファゲート７１３と、そ
れよりもオン抵抗が低く設定されたＣＭＯＳトランスフ
ァゲート７１４とが並列接続されて成る。特に制限され
ないが、ＣＭＯＳトランスファゲート７１３のオン抵抗
は６ｋΩとされ、ＣＭＯＳトランスファゲート７１４の
オン抵抗は６００Ωとされる。ＣＭＯＳトランスファゲ
ート７１３は、ｎチャンネル型ＭＯＳトランジスタ７１
３Ａとｐチャンネル型ＭＯＳトランジスタ７１３Ｂとが
並列接続されて成る。ＣＭＯＳトランスファゲート７１
４は、ｐチャンネル型ＭＯＳトランジスタ７１４Ａとｎ
チャンネル型ＭＯＳトランジスタ７１４Ｂとが並列接続
されて成る。ｎチャンネル型ＭＯＳトランジスタ７１３
Ａのゲート電極が高電位側電源Ｖｃｃに結合され、ｐチ
ャンネル型ＭＯＳトランジスタ７１３Ｂのゲート電極が
低電位側電源Ｖｓｓに結合されることにより、ＣＭＯＳ
トランスファゲート７１３は導通状態に固定される。ま
た、ｎチャンネル型ＭＯＳトランジスタ７１４Ｂのゲー
ト電極には、外部端子７６０から入力された信号が伝達
され、ｐチャンネル型ＭＯＳトランジスタ７１４Ａには
外部端子７６０から入力された信号がインバータ７５０
を介して伝達される。外部端子７６０がハイレベルの場
合、ＣＭＯＳトランスファゲート７１４が導通される。

【００４６】図９には、図８に示される６入力ナンド回
路７３６及び可変抵抗手段の７３７のレイアウトが示さ
れ、図１０にはそれの比較対象とされる回路のレイアウ
トが示される。

【００４７】図９において、ＭＯＳトランジスタのアク
ティブ領域９１３と論理ゲート９１２とが敷き詰められ
ている。９０１〜９０６は６入力ナンド回路７３６のセ
ル入力端子であり、図８に示される入力端子ＩＮ１〜Ｉ
Ｎ６に対応する。９０７は６入力ナンド回路７３６のセ
ル出力端子であり、このセル出力端子９０７はｐチャン
ネル型ＭＯＳトランジスタ７０６とｎチャンネル型ＭＯ
Ｓトランジスタ７０７の直列接続ノードから引き出され
る。９０８は、第１層配線による高電位側電源Ｖｃｃラ
イン、９０９は、第２層配線による低電位側電源Ｖｓｓ
ライン、９１０はコンタクトホールである。ｎチャンネ
ル型ＭＯＳトランジスタ７１３Ａとｐチャンネル型ＭＯ
Ｓトランジスタ７１３Ｂとが並列接続されて成るＣＭＯ
Ｓトランスファゲート７１３が設けられ、また、ｐチャ
ンネル型ＭＯＳトランジスタ７１４Ａとｎチャンネル型
ＭＯＳトランジスタ７１４Ｂとが並列接続されて成るト
ランスファーゲート７１４が設けられる。ＣＭＯＳトラ
ンスファゲート７１３は、オン抵抗が比較的高く設定さ
れ、例えば６ｋΩとされる。ＣＭＯＳトランスファゲー
ト７１４は、オン抵抗が比較的低くく設定され、例えば
６００Ωとされる。９１８は上記ｐチャンネル型ＭＯＳ
トランジスタ７１４Ａのゲート電極から引き出された制
御線に繋がるコンタクトホール、９１９は上記ｎチャン
ネル型ＭＯＳトランジスタ７１４Ｂのゲート電極から引
き出された制御線に繋がるコンタクトホールである。

【００４８】図２に示される論理回路群２２，２３，２
４においては、図１に示されるように一つのセル（イン
バータ）が二つのＭＯＳトランジスタによって形成され
る場合のみならず、一つのセルが多数の基本セルによっ
て形成される場合、例えば図８に示されるように一つの
セル（６入力ナンド回路）が１２個のＭＯＳトランジス
タによって形成される場合がある。そのことを考慮すれ
ば、可変抵抗手段をセル毎に設けたことによるチップレ
イアウト面積の増加分は、可変抵抗手段を設けない場合
の２０％程度とされるため、大幅な面積増加を伴わずに
済む。

【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＡＳＩ
Ｃに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。

【００５０】本発明は、少なくとも所定の論理機能を有
するセルを含むことを条件に適用することができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、可変抵抗手段は、通常動作時に
は、信号遅延の低減を図るために低抵抗状態にされ、テ
スト動作時には、リーク電流に起因する論理不良を生じ
させるために高抵抗状態に切り換えられる。上記後段回
路で電流リークが生じている場合には、可変抵抗手段で
の電圧降下により、上記セルの出力論理と上記後段回路
の入力論理とが異なってしまうために論理不良を生じ、
それにより論理不良の故障辞書解析の適用が可能になる
ため、電流リーク不良解析の的確化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明にかかるＬＳＩに含まれる論理回路群に
おける主要部の構成例回路図である。

【図２】上記ＬＳＩの全体的なレイアウト説明図であ
る。

【図３】上記ＬＳＩに含まれる論理回路群における主要
部の構成例回路図である。

【図４】上記ＬＳＩに含まれる論理回路群における主要
部のレイアウト説明図である。

【図５】図４に示される主要部の比較対象とされる回路
のレイアウト説明図である。

【図６】上記ＬＳＩについてのテストのフローチャート
である。

【図７】上記ＬＳＩに含まれる論理回路群における主要
部の別の構成例回路図である。

【図８】上記ＬＳＩに含まれる論理回路群における主要
部の別の構成例回路図である。

【図９】図８に示される回路のレイアウト説明図であ
る。

【図１０】図８に示される回路の比較対象とされる回路
のレイアウト説明図である。

【符号の説明】

２０ ＬＳＩ ２１ ＲＡＭ ２２，２３，２４ 論理回路群 ２５ モジュール間結線用配線チャネル ３７，３８，３９，７３７ 可変抵抗手段 ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ ３６０，７６０ 外部端子 ７３６ ナンド回路 ７１３，７１４ ＣＭＯＳトランスファゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定の論理機能を有するセルを含む半導
   体集積回路であって、 上記セルと上記セルの後段に配置された後段回路とを結
   ぶ信号線に直列接続され、上記セルの出力端子と上記後
   段回路の入力端子との間を低抵抗状態と高抵抗状態とに
   切り換え可能な可変抵抗手段を含んで成ることを特徴と
   する半導体集積回路。
2. 【請求項２】 所定の論理機能を有する複数のセルを含
   む半導体集積回路であって、 上記セルと上記セルの後段に配置された後段回路とを結
   ぶ信号線に直列接続され、上記セルの出力端子と上記後
   段回路の入力端子との間を、上記半導体集積回路の通常
   動作時には低抵抗状態に、上記半導体集積回路のテスト
   動作時には高抵抗状態に、それぞれ調整可能な可変抵抗
   手段が上記セル毎に設けられて成ることを特徴とする半
   導体集積回路。
3. 【請求項３】 上記可変抵抗手段の外部制御を可能とす
   る外部端子を含む請求項１又は２記載の半導体集積回
   路。
4. 【請求項４】 上記可変抵抗手段は、オン抵抗が比較的
   高く設定された第１トランジスタによる第１スイッチ
   と、上記第１トランジスタよりもオン抵抗が低く設定さ
   れた第２トランジスタによる第２スイッチとが並列接続
   されて成り、上記第１スイッチはオン状態に固定され、
   上記第２トランジスタは上記外部端子の論理状態により
   動作制御可能に上記外部端子に結合されて成る請求項３
   記載の半導体集積回路。
5. 【請求項５】 上記第１トランジスタ又は第２トランジ
   スタは、ｐチャンネル型ＭＯＳトランジスタと、それに
   並列接続されることでトランスファゲートを形成するた
   めのｎチャンネル型ＭＯＳトランジスタとを含む請求項
   ４記載の半導体集積回路。