JP2002073523A - 入出力ボードのアドレス設定確認装置 - Google Patents
入出力ボードのアドレス設定確認装置Info
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- JP2002073523A JP2002073523A JP2000261216A JP2000261216A JP2002073523A JP 2002073523 A JP2002073523 A JP 2002073523A JP 2000261216 A JP2000261216 A JP 2000261216A JP 2000261216 A JP2000261216 A JP 2000261216A JP 2002073523 A JP2002073523 A JP 2002073523A
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- Japan
- Prior art keywords
- address
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- board
- hls
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Abstract
(57)【要約】
【課題】 各入出力ボードのアドレス設定が正しく設定
されているか一目瞭然に判断でき、アドレス設定のポカ
ミスを早期に発見できるようにすること。 【解決手段】 管理者がＨＬＳサテライトボード７Ａ、
７Ｂ・・・７Ｎを相互に接続すると共にＨＬＳサテライ
トボード７ＡをＨＬＳセンターボード４に接続し、ＨＬ
Ｓセンターボード４との間で通信するためにアドレスを
ディップスイッチ群８Ａ、８Ｂ・・・８Ｎにより２進法
の組み合わせにより「１」〜「６４」まで設定する。こ
のディップスイッチ群８Ａ、８Ｂ・・・８Ｎにより設定
された各アドレス情報をＨＬＳセンターボード４がＲＡ
Ｍ６に書き込み、ＣＰＵ１がＲＡＭ６に記憶されたこの
各アドレス情報及び本来のあるべき接続に基づくアドレ
ス情報を読み込んでモニタ２に表示するように制御す
る。また、ＣＰＵ１はＲＡＭ６に記憶された各アドレス
情報と本来のあるべき接続に基づくアドレス情報とを比
較し、その結果をモニタ２に表示するように制御する。
されているか一目瞭然に判断でき、アドレス設定のポカ
ミスを早期に発見できるようにすること。 【解決手段】 管理者がＨＬＳサテライトボード７Ａ、
７Ｂ・・・７Ｎを相互に接続すると共にＨＬＳサテライ
トボード７ＡをＨＬＳセンターボード４に接続し、ＨＬ
Ｓセンターボード４との間で通信するためにアドレスを
ディップスイッチ群８Ａ、８Ｂ・・・８Ｎにより２進法
の組み合わせにより「１」〜「６４」まで設定する。こ
のディップスイッチ群８Ａ、８Ｂ・・・８Ｎにより設定
された各アドレス情報をＨＬＳセンターボード４がＲＡ
Ｍ６に書き込み、ＣＰＵ１がＲＡＭ６に記憶されたこの
各アドレス情報及び本来のあるべき接続に基づくアドレ
ス情報を読み込んでモニタ２に表示するように制御す
る。また、ＣＰＵ１はＲＡＭ６に記憶された各アドレス
情報と本来のあるべき接続に基づくアドレス情報とを比
較し、その結果をモニタ２に表示するように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力ボードのア
ドレス設定を確認するためのアドレス設定確認装置に関
する。
ドレス設定を確認するためのアドレス設定確認装置に関
する。
【０００２】
【従来の技術】従来はＩ／Ｏボードを用いると配線数が
入出力点数分必要であるために省配線ボードを用いる
が、各入出力ボード（省配線ボード）のアドレス設定を
確認するには、回路図面等に示されている各入出力ボー
ドのアドレス設定と現実にデッイプスイッチ等の設定装
置で設定された各アドレスを比較確認する方法しかなか
った。
入出力点数分必要であるために省配線ボードを用いる
が、各入出力ボード（省配線ボード）のアドレス設定を
確認するには、回路図面等に示されている各入出力ボー
ドのアドレス設定と現実にデッイプスイッチ等の設定装
置で設定された各アドレスを比較確認する方法しかなか
った。
【０００３】
【発明が解決しようとする課題】しかし、この方法で
は、各入出力ボードのアドレス設定の確認作業は甚だ面
倒で、作業効率が悪かった。
は、各入出力ボードのアドレス設定の確認作業は甚だ面
倒で、作業効率が悪かった。
【０００４】そこで本発明は、各入出力ボードのアドレ
ス設定が正しく設定されているか一目瞭然に判断でき、
アドレス設定のポカミスを早期に発見できるようにする
ことを目的とする。
ス設定が正しく設定されているか一目瞭然に判断でき、
アドレス設定のポカミスを早期に発見できるようにする
ことを目的とする。
【０００５】
【課題を解決するための手段】このため第１の発明は、
センターボードと、該センターボードと接続される複数
の入出力ボードと、前記センターボートと各入出力ボー
ドとの通信のために必要な各入出力ボードのアドレスを
設定する設定装置と、該設定装置により設定された各入
出力ボードのアドレスが前記センターボードにより記憶
される記憶装置と、該記憶装置に記憶されたアドレス及
び各入出力ボードの本来のあるべき接続に基づくアドレ
スを表示装置に表示するように制御する制御装置とから
なることを特徴とする。
センターボードと、該センターボードと接続される複数
の入出力ボードと、前記センターボートと各入出力ボー
ドとの通信のために必要な各入出力ボードのアドレスを
設定する設定装置と、該設定装置により設定された各入
出力ボードのアドレスが前記センターボードにより記憶
される記憶装置と、該記憶装置に記憶されたアドレス及
び各入出力ボードの本来のあるべき接続に基づくアドレ
スを表示装置に表示するように制御する制御装置とから
なることを特徴とする。
【０００６】また第２の発明は、センターボードと、該
センターボードと接続される複数の入出力ボードと、前
記センターボートと各入出力ボードとの通信のために必
要な各入出力ボードのアドレスを設定する設定装置と、
該設定装置により設定された各入出力ボードのアドレス
が前記センターボードにより記憶される記憶装置と、該
記憶装置に記憶されたアドレスと前記各入出力ボードの
本来のあるべき接続に基づくアドレスとを比較しその結
果を表示装置に表示するように制御する制御装置とから
なることを特徴とする。
センターボードと接続される複数の入出力ボードと、前
記センターボートと各入出力ボードとの通信のために必
要な各入出力ボードのアドレスを設定する設定装置と、
該設定装置により設定された各入出力ボードのアドレス
が前記センターボードにより記憶される記憶装置と、該
記憶装置に記憶されたアドレスと前記各入出力ボードの
本来のあるべき接続に基づくアドレスとを比較しその結
果を表示装置に表示するように制御する制御装置とから
なることを特徴とする。
【０００７】
【発明の実施の形態】図に基づき、本発明の実施の形態
を以下説明する。図１は本発明のシステム構成図で、１
は本システムを統括制御するＣＰＵ（中央処理装置）
で、表示装置としてのモニタ（ＣＲＴ）２及び各データ
を入力するための入力装置としてのキーボード３と図示
しないインターフェースを介して接続されている。
を以下説明する。図１は本発明のシステム構成図で、１
は本システムを統括制御するＣＰＵ（中央処理装置）
で、表示装置としてのモニタ（ＣＲＴ）２及び各データ
を入力するための入力装置としてのキーボード３と図示
しないインターフェースを介して接続されている。
【０００８】４は後述の各ＨＬＳ（Ｈｉ−Ｓｐｅｅｄ
Ｌｉｎｋ Ｓｙｓｔｅｍ）サテライトボードの入出力を
監視するＨＬＳ（Ｈｉ−Ｓｐｅｅｄ Ｌｉｎｋ Ｓｙｓ
ｔｅｍ）センターボードで、バスライン５を介して前記
ＣＰＵ１に接続されている。該センターボード４には記
憶装置としてのＲＡＭ６を備えている。７Ａ、７Ｂ・・
・７Ｎは省配線ボードであるＨＬＳサテライトボード
（入出力ボード）で、相互に直列に接続されると共にＨ
ＬＳサテライトボード７Ａは前記ＨＬＳセンターボード
４に接続されている。
Ｌｉｎｋ Ｓｙｓｔｅｍ）サテライトボードの入出力を
監視するＨＬＳ（Ｈｉ−Ｓｐｅｅｄ Ｌｉｎｋ Ｓｙｓ
ｔｅｍ）センターボードで、バスライン５を介して前記
ＣＰＵ１に接続されている。該センターボード４には記
憶装置としてのＲＡＭ６を備えている。７Ａ、７Ｂ・・
・７Ｎは省配線ボードであるＨＬＳサテライトボード
（入出力ボード）で、相互に直列に接続されると共にＨ
ＬＳサテライトボード７Ａは前記ＨＬＳセンターボード
４に接続されている。
【０００９】そして、前記ＨＬＳセンターボード４との
間で通信するために必要な各ＨＬＳサテライトボード７
Ａ、７Ｂ・・・７Ｎのアドレスは、設定装置としてのデ
ィップスイッチ群８Ａ、８Ｂ・・・８Ｎにより２進法の
組み合わせにより「１」〜「６４」まで設定可能であ
る。該設定装置としてディップスイッチ群を用いるが、
他のスイッチ群で構成しても良い。
間で通信するために必要な各ＨＬＳサテライトボード７
Ａ、７Ｂ・・・７Ｎのアドレスは、設定装置としてのデ
ィップスイッチ群８Ａ、８Ｂ・・・８Ｎにより２進法の
組み合わせにより「１」〜「６４」まで設定可能であ
る。該設定装置としてディップスイッチ群を用いるが、
他のスイッチ群で構成しても良い。
【００１０】このディップスイッチ群８Ａ、８Ｂ・・・
８Ｎにより設定された各アドレス情報を前記ＨＬＳセン
ターボード４が前記ＲＡＭ６に書き込み、前記ＣＰＵ１
がＲＡＭ６に記憶されたこの各アドレス情報及び本来の
あるべき接続に基づくアドレス情報を前記モニタ２に表
示するように制御する。即ち、前記ＣＰＵ１は各ＨＬＳ
サテライトボード７Ａ、７Ｂ・・・７Ｎの現実の接続状
態を読み込み、これを前記モニタ２に表示するように制
御すると共に前記ＣＰＵ１内のＤＲＡＭかＣＰＵ１と接
続された図示しないＨＤ（ハードディスク）、その他の
記憶装置か記録媒体に格納された本来のあるべき接続状
態を読み込み、これを前記モニタ２に表示するように制
御する。
８Ｎにより設定された各アドレス情報を前記ＨＬＳセン
ターボード４が前記ＲＡＭ６に書き込み、前記ＣＰＵ１
がＲＡＭ６に記憶されたこの各アドレス情報及び本来の
あるべき接続に基づくアドレス情報を前記モニタ２に表
示するように制御する。即ち、前記ＣＰＵ１は各ＨＬＳ
サテライトボード７Ａ、７Ｂ・・・７Ｎの現実の接続状
態を読み込み、これを前記モニタ２に表示するように制
御すると共に前記ＣＰＵ１内のＤＲＡＭかＣＰＵ１と接
続された図示しないＨＤ（ハードディスク）、その他の
記憶装置か記録媒体に格納された本来のあるべき接続状
態を読み込み、これを前記モニタ２に表示するように制
御する。
【００１１】更に、前記ＣＰＵ１は前記ＲＡＭ６に記憶
された各アドレス情報と本来のあるべき接続に基づくア
ドレス情報とを比較し、その結果を前記モニタ２に表示
するように制御する。
された各アドレス情報と本来のあるべき接続に基づくア
ドレス情報とを比較し、その結果を前記モニタ２に表示
するように制御する。
【００１２】尚、このような入出力ボードのアドレス設
定確認装置は、例えば電子部品装着装置等に設けるが、
これに限らず他の装置に設けても良い。
定確認装置は、例えば電子部品装着装置等に設けるが、
これに限らず他の装置に設けても良い。
【００１３】以上のように構成したために、先ず管理者
が省配線ボードであるＨＬＳサテライトボード７Ａ、７
Ｂ・・・７Ｎを相互に接続すると共にＨＬＳサテライト
ボード７Ａを前記ＨＬＳセンターボード４に接続し、前
記ＨＬＳセンターボード４との間で通信するためにアド
レスをディップスイッチ群８Ａ、８Ｂ・・・８Ｎにより
２進法の組み合わせにより「１」〜「６４」まで設定す
る。
が省配線ボードであるＨＬＳサテライトボード７Ａ、７
Ｂ・・・７Ｎを相互に接続すると共にＨＬＳサテライト
ボード７Ａを前記ＨＬＳセンターボード４に接続し、前
記ＨＬＳセンターボード４との間で通信するためにアド
レスをディップスイッチ群８Ａ、８Ｂ・・・８Ｎにより
２進法の組み合わせにより「１」〜「６４」まで設定す
る。
【００１４】すると、図２に示すように、このディップ
スイッチ群８Ａ、８Ｂ・・・８Ｎにより設定された各ア
ドレス情報を前記ＨＬＳセンターボード４が前記ＲＡＭ
６に書き込み、前記ＣＰＵ１がＲＡＭ６に記憶されたこ
の各アドレス情報及び本来のあるべき接続に基づくアド
レス情報を読み込んで前記モニタ２に表示するように制
御する。
スイッチ群８Ａ、８Ｂ・・・８Ｎにより設定された各ア
ドレス情報を前記ＨＬＳセンターボード４が前記ＲＡＭ
６に書き込み、前記ＣＰＵ１がＲＡＭ６に記憶されたこ
の各アドレス情報及び本来のあるべき接続に基づくアド
レス情報を読み込んで前記モニタ２に表示するように制
御する。
【００１５】また、前記ＣＰＵ１は前記ＲＡＭ６に記憶
された各アドレス情報と本来のあるべき接続に基づくア
ドレス情報とを比較し、その結果を前記モニタ２に表示
するように制御する。即ち、本実施形態ではＨＬＳサテ
ライトボード７Ｂがそのアドレスが「２」と設定すべき
ところ「４０」と設定して、完全に一致しないので、図
２の上部に示すように「ＮＧ」と表示する。勿論、一致
する場合には、「ＯＫ」と表示される。
された各アドレス情報と本来のあるべき接続に基づくア
ドレス情報とを比較し、その結果を前記モニタ２に表示
するように制御する。即ち、本実施形態ではＨＬＳサテ
ライトボード７Ｂがそのアドレスが「２」と設定すべき
ところ「４０」と設定して、完全に一致しないので、図
２の上部に示すように「ＮＧ」と表示する。勿論、一致
する場合には、「ＯＫ」と表示される。
【００１６】従って、ＨＬＳサテライトボード７Ａ、７
Ｂ・・・７Ｎのディップスイッチ群８Ａ、８Ｂ・・・８
Ｎによるアドレス設定が正しく設定されているか一目瞭
然に管理者は判断でき、アドレス設定のポカミスを容易
に発見でき、確認作業効率が向上する。
Ｂ・・・７Ｎのディップスイッチ群８Ａ、８Ｂ・・・８
Ｎによるアドレス設定が正しく設定されているか一目瞭
然に管理者は判断でき、アドレス設定のポカミスを容易
に発見でき、確認作業効率が向上する。
【００１７】尚、以上本発明の実施態様について説明し
たが、上述の説明に基づいて当業者にとって種々の代替
例、修正又は変形が可能であり、本発明の趣旨を逸脱し
ない範囲で前述の種々の代替例、修正又は変形を包含す
るものである。
たが、上述の説明に基づいて当業者にとって種々の代替
例、修正又は変形が可能であり、本発明の趣旨を逸脱し
ない範囲で前述の種々の代替例、修正又は変形を包含す
るものである。
【００１８】
【発明の効果】以上のように本発明は、各入出力ボード
のアドレス設定が正しく設定されているか一目瞭然に判
断でき、アドレス設定のポカミスを早期に発見でき、確
認作業効率が向上できる。
のアドレス設定が正しく設定されているか一目瞭然に判
断でき、アドレス設定のポカミスを早期に発見でき、確
認作業効率が向上できる。
【図１】本発明のシステム構成図である。
【図２】モニタの表示画面を示す図である。
１ ＣＰＵ ２ モニタ ４ ＨＬＳセンターボード ６ ＲＡＭ ７Ａ、７Ｂ・・・７Ｎ ＨＬＳサテライトボード ８Ａ、８Ｂ・・・８Ｎ ディップスイッチ群
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南浦 清隆 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B014 HB03
Claims (2)
- 【請求項１】 センターボードと、該センターボードと
接続される複数の入出力ボードと、前記センターボート
と各入出力ボードとの通信のために必要な各入出力ボー
ドのアドレスを設定する設定装置と、該設定装置により
設定された各入出力ボードのアドレスが前記センターボ
ードにより記憶される記憶装置と、該記憶装置に記憶さ
れたアドレス及び各入出力ボードの本来のあるべき接続
に基づくアドレスを表示装置に表示するように制御する
制御装置とからなることを特徴とする入出力ボードのア
ドレス設定確認装置。 - 【請求項２】 センターボードと、該センターボードと
接続される複数の入出力ボードと、前記センターボート
と各入出力ボードとの通信のために必要な各入出力ボー
ドのアドレスを設定する設定装置と、該設定装置により
設定された各入出力ボードのアドレスが前記センターボ
ードにより記憶される記憶装置と、該記憶装置に記憶さ
れたアドレスと前記各入出力ボードの本来のあるべき接
続に基づくアドレスとを比較しその結果を表示装置に表
示するように制御する制御装置とからなることを特徴と
する入出力ボードのアドレス設定確認装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000261216A JP2002073523A (ja) | 2000-08-30 | 2000-08-30 | 入出力ボードのアドレス設定確認装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000261216A JP2002073523A (ja) | 2000-08-30 | 2000-08-30 | 入出力ボードのアドレス設定確認装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002073523A true JP2002073523A (ja) | 2002-03-12 |
Family
ID=18749097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000261216A Pending JP2002073523A (ja) | 2000-08-30 | 2000-08-30 | 入出力ボードのアドレス設定確認装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002073523A (ja) |
-
2000
- 2000-08-30 JP JP2000261216A patent/JP2002073523A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061023 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070529 |