JP2002057566A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Abstract
(57)【要約】
【課題】 ＥＭＩとＥＭＳといった相反する両特性を共
に改善することのできる出力バッファ回路を提供するこ
と。 【解決手段】 入力信号に応じて高電圧信号、低電圧信
号の２値信号を出力する出力回路を備えた２値信号出力
用の出力バッファ回路において、出力信号ＯＵＴの反転
時に出力信号ＯＵＴの維持時に比べて、出力回路のドラ
イブ能力を低能力状態とするドライブ能力の制御手段１
を装備する。
に改善することのできる出力バッファ回路を提供するこ
と。 【解決手段】 入力信号に応じて高電圧信号、低電圧信
号の２値信号を出力する出力回路を備えた２値信号出力
用の出力バッファ回路において、出力信号ＯＵＴの反転
時に出力信号ＯＵＴの維持時に比べて、出力回路のドラ
イブ能力を低能力状態とするドライブ能力の制御手段１
を装備する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ（マイコン）やＣＭＯＳＩＣ等の出力段に用いられ
る出力バッファ回路に関する。
ータ（マイコン）やＣＭＯＳＩＣ等の出力段に用いられ
る出力バッファ回路に関する。
【０００２】
【従来の技術】マイコンやＣＭＯＳＩＣ等の出力段に
は、後段回路との緩衝のために出力バッファ回路が使用
されている。図７は、従来の出力バッファ回路の一例を
示しており、ＣＭＯＳを用いた反転型の出力バッファ回
路の例を示している。
は、後段回路との緩衝のために出力バッファ回路が使用
されている。図７は、従来の出力バッファ回路の一例を
示しており、ＣＭＯＳを用いた反転型の出力バッファ回
路の例を示している。
【０００３】電源Ｖｃｃと接地間には、入力信号ＩＮに
より導通状態が制御されるＰチャネルＭＯＳＦＥＴ（ｐ
ＭＯＳ）とＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）が直列
接続されており、ｐＭＯＳとｎＭＯＳとの接続点が出力
端子ＯＵＴとなっている。従って、入力信号ＩＮが高電
圧状態（Ｈ信号）の時には、ｐＭＯＳは遮断され、ｎＭ
ＯＳは導通し、出力は低電圧状態（Ｌ信号）となり、逆
に入力信号ＩＮがＬ信号の時には、ｐＭＯＳは導通し、
ｎＭＯＳは遮断され、結果、出力は電源Ｖｃｃが印加さ
れたＨ信号となる。
より導通状態が制御されるＰチャネルＭＯＳＦＥＴ（ｐ
ＭＯＳ）とＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）が直列
接続されており、ｐＭＯＳとｎＭＯＳとの接続点が出力
端子ＯＵＴとなっている。従って、入力信号ＩＮが高電
圧状態（Ｈ信号）の時には、ｐＭＯＳは遮断され、ｎＭ
ＯＳは導通し、出力は低電圧状態（Ｌ信号）となり、逆
に入力信号ＩＮがＬ信号の時には、ｐＭＯＳは導通し、
ｎＭＯＳは遮断され、結果、出力は電源Ｖｃｃが印加さ
れたＨ信号となる。
【０００４】
【発明が解決しようとする課題】このような出力バッフ
ァ回路において、ドライブ能力を上げると、つまりｐＭ
ＯＳとｎＭＯＳの導通時の抵抗（オン抵抗）を小さくす
ると、出力信号の反転時に流れる電流が大きくなり、出
力バッファ回路から放射される電波、所謂不要輻射（Ｅ
ＭＩ）が増加し、他の回路等に悪影響を及ぼす可能性が
高くなる。逆に、ドライブ能力を下げると、つまりｐＭ
ＯＳとｎＭＯＳの導通時の抵抗（オン抵抗）を大きくす
ると、ノイズの影響を大きく受けるようになり、誤動作
を起こし易くなり、所謂耐妨害感度（ＥＭＳ）が悪化す
ることになる。すなわち、通常の出力バッファ回路にお
いては、ＥＭＩに対して良ければＥＭＳに対しては悪
く、ＥＭＳに対して良ければＥＭＩに対しては悪いとい
った関係が成立する。このため、従来はこれらＥＭＩと
ＥＭＳとの両者の関係を考慮した上での妥協点という意
味から、出力バッファ回路のドライブ能力が設定されて
いた。
ァ回路において、ドライブ能力を上げると、つまりｐＭ
ＯＳとｎＭＯＳの導通時の抵抗（オン抵抗）を小さくす
ると、出力信号の反転時に流れる電流が大きくなり、出
力バッファ回路から放射される電波、所謂不要輻射（Ｅ
ＭＩ）が増加し、他の回路等に悪影響を及ぼす可能性が
高くなる。逆に、ドライブ能力を下げると、つまりｐＭ
ＯＳとｎＭＯＳの導通時の抵抗（オン抵抗）を大きくす
ると、ノイズの影響を大きく受けるようになり、誤動作
を起こし易くなり、所謂耐妨害感度（ＥＭＳ）が悪化す
ることになる。すなわち、通常の出力バッファ回路にお
いては、ＥＭＩに対して良ければＥＭＳに対しては悪
く、ＥＭＳに対して良ければＥＭＩに対しては悪いとい
った関係が成立する。このため、従来はこれらＥＭＩと
ＥＭＳとの両者の関係を考慮した上での妥協点という意
味から、出力バッファ回路のドライブ能力が設定されて
いた。
【０００５】本発明は上記課題に鑑みなされたものであ
って、ＥＭＩとＥＭＳといった相反する両特性を共に改
善することのできる出力バッファ回路を提供することを
目的としている。
って、ＥＭＩとＥＭＳといった相反する両特性を共に改
善することのできる出力バッファ回路を提供することを
目的としている。
【０００６】
【課題を解決するための手段及びその効果】上記課題を
解決するために、本発明に係る出力バッファ回路（１）
は、入力信号に応じて高電圧信号、低電圧信号の２値信
号を出力する出力回路を備えた２値信号出力用の出力バ
ッファ回路において、入力信号の反転時に出力信号の維
持時に比べて、前記出力回路のドライブ能力を低能力状
態とするドライブ能力制御手段を備えていることを特徴
としている。上記出力バッファ回路（１）によれば、入
力信号の反転時には前記出力回路のドライブ能力を低能
力状態とすることができるので、ＥＭＩの発生を抑制し
て他の回路等への悪影響を少なくし、他方、出力信号の
維持時には出力回路のドライブ能力を高く維持しておく
ことができるので、ＥＭＳ耐性は高く維持しておくこと
ができる。
解決するために、本発明に係る出力バッファ回路（１）
は、入力信号に応じて高電圧信号、低電圧信号の２値信
号を出力する出力回路を備えた２値信号出力用の出力バ
ッファ回路において、入力信号の反転時に出力信号の維
持時に比べて、前記出力回路のドライブ能力を低能力状
態とするドライブ能力制御手段を備えていることを特徴
としている。上記出力バッファ回路（１）によれば、入
力信号の反転時には前記出力回路のドライブ能力を低能
力状態とすることができるので、ＥＭＩの発生を抑制し
て他の回路等への悪影響を少なくし、他方、出力信号の
維持時には出力回路のドライブ能力を高く維持しておく
ことができるので、ＥＭＳ耐性は高く維持しておくこと
ができる。
【０００７】また、本発明に係る出力バッファ回路
（２）は、上記出力バッファ回路（１）において、前記
ドライブ能力制御手段が、入力信号の反転を検出して前
記出力回路のドライブ能力を低能力状態とする低能力化
手段と、出力信号の反転を検出して前記出力回路のドラ
イブ能力を高能力状態とする高能力化手段とを備えてい
ることを特徴としている。上記出力バッファ回路（２）
によれば、出力信号の反転を検出しているので、前記出
力回路のドライブ能力を高能力状態とするタイミングを
適切に制御することができ、制御精度を上げることがで
きる。
（２）は、上記出力バッファ回路（１）において、前記
ドライブ能力制御手段が、入力信号の反転を検出して前
記出力回路のドライブ能力を低能力状態とする低能力化
手段と、出力信号の反転を検出して前記出力回路のドラ
イブ能力を高能力状態とする高能力化手段とを備えてい
ることを特徴としている。上記出力バッファ回路（２）
によれば、出力信号の反転を検出しているので、前記出
力回路のドライブ能力を高能力状態とするタイミングを
適切に制御することができ、制御精度を上げることがで
きる。
【０００８】また、本発明に係る出力バッファ回路
（３）は、上記出力バッファ回路（２）において、前記
高能力化手段が、前記出力信号の反転を、該出力信号電
圧を基準電圧と比較するコンパレータにより検出するも
のであることを特徴としている。
（３）は、上記出力バッファ回路（２）において、前記
高能力化手段が、前記出力信号の反転を、該出力信号電
圧を基準電圧と比較するコンパレータにより検出するも
のであることを特徴としている。
【０００９】上記出力バッファ回路（３）によれば、比
較的簡単に構成できるコンパレータにより前記出力信号
の反転を検出することができ、また基準電圧の設定の仕
方により前記出力回路を構成するトランジスタの特性に
適した検出を行うことが可能となる。
較的簡単に構成できるコンパレータにより前記出力信号
の反転を検出することができ、また基準電圧の設定の仕
方により前記出力回路を構成するトランジスタの特性に
適した検出を行うことが可能となる。
【００１０】また、本発明に係る出力バッファ回路
（４）は、上記出力バッファ回路（３）において、前記
コンパレータが、ヒステリシス特性を有するものである
ことを特徴としている。上記出力バッファ回路（４）に
よれば、出力信号の反転方向に応じて反転検出のタイミ
ングを異ならせることができ、例えば電源と接地間に２
個のスイッチング素子を直列に接続してその接続点から
出力信号を取り出すプッシュプル型の出力回路において
も、前記２個のスイッチング素子が同時に導通状態とな
って大電流が流れる、所謂貫通電流の発生を阻止するこ
とができる。
（４）は、上記出力バッファ回路（３）において、前記
コンパレータが、ヒステリシス特性を有するものである
ことを特徴としている。上記出力バッファ回路（４）に
よれば、出力信号の反転方向に応じて反転検出のタイミ
ングを異ならせることができ、例えば電源と接地間に２
個のスイッチング素子を直列に接続してその接続点から
出力信号を取り出すプッシュプル型の出力回路において
も、前記２個のスイッチング素子が同時に導通状態とな
って大電流が流れる、所謂貫通電流の発生を阻止するこ
とができる。
【００１１】また、本発明に係る出力バッファ回路
（５）は、上記出力バッファ回路（２）〜（４）のいず
れかにおいて、前記ドライブ能力制御手段が、出力信号
の反転を検出して所定の遅延時間を経過させた後、前記
出力回路のドライブ能力を高能力状態とする高能力化手
段を備えていることを特徴としている。上記出力バッフ
ァ回路（５）によれば、出力信号が確実に維持状態とな
った後に前記出力回路のドライブ能力を上げることがで
きるので、ＥＭＩの発生を確実に抑制することができ
る。
（５）は、上記出力バッファ回路（２）〜（４）のいず
れかにおいて、前記ドライブ能力制御手段が、出力信号
の反転を検出して所定の遅延時間を経過させた後、前記
出力回路のドライブ能力を高能力状態とする高能力化手
段を備えていることを特徴としている。上記出力バッフ
ァ回路（５）によれば、出力信号が確実に維持状態とな
った後に前記出力回路のドライブ能力を上げることがで
きるので、ＥＭＩの発生を確実に抑制することができ
る。
【００１２】また、本発明に係る出力バッファ回路
（６）は、上記出力バッファ回路（１）〜（５）のいず
れかにおいて、前記出力回路が、電源と接地間に接続さ
れ、導通状態に応じて前記出力信号を切り換えるオン抵
抗の大きい第１のスイッチング素子と、該第１のスイッ
チング素子と並列接続されたオン抵抗の小さい第２のス
イッチング素子とからなり、前記ドライブ能力制御手段
が、前記入力信号の反転時に前記第１のスイッチング素
子を反転させ、その後遅れて前記第２のスイッチング素
子を反転させるものであることを特徴としている。上記
出力バッファ回路（６）によれば、集積回路化が比較的
容易なＭＯＳＦＥＴ等を用いて回路を実現することがで
きる。
（６）は、上記出力バッファ回路（１）〜（５）のいず
れかにおいて、前記出力回路が、電源と接地間に接続さ
れ、導通状態に応じて前記出力信号を切り換えるオン抵
抗の大きい第１のスイッチング素子と、該第１のスイッ
チング素子と並列接続されたオン抵抗の小さい第２のス
イッチング素子とからなり、前記ドライブ能力制御手段
が、前記入力信号の反転時に前記第１のスイッチング素
子を反転させ、その後遅れて前記第２のスイッチング素
子を反転させるものであることを特徴としている。上記
出力バッファ回路（６）によれば、集積回路化が比較的
容易なＭＯＳＦＥＴ等を用いて回路を実現することがで
きる。
【００１３】また、本発明に係る出力バッファ回路
（７）は、上記出力バッファ回路（１）〜（５）のいず
れかにおいて、前記出力回路が、電源と出力端子間に接
続され、導通状態に応じて前記出力信号を切り換えるオ
ン抵抗の大きい第３のスイッチング素子と、該第３のス
イッチング素子と並列接続されたオン抵抗の小さい第４
のスイッチング素子と、前記出力端子と接地間に接続さ
れ、導通状態に応じて前記出力信号を切り換えるオン抵
抗の大きい第５のスイッチング素子と、該第５のスイッ
チング素子と並列接続されたオン抵抗の小さい第６のス
イッチング素子とからなり、前記ドライブ能力制御手段
が、出力信号を高電圧信号に反転させる時には、前記第
３のスイッチング素子を導通状態、前記第５のスイッチ
ング素子と前記第６のスイッチング素子とを非導通状態
にすると共に、その後遅れて前記第４のスイッチング素
子を導通状態にし、出力信号を低電圧信号に反転させる
時には、前記第５のスイッチング素子を導通状態、前記
第３のスイッチング素子と前記第４のスイッチング素子
とを非導通状態にすると共に、その後遅れて前記第６の
スイッチング素子を導通状態にするものであることを特
徴としている。上記出力バッファ回路（７）によれば、
集積回路化が比較的容易なＭＯＳＦＥＴ等を用いて回路
を実現することができ、また出力信号の反転方向のそれ
ぞれに適した制御が可能となる。
（７）は、上記出力バッファ回路（１）〜（５）のいず
れかにおいて、前記出力回路が、電源と出力端子間に接
続され、導通状態に応じて前記出力信号を切り換えるオ
ン抵抗の大きい第３のスイッチング素子と、該第３のス
イッチング素子と並列接続されたオン抵抗の小さい第４
のスイッチング素子と、前記出力端子と接地間に接続さ
れ、導通状態に応じて前記出力信号を切り換えるオン抵
抗の大きい第５のスイッチング素子と、該第５のスイッ
チング素子と並列接続されたオン抵抗の小さい第６のス
イッチング素子とからなり、前記ドライブ能力制御手段
が、出力信号を高電圧信号に反転させる時には、前記第
３のスイッチング素子を導通状態、前記第５のスイッチ
ング素子と前記第６のスイッチング素子とを非導通状態
にすると共に、その後遅れて前記第４のスイッチング素
子を導通状態にし、出力信号を低電圧信号に反転させる
時には、前記第５のスイッチング素子を導通状態、前記
第３のスイッチング素子と前記第４のスイッチング素子
とを非導通状態にすると共に、その後遅れて前記第６の
スイッチング素子を導通状態にするものであることを特
徴としている。上記出力バッファ回路（７）によれば、
集積回路化が比較的容易なＭＯＳＦＥＴ等を用いて回路
を実現することができ、また出力信号の反転方向のそれ
ぞれに適した制御が可能となる。
【００１４】また、本発明に係る出力バッファ回路
（８）は、上記出力バッファ回路（７）において、前記
ドライブ能力制御手段が、前記第３のスイッチング素子
に対する前記第４のスイッチング素子の遅延導通制御タ
イミングと、前記第５のスイッチング素子に対する前記
第６のスイッチング素子の遅延導通制御タイミングとを
それぞれ別々に設定するものであることを特徴としてい
る。上記出力バッファ回路（８）によれば、出力信号の
反転方向のそれぞれに適した制御がより高精度に行わ
れ、ＥＭＩの発生を確実に阻止できるとともに、ＥＭＳ
耐性を向上させることができる。
（８）は、上記出力バッファ回路（７）において、前記
ドライブ能力制御手段が、前記第３のスイッチング素子
に対する前記第４のスイッチング素子の遅延導通制御タ
イミングと、前記第５のスイッチング素子に対する前記
第６のスイッチング素子の遅延導通制御タイミングとを
それぞれ別々に設定するものであることを特徴としてい
る。上記出力バッファ回路（８）によれば、出力信号の
反転方向のそれぞれに適した制御がより高精度に行わ
れ、ＥＭＩの発生を確実に阻止できるとともに、ＥＭＳ
耐性を向上させることができる。
【００１５】また、本発明に係る出力バッファ回路
（９）は、上記出力バッファ回路（２）において、前記
低能力化手段が、前記出力回路のドライブ能力を、徐々
に複数段階で低下させるものであることを特徴としてい
る。上記出力バッファ回路（９）によれば、ＥＭＩの発
生を確実に阻止しながら、出力信号の反転速度（出力バ
ッファ回路の応答速度）の低下を可能な限り抑えるよう
な制御が可能となる。
（９）は、上記出力バッファ回路（２）において、前記
低能力化手段が、前記出力回路のドライブ能力を、徐々
に複数段階で低下させるものであることを特徴としてい
る。上記出力バッファ回路（９）によれば、ＥＭＩの発
生を確実に阻止しながら、出力信号の反転速度（出力バ
ッファ回路の応答速度）の低下を可能な限り抑えるよう
な制御が可能となる。
【００１６】また、本発明に係る出力バッファ回路（１
０）は、上記出力バッファ回路（１）において、前記ド
ライブ能力制御手段が、入力信号の反転を検出して前記
出力回路のドライブ能力を低能力状態とする低能力化手
段と、前記入力信号の反転を検出して所定の遅延時間を
経過させた後、前記出力回路のドライブ能力を高能力状
態とする高能力化手段とからなることを特徴としてい
る。上記出力バッファ回路（１０）によれば、出力信号
の反転の検出を必要とせず、入力信号の反転だけを検出
すればよいので回路構成の簡略化を図ることができる。
０）は、上記出力バッファ回路（１）において、前記ド
ライブ能力制御手段が、入力信号の反転を検出して前記
出力回路のドライブ能力を低能力状態とする低能力化手
段と、前記入力信号の反転を検出して所定の遅延時間を
経過させた後、前記出力回路のドライブ能力を高能力状
態とする高能力化手段とからなることを特徴としてい
る。上記出力バッファ回路（１０）によれば、出力信号
の反転の検出を必要とせず、入力信号の反転だけを検出
すればよいので回路構成の簡略化を図ることができる。
【００１７】また、本発明に係る出力バッファ回路（１
１）は、上記出力バッファ回路（１０）において、入力
信号の反転後に入力されたクロック信号を計数すること
により前記遅延時間をデジタル的に計時するタイマ回路
を備えていることを特徴としている。上記出力バッファ
回路（１１）によれば、デジタル回路により遅延時間を
計時するので、大面積の必要なコンデンサ等を構成する
必要がなく、集積回路の小型化を図ることができ、また
遅延時間の制御も簡単に自在に行うことが可能となる。
１）は、上記出力バッファ回路（１０）において、入力
信号の反転後に入力されたクロック信号を計数すること
により前記遅延時間をデジタル的に計時するタイマ回路
を備えていることを特徴としている。上記出力バッファ
回路（１１）によれば、デジタル回路により遅延時間を
計時するので、大面積の必要なコンデンサ等を構成する
必要がなく、集積回路の小型化を図ることができ、また
遅延時間の制御も簡単に自在に行うことが可能となる。
【００１８】
【発明の実施の形態】以下、本発明に係る出力バッファ
回路の実施の形態を図面に基づいて説明する。図１は実
施の形態に係る出力バッファ回路の構成を示す回路構成
図であり、本実施の形態ではプッシュプル型の反転出力
バッファ回路の例を示している。
回路の実施の形態を図面に基づいて説明する。図１は実
施の形態に係る出力バッファ回路の構成を示す回路構成
図であり、本実施の形態ではプッシュプル型の反転出力
バッファ回路の例を示している。
【００１９】電源Ｖｃｃと接地との間には、入力信号Ｉ
Ｎ（マイコン等からの出力信号）により導通状態が制御
されるＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）１とＮチャ
ネルＭＯＳＦＥＴ（ｎＭＯＳ）１とが直列接続されてお
り、ｐＭＯＳ１とｎＭＯＳ１との接続点が出力端子ＯＵ
Ｔとなっている。そして、これらｐＭＯＳ１、ｎＭＯＳ
１のゲートにはそれぞれ入力信号ＩＮが入力されるよう
になっている。
Ｎ（マイコン等からの出力信号）により導通状態が制御
されるＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）１とＮチャ
ネルＭＯＳＦＥＴ（ｎＭＯＳ）１とが直列接続されてお
り、ｐＭＯＳ１とｎＭＯＳ１との接続点が出力端子ＯＵ
Ｔとなっている。そして、これらｐＭＯＳ１、ｎＭＯＳ
１のゲートにはそれぞれ入力信号ＩＮが入力されるよう
になっている。
【００２０】また、ｐＭＯＳ１には並列にｐＭＯＳ２が
接続され、ｎＭＯＳ１には並列にｎＭＯＳ２が接続され
ている。そして、これらｐＭＯＳ２、ｎＭＯＳ２のゲー
トには制御手段１の端子ｃ、ｄが接続され、ｐＭＯＳ
２、ｎＭＯＳ２の導通状態は制御手段１により制御され
るようになっている。制御手段１の端子ａ、ｂ（ａ、ｂ
は共用可）には入力信号ＩＮが入力され、端子ｅには出
力信号ＯＵＴが入力されるようになっており、制御手段
１は入力信号ＩＮ、出力信号ＯＵＴの状態に応じてｐＭ
ＯＳ２、ｎＭＯＳ２の導通状態を制御するようになって
いる。
接続され、ｎＭＯＳ１には並列にｎＭＯＳ２が接続され
ている。そして、これらｐＭＯＳ２、ｎＭＯＳ２のゲー
トには制御手段１の端子ｃ、ｄが接続され、ｐＭＯＳ
２、ｎＭＯＳ２の導通状態は制御手段１により制御され
るようになっている。制御手段１の端子ａ、ｂ（ａ、ｂ
は共用可）には入力信号ＩＮが入力され、端子ｅには出
力信号ＯＵＴが入力されるようになっており、制御手段
１は入力信号ＩＮ、出力信号ＯＵＴの状態に応じてｐＭ
ＯＳ２、ｎＭＯＳ２の導通状態を制御するようになって
いる。
【００２１】具体的には、入力信号ＩＮがＨ信号からＬ
信号に変化した場合には、端子ｄの出力を直ぐにＬ信号
とする一方、端子ｃの出力を所定の遅延時間をおいて
（あるいは出力信号ＯＵＴがＬ信号からＨ信号に変化し
てから、あるいは出力信号ＯＵＴのＨ信号への変化後所
定の遅延時間をおいて）、Ｌ信号とするようになってい
る。また、入力信号ＩＮがＬ信号からＨ信号に変化した
場合には、端子ｃの出力を直ぐにＨ信号とする一方、端
子ｄの出力を所定の遅延時間をおいて（あるいは出力信
号ＯＵＴがＬ信号に変化してから、あるいは出力信号Ｏ
ＵＴのＬ信号への変化後所定の遅延時間をおいて）、Ｈ
信号とするようになっている。ここで、ｐＭＯＳ１、ｎ
ＭＯＳ１のオン抵抗は比較的大きく設定され、ｐＭＯＳ
２、ｎＭＯＳ２のオン抵抗は比較的小さく設定されてい
る。制御手段１の具体例は後述するが、デジタル回路
（論理回路）等で構成されている。
信号に変化した場合には、端子ｄの出力を直ぐにＬ信号
とする一方、端子ｃの出力を所定の遅延時間をおいて
（あるいは出力信号ＯＵＴがＬ信号からＨ信号に変化し
てから、あるいは出力信号ＯＵＴのＨ信号への変化後所
定の遅延時間をおいて）、Ｌ信号とするようになってい
る。また、入力信号ＩＮがＬ信号からＨ信号に変化した
場合には、端子ｃの出力を直ぐにＨ信号とする一方、端
子ｄの出力を所定の遅延時間をおいて（あるいは出力信
号ＯＵＴがＬ信号に変化してから、あるいは出力信号Ｏ
ＵＴのＬ信号への変化後所定の遅延時間をおいて）、Ｈ
信号とするようになっている。ここで、ｐＭＯＳ１、ｎ
ＭＯＳ１のオン抵抗は比較的大きく設定され、ｐＭＯＳ
２、ｎＭＯＳ２のオン抵抗は比較的小さく設定されてい
る。制御手段１の具体例は後述するが、デジタル回路
（論理回路）等で構成されている。
【００２２】次に、図１に示した出力バッファ回路の基
本的動作について説明する。図２は、この出力バッファ
回路の基本的動作を示すタイミングチャートである。入
力信号ＩＮがＬ信号の時には、ｐＭＯＳ１、ｐＭＯＳ２
が導通（端子ｃ出力はＬ信号）、ｎＭＯＳ１、ｎＭＯＳ
２が遮断（端子ｄ出力はＬ信号）となり、出力信号ＯＵ
ＴはＨ信号となる。時刻ｔ１（ｔ５）で、入力信号ＩＮ
がＬ信号からＨ信号に反転すると、ｐＭＯＳ１が遮断さ
れる一方、ｎＭＯＳ１が導通し、また端子ｃからの出力
はＨ信号となってｐＭＯＳ１は遮断される。ここで、ｎ
ＭＯＳ１はオン抵抗が大きく設定されているので、電流
は比較的小さく（ドライブ能力が低く）、出力信号ＯＵ
Ｔの電圧は徐々に低下する。このためＥＭＩの発生は抑
えられる。そして、出力信号ＯＵＴ電圧が充分低下、つ
まり反転した後、時刻ｔ２（時刻ｔ６）に端子ｄからの
出力はＨ信号となってｎＭＯＳ２は導通される。ここ
で、ｎＭＯＳ２はオン抵抗が小さく設定されているの
で、電流容量は比較的大きく（ドライブ能力が高く）、
出力信号ＯＵＴはＥＭＳ耐性が高い状態でＬ信号に維持
される（出力インピ−ダンスが低い状態になり、ＥＭＳ
耐性が向上する）。時刻ｔ３で、入力信号ＩＮがＨ信号
からＬ信号に反転すると、ｐＭＯＳ１が導通する一方、
ｎＭＯＳ１は遮断され、また端子ｄからの出力はＬ信号
となってｐＭＯＳ２も遮断される。ここで、ｐＭＯＳ１
のオン抵抗は大きく設定されているので、電流は比較的
小さく（ドライブ能力が低く）、出力信号ＯＵＴの電圧
は徐々に上昇する。このためＥＭＩの発生が抑えられ
る。そして、出力信号ＯＵＴ電圧が充分上昇、つまり反
転した後、時刻ｔ４に端子ｃからの出力はＨ信号からＬ
信号に反転してｐＭＯＳ２は導通する。ここで、ｐＭＯ
Ｓ２はオン抵抗が小さく設定されているので、電流容量
は比較的大きく（ドライブ能力が高く）、出力信号ＯＵ
ＴはＥＭＳ耐性が高い状態でＨ信号に維持される。
本的動作について説明する。図２は、この出力バッファ
回路の基本的動作を示すタイミングチャートである。入
力信号ＩＮがＬ信号の時には、ｐＭＯＳ１、ｐＭＯＳ２
が導通（端子ｃ出力はＬ信号）、ｎＭＯＳ１、ｎＭＯＳ
２が遮断（端子ｄ出力はＬ信号）となり、出力信号ＯＵ
ＴはＨ信号となる。時刻ｔ１（ｔ５）で、入力信号ＩＮ
がＬ信号からＨ信号に反転すると、ｐＭＯＳ１が遮断さ
れる一方、ｎＭＯＳ１が導通し、また端子ｃからの出力
はＨ信号となってｐＭＯＳ１は遮断される。ここで、ｎ
ＭＯＳ１はオン抵抗が大きく設定されているので、電流
は比較的小さく（ドライブ能力が低く）、出力信号ＯＵ
Ｔの電圧は徐々に低下する。このためＥＭＩの発生は抑
えられる。そして、出力信号ＯＵＴ電圧が充分低下、つ
まり反転した後、時刻ｔ２（時刻ｔ６）に端子ｄからの
出力はＨ信号となってｎＭＯＳ２は導通される。ここ
で、ｎＭＯＳ２はオン抵抗が小さく設定されているの
で、電流容量は比較的大きく（ドライブ能力が高く）、
出力信号ＯＵＴはＥＭＳ耐性が高い状態でＬ信号に維持
される（出力インピ−ダンスが低い状態になり、ＥＭＳ
耐性が向上する）。時刻ｔ３で、入力信号ＩＮがＨ信号
からＬ信号に反転すると、ｐＭＯＳ１が導通する一方、
ｎＭＯＳ１は遮断され、また端子ｄからの出力はＬ信号
となってｐＭＯＳ２も遮断される。ここで、ｐＭＯＳ１
のオン抵抗は大きく設定されているので、電流は比較的
小さく（ドライブ能力が低く）、出力信号ＯＵＴの電圧
は徐々に上昇する。このためＥＭＩの発生が抑えられ
る。そして、出力信号ＯＵＴ電圧が充分上昇、つまり反
転した後、時刻ｔ４に端子ｃからの出力はＨ信号からＬ
信号に反転してｐＭＯＳ２は導通する。ここで、ｐＭＯ
Ｓ２はオン抵抗が小さく設定されているので、電流容量
は比較的大きく（ドライブ能力が高く）、出力信号ＯＵ
ＴはＥＭＳ耐性が高い状態でＨ信号に維持される。
【００２３】次に、制御手段の具体的回路構成例につい
て説明する。図３は制御手段の具体的回路構成例を示す
回路図であり、図１に示した構成部品と同じ機能を有す
る構成部品については同じ符号を付し、その説明を省略
する。
て説明する。図３は制御手段の具体的回路構成例を示す
回路図であり、図１に示した構成部品と同じ機能を有す
る構成部品については同じ符号を付し、その説明を省略
する。
【００２４】制御手段１Ａの端子ｅには、シュミットト
リガインバータ（反転型のヒステリシス回路）ＨＩＮの
入力が接続され、このシュミットトリガインバータＨＩ
Ｎの出力は、ＮＯＲ回路およびＮＡＮＤ回路の一方の入
力にそれぞれ接続されている。シュミットトリガインバ
ータＨＩＮは、出力信号ＯＵＴの電圧が上側閾値以上に
なるとその出力をＬ信号に反転させ、出力信号ＯＵＴの
電圧が下側閾値以下となるとその出力をＨ信号に反転さ
せる。またＮＯＲ回路の他方の入力には端子ａが接続さ
れ、ＮＡＮＤ回路の他方の入力には端子ｂが接続されて
いる。そして、ＮＯＲ回路およびＮＡＮＤ回路の出力は
各々反転回路ＩＮ１、ＩＮ２で反転され、端子ｃ、ｄを
介してｐＭＯＳ２、ｎＭＯＳ２のゲートに出力されるよ
うになっている。
リガインバータ（反転型のヒステリシス回路）ＨＩＮの
入力が接続され、このシュミットトリガインバータＨＩ
Ｎの出力は、ＮＯＲ回路およびＮＡＮＤ回路の一方の入
力にそれぞれ接続されている。シュミットトリガインバ
ータＨＩＮは、出力信号ＯＵＴの電圧が上側閾値以上に
なるとその出力をＬ信号に反転させ、出力信号ＯＵＴの
電圧が下側閾値以下となるとその出力をＨ信号に反転さ
せる。またＮＯＲ回路の他方の入力には端子ａが接続さ
れ、ＮＡＮＤ回路の他方の入力には端子ｂが接続されて
いる。そして、ＮＯＲ回路およびＮＡＮＤ回路の出力は
各々反転回路ＩＮ１、ＩＮ２で反転され、端子ｃ、ｄを
介してｐＭＯＳ２、ｎＭＯＳ２のゲートに出力されるよ
うになっている。
【００２５】次に、図３に示した出力バッファ回路の動
作について説明する。図４は、この出力バッファ回路の
動作を示すタイミングチャートである。入力信号ＩＮが
Ｈ信号の時には、ｐＭＯＳ１、ｐＭＯＳ２は遮断（端子
ｃからの出力はＨ信号）される一方、ｎＭＯＳ１、ｎＭ
ＯＳ２は導通（端子ｄからの出力はＨ信号）し、出力信
号ＯＵＴはＬ信号となる。
作について説明する。図４は、この出力バッファ回路の
動作を示すタイミングチャートである。入力信号ＩＮが
Ｈ信号の時には、ｐＭＯＳ１、ｐＭＯＳ２は遮断（端子
ｃからの出力はＨ信号）される一方、ｎＭＯＳ１、ｎＭ
ＯＳ２は導通（端子ｄからの出力はＨ信号）し、出力信
号ＯＵＴはＬ信号となる。
【００２６】時刻ｔ１０（ｔ２０）で、入力信号ＩＮが
Ｈ信号からＬ信号に反転すると、ｐＭＯＳ１は導通する
一方、ｎＭＯＳ１は遮断される。またＮＡＮＤ回路の端
子ｂ側からの入力がＬ信号となるので、ＮＡＮＤ回路か
らの出力はＨ信号となり、反転回路ＩＮ２からの出力は
Ｌ信号となり、ｎＭＯＳ２のゲートにはＬ信号が入力さ
れてｎＭＯＳ２は遮断される。ここで、ｐＭＯＳ１のオ
ン抵抗は大きく設定されているため、ｐＭＯＳ１を流れ
る電流により出力信号ＯＵＴの電圧は徐々に上昇するこ
とになる。しかし、出力信号ＯＵＴの電圧がシュミット
トリガインバータＨＩＮの上側閾値ＶＴＨ以下の場合に
は、シュミットトリガインバータＨＩＮからの出力はＨ
信号のままで維持され、ＮＯＲ回路からの出力はＬ信号
となり、反転回路ＩＮ１からの出力はＨ信号となり、ｐ
ＭＯＳ２は遮断状態に維持される。このため、この領域
におけるドライブ能力は低く維持され、ＥＭＩの発生は
低く抑えられる。
Ｈ信号からＬ信号に反転すると、ｐＭＯＳ１は導通する
一方、ｎＭＯＳ１は遮断される。またＮＡＮＤ回路の端
子ｂ側からの入力がＬ信号となるので、ＮＡＮＤ回路か
らの出力はＨ信号となり、反転回路ＩＮ２からの出力は
Ｌ信号となり、ｎＭＯＳ２のゲートにはＬ信号が入力さ
れてｎＭＯＳ２は遮断される。ここで、ｐＭＯＳ１のオ
ン抵抗は大きく設定されているため、ｐＭＯＳ１を流れ
る電流により出力信号ＯＵＴの電圧は徐々に上昇するこ
とになる。しかし、出力信号ＯＵＴの電圧がシュミット
トリガインバータＨＩＮの上側閾値ＶＴＨ以下の場合に
は、シュミットトリガインバータＨＩＮからの出力はＨ
信号のままで維持され、ＮＯＲ回路からの出力はＬ信号
となり、反転回路ＩＮ１からの出力はＨ信号となり、ｐ
ＭＯＳ２は遮断状態に維持される。このため、この領域
におけるドライブ能力は低く維持され、ＥＭＩの発生は
低く抑えられる。
【００２７】時刻ｔ１１（ｔ２１）で、出力信号ＯＵＴ
からの電圧がシュミットトリガインバータＨＩＮの上側
閾値ＶＴＨ以上に達すると、シュミットトリガインバー
タＨＩＮの出力はＨ信号からＬ信号に反転する。そうす
ると、ＮＯＲ回路からの出力はＨ信号となり、反転回路
ＩＮ１からの出力はＬ信号に反転し、ｐＭＯＳ２は導通
状態となる。このため、この時点におけるドライブ能力
は高くなり、ＥＭＳ耐性が高い状態となる。つまり、ｐ
ＭＯＳ１、ｐＭＯＳ２が導通し、ｎＭＯＳ１、ｎＭＯＳ
２は遮断され、出力信号ＯＵＴはＨ信号で安定する。
からの電圧がシュミットトリガインバータＨＩＮの上側
閾値ＶＴＨ以上に達すると、シュミットトリガインバー
タＨＩＮの出力はＨ信号からＬ信号に反転する。そうす
ると、ＮＯＲ回路からの出力はＨ信号となり、反転回路
ＩＮ１からの出力はＬ信号に反転し、ｐＭＯＳ２は導通
状態となる。このため、この時点におけるドライブ能力
は高くなり、ＥＭＳ耐性が高い状態となる。つまり、ｐ
ＭＯＳ１、ｐＭＯＳ２が導通し、ｎＭＯＳ１、ｎＭＯＳ
２は遮断され、出力信号ＯＵＴはＨ信号で安定する。
【００２８】時刻ｔ１２（ｔ２２）で、入力信号ＩＮが
Ｌ信号からＨ信号に反転すると、ｐＭＯＳ１が遮断さ
れ、ｎＭＯＳ１は導通する。ここでｎＭＯＳ１のオン抵
抗は大きく設定されているため、ｎＭＯＳ１を流れる電
流により出力信号ＯＵＴの電圧は徐々に下降することに
なる。しかし、出力信号ＯＵＴの電圧がシュミットトリ
ガインバータＨＩＮの下側閾値ＶＴＬ以下に達しない場
合には、シュミットトリガインバータＨＩＮからの出力
はＬ信号のままで維持され、ＮＯＲ回路からの出力はＬ
信号、反転回路ＩＮ１からの出力はＨ信号となり、ｐＭ
ＯＳ２は遮断状態に維持される。このため、この時点に
おけるドライブ能力は低く、ＥＭＩの発生は低く抑えら
れる。
Ｌ信号からＨ信号に反転すると、ｐＭＯＳ１が遮断さ
れ、ｎＭＯＳ１は導通する。ここでｎＭＯＳ１のオン抵
抗は大きく設定されているため、ｎＭＯＳ１を流れる電
流により出力信号ＯＵＴの電圧は徐々に下降することに
なる。しかし、出力信号ＯＵＴの電圧がシュミットトリ
ガインバータＨＩＮの下側閾値ＶＴＬ以下に達しない場
合には、シュミットトリガインバータＨＩＮからの出力
はＬ信号のままで維持され、ＮＯＲ回路からの出力はＬ
信号、反転回路ＩＮ１からの出力はＨ信号となり、ｐＭ
ＯＳ２は遮断状態に維持される。このため、この時点に
おけるドライブ能力は低く、ＥＭＩの発生は低く抑えら
れる。
【００２９】時刻ｔ１３（ｔ２３）で、出力信号ＯＵＴ
からの電圧がシュミットトリガインバータＨＩＮの下側
閾値ＶＴＬ以下になると、シュミットトリガインバータ
ＨＩＮからの出力はＬ信号からＨ信号に反転する。そう
すると、ＮＡＮＤ回路からの出力はＬ信号となり、反転
回路ＩＮ２からの出力はＨ信号に反転し、ｎＭＯＳ２は
導通状態となる。このため、この時点におけるドライブ
能力は高くなり、ＥＭＲ耐性が高い状態となる。つま
り、ｐＭＯＳ１、ｐＭＯＳ２が遮断され、ｎＭＯＳ１、
ｎＭＯＳ２は導通し、出力信号ＯＵＴはＬ信号で安定す
る。
からの電圧がシュミットトリガインバータＨＩＮの下側
閾値ＶＴＬ以下になると、シュミットトリガインバータ
ＨＩＮからの出力はＬ信号からＨ信号に反転する。そう
すると、ＮＡＮＤ回路からの出力はＬ信号となり、反転
回路ＩＮ２からの出力はＨ信号に反転し、ｎＭＯＳ２は
導通状態となる。このため、この時点におけるドライブ
能力は高くなり、ＥＭＲ耐性が高い状態となる。つま
り、ｐＭＯＳ１、ｐＭＯＳ２が遮断され、ｎＭＯＳ１、
ｎＭＯＳ２は導通し、出力信号ＯＵＴはＬ信号で安定す
る。
【００３０】また、本出力バッファ回路によれば、オン
抵抗の小さいｐＭＯＳ２が導通状態となる期間は時刻ｔ
１１〜ｔ１２（ｔ２１〜ｔ２２）であり、ｎＭＯＳ２が
導通状態となる期間は時刻ｔ１３〜ｔ２０であって、シ
ュミットトリガインバータＨＩＮのヒステリシス特性に
基づいてこれら期間が重なることはないので、ｐＭＯＳ
２とｎＭＯＳ２とが同時に導通状態となって、電源から
接地に向けて大きな電流（貫通電流）が流れるといった
事態の発生を阻止することができる。尚、シュミットト
リガインバータＨＩＮの代わりに、通常のヒステリシス
特性のない反転型コンパレータ（インバータでも可）を
採用することも可能であるが、この場合には貫通電流の
発生阻止効果を期待することはできない。
抵抗の小さいｐＭＯＳ２が導通状態となる期間は時刻ｔ
１１〜ｔ１２（ｔ２１〜ｔ２２）であり、ｎＭＯＳ２が
導通状態となる期間は時刻ｔ１３〜ｔ２０であって、シ
ュミットトリガインバータＨＩＮのヒステリシス特性に
基づいてこれら期間が重なることはないので、ｐＭＯＳ
２とｎＭＯＳ２とが同時に導通状態となって、電源から
接地に向けて大きな電流（貫通電流）が流れるといった
事態の発生を阻止することができる。尚、シュミットト
リガインバータＨＩＮの代わりに、通常のヒステリシス
特性のない反転型コンパレータ（インバータでも可）を
採用することも可能であるが、この場合には貫通電流の
発生阻止効果を期待することはできない。
【００３１】尚、上記した実施の形態では、ｐＭＯＳ２
とｎＭＯＳ２とを、導通、遮断状態の２段階で切り換え
る例を示したが、別の実施の形態では、導通状態にする
時に徐々に抵抗値を低下させていく（導通度を徐々に向
上させる）方法でも適切な制御を行うことができ、その
場合にはｐＭＯＳ２とｎＭＯＳ２へのゲート印加電圧を
徐々に変化させるようにしてやれば良い。
とｎＭＯＳ２とを、導通、遮断状態の２段階で切り換え
る例を示したが、別の実施の形態では、導通状態にする
時に徐々に抵抗値を低下させていく（導通度を徐々に向
上させる）方法でも適切な制御を行うことができ、その
場合にはｐＭＯＳ２とｎＭＯＳ２へのゲート印加電圧を
徐々に変化させるようにしてやれば良い。
【００３２】また、上記した実施の形態では、プッシュ
プル型の出力バッファ回路を例に挙げて説明したが、別
の実施の形態では、出力端子ＯＵＴの電源側のｐＭＯＳ
１、ｐＭＯＳ２、あるいは出力端子ＯＵＴの接地側のｎ
ＭＯＳ１、ｎＭＯＳ２を抵抗素子に置き換える等により
構成した型の出力バッファ回路でも良く、また、さらに
別の実施の形態では、電源側のｐＭＯＳ２、あるいは接
地側のｎＭＯＳ２を省略し、電源側のｐＭＯＳ１、ある
いは接地側のｎＭＯＳ１へのゲート電圧の印加の仕方に
より同様にドライブ能力の制御を行い、同様の効果を生
じさせることも可能である。
プル型の出力バッファ回路を例に挙げて説明したが、別
の実施の形態では、出力端子ＯＵＴの電源側のｐＭＯＳ
１、ｐＭＯＳ２、あるいは出力端子ＯＵＴの接地側のｎ
ＭＯＳ１、ｎＭＯＳ２を抵抗素子に置き換える等により
構成した型の出力バッファ回路でも良く、また、さらに
別の実施の形態では、電源側のｐＭＯＳ２、あるいは接
地側のｎＭＯＳ２を省略し、電源側のｐＭＯＳ１、ある
いは接地側のｎＭＯＳ１へのゲート電圧の印加の仕方に
より同様にドライブ能力の制御を行い、同様の効果を生
じさせることも可能である。
【００３３】次に、制御手段の別の具体的回路構成例に
ついて説明する。図５は別の制御手段１Ｂの具体的回路
構成例を示す回路図であり、図１、図３に示した構成部
品と同じ機能を有する構成部品については同じ符号を付
し、その説明を省略する。
ついて説明する。図５は別の制御手段１Ｂの具体的回路
構成例を示す回路図であり、図１、図３に示した構成部
品と同じ機能を有する構成部品については同じ符号を付
し、その説明を省略する。
【００３４】本具体的回路構成例では、ＮＯＲ回路とＮ
ＡＮＤ回路の前段に遅延制御手段２が介装されており、
その動作は出力端子ＯＵＴの出力信号の反転が検出され
た後、所定の遅延時間をおいてｐＭＯＳ２、あるいはｎ
ＭＯＳ２を導通状態に反転させるように構成されている
点が上述の出力バッファ回路と異なるだけで、基本的動
作は同じである。この遅延制御手段２は、出力端子ＯＵ
Ｔからの出力信号を遅延させて反転させるものである
が、この遅延制御手段２を図３に示したシュミットトリ
ガインバータＨＩＮと組み合わせて構成し、シュミット
トリガインバータＨＩＮからの出力信号をさらにこの遅
延制御手段２で遅延させる構成としても良い。この構成
によれば、出力端子ＯＵＴからの出力信号の反転が検出
された後、所定の遅延時間をおいてｐＭＯＳ２、あるい
はｎＭＯＳ２の導通状態を反転させることができるの
で、より一層確実にＥＭＩの発生を抑制することができ
る。
ＡＮＤ回路の前段に遅延制御手段２が介装されており、
その動作は出力端子ＯＵＴの出力信号の反転が検出され
た後、所定の遅延時間をおいてｐＭＯＳ２、あるいはｎ
ＭＯＳ２を導通状態に反転させるように構成されている
点が上述の出力バッファ回路と異なるだけで、基本的動
作は同じである。この遅延制御手段２は、出力端子ＯＵ
Ｔからの出力信号を遅延させて反転させるものである
が、この遅延制御手段２を図３に示したシュミットトリ
ガインバータＨＩＮと組み合わせて構成し、シュミット
トリガインバータＨＩＮからの出力信号をさらにこの遅
延制御手段２で遅延させる構成としても良い。この構成
によれば、出力端子ＯＵＴからの出力信号の反転が検出
された後、所定の遅延時間をおいてｐＭＯＳ２、あるい
はｎＭＯＳ２の導通状態を反転させることができるの
で、より一層確実にＥＭＩの発生を抑制することができ
る。
【００３５】図６は、遅延制御手段２の具体的構成を示
す回路図である。遅延制御手段２は基本的には図６
（Ａ）に示すように構成されており、入力信号を所定ク
ロック数分だけ遅延させて出力する論理遅延回路ｔｄと
反転回路ＩＮ３とを含んで構成されている。この際のク
ロックは、マイコンで用いられている発振回路等からの
クロック信号をそのまま取り込めば良い。この論理遅延
回路ｔｄは、クロック信号を取り込む度に最初の段に取
り込み、以前に取り込んでいた信号の各段の値を次の段
にシフトさせ、最終段を出力とする直列型シフトレジス
タ等により構成することができる。
す回路図である。遅延制御手段２は基本的には図６
（Ａ）に示すように構成されており、入力信号を所定ク
ロック数分だけ遅延させて出力する論理遅延回路ｔｄと
反転回路ＩＮ３とを含んで構成されている。この際のク
ロックは、マイコンで用いられている発振回路等からの
クロック信号をそのまま取り込めば良い。この論理遅延
回路ｔｄは、クロック信号を取り込む度に最初の段に取
り込み、以前に取り込んでいた信号の各段の値を次の段
にシフトさせ、最終段を出力とする直列型シフトレジス
タ等により構成することができる。
【００３６】遅延制御手段２は、コンデンサと抵抗とを
用いてアナログ的に実現することも可能であるが、コン
デンサ等を集積回路に組み込むには遅延時間から計算す
るとかなり広い面積を必要としてしまう。これに対し、
上記したように遅延制御手段２を論理遅延回路ｔｄで構
成すれば、狭い面積でこれを実現することができ、デバ
イス設計上有利となる。
用いてアナログ的に実現することも可能であるが、コン
デンサ等を集積回路に組み込むには遅延時間から計算す
るとかなり広い面積を必要としてしまう。これに対し、
上記したように遅延制御手段２を論理遅延回路ｔｄで構
成すれば、狭い面積でこれを実現することができ、デバ
イス設計上有利となる。
【００３７】図６（Ｂ）に示した構成は、ＮＯＲ回路へ
信号を出力する論理遅延回路ｔｄ１、反転回路ＩＮ４
と、ＮＡＮＤ回路へ信号を出力する論理遅延回路ｔｄ
２、反転回路ＩＮ５とが独立的に別々に設けられて遅延
制御手段２が構成されており、ｐＭＯＳ２、ｎＭＯＳ２
に対する遅延特性を別々に設定できる構成になってい
る。本実施の形態によれば、ｐＭＯＳ１、ｎＭＯＳ１の
特性等を考慮した遅延特性での制御が可能になり、より
望ましい動作特性を有する出力バッファ回路を実現する
ことができる。
信号を出力する論理遅延回路ｔｄ１、反転回路ＩＮ４
と、ＮＡＮＤ回路へ信号を出力する論理遅延回路ｔｄ
２、反転回路ＩＮ５とが独立的に別々に設けられて遅延
制御手段２が構成されており、ｐＭＯＳ２、ｎＭＯＳ２
に対する遅延特性を別々に設定できる構成になってい
る。本実施の形態によれば、ｐＭＯＳ１、ｎＭＯＳ１の
特性等を考慮した遅延特性での制御が可能になり、より
望ましい動作特性を有する出力バッファ回路を実現する
ことができる。
【図１】本発明の実施の形態に係る出力バッファ回路の
回路構成を示す回路図である。
回路構成を示す回路図である。
【図２】図１に示した出力バッファ回路の基本的動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】制御手段の具体的回路構成を示す回路図であ
る。
る。
【図４】図３に示した出力バッファ回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図５】遅延制御手段を用いた制御手段の具体的回路構
成を示す回路図である。
成を示す回路図である。
【図６】遅延制御手段の具体的構成を示す回路図であ
る。
る。
【図７】従来の出力バッファ回路の構成を示す回路図で
ある。
ある。
１、１Ａ、１Ｂ・・・制御手段 ２・・・遅延制御手段 ｐＭＯＳ、ｐＭＯＳ１、ｐＭＯＳ２・・・ＰチャネルＭ
ＯＳＦＥＴ ｎＭＯＳ、ｎＭＯＳ１、ｎＭＯＳ２・・・ＮチャネルＭ
ＯＳＦＥＴ ＩＮ１〜５・・・反転回路 ＮＯＲ・・・ＮＯＲ回路 ＮＡＮＤ・・・ＮＡＮＤ回路
ＯＳＦＥＴ ｎＭＯＳ、ｎＭＯＳ１、ｎＭＯＳ２・・・ＮチャネルＭ
ＯＳＦＥＴ ＩＮ１〜５・・・反転回路 ＮＯＲ・・・ＮＯＲ回路 ＮＡＮＤ・・・ＮＡＮＤ回路
フロントページの続き Ｆターム(参考） 5J055 AX27 AX54 AX64 BX16 BX31 CX24 CX27 DX22 DX56 DX72 DX83 EX07 EX21 EY21 EZ07 EZ10 EZ25 EZ50 FX12 FX17 FX35 GX01 GX04 5J056 AA04 BB19 BB26 CC05 CC09 DD13 DD29 EE07 EE13 GG08 KK00
Claims (11)
- 【請求項１】 入力信号に応じて高電圧信号、低電圧信
号の２値信号を出力する出力回路を備えた２値信号出力
用の出力バッファ回路において、 入力信号の反転時に出力信号の維持時に比べて、前記出
力回路のドライブ能力を低能力状態とするドライブ能力
制御手段を備えていることを特徴とする出力バッファ回
路。 - 【請求項２】 前記ドライブ能力制御手段が、 入力信号の反転を検出して前記出力回路のドライブ能力
を低能力状態とする低能力化手段と、 出力信号の反転を検出して前記出力回路のドライブ能力
を高能力状態とする高能力化手段とを備えていることを
特徴とする請求項１記載の出力バッファ回路。 - 【請求項３】 前記高能力化手段が、前記出力信号の反
転を、該出力信号電圧を基準電圧と比較するコンパレー
タにより検出するものであることを特徴とする請求項２
記載の出力バッファ回路。 - 【請求項４】 前記コンパレータが、ヒステリシス特性
を有するものであることを特徴とする請求項３記載の出
力バッファ回路。 - 【請求項５】 前記ドライブ能力制御手段が、 出力信号の反転を検出して所定の遅延時間を経過させた
後、前記出力回路のドライブ能力を高能力状態とする高
能力化手段を備えていることを特徴とする請求項２〜４
のいずれかの項に記載の出力バッファ回路。 - 【請求項６】 前記出力回路が、 電源と接地間に接続され、導通状態に応じて前記出力信
号を切り換えるオン抵抗の大きい第１のスイッチング素
子と、 該第１のスイッチング素子と並列接続されたオン抵抗の
小さい第２のスイッチング素子とからなり、 前記ドライブ能力制御手段が、前記入力信号の反転時に
前記第１のスイッチング素子を反転させ、その後遅れて
前記第２のスイッチング素子を反転させるものであるこ
とを特徴とする請求項１〜５のいずれかの項に記載の出
力バッファ回路。 - 【請求項７】 前記出力回路が、 電源と出力端子間に接続され、導通状態に応じて前記出
力信号を切り換えるオン抵抗の大きい第３のスイッチン
グ素子と、 該第３のスイッチング素子と並列接続されたオン抵抗の
小さい第４のスイッチング素子と、 前記出力端子と接地間に接続され、導通状態に応じて前
記出力信号を切り換えるオン抵抗の大きい第５のスイッ
チング素子と、 該第５のスイッチング素子と並列接続されたオン抵抗の
小さい第６のスイッチング素子とからなり、 前記ドライブ能力制御手段が、 出力信号を高電圧信号に反転させる時には、前記第３の
スイッチング素子を導通状態、前記第５のスイッチング
素子と前記第６のスイッチング素子とを非導通状態にす
ると共に、その後遅れて前記第４のスイッチング素子を
導通状態にし、 出力信号を低電圧信号に反転させる時には、前記第５の
スイッチング素子を導通状態、前記第３のスイッチング
素子と前記第４のスイッチング素子とを非導通状態にす
ると共に、その後遅れて前記第６のスイッチング素子を
導通状態にするものであること特徴とする請求項１〜５
のいずれかの項に記載の出力バッファ回路。 - 【請求項８】 前記ドライブ能力制御手段が、前記第３
のスイッチング素子に対する前記第４のスイッチング素
子の遅延導通制御タイミングと、前記第５のスイッチン
グ素子に対する前記第６のスイッチング素子の遅延導通
制御タイミングとをそれぞれ別々に設定するものである
ことを特徴とする請求項７記載の出力バッファ回路。 - 【請求項９】 前記低能力化手段が、 前記出力回路のドライブ能力を、徐々に複数段階で低下
させるものであることを特徴とする請求項２記載の出力
バッファ回路。 - 【請求項１０】 前記ドライブ能力制御手段が、 入力信号の反転を検出して前記出力回路のドライブ能力
を低能力状態とする低能力化手段と、 前記入力信号の反転を検出して所定の遅延時間を経過さ
せた後、前記出力回路のドライブ能力を高能力状態とす
る高能力化手段とからなることを特徴とする請求項１記
載の出力バッファ回路。 - 【請求項１１】 入力信号の反転後に入力されたクロッ
ク信号を計数することにより前記遅延時間をデジタル的
に計時するタイマ回路を備えていることを特徴とする請
求項１０記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000241089A JP2002057566A (ja) | 2000-08-09 | 2000-08-09 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000241089A JP2002057566A (ja) | 2000-08-09 | 2000-08-09 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002057566A true JP2002057566A (ja) | 2002-02-22 |
Family
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Family Applications (1)
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|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2002057566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8085081B2 (en) | 2009-03-27 | 2011-12-27 | Oki Semiconductor Co., Ltd. | Semiconductor device for output of pulse waveforms |
-
2000
- 2000-08-09 JP JP2000241089A patent/JP2002057566A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8085081B2 (en) | 2009-03-27 | 2011-12-27 | Oki Semiconductor Co., Ltd. | Semiconductor device for output of pulse waveforms |
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