JP2002055968A - マイクロコンピュータの入出力制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 制御対象の増加に係わらず、マイクロコンピ
ュータの入出力端子数を良好に低減できるマイクロコン
ピュータの入出力制御回路を提供する。 【解決手段】 マイクロコンピュータとそれによって制
御される任意数の制御対象との間のデータの授受を制御
するマイクロコンピュータの入出力制御回路であって、
制御対象の各入出力端子にそれぞれ個別に接続された制
御回路５と、マイクロコンピュータからアドレスが入力
され、それに応じて制御回路５のうちのいずれか１つを
選択的に動作させる選択回路としてのアドレスデコード
回路４などとを備え、各制御回路５は、マイクロコンピ
ュータから制御対象に供給すべきデータが他の全ての制
御回路５と共通の第１配線を介して入力され、かつ、制
御対象からマイクロコンピュータに供給すべきデータを
他の全ての制御回路５と共通の第２配線に出力する構成
とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータとそれによって制御される任意数の制御対象との間
のデータの授受を制御するマイクロコンピュータの入出
力制御回路に関する。

【０００２】

【従来の技術】近年、ＯＡ機器は勿論のこと、ＡＶ機器
や各種の家電機器など、あらゆる電気電子機器にマイク
ロコンピュータが利用されている。この結果、１個のマ
イクロコンピュータで制御すべき制御対象が増加し、マ
イクロコンピュータの高性能化とも相まって、マイクロ
コンピュータの入出力端子数の飛躍的な増大を招いてい
る。

【０００３】マイクロコンピュータの入出力端子には、
シリアルデータ用端子と、パラレルデータ用端子と、割
込信号受信用端子とが存在するが、制御対象の増加に伴
い、特にパラレルデータ用端子と割込信号受信用端子と
が端子数の増加要因となっている。

【０００４】すなわち、従来のマイクロコンピュータに
おいては、制御対象毎に個別にパラレルデータ用端子と
割込信号受信用端子とを設けていたので、制御対象の増
加に伴って飛躍的に入出力端子数が増加し、１００〜２
００個程度の入出力端子を備えたマイクロコンピュータ
も存在している。

【０００５】

【発明が解決しようとする課題】このようにマイクロコ
ンピュータの入出力端子数が増大すると、マイクロコン
ピュータを実現しているチップなどを実装するための回
路基板の配線が極めて複雑になり、マイクロコンピュー
タを実現しているチップの実装位置の問題も含めて設計
の自由度が小さくなるとともに、設計に多くの時間とコ
ストとを要する。しかも、マイクロコンピュータを動作
させるためのプログラムが複雑になり、プログラミング
やデバッグにも多くの時間とコストとを要する。これら
の結果、製品の開発や製造に要する時間やコストが増大
するばかりでなく、製品の信頼性を低下させる可能性が
あるという課題があった。

【０００６】本発明は、このような事情のもとで考え出
されたものであって、制御対象の増加に係わらず、マイ
クロコンピュータの入出力端子数を良好に低減できるマ
イクロコンピュータの入出力制御回路を提供すること
を、その課題としている。

【０００７】

【発明の開示】上記の課題を解決するため、本発明で
は、次の技術的手段を講じている。

【０００８】本発明の第１の側面によれば、マイクロコ
ンピュータとそれによって制御される任意数の制御対象
との間のデータの授受を制御するマイクロコンピュータ
の入出力制御回路であって、制御対象の各入出力端子に
それぞれ個別に接続された制御回路と、マイクロコンピ
ュータからアドレスが入力され、それに応じて制御回路
のうちのいずれか１つを選択的に動作させる選択回路と
を備え、各制御回路は、マイクロコンピュータから制御
対象に供給すべきデータが他の全ての制御回路と共通の
第１配線を介して入力され、かつ、制御対象からマイク
ロコンピュータに供給すべきデータを他の全ての制御回
路と共通の第２配線に出力する構成としたことを特徴と
する、マイクロコンピュータの入出力制御回路が提供さ
れる。

【０００９】好ましい実施の形態によれば、選択回路
は、マイクロコンピュータからシリアルに供給されるア
ドレスを、クロック信号に同期して順次ラッチするアド
レスラッチ回路と、マイクロコンピュータからのアドレ
スイネーブル信号に応じて、マイクロコンピュータから
のクロック信号を、全ての制御回路に供給する状態とア
ドレスラッチ回路に供給する状態とに切り替わるクロッ
クセレクト回路と、アドレスラッチ回路にラッチされた
アドレスに応じて、制御回路のうちの１つに選択的にデ
コード信号を供給することにより、その制御回路を動作
させるアドレスデコード回路とを有する。

【００１０】他の好ましい実施の形態によれば、各制御
回路は、制御対象からマイクロコンピュータに供給すべ
き割込信号が出力されたときに、その割込信号を他の全
ての制御回路と共通の割込信号用配線に出力することに
よりマイクロコンピュータに供給する。

【００１１】他の好ましい実施の形態によれば、各制御
回路は、選択回路によって選択されているときに、制御
対象からマイクロコンピュータに供給すべき割込信号が
出力されれば、その割込信号を第２配線にも出力する。

【００１２】本発明によれば、制御対象の増加に係わら
ず、マイクロコンピュータの入出力端子数を良好に低減
できる。

【００１３】すなわち、各制御回路が、マイクロコンピ
ュータから制御対象に供給すべきデータが他の全ての制
御回路と共通の第１配線を介して入力され、かつ、制御
対象からマイクロコンピュータに供給すべきデータを他
の全ての制御回路と共通の第２配線に出力するので、マ
イクロコンピュータと各制御回路との間の配線を全ての
制御回路について共通化できることから、制御対象の入
出力端子数の合計に係わらず、マイクロコンピュータの
入出力端子数を一定の小さな数にできる。

【００１４】したがって、マイクロコンピュータを実現
しているチップを実装するための回路基板の配線や、マ
イクロコンピュータを動作させるためのプログラムが簡
単になり、製品の開発や製造に要する時間やコストを低
減できるとともに、製品の信頼性を向上させることがで
きる。

【００１５】なお、マイクロコンピュータからのアドレ
スに応じて選択回路が１つの制御回路を選択的に動作さ
せるので、マイクロコンピュータと各制御回路との間の
配線を全ての制御回路について共通化しても、マイクロ
コンピュータと制御対象との間のデータの授受に支障を
来すことはない。

【００１６】本発明のその他の特徴および利点は、添付
図面を参照して以下に行う詳細な説明によって、より明
らかとなろう。

【００１７】

【発明の実施の形態】以下、本発明の好ましい実施の形
態を、図面を参照して具体的に説明する。

【００１８】図１は、本発明に係るマイクロコンピュー
タの入出力制御回路の回路ブロック図である。この入出
力制御回路は、クロックセレクト回路１、アドレスラッ
チ回路２、比較回路３、アドレスデコード回路４、複数
の制御回路５、制御回路５と同数の入出力端子６、入力
端子７〜１１、および出力端子１２，１３を備えてい
る。この入出力制御回路は、１チップにより構成されて
いる。

【００１９】クロックセレクト回路１は、マイクロコン
ピュータ（図示せず）から入力端子８を介して供給され
るアドレスイネーブル信号がアサートされているときす
なわちハイレベルのときに、マイクロコンピュータから
入力端子７を介して供給されるスキャンクロック信号を
アドレスラッチ回路２に供給し、アドレスイネーブル信
号がネゲートされているときすなわちローレベルのとき
に、スキャンクロック信号を全ての制御回路５に供給す
る。

【００２０】アドレスラッチ回路２は、クロックセレク
ト回路１からのスキャンクロック信号に同期して、マイ
クロコンピュータから入力端子９を介してシリアルに供
給されるスキャンアドレスをラッチし、そのスキャンア
ドレスのうちのチップアドレス以外の部分をアドレスデ
コード回路４に供給するとともに、スキャンアドレスの
うちのチップアドレス部分を比較回路３に供給する。

【００２１】比較回路３は、アドレスラッチ回路２から
のスキャンアドレスのうちのチップアドレス部分とチッ
プ固有のチップアドレスとを比較し、両者が一致すれ
ば、アドレスデコード回路４に供給しているイネーブル
信号をアサートする。すなわち、入出力制御回路のチッ
プを製作するときには、制御回路５の数すなわち入出力
端子６の数を特定する必要があるので、任意数の制御対
象（図示せず）の入出力端子数の合計が入出力制御回路
の入出力端子６の数を越えている場合、複数のチップを
用いる必要がある。この場合、各チップ毎にアドレスデ
コード回路４の回路構成を異ならせるのはチップの製作
上現実的でない。そこで、チップを特定するためのチッ
プアドレスを設定しておき、そのチップアドレスに対応
する１つのチップのアドレスデコード回路４のみを動作
させることにより、全てのチップのアドレスデコード回
路４の回路構成が同一になり、かつその回路構成が簡単
になるようにしているのである。チップアドレスは、た
とえば、入出力制御回路のチップに内臓された図外のＥ
ＥＰＲＯＭ（electrically erasable and programmable
read only memory ）に記憶させ、チップの外部から書
き換えが可能なように構成すればよい。

【００２２】アドレスデコード回路４は、比較回路３か
らのイネーブル信号がアサートされているときに、アド
レスラッチ回路２からのスキャンアドレスのうちチップ
アドレス以外の部分をデコードし、そのアドレスに対応
する１つの制御回路５に複数のスキャンデコード信号Ａ
〜Ｆをシーケンシャルに順次供給する。すなわちアドレ
スデコード回路４は、クロックセレクト回路１、アドレ
スラッチ回路２、および比較回路３とともに、マイクロ
コンピュータからのアドレスに応じて制御回路５のうち
のいずれか１つを選択的に動作させる選択回路を構成し
ている。

【００２３】制御回路５は、図２のように、アドレスデ
コード回路４からのスキャンデコード信号Ａ〜Ｆによっ
て制御されて、マイクロコンピュータから入力端子１０
を介して供給されるデータすなわちスキャンデータを、
クロックセレクト回路１からのスキャンクロックに同期
して、入出力端子６を介して制御対象の入出力端子に供
給する。また制御回路５は、アドレスデコード回路４か
らのスキャンデコード信号Ａ〜Ｆによって制御されて、
制御対象の入出力端子から入出力端子６を介して供給さ
れるデータを、クロックセレクト回路１からのスキャン
クロックに同期して、出力端子１２を介してマイクロコ
ンピュータの入出力端子に供給する。さらに制御回路５
は、アドレスデコード回路４からのスキャンデコード信
号Ａ〜Ｆによって制御されて、制御対象の入出力端子か
ら入出力端子６を介して供給される割込信号を、出力端
子１３を介してマイクロコンピュータの割込信号入力用
の入出力端子に供給する。また制御回路５は、アドレス
デコード回路４からのスキャンデコード信号Ａ〜Ｆによ
って制御されて、制御対象の入出力端子から入出力端子
６を介して供給される割込信号を、出力端子１２を介し
てマイクロコンピュータの入出力端子に供給する。さら
に全ての制御回路５は、マイクロコンピュータから入力
端子１１を介して供給されるリセット信号により、同時
にリセットされる。

【００２４】各入出力端子６は、それぞれ個別に制御回
路５に接続されているとともに、制御対象の各入出力端
子にそれぞれ個別に接続される。すなわち、制御対象の
入出力端子がパラレル入力ポートあるいはパラレル出力
ポートである場合、１つの制御対象に対してそれらポー
トの数だけ入出力端子６が存在する。

【００２５】入力端子７は、クロックセレクト回路１の
入力端に接続されているとともに、マイクロコンピュー
タのスキャンクロック信号出力用の入出力端子に接続さ
れる。

【００２６】入力端子８は、クロックセレクト回路１の
制御入力端に接続されているとともに、マイクロコンピ
ュータのアドレスイネーブル信号出力用の入出力端子に
接続される。

【００２７】入力端子９は、アドレスラッチ回路２の入
力端に接続されているとともに、マイクロコンピュータ
のスキャンアドレス出力用の入出力端子に接続される。

【００２８】入力端子１０は、全ての制御回路５の入力
端に接続されているとともに、マイクロコンピュータの
スキャンデータ出力用の入出力端子に接続される。

【００２９】入力端子１１は、全ての制御回路５の入力
端に接続されているとともに、マイクロコンピュータの
リセット信号出力用の入出力端子に接続される。

【００３０】出力端子１２は、全ての制御回路５の出力
端に接続されているとともに、マイクロコンピュータの
データ入力用の入出力端子に接続される。

【００３１】出力端子１３は、全ての制御回路５の割込
信号出力用の出力端に接続されているとともに、マイク
ロコンピュータの割込信号入力用の入出力端子に接続さ
れる。

【００３２】図２は、１つの制御回路５の回路ブロック
図であって、全ての制御回路５は同じ回路構成である。
各制御回路５は、フリップフロップ回路２１〜２５、セ
レクト回路２６、トライステートバッファ２７〜３０、
論理積回路３１，３２、および排他的論理和回路３３を
備えている。

【００３３】フリップフロップ回路２１は、アドレスデ
コード回路４からのスキャンデコード信号Ａがアサート
されているときに、クロックセレクト回路１からのスキ
ャンクロック信号に同期して、入力端子１０からのスキ
ャンデータをラッチし、それをセレクト回路２６および
トライステートバッファ２７の制御入力端に供給する。

【００３４】フリップフロップ回路２２は、アドレスデ
コード回路４からのスキャンデコード信号Ｂがアサート
されているときに、クロックセレクト回路１からのスキ
ャンクロック信号に同期して、セレクト回路２６からの
データをラッチし、それをトライステートバッファ２７
の入力端およびトライステートバッファ２８の入力端に
供給する。

【００３５】フリップフロップ回路２３は、アドレスデ
コード回路４からのスキャンデコード信号Ｄがアサート
されているときに、クロックセレクト回路１からのスキ
ャンクロック信号に同期して、入力端子１０からのスキ
ャンデータをラッチし、それを排他的論理和回路３３の
一方の入力端に供給する。

【００３６】フリップフロップ回路２４は、排他的論理
和回路３３からの信号がアサートされたときに、ハイレ
ベルの信号をトライステートバッファ２９の入力端およ
びトライステートバッファ３０の制御入力端に供給す
る。

【００３７】フリップフロップ回路２５は、アドレスデ
コード回路４からのスキャンデコード信号Ｃがアサート
されているときに、クロックセレクト回路１からのスキ
ャンクロック信号に同期して、入力端子１０からのスキ
ャンデータをラッチし、それを論理積回路３１の一方の
入力端に供給する。

【００３８】フリップフロップ回路２１，２２，２３，
２５は、入力端子１１からのリセット信号がアサートさ
れることにより、一括してクリアされる。フリップフロ
ップ回路２４は、論理積回路３２からのリセット信号が
アサートされることによりクリアされる。

【００３９】セレクト回路２６は、フリップフロップ回
路２１のＱ出力端からの制御信号に応じて、入力端子１
０からのスキャンデータをフリップフロップ回路２２の
Ｄ入力端に供給する状態と入出力端子６からのデータを
フリップフロップ回路２２のＤ入力端に供給する状態と
に切り替わる。

【００４０】トライステートバッファ２７は、フリップ
フロップ回路２１のＱ出力端からの制御信号に応じて、
フリップフロップ回路２２のＱ出力端からの出力を入出
力端子６に供給する状態と、ハイインピーダンスの状態
とに切り替わる。

【００４１】トライステートバッファ２８は、アドレス
デコード回路４からのスキャンデコード信号Ｂに応じ
て、フリップフロップ回路２２のＱ出力端からの出力を
出力端子１２に供給する状態と、ハイインピーダンスの
状態とに切り替わる。

【００４２】トライステートバッファ２９は、アドレス
デコード回路４からのスキャンデコード信号Ｅに応じ
て、フリップフロップ回路２４のＱ出力端からの出力を
出力端子１２に供給する状態と、ハイインピーダンスの
状態とに切り替わる。

【００４３】トライステートバッファ３０は、フリップ
フロップ回路２４のＱ出力端からの出力に応じて、ロー
レベルの信号を出力端子１３に供給する状態と、ハイイ
ンピーダンスの状態とに切り替わる。

【００４４】論理積回路３１は、フリップフロップ回路
２５のＱ出力端からの出力と入出力端子６からの信号と
の論理積を演算し、それを排他的論理和回路３３の他方
の入力端に供給する。

【００４５】論理積回路３２は、クロックセレクト回路
１からのスキャンクロック信号とアドレスデコード回路
４からのスキャンデコード信号Ｆとの論理積を演算し、
それをリセット信号としてフリップフロップ回路２４の
クリア信号入力端に供給する。

【００４６】排他的論理和回路３３は、フリップフロッ
プ回路２３のＱ出力端からの出力と論理積回路３１の出
力との排他的論理和を演算し、それをクロック信号とし
てフリップフロップ回路２４のクロック信号入力端に供
給する。

【００４７】次に動作を説明する。入力端子８からのア
ドレスイネーブル信号がハイレベルのときには、クロッ
クセレクト回路１が、入力端子７からのスキャンクロッ
ク信号をアドレスラッチ回路２に供給する。これにより
アドレスラッチ回路２が、クロックセレクト回路１から
のスキャンクロック信号に同期して、入力端子９からの
スキャンアドレスを１ビットづつ順次ラッチする。

【００４８】アドレスラッチ回路２にラッチされたスキ
ャンアドレスは、チップアドレス部分が比較回路３によ
りチップ毎に予め設定されているチップアドレスと比較
され、両者が一致していれば、比較回路３からアドレス
デコード回路４に供給されているイネーブル信号がアサ
ートされる。

【００４９】比較回路３からアドレスデコード回路４に
供給されているイネーブル信号がアサートされると、ア
ドレスデコード回路４が、アドレスラッチ回路２にラッ
チされているスキャンアドレスのうちチップアドレス以
外の部分をデコードし、それに応じた１つの制御回路５
に供給しているスキャンデコード信号Ａ〜Ｆを順次アサ
ートする。

【００５０】一方、スキャンアドレスがアドレスラッチ
回路２にラッチされると、所定のタイミングで入力端子
８からのアドレスイネーブル信号がネゲートされ、クロ
ックセレクト回路１によって全ての制御回路５にスキャ
ンクロック信号が供給される。そして、選択された１つ
の制御回路５について、アドレスデコード回路４からの
スキャンデコード信号Ａがアサートされると、その制御
回路５のフリップフロップ回路２１が、クロックセレク
ト回路１からのスキャンクロック信号に同期して、入力
端子１０からのスキャンデータをラッチし、Ｑ出力端に
出力する。すなわち、スキャンデータがハイレベルであ
ると、セレクト回路２６の制御入力端およびトライステ
ートバッファ２７の制御入力端にハイレベルの信号が供
給される。

【００５１】アドレスデコード回路４からのスキャンデ
コード信号Ｂがアサートされると、スキャンクロック信
号に同期してフリップフロップ回路２２がセレクト回路
２６からのスキャンデータをラッチする。フリップフロ
ップ回路２２のＱ出力端からのスキャンデータは、トラ
イステートバッファ２７および入出力端子６を介して制
御対象の入出力端子に供給される。

【００５２】スキャンデータがローレベルになると、ス
キャンクロック信号に同期してフリップフロップ回路２
１のＱ出力端がローレベルになり、セレクト回路２６が
制御対象の入出力端子からの信号をフリップフロップ回
路２２の入力端に供給する。フリップフロップ回路２２
は、スキャンクロック信号に同期して、制御対象の入出
力端子から入出力端子６を介して供給された信号をラッ
チする。この信号は、フリップフロップ回路２２のＱ出
力端から出力され、トライステートバッファ２８および
出力端子１２を介してスキャンアウト信号としてマイク
ロコンピュータの入力端子に供給される。

【００５３】アドレスデコード回路４からのスキャンデ
コード信号Ｃがアサートされると、フリップフロップ回
路２５が、スキャンクロック信号に同期してスキャンデ
ータをラッチする。このスキャンデータは、フリップフ
ロップ回路２５のＱ出力端から論理積回路３１の一方の
入力端に供給される。なお、フリップフロップ回路２５
は、制御対象の入出力端子からの信号を割込信号として
取り込むか否かを制御するために設けられている。

【００５４】アドレスデコード回路４からのスキャンデ
コード信号Ｄがアサートされると、フリップフロップ回
路２３が、スキャンクロック信号に同期してスキャンデ
ータをラッチする。このスキャンデータは、フリップフ
ロップ回路２３のＱ出力端から排他的論理和回路３３の
一方の入力端に供給される。

【００５５】制御対象の入出力端子からハイレベルの割
込信号が出力されると、その割込信号は、入出力端子６
を介して論理積回路３１の他方の入力端に供給される。
論理積回路３１のハイレベルの出力は、排他的論理和回
路３３の他方の入力端に供給され、排他的論理和回路３
３の出力は、フリップフロップ回路２４のクロック信号
入力端に供給される。これによりフリップフロップ回路
２４のＱ出力端からハイレベルの信号が出力され、その
信号はトライステートバッファ３０の制御入力端に供給
される。これによりトライステートバッファ３０は、ロ
ーレベルの信号を割込信号として出力端子１３に供給す
る。この割込信号は、マイクロコンピュータの割込信号
入力用の入出力端子に供給される。なお、排他的論理和
回路３３は、割込信号の極性すなわち立上がり、立下が
りを選択するために設けられており、フリップフロップ
回路２３は、割込信号の極性を設定するために設けられ
ている。

【００５６】アドレスデコード回路４からのスキャンデ
コード信号Ｅがアサートされると、フリップフロップ回
路２４のＱ出力端からの出力が、トライステートバッフ
ァ２９を介して出力端子１２に出力される。この信号
は、割込信号を出力している制御対象の入出力端子を特
定するためのスキャンアウト信号としてマイクロコンピ
ュータの入出力端子に供給される。

【００５７】アドレスデコード回路４からのスキャンデ
コード信号Ｆがアサートされると、スキャンクロック信
号に同期して論理積回路３２の出力がハイレベルにな
り、フリップフロップ回路２４がクリアされる。

【００５８】以上の動作がスキャンアドレスによって指
定された制御回路５毎に順次行われ、全ての制御対象の
全ての入出力端子とマイクロコンピュータとの間の信号
の授受が、上記入出力制御回路によって実現される。

【００５９】このように、マイクロコンピュータから制
御対象に供給すべきデータが全ての制御回路５について
共通の入力端子１０に入力され、かつ、制御対象からマ
イクロコンピュータに供給すべきデータが全ての制御回
路５について共通の出力端子１２から出力されるので、
マイクロコンピュータと各制御回路との間の配線を全て
の制御回路について共通化できることから、制御対象の
入出力端子数の合計に係わらず、マイクロコンピュータ
の入出力端子数を一定の小さな数にできる。この結果、
制御対象の増加に係わらず、マイクロコンピュータの入
出力端子数を良好に低減できる。たとえば、制御対象が
多く、しかも多くの制御対象がパラレル入力ポートやパ
ラレル出力ポートを備えている場合、従来はマイクロコ
ンピュータの入出力端子数が１００を大きく越えてしま
うこともあったが、上記入出力制御回路を採用すれば、
マイクロコンピュータの入出力端子数が７で済む。

【００６０】したがって、マイクロコンピュータを実現
しているチップを実装するための回路基板の配線や、マ
イクロコンピュータを動作させるためのプログラムが簡
単になり、製品の開発や製造に要する時間やコストを低
減できるとともに、製品の信頼性を向上させることがで
きる。

【図面の簡単な説明】

【図１】本発明に係るマイクロコンピュータの入出力制
御回路の回路ブロック図である。

【図２】図１に示す入出力制御回路に備えられた制御回
路の回路ブロック図である。

【符号の説明】

１ クロックセレクト回路 ２ アドレスラッチ回路 ３ 比較回路 ４ アドレスデコード回路 ５ 制御回路 ６ 入出力端子 ７〜１１ 入力端子 １２，１３ 出力端子 ２１〜２５ フリップフロップ回路 ２６ セレクト回路 ２７〜３０ トライステートバッファ ３１，３２ 論理積回路 ３３ 排他的論理和回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータとそれによって制
   御される任意数の制御対象との間のデータの授受を制御
   するマイクロコンピュータの入出力制御回路であって、 前記制御対象の各入出力端子にそれぞれ個別に接続され
   た制御回路と、 前記マイクロコンピュータからアドレスが入力され、そ
   れに応じて前記制御回路のうちのいずれか１つを選択的
   に動作させる選択回路とを備え、 前記各制御回路は、前記マイクロコンピュータから前記
   制御対象に供給すべきデータが他の全ての制御回路と共
   通の第１配線を介して入力され、かつ、前記制御対象か
   ら前記マイクロコンピュータに供給すべきデータを他の
   全ての制御回路と共通の第２配線に出力する構成とした
   ことを特徴とする、マイクロコンピュータの入出力制御
   回路。
2. 【請求項２】 前記選択回路は、 前記マイクロコンピュータからシリアルに供給されるア
   ドレスを、クロック信号に同期して順次ラッチするアド
   レスラッチ回路と、 前記マイクロコンピュータからのアドレスイネーブル信
   号に応じて、前記マイクロコンピュータからの前記クロ
   ック信号を、全ての前記制御回路に供給する状態と前記
   アドレスラッチ回路に供給する状態とに切り替わるクロ
   ックセレクト回路と、 前記アドレスラッチ回路にラッチされたアドレスに応じ
   て、前記制御回路のうちの１つに選択的にデコード信号
   を供給することにより、その制御回路を動作させるアド
   レスデコード回路とを有する、請求項１に記載のマイク
   ロコンピュータの入出力制御回路。
3. 【請求項３】 前記各制御回路は、前記制御対象から前
   記マイクロコンピュータに供給すべき割込信号が出力さ
   れたときに、その割込信号を他の全ての制御回路と共通
   の割込信号用配線に出力することにより前記マイクロコ
   ンピュータに供給する、請求項１または２に記載のマイ
   クロコンピュータの入出力制御回路。
4. 【請求項４】 前記各制御回路は、前記選択回路によっ
   て選択されているときに、前記制御対象から前記マイク
   ロコンピュータに供給すべき割込信号が出力されれば、
   その割込信号を前記第２配線にも出力する、請求項３に
   記載のマイクロコンピュータの入出力制御回路。