JP2002055356A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JP2002055356A JP2002055356A JP2000240109A JP2000240109A JP2002055356A JP 2002055356 A JP2002055356 A JP 2002055356A JP 2000240109 A JP2000240109 A JP 2000240109A JP 2000240109 A JP2000240109 A JP 2000240109A JP 2002055356 A JP2002055356 A JP 2002055356A
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Abstract
(57)【要約】
【課題】 断線を防止した液晶表示装置を提供する。
【解決手段】 層間絶縁膜11上に第１配線層を形成する
際に、層間絶縁膜凹部12に対応して第１配線層の上面に
も第１配線層凹部を形成する。第１配線層上にレジスト
を形成すると、信号線18を形成するためのレジストパタ
ーンの厚さは他のレジストの部分の厚さより厚くなる。
プロセスのばらつきによりレジストが薄くなってもレジ
ストパターンが残り、信号線18が断線することがなくな
る。
際に、層間絶縁膜凹部12に対応して第１配線層の上面に
も第１配線層凹部を形成する。第１配線層上にレジスト
を形成すると、信号線18を形成するためのレジストパタ
ーンの厚さは他のレジストの部分の厚さより厚くなる。
プロセスのばらつきによりレジストが薄くなってもレジ
ストパターンが残り、信号線18が断線することがなくな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、アレイ基板および
対向基板間に液晶を配設した液晶表示装置およびその製
造方法に関する。
対向基板間に液晶を配設した液晶表示装置およびその製
造方法に関する。
【０００２】
【従来の技術】一般に、液晶表示装置のアレイ基板にス
イッチング素子を用いるアクティブマトリクス型の液晶
表示装置（Active Matrix Liquid Crystal Device）
は、画素表示部の大画面化が容易であり、製造に従来の
半導体製造技術が応用できる。
イッチング素子を用いるアクティブマトリクス型の液晶
表示装置（Active Matrix Liquid Crystal Device）
は、画素表示部の大画面化が容易であり、製造に従来の
半導体製造技術が応用できる。
【０００３】そして、最近では、従来の非晶質シリコン
の薄膜トランジスタ（Thin Film Transistor）より移動
度が高く、駆動回路として使用可能な多結晶シリコンを
半導体層に用いたアレイ構造の高精細化が図れ、駆動回
路を内蔵できる。
の薄膜トランジスタ（Thin Film Transistor）より移動
度が高く、駆動回路として使用可能な多結晶シリコンを
半導体層に用いたアレイ構造の高精細化が図れ、駆動回
路を内蔵できる。
【０００４】
【発明が解決しようとする課題】上述のように、多結晶
シリコンのアレイ構造では、駆動回路を内蔵化したり、
高精細化するとともに大画面化を図ることが可能であ
る。
シリコンのアレイ構造では、駆動回路を内蔵化したり、
高精細化するとともに大画面化を図ることが可能であ
る。
【０００５】しかしながら、駆動回路や画素表示部で
は、配線数が多くなるとともに配線長が長くなり、プロ
セスのばらつきなどで断線が発生するおそれがある。
は、配線数が多くなるとともに配線長が長くなり、プロ
セスのばらつきなどで断線が発生するおそれがある。
【０００６】そして、画素表示部の信号線が断線すると
表示上線欠点となり、駆動回路の配線が断線すると駆動
回路が停止してしまう問題を有している。
表示上線欠点となり、駆動回路の配線が断線すると駆動
回路が停止してしまう問題を有している。
【０００７】本発明は、上記問題点に鑑みなされたもの
で、断線を防止した液晶表示装置およびその製造方法を
提供することを目的とする。
で、断線を防止した液晶表示装置およびその製造方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、絶縁性基板、
この絶縁性基板上に設けられ表面に凹条部を有する絶縁
膜、および、この凹状部上に形成された導電層を有する
アレイ基板と、このアレイ基板に対向して設けられた対
向基板と、前記アレイ基板および対向基板間に配設され
た液晶とを具備したもので、絶縁膜の凹条部に導電層を
形成することにより、プロセスにばらつきが生じても導
電層を形成する部分は凹条部により他の部分より低い高
さとなるため、レジストを形成する際に導電層上にレジ
ストを確実に確保できるため、導電層がエッチングされ
て断線されることを防止する。
この絶縁性基板上に設けられ表面に凹条部を有する絶縁
膜、および、この凹状部上に形成された導電層を有する
アレイ基板と、このアレイ基板に対向して設けられた対
向基板と、前記アレイ基板および対向基板間に配設され
た液晶とを具備したもので、絶縁膜の凹条部に導電層を
形成することにより、プロセスにばらつきが生じても導
電層を形成する部分は凹条部により他の部分より低い高
さとなるため、レジストを形成する際に導電層上にレジ
ストを確実に確保できるため、導電層がエッチングされ
て断線されることを防止する。
【０００９】また、絶縁性基板と、この絶縁性基板上に
設けられた半導体層、この半導体層を含む前記絶縁性基
板上に設けられたゲート絶縁膜、このゲート絶縁膜上に
形成されたゲート電極、このゲート電極を含み前記ゲー
ト絶縁膜上に形成され表面に凹条部を有する層間絶縁
膜、および、この層間絶縁膜上に前記半導体層に接続し
て形成されたソース電極およびドレイン電極を有する薄
膜トランジスタと、前記層間絶縁膜上に形成された画素
電極と、前記ソース電極およびドレイン電極のいずれか
に電気的に接続され前記画素電極に画素信号を供給しこ
の凹状部上に形成された信号線と、または、前記ソース
電極およびドレイン電極のいずれかに電気的に接続され
走査線および信号線に信号を供給し前記凹状部上に形成
された配線とを有するアレイ基板と、このアレイ基板に
対向して設けられた対向基板と、前記アレイ基板および
対向基板間に配設された液晶とを具備したもので、層間
絶縁膜の凹条部に信号線または配線を形成することによ
り、プロセスにばらつきが生じても信号線または配線を
形成する部分は凹条部により他の部分より低い高さとな
るため、レジストを形成する際に信号線または配線上に
レジストを確実に確保できるため、信号線または配線が
エッチングされて断線されることを防止する。
設けられた半導体層、この半導体層を含む前記絶縁性基
板上に設けられたゲート絶縁膜、このゲート絶縁膜上に
形成されたゲート電極、このゲート電極を含み前記ゲー
ト絶縁膜上に形成され表面に凹条部を有する層間絶縁
膜、および、この層間絶縁膜上に前記半導体層に接続し
て形成されたソース電極およびドレイン電極を有する薄
膜トランジスタと、前記層間絶縁膜上に形成された画素
電極と、前記ソース電極およびドレイン電極のいずれか
に電気的に接続され前記画素電極に画素信号を供給しこ
の凹状部上に形成された信号線と、または、前記ソース
電極およびドレイン電極のいずれかに電気的に接続され
走査線および信号線に信号を供給し前記凹状部上に形成
された配線とを有するアレイ基板と、このアレイ基板に
対向して設けられた対向基板と、前記アレイ基板および
対向基板間に配設された液晶とを具備したもので、層間
絶縁膜の凹条部に信号線または配線を形成することによ
り、プロセスにばらつきが生じても信号線または配線を
形成する部分は凹条部により他の部分より低い高さとな
るため、レジストを形成する際に信号線または配線上に
レジストを確実に確保できるため、信号線または配線が
エッチングされて断線されることを防止する。
【００１０】さらに、ゲート絶縁膜は、層間絶縁膜の凹
条部の下部の部分の表面に凹条部が形成されているもの
で、層間絶縁膜の下側のゲート絶縁膜に凹条部を形成す
ることにより、層間絶縁膜に容易に凹条部を形成可能に
なる。
条部の下部の部分の表面に凹条部が形成されているもの
で、層間絶縁膜の下側のゲート絶縁膜に凹条部を形成す
ることにより、層間絶縁膜に容易に凹条部を形成可能に
なる。
【００１１】また、絶縁性基板上に半導体層を形成する
工程と、この半導体層を含む前記絶縁性基板上にゲート
絶縁膜を形成する工程と、このゲート絶縁膜上にゲート
電極を形成するとともにゲート絶縁膜上に凹条部を形成
する工程と、このゲート電極を含む前記ゲート絶縁膜上
にこのゲート絶縁膜の凹条部の上方に凹条部を形成した
状態で層間絶縁膜を形成する工程と、この層間絶縁膜上
に前記半導体層に接続してソース電極およびドレイン電
極を形成して薄膜トランジスタを形成する工程と、前記
層間絶縁膜上に画素電極を形成する工程と、前記ソース
電極およびドレイン電極のいずれかに電気的に接続され
前記画素電極に画素信号を供給する信号線をゲート絶縁
膜の凹条部の上方の層間絶縁膜上に形成しアレイ基板を
形成する工程と、または、前記ソース電極およびドレイ
ン電極のいずれかに電気的に接続され走査線および信号
線に信号を供給する配線をゲート絶縁膜の凹条部の上方
の層間絶縁膜上に形成しアレイ基板を形成する工程と、
このアレイ基板に対向基板を対向させる工程と、前記ア
レイ基板および対向基板間に液晶を配設させる工程とを
具備したもので、ゲート絶縁膜上にゲート電極を形成す
る際にゲート絶縁膜に凹条部を形成することにより、工
数を多くすることなくゲート絶縁膜に凹条部が形成で
き、このゲート絶縁膜条に層間絶縁膜を形成することに
より層間絶縁膜にも凹条部が形成でき、プロセスにばら
つきが生じても信号線または配線を形成する部分は凹条
部により他の部分より低い高さとなるため、レジストを
形成する際に信号線または配線上にレジストを確実に確
保できるため、信号線または配線がエッチングされて断
線されることを防止する。
工程と、この半導体層を含む前記絶縁性基板上にゲート
絶縁膜を形成する工程と、このゲート絶縁膜上にゲート
電極を形成するとともにゲート絶縁膜上に凹条部を形成
する工程と、このゲート電極を含む前記ゲート絶縁膜上
にこのゲート絶縁膜の凹条部の上方に凹条部を形成した
状態で層間絶縁膜を形成する工程と、この層間絶縁膜上
に前記半導体層に接続してソース電極およびドレイン電
極を形成して薄膜トランジスタを形成する工程と、前記
層間絶縁膜上に画素電極を形成する工程と、前記ソース
電極およびドレイン電極のいずれかに電気的に接続され
前記画素電極に画素信号を供給する信号線をゲート絶縁
膜の凹条部の上方の層間絶縁膜上に形成しアレイ基板を
形成する工程と、または、前記ソース電極およびドレイ
ン電極のいずれかに電気的に接続され走査線および信号
線に信号を供給する配線をゲート絶縁膜の凹条部の上方
の層間絶縁膜上に形成しアレイ基板を形成する工程と、
このアレイ基板に対向基板を対向させる工程と、前記ア
レイ基板および対向基板間に液晶を配設させる工程とを
具備したもので、ゲート絶縁膜上にゲート電極を形成す
る際にゲート絶縁膜に凹条部を形成することにより、工
数を多くすることなくゲート絶縁膜に凹条部が形成で
き、このゲート絶縁膜条に層間絶縁膜を形成することに
より層間絶縁膜にも凹条部が形成でき、プロセスにばら
つきが生じても信号線または配線を形成する部分は凹条
部により他の部分より低い高さとなるため、レジストを
形成する際に信号線または配線上にレジストを確実に確
保できるため、信号線または配線がエッチングされて断
線されることを防止する。
【００１２】
【発明の実施の形態】以下、本発明の液晶表示装置の一
実施の形態を図面を参照して説明する。
実施の形態を図面を参照して説明する。
【００１３】図１に示すように、絶縁性基板としての第
１のガラス基板１上に、シリコン酸化膜などで形成され
た絶縁膜２が形成されている。また、この絶縁膜２上に
は、多結晶シリコンの半導体層３が形成され、この半導
体層３の中央にはチャネル領域４が形成され、このチャ
ネル領域４の両側にはソース領域５およびドレイン領域
６が形成されている。
１のガラス基板１上に、シリコン酸化膜などで形成され
た絶縁膜２が形成されている。また、この絶縁膜２上に
は、多結晶シリコンの半導体層３が形成され、この半導
体層３の中央にはチャネル領域４が形成され、このチャ
ネル領域４の両側にはソース領域５およびドレイン領域
６が形成されている。
【００１４】さらに、この半導体層３を含む絶縁膜２上
には、絶縁性膜であるたとえばシリコン酸化膜などのゲ
ート絶縁膜７を形成する。このゲート絶縁膜７の半導体
層３のチャネル領域４の上方にはモリブデン、タングス
テン合金（ＭｏＷ）のゲート電極８およびこのゲート電
極と一体の図示しないゲート線が形成されるとともに、
半導体層３からやや離れた部分には表面が周囲よりやや
低い凹条部であるゲート絶縁膜凹部９が形成され、ゲー
ト電極８を含むゲート絶縁膜７上には層間絶縁膜11が形
成され、この層間絶縁膜11のゲート絶縁膜凹部９上の部
分もゲート絶縁膜凹部９に対応して凹条部としての層間
絶縁膜凹部12が形成されている。
には、絶縁性膜であるたとえばシリコン酸化膜などのゲ
ート絶縁膜７を形成する。このゲート絶縁膜７の半導体
層３のチャネル領域４の上方にはモリブデン、タングス
テン合金（ＭｏＷ）のゲート電極８およびこのゲート電
極と一体の図示しないゲート線が形成されるとともに、
半導体層３からやや離れた部分には表面が周囲よりやや
低い凹条部であるゲート絶縁膜凹部９が形成され、ゲー
ト電極８を含むゲート絶縁膜７上には層間絶縁膜11が形
成され、この層間絶縁膜11のゲート絶縁膜凹部９上の部
分もゲート絶縁膜凹部９に対応して凹条部としての層間
絶縁膜凹部12が形成されている。
【００１５】そして、半導体層３のソース領域５および
ドレイン領域６の上方には、ゲート絶縁膜７および層間
絶縁膜11を貫通するコンタクトホール13，14が形成され
ている。また、層間絶縁膜11上には、ソース電極15およ
びドレイン電極16が形成され、ソース電極15はコンタク
トホール13を介して半導体層３のソース領域５に接続さ
れ、ドレイン電極16はコンタクトホール14を介して半導
体層３のドレイン領域６に接続され、画素表示領域のス
イッチング素子としてのＭＯＳ構造の薄膜トランジスタ
17がマトリクス状に形成されている。さらに、ドレイン
電極16には一体に信号線18が形成され、この信号線18は
層間絶縁膜11の層間絶縁膜凹部12上にこの層間絶縁膜凹
部12に沿って配設されている。
ドレイン領域６の上方には、ゲート絶縁膜７および層間
絶縁膜11を貫通するコンタクトホール13，14が形成され
ている。また、層間絶縁膜11上には、ソース電極15およ
びドレイン電極16が形成され、ソース電極15はコンタク
トホール13を介して半導体層３のソース領域５に接続さ
れ、ドレイン電極16はコンタクトホール14を介して半導
体層３のドレイン領域６に接続され、画素表示領域のス
イッチング素子としてのＭＯＳ構造の薄膜トランジスタ
17がマトリクス状に形成されている。さらに、ドレイン
電極16には一体に信号線18が形成され、この信号線18は
層間絶縁膜11の層間絶縁膜凹部12上にこの層間絶縁膜凹
部12に沿って配設されている。
【００１６】また、ソース電極15、ドレイン電極16およ
び信号線18を含む層間絶縁膜11上には保護膜19が形成さ
れ、この保護膜19上には平坦化膜20が形成されている。
び信号線18を含む層間絶縁膜11上には保護膜19が形成さ
れ、この保護膜19上には平坦化膜20が形成されている。
【００１７】さらに、保護膜19上にはＩＴＯ（Indium T
in Oxide）の画素電極21が形成され、この画素電極21は
薄膜トランジスタ17に対応してマトリクス状に配設さ
れ、画素電極に対応して補助容量を形成する図示しない
補助容量線も設けられ、保護膜19および平坦化膜20を貫
通したコンタクトホール22を介してソース電極15に電気
的に接続されている。
in Oxide）の画素電極21が形成され、この画素電極21は
薄膜トランジスタ17に対応してマトリクス状に配設さ
れ、画素電極に対応して補助容量を形成する図示しない
補助容量線も設けられ、保護膜19および平坦化膜20を貫
通したコンタクトホール22を介してソース電極15に電気
的に接続されている。
【００１８】そして、図示しない偏光板などが取り付け
られてアレイ基板としてのアクティブマトリクス基板23
を形成している。
られてアレイ基板としてのアクティブマトリクス基板23
を形成している。
【００１９】また、このアクティブマトリクス基板23に
は図示しない対向基板が対向して配設される。この対向
基板は、絶縁性基板として第２のガラス基板に、対向電
極、カラーフィルタおよび偏光板などが取り付けられて
形成されている。
は図示しない対向基板が対向して配設される。この対向
基板は、絶縁性基板として第２のガラス基板に、対向電
極、カラーフィルタおよび偏光板などが取り付けられて
形成されている。
【００２０】さらに、アクティブマトリクス基板23およ
び対向基板間には、液晶が封入されて液晶表示装置を形
成する。
び対向基板間には、液晶が封入されて液晶表示装置を形
成する。
【００２１】次に、上記実施の形態の製造方法について
説明する。
説明する。
【００２２】まず、第１のガラス基板１上に、シリコン
酸化膜などをプラズマＣＶＤ法で絶縁膜２を成膜形成す
る。
酸化膜などをプラズマＣＶＤ法で絶縁膜２を成膜形成す
る。
【００２３】次に、この絶縁膜２上に非晶質シリコンを
プラズマＣＶＤ法などにより２０ｎｍ〜１００ｎｍ程度
に成膜形成し、この非晶質シリコン膜をエキシマレーザ
アニールなどにより多結晶化させて結晶粒径を０．１μ
ｍ〜１μｍ程度の多結晶シリコン膜とする。そして、こ
の多結晶シリコン膜を島状にエッチングし．半導体層３
を形成する。なお、この半導体層３の形成する前の多結
晶シリコン膜を形成した際、あるいは、半導体層３を形
成した後に薄膜トランジスタ17の閾値制御のために低濃
度の不純物をドーピングしてもよい。
プラズマＣＶＤ法などにより２０ｎｍ〜１００ｎｍ程度
に成膜形成し、この非晶質シリコン膜をエキシマレーザ
アニールなどにより多結晶化させて結晶粒径を０．１μ
ｍ〜１μｍ程度の多結晶シリコン膜とする。そして、こ
の多結晶シリコン膜を島状にエッチングし．半導体層３
を形成する。なお、この半導体層３の形成する前の多結
晶シリコン膜を形成した際、あるいは、半導体層３を形
成した後に薄膜トランジスタ17の閾値制御のために低濃
度の不純物をドーピングしてもよい。
【００２４】さらに、半導体層３を含めて第１のガラス
基板を被覆するように、シリコン酸化膜などをプラズマ
ＣＶＤ法で５０ｎｍ〜２００ｎｍ程度の膜厚で成膜して
ゲート絶縁膜７を形成する。
基板を被覆するように、シリコン酸化膜などをプラズマ
ＣＶＤ法で５０ｎｍ〜２００ｎｍ程度の膜厚で成膜して
ゲート絶縁膜７を形成する。
【００２５】次に、スパッタリング法により導電層であ
るたとえばモリブデン、タングステン合金などの第１の
配線層を数１００ｎｍ程度の膜厚で成膜し、この第１の
配線層をエッチング加工して、ゲート電極８および図示
しない走査線を形成する。また、このときにゲート絶縁
膜７をエッチングして、ゲート絶縁膜凹部９を形成す
る。
るたとえばモリブデン、タングステン合金などの第１の
配線層を数１００ｎｍ程度の膜厚で成膜し、この第１の
配線層をエッチング加工して、ゲート電極８および図示
しない走査線を形成する。また、このときにゲート絶縁
膜７をエッチングして、ゲート絶縁膜凹部９を形成す
る。
【００２６】このゲート電極８あるいは第１の配線層を
エッチング加工する時のレジストをマスクとして、セル
フアライン技術あるいは専用パターンのレジストをマス
クとして、ボロン、リンなどの不純物をイオンドーピン
グ法などにより５Ｅ１４〜５Ｅ１６〔／ｃｍ２〕程度ド
ーピングし、ソース領域５およびドレイン領域６を形成
する。そして、ドーピングしないゲート電極８の下に位
置する半導体層３の部分がチヤネル領域４となる。な
お、薄膜トランジスタ17のＰ型、Ｎ型などのタイプはド
ーピングする不純物の種類あるいは濃度により制御す
る。
エッチング加工する時のレジストをマスクとして、セル
フアライン技術あるいは専用パターンのレジストをマス
クとして、ボロン、リンなどの不純物をイオンドーピン
グ法などにより５Ｅ１４〜５Ｅ１６〔／ｃｍ２〕程度ド
ーピングし、ソース領域５およびドレイン領域６を形成
する。そして、ドーピングしないゲート電極８の下に位
置する半導体層３の部分がチヤネル領域４となる。な
お、薄膜トランジスタ17のＰ型、Ｎ型などのタイプはド
ーピングする不純物の種類あるいは濃度により制御す
る。
【００２７】次に、ゲート電極８を含むゲート絶縁膜７
上に、シリコン酸化膜などの層間絶縁膜11を形成し、こ
の層間絶縁膜11はゲート絶縁膜凹部９の形状に対応して
上部に層間絶縁膜凹部12が形成される。
上に、シリコン酸化膜などの層間絶縁膜11を形成し、こ
の層間絶縁膜11はゲート絶縁膜凹部９の形状に対応して
上部に層間絶縁膜凹部12が形成される。
【００２８】そして、層間絶縁膜11およぴゲート絶縁膜
７を貫通しソース領域５およびドレイン領域６にそれぞ
れ連通するコンタクトホール13，14を形成する。
７を貫通しソース領域５およびドレイン領域６にそれぞ
れ連通するコンタクトホール13，14を形成する。
【００２９】また、アルミニウムなどの低抵抗金属をス
パッタリング法などで層間絶縁膜11上に第２の配線層を
成膜し、コンタクトホール13を介してソース領域５とコ
ンタクトするとともにコンタクトホール14を介してドレ
イン領域６にコンタクトし、第２の配線層上にレジスト
パターンを形成して、ソース領域５とコンタクトしたソ
ース電極15およびドレイン領域６とコンタクトしたドレ
イン電極16およびこのドレイン電極16と一体で層間絶縁
膜凹部12に沿って形成された信号線18を形成する。
パッタリング法などで層間絶縁膜11上に第２の配線層を
成膜し、コンタクトホール13を介してソース領域５とコ
ンタクトするとともにコンタクトホール14を介してドレ
イン領域６にコンタクトし、第２の配線層上にレジスト
パターンを形成して、ソース領域５とコンタクトしたソ
ース電極15およびドレイン領域６とコンタクトしたドレ
イン電極16およびこのドレイン電極16と一体で層間絶縁
膜凹部12に沿って形成された信号線18を形成する。
【００３０】さらに、これらソース電極15、ドレイン電
極16および信号線18を含む層間絶縁膜11の表面に保護膜
19を形成し、保護膜19の上に平坦化膜20を形成する。そ
して、この平坦化膜20をエッチング加工してソース電極
15にコンタクトした導電層である第２の配線層上にコン
タクトホール22を形成する。
極16および信号線18を含む層間絶縁膜11の表面に保護膜
19を形成し、保護膜19の上に平坦化膜20を形成する。そ
して、この平坦化膜20をエッチング加工してソース電極
15にコンタクトした導電層である第２の配線層上にコン
タクトホール22を形成する。
【００３１】また、このエッチング加工した平坦化膜20
上にＩＴＯ（Indium Tin Oxide）などの透明導電膜を１
００ｎｍ程度の膜厚で形成し、この透明導電膜をエッチ
ング加工し、画素電極21を形成する。
上にＩＴＯ（Indium Tin Oxide）などの透明導電膜を１
００ｎｍ程度の膜厚で形成し、この透明導電膜をエッチ
ング加工し、画素電極21を形成する。
【００３２】さらに、偏光板などを取り付けてアクティ
ブマトリクス基板23を形成する。
ブマトリクス基板23を形成する。
【００３３】また、このアクティブマトリクス基板23
に、図示しない対向基板を対向して配設し、アクティブ
マトリクス基板23および対向基板間に、液晶を封入して
液晶表示装置を形成する。
に、図示しない対向基板を対向して配設し、アクティブ
マトリクス基板23および対向基板間に、液晶を封入して
液晶表示装置を形成する。
【００３４】次に、上記実施の形態の作用について説明
する。
する。
【００３５】図２に示すように、層間絶縁膜11上に第１
配線層25を形成する際に、層間絶縁膜凹部12に対応して
第１配線層25の上面にも第１配線層凹部26が形成され、
第１配線層25上にレジスト27を形成すると、信号線18を
形成するためのレジストパターン28の厚さｄ１は他のレ
ジスト27の部分の厚さｄ２より厚くなるので、プロセス
のばらつきによりレジストが薄くなっても、図３に示す
ようにレジストパターン28が残り、図４に示す従来のよ
うに層間絶縁膜11に層間絶縁膜凹部12を有さない場合の
ように、レジストパターン28がなくなり信号線18が断線
することがなくなる。
配線層25を形成する際に、層間絶縁膜凹部12に対応して
第１配線層25の上面にも第１配線層凹部26が形成され、
第１配線層25上にレジスト27を形成すると、信号線18を
形成するためのレジストパターン28の厚さｄ１は他のレ
ジスト27の部分の厚さｄ２より厚くなるので、プロセス
のばらつきによりレジストが薄くなっても、図３に示す
ようにレジストパターン28が残り、図４に示す従来のよ
うに層間絶縁膜11に層間絶縁膜凹部12を有さない場合の
ように、レジストパターン28がなくなり信号線18が断線
することがなくなる。
【００３６】なお、上記実施の形態では、ＬＤＤ領域を
有さないもので説明したが、チャネル領域４とソース領
域５あるいはドレイン領域６の少なくともいずれか一方
の間に、ゲート電極８あるいは第１の配線層をエッチン
グ加工する時のレジストをマスクとしてセルフアライン
技術あるいは専用パターンのレジストをマスクとして、
ボロン、リンなどの不純物をイオンドーピング法などに
より、ドーピング濃度を２Ｅ１２〔／ｃｍ２〕〜１Ｅ１
４〔／ｃｍ２〕程度ドーピングしてＬＤＤ領域を形成し
たものでも同様の効果を得ることができる。
有さないもので説明したが、チャネル領域４とソース領
域５あるいはドレイン領域６の少なくともいずれか一方
の間に、ゲート電極８あるいは第１の配線層をエッチン
グ加工する時のレジストをマスクとしてセルフアライン
技術あるいは専用パターンのレジストをマスクとして、
ボロン、リンなどの不純物をイオンドーピング法などに
より、ドーピング濃度を２Ｅ１２〔／ｃｍ２〕〜１Ｅ１
４〔／ｃｍ２〕程度ドーピングしてＬＤＤ領域を形成し
たものでも同様の効果を得ることができる。
【００３７】また、上記実施の形態では、画素表示領域
のスイッチング素子としての薄膜トランジスタ17につい
て説明したが、同様に構成される額縁領域に形成される
信号線あるいは走査線駆動用の駆動回路用などの薄膜ト
ランジスタでも同様の効果を得ることができる。
のスイッチング素子としての薄膜トランジスタ17につい
て説明したが、同様に構成される額縁領域に形成される
信号線あるいは走査線駆動用の駆動回路用などの薄膜ト
ランジスタでも同様の効果を得ることができる。
【００３８】さらに、上記実施の形態では信号線18につ
いて説明したが、信号線以外の走査線などにも適応でき
る。
いて説明したが、信号線以外の走査線などにも適応でき
る。
【００３９】
【発明の効果】本発明によれば、凹条部を設けることに
より、プロセスにばらつきが生じてもレジストを確実に
確保できるため、断線を防止でき、歩留まりを向上でき
る。
より、プロセスにばらつきが生じてもレジストを確実に
確保できるため、断線を防止でき、歩留まりを向上でき
る。
【００４０】また、他の本発明によれば工数を多くする
ことなくゲート絶縁膜に凹条部が形成できる。
ことなくゲート絶縁膜に凹条部が形成できる。
【図１】本発明の液晶表示装置の一実施の形態のマトリ
クスアレイ基板の一部を示す断面図である。
クスアレイ基板の一部を示す断面図である。
【図２】同上信号線を形成する際のフォトリソグラフィ
工程のマトリクスアレイ基板の一部を示す断面図であ
る。
工程のマトリクスアレイ基板の一部を示す断面図であ
る。
【図３】同上信号線を形成する際のフォトリソグラフィ
工程のマトリクスアレイ基板の一部を示す断面図であ
る。
工程のマトリクスアレイ基板の一部を示す断面図であ
る。
【図４】同上従来例の信号線を形成する際のフォトリソ
グラフィ工程のマトリクスアレイ基板の一部を示す断面
図である。
グラフィ工程のマトリクスアレイ基板の一部を示す断面
図である。
１ 絶縁性基板としてのガラス基板 ３ 半導体層 ７ ゲート絶縁膜 ８ ゲート電極 ９ 凹条部であるゲート絶縁膜凹部 11 層間絶縁膜 12 凹条部である層間絶縁膜凹部 15 ソース電極 16 ドレイン電極 17 薄膜トランジスタ 21 画素電極 23 アレイ基板としてのアクティブマトリクス基板
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１９Ａ Ｆターム(参考） 2H090 HA03 HA04 HB03X HC03 HC10 HC12 HC17 HC18 HD02 HD03 JA03 JA05 JC07 LA04 2H092 JA25 JA29 JA33 JA35 JA38 JA39 JA42 JA43 JA44 JB13 JB23 JB32 JB33 JB38 JB51 JB58 JB63 JB69 KA04 KA07 KA16 KA18 KB05 KB14 KB25 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA30 MA35 MA37 MA41 NA15 NA19 NA25 NA27 NA29 PA04 QA07 5C094 AA32 AA42 AA43 BA03 BA43 DA14 DA15 EA04 EA07 EB02 FB12 FB14 FB15 5F110 AA26 BB01 CC02 DD02 DD13 EE06 EE44 FF02 FF12 FF30 GG02 GG13 GG16 GG25 GG45 HJ01 HJ04 HJ12 HL03 HL23 HM12 HM15 NN02 NN03 NN23 NN72 PP03 QQ11 5G435 AA16 AA17 BB12 EE33 HH12 HH13 HH14 KK05
Claims (6)
- 【請求項１】 絶縁性基板、この絶縁性基板上に設けら
れ表面に凹条部を有する絶縁膜、および、この凹条部上
に形成された導電層を有するアレイ基板と、 このアレイ基板に対向して設けられた対向基板と、 前記アレイ基板および対向基板間に配設された液晶と を具備したことを特徴とする液晶表示装置。 - 【請求項２】 絶縁性基板と、この絶縁性基板上に設け
られた半導体層、この半導体層を含む前記絶縁性基板上
に設けられたゲート絶縁膜、このゲート絶縁膜上に形成
されたゲート電極、このゲート電極を含み前記ゲート絶
縁膜上に形成され表面に凹条部を有する層間絶縁膜、お
よび、この層間絶縁膜上に前記半導体層に接続して形成
されたソース電極およびドレイン電極を有する薄膜トラ
ンジスタと、前記層間絶縁膜上に形成された画素電極
と、前記ソース電極およびドレイン電極のいずれかに電
気的に接続され前記画素電極に画素信号を供給しこの凹
条部上に形成された信号線とを有するアレイ基板と、 このアレイ基板に対向して設けられた対向基板と、 前記アレイ基板および対向基板間に配設された液晶と を具備したことを特徴とする液晶表示装置。 - 【請求項３】 絶縁性基板と、この絶縁性基板上に設け
られた半導体層、この半導体層を含む前記絶縁性基板上
に設けられたゲート絶縁膜、このゲート絶縁膜上に形成
されたゲート電極、このゲート電極を含み前記ゲート絶
縁膜上に形成され表面に凹条部を有する層間絶縁膜、お
よび、この層間絶縁膜上に前記半導体層に接続して形成
されたソース電極およびドレイン電極を有する薄膜トラ
ンジスタと、前記ソース電極およびドレイン電極のいず
れかに電気的に接続され走査線および信号線に信号を供
給し前記凹条部上に形成された配線とを有するアレイ基
板と、 このアレイ基板に対向して設けられた対向基板と、 前記アレイ基板および対向基板間に配設された液晶とを
具備したことを特徴とする液晶表示装置。 - 【請求項４】 ゲート絶縁膜は、層間絶縁膜の凹条部の
下部の部分の表面に凹条部が形成されていることを特徴
とする請求項２または３記載の液晶表示装置。 - 【請求項５】 絶縁性基板上に半導体層を形成する工程
と、 この半導体層を含む前記絶縁性基板上にゲート絶縁膜を
形成する工程と、 このゲート絶縁膜上にゲート電極を形成するとともにゲ
ート絶縁膜上に凹条部を形成する工程と、 このゲート電極を含む前記ゲート絶縁膜上にこのゲート
絶縁膜の凹条部の上方に凹条部を形成した状態で層間絶
縁膜を形成する工程と、 この層間絶縁膜上に前記半導体層に接続してソース電極
およびドレイン電極を形成して薄膜トランジスタを形成
する工程と、 前記層間絶縁膜上に画素電極を形成する工程と、 前記ソース電極およびドレイン電極のいずれかに電気的
に接続され前記画素電極に画素信号を供給する信号線を
ゲート絶縁膜の凹条部の上方の層間絶縁膜上に形成しア
レイ基板を形成する工程と、 このアレイ基板に対向基板を対向させる工程と、 前記アレイ基板および対向基板間に液晶を配設させる工
程とを具備したことを特徴とする液晶表示装置の製造方
法。 - 【請求項６】 絶縁性基板上に半導体層を形成する工程
と、 この半導体層を含む前記絶縁性基板上にゲート絶縁膜を
形成する工程と、 このゲート絶縁膜上にゲート電極を形成するとともにゲ
ート絶縁膜上に凹条部を形成する工程と、 このゲート電極を含む前記ゲート絶縁膜上にこのゲート
絶縁膜の凹条部の上方に凹条部を形成した状態で層間絶
縁膜を形成する工程と、 この層間絶縁膜上に前記半導体層に接続してソース電極
およびドレイン電極を形成して薄膜トランジスタを形成
する工程と、 前記ソース電極およびドレイン電極のいずれかに電気的
に接続され走査線および信号線に信号を供給する配線を
ゲート絶縁膜の凹条部の上方の層間絶縁膜上に形成しア
レイ基板を形成する工程と、 このアレイ基板に対向基板を対向させる工程と、 前記アレイ基板および対向基板間に液晶を配設させる工
程とを具備したことを特徴とする液晶表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240109A JP2002055356A (ja) | 2000-08-08 | 2000-08-08 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240109A JP2002055356A (ja) | 2000-08-08 | 2000-08-08 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002055356A true JP2002055356A (ja) | 2002-02-20 |
Family
ID=18731532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000240109A Pending JP2002055356A (ja) | 2000-08-08 | 2000-08-08 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002055356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611301B2 (en) * | 1997-12-19 | 2003-08-26 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
-
2000
- 2000-08-08 JP JP2000240109A patent/JP2002055356A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611301B2 (en) * | 1997-12-19 | 2003-08-26 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
| US6897932B2 (en) | 1997-12-19 | 2005-05-24 | Seiko Epson Corporation | Electro-optical device having a concave recess formed above a substrate in correspondence with a plurality of wirings and an electro-optical apparatus having same |
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