JP2002051543A - リンギングチョークコンバータ - Google Patents
リンギングチョークコンバータInfo
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- JP2002051543A JP2002051543A JP2000228973A JP2000228973A JP2002051543A JP 2002051543 A JP2002051543 A JP 2002051543A JP 2000228973 A JP2000228973 A JP 2000228973A JP 2000228973 A JP2000228973 A JP 2000228973A JP 2002051543 A JP2002051543 A JP 2002051543A
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Abstract
(57)【要約】
【課題】 交流入力遮断時に、リンギングチョークコン
バータのスイッチング素子の発振を速やかに停止させ、
該素子の破損を防止する。 【構成】 コンバータトランスの１次側に全波整流回路
と、第１の平滑コンデンサと、スイッチング素子（ＦＥ
Ｔ）と、制御回路とを備え、上記制御回路に第１のＮＰ
Ｎトランジスタ（以下、ＮＰＮトランジスタはＱ、コレ
クタはＣ、ベースはＢ、エミッタはＥと略記する。）の
Ｂを接続し、該ＱのＣと第２のＱのＣとをスイッチング
素子（ＦＥＴ）のゲートに接続するとともに、第１およ
び第２のＱのＥ同士を接続し、ついで、第２のＱのＢと
第３のＱのＣを接続してなるリンギングチョークコンバ
ータにおいて、第３のＱのＥと第４のＱのＣを接続し、
全波整流回路の入力側と第４のＱのＢとを入力電圧検出
回路で接続し、第４のＱのＢ・Ｅ間に第２の平滑コンデ
ンサと第１の抵抗との平滑回路を構成する。
バータのスイッチング素子の発振を速やかに停止させ、
該素子の破損を防止する。 【構成】 コンバータトランスの１次側に全波整流回路
と、第１の平滑コンデンサと、スイッチング素子（ＦＥ
Ｔ）と、制御回路とを備え、上記制御回路に第１のＮＰ
Ｎトランジスタ（以下、ＮＰＮトランジスタはＱ、コレ
クタはＣ、ベースはＢ、エミッタはＥと略記する。）の
Ｂを接続し、該ＱのＣと第２のＱのＣとをスイッチング
素子（ＦＥＴ）のゲートに接続するとともに、第１およ
び第２のＱのＥ同士を接続し、ついで、第２のＱのＢと
第３のＱのＣを接続してなるリンギングチョークコンバ
ータにおいて、第３のＱのＥと第４のＱのＣを接続し、
全波整流回路の入力側と第４のＱのＢとを入力電圧検出
回路で接続し、第４のＱのＢ・Ｅ間に第２の平滑コンデ
ンサと第１の抵抗との平滑回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、リンギングチョー
クコンバータ回路に関するものであり、交流電源１から
の入力遮断時にスイッチング素子（ＦＥＴ）５を保護す
るとともに出力保持時間の差を少なくした回路に関する
ものである。
クコンバータ回路に関するものであり、交流電源１から
の入力遮断時にスイッチング素子（ＦＥＴ）５を保護す
るとともに出力保持時間の差を少なくした回路に関する
ものである。
【０００２】
【従来の技術】図２は、従来より用いられているリンギ
ングチョークコンバータの回路図であり、交流入力遮断
時のスイッチング素子（ＦＥＴ）５の保護および出力保
持時間の設定を行うもので、交流入力を遮断すると平滑
コンデンサ３の電圧が下がり、ツェナーダイオード１０
がオフすると第３のＮＰＮトランジスタ９がオフして第
２のＮＰＮトランジスタ８がオンとなり、スイッチング
素子（ＦＥＴ）５のゲート・ソース間を短絡状態にする
ためスイッチング素子（ＦＥＴ）５の発振が停止し、出
力への電力の供給を停止することで出力保持時間が設定
される。また、第１の平滑コンデンサ３の電圧が低くな
ると、スイッチング素子（ＦＥＴ）５に流れる電流が増
加して、コンバータトランス４の飽和領域で破損してし
まうので、これをスイッチング素子（ＦＥＴ）５の発振
停止により防止している。ところが、上記のリンギング
チョークコンバータ回路においては、スイッチング素子
（ＦＥＴ）５を保護するため出力保持時間を設定しよう
とするとき、出力の負荷電流によって、交流入力遮断か
らスイッチング素子（ＦＥＴ）５の発振停止までの時間
に大きな差が生じるという問題があった。
ングチョークコンバータの回路図であり、交流入力遮断
時のスイッチング素子（ＦＥＴ）５の保護および出力保
持時間の設定を行うもので、交流入力を遮断すると平滑
コンデンサ３の電圧が下がり、ツェナーダイオード１０
がオフすると第３のＮＰＮトランジスタ９がオフして第
２のＮＰＮトランジスタ８がオンとなり、スイッチング
素子（ＦＥＴ）５のゲート・ソース間を短絡状態にする
ためスイッチング素子（ＦＥＴ）５の発振が停止し、出
力への電力の供給を停止することで出力保持時間が設定
される。また、第１の平滑コンデンサ３の電圧が低くな
ると、スイッチング素子（ＦＥＴ）５に流れる電流が増
加して、コンバータトランス４の飽和領域で破損してし
まうので、これをスイッチング素子（ＦＥＴ）５の発振
停止により防止している。ところが、上記のリンギング
チョークコンバータ回路においては、スイッチング素子
（ＦＥＴ）５を保護するため出力保持時間を設定しよう
とするとき、出力の負荷電流によって、交流入力遮断か
らスイッチング素子（ＦＥＴ）５の発振停止までの時間
に大きな差が生じるという問題があった。
【０００３】
【発明が解決しようとする課題】上記のような問題があ
ったため、出力の負荷電流に差があっても、交流入力遮
断からスイッチング素子（ＦＥＴ）５の発振停止までの
時間の差を少なくするとともに、速やかに発振停止させ
ることができる回路構成が要求されていた。
ったため、出力の負荷電流に差があっても、交流入力遮
断からスイッチング素子（ＦＥＴ）５の発振停止までの
時間の差を少なくするとともに、速やかに発振停止させ
ることができる回路構成が要求されていた。
【０００４】
【課題を解決するための手段】本発明は、上記の課題を
解決するもので、図１のように、第１の平滑コンデンサ
３の電圧を検出して作動する第３のＮＰＮトランジスタ
９と交流入力の電圧を検出して作動する第４のＮＰＮト
ランジスタ２２をＯＲ接続することにより、スイッチン
グ素子（ＦＥＴ）５の発振停止時間の差を少なくすると
共にスイッチング素子（ＦＥＴ）５の破損を防止しよう
とするものである。すなわち、コンバータトランス４の
１次側に全波整流回路２と、第１の平滑コンデンサ３
と、スイッチング素子（ＦＥＴ）５と、制御回路７とを
備え、上記制御回路７に第１のＮＰＮトランジスタ６の
ベースを接続し、該トランジスタ６のコレクタと第２の
ＮＰＮトランジスタ８のコレクタとをスイッチング素子
（ＦＥＴ）５のゲートに接続するとともに、第１および
第２のＮＰＮトランジスタ６のエミッタ同士を接続し、
ついで、第２のＮＰＮトランジスタ８のベースと第３の
ＮＰＮトランジスタ９のコレクタを接続してなるリンギ
ングチョークコンバータにおいて、第３のＮＰＮトラン
ジスタ９のエミッタと第４のＮＰＮトランジスタ２２の
コレクタを接続し、全波整流回路２の入力側と第４のＮ
ＰＮトランジスタ２２のベースとを入力電圧検出回路で
接続し、第４のＮＰＮトランジスタ２２のベース・エミ
ッタ間に第２の平滑コンデンサ２７と第１の抵抗２８と
の平滑回路を構成したことを特徴とするリンギングチョ
ークコンバータである。そして、上記の入力電圧検出回
路が、全波整流回路２の入力側に各々ダイオード２３、
２４を接続し、該ダイオード２３、２４と第２の抵抗２
５とツェナーダイオード２６の直列回路に第４のＮＰＮ
トランジスタ２２のベースを接続してなることを特徴と
するリンギングチョークコンバータである。
解決するもので、図１のように、第１の平滑コンデンサ
３の電圧を検出して作動する第３のＮＰＮトランジスタ
９と交流入力の電圧を検出して作動する第４のＮＰＮト
ランジスタ２２をＯＲ接続することにより、スイッチン
グ素子（ＦＥＴ）５の発振停止時間の差を少なくすると
共にスイッチング素子（ＦＥＴ）５の破損を防止しよう
とするものである。すなわち、コンバータトランス４の
１次側に全波整流回路２と、第１の平滑コンデンサ３
と、スイッチング素子（ＦＥＴ）５と、制御回路７とを
備え、上記制御回路７に第１のＮＰＮトランジスタ６の
ベースを接続し、該トランジスタ６のコレクタと第２の
ＮＰＮトランジスタ８のコレクタとをスイッチング素子
（ＦＥＴ）５のゲートに接続するとともに、第１および
第２のＮＰＮトランジスタ６のエミッタ同士を接続し、
ついで、第２のＮＰＮトランジスタ８のベースと第３の
ＮＰＮトランジスタ９のコレクタを接続してなるリンギ
ングチョークコンバータにおいて、第３のＮＰＮトラン
ジスタ９のエミッタと第４のＮＰＮトランジスタ２２の
コレクタを接続し、全波整流回路２の入力側と第４のＮ
ＰＮトランジスタ２２のベースとを入力電圧検出回路で
接続し、第４のＮＰＮトランジスタ２２のベース・エミ
ッタ間に第２の平滑コンデンサ２７と第１の抵抗２８と
の平滑回路を構成したことを特徴とするリンギングチョ
ークコンバータである。そして、上記の入力電圧検出回
路が、全波整流回路２の入力側に各々ダイオード２３、
２４を接続し、該ダイオード２３、２４と第２の抵抗２
５とツェナーダイオード２６の直列回路に第４のＮＰＮ
トランジスタ２２のベースを接続してなることを特徴と
するリンギングチョークコンバータである。
【０００５】
【発明の実施の形態】図１に示すリンギングチョークコ
ンバータにおいて、第３のＮＰＮトランジスタ９のエミ
ッタと第４のＮＰＮトランジスタ２２のコレクタを接続
し、全波整流回路２の入力側と第４のＮＰＮトランジス
タ２２のベースとを入力電圧検出回路で接続し、第４の
ＮＰＮトランジスタ２２のベース・エミッタ間に第２の
平滑コンデンサ２７と第１の抵抗２８との平滑回路を構
成する。そして、上記の入力電圧検出回路を、全波整流
回路２の入力側に各々ダイオード２３、２４を接続し、
該ダイオード２３、２４と第２の抵抗２５とツェナーダ
イオード２６の直列回路に第４のＮＰＮトランジスタ２
２のベースを接続して構成する。本発明は、上記のよう
に構成されているので、低コストでスイッチング素子
（ＦＥＴ）５の発振停止までの時間の差を少なくし、か
つ早期に発振停止できるようにして回路の品質を高める
ことができる。
ンバータにおいて、第３のＮＰＮトランジスタ９のエミ
ッタと第４のＮＰＮトランジスタ２２のコレクタを接続
し、全波整流回路２の入力側と第４のＮＰＮトランジス
タ２２のベースとを入力電圧検出回路で接続し、第４の
ＮＰＮトランジスタ２２のベース・エミッタ間に第２の
平滑コンデンサ２７と第１の抵抗２８との平滑回路を構
成する。そして、上記の入力電圧検出回路を、全波整流
回路２の入力側に各々ダイオード２３、２４を接続し、
該ダイオード２３、２４と第２の抵抗２５とツェナーダ
イオード２６の直列回路に第４のＮＰＮトランジスタ２
２のベースを接続して構成する。本発明は、上記のよう
に構成されているので、低コストでスイッチング素子
（ＦＥＴ）５の発振停止までの時間の差を少なくし、か
つ早期に発振停止できるようにして回路の品質を高める
ことができる。
【０００６】
【実施例】図１は、本発明の実施例によるリンギングチ
ョークコンバータ回路の基本回路図であり、図２は従来
例による基本回路図である。また、図３は実施例の回路
の交流入力遮断時の入力コンデンサ３の電圧−時間特性
図であり、図４は従来例による特性図である。本発明の
動作原理は、交流電源１からの入力電圧を整流・平滑す
る第２の平滑コンデンサ２７の電圧が交流入力の遮断に
よって低下すると、第４のＮＰＮトランジスタ２２がオ
フになり、第２のＮＰＮトランジスタ８がオンしてスイ
ッチング素子（ＦＥＴ）５のゲート・ソース間が短絡状
態になり、発振を停止させるものである。ここで、第２
の平滑コンデンサ２７の電圧は出力の負荷電流に無関係
であり、発振停止時間の差を小さくすることができる。
すなわち、図３と図４を比較すると明らかなように、実
施例のスイッチング素子（ＦＥＴ）５の発振を停止させ
る時の第１の平滑コンデンサ３の電圧ＶＢは、従来例の
ＶＣよりも第２の平滑コンデンサ２７の電圧分だけ高く
なるので、第４のＮＰＮトランジスタ２２をオフにし、
第２のＮＰＮトランジスタ８をオンにして、発振を停止
させる時間が早められることになる。また、図１の実施
例による回路は図３に示したとおり、重負荷時の第１の
平滑コンデンサ３の低下時間ｔ１が、第４のＮＰＮトラ
ンジスタ２２で決まる発振停止時間ｔ２より短い場合
（ｔ１＜ｔ２）には、第３のＮＰＮトランジスタ９によ
って時刻ｔ１で発振を停止させ、スイッチング素子（Ｆ
ＥＴ）５の破損を防止できる。
ョークコンバータ回路の基本回路図であり、図２は従来
例による基本回路図である。また、図３は実施例の回路
の交流入力遮断時の入力コンデンサ３の電圧−時間特性
図であり、図４は従来例による特性図である。本発明の
動作原理は、交流電源１からの入力電圧を整流・平滑す
る第２の平滑コンデンサ２７の電圧が交流入力の遮断に
よって低下すると、第４のＮＰＮトランジスタ２２がオ
フになり、第２のＮＰＮトランジスタ８がオンしてスイ
ッチング素子（ＦＥＴ）５のゲート・ソース間が短絡状
態になり、発振を停止させるものである。ここで、第２
の平滑コンデンサ２７の電圧は出力の負荷電流に無関係
であり、発振停止時間の差を小さくすることができる。
すなわち、図３と図４を比較すると明らかなように、実
施例のスイッチング素子（ＦＥＴ）５の発振を停止させ
る時の第１の平滑コンデンサ３の電圧ＶＢは、従来例の
ＶＣよりも第２の平滑コンデンサ２７の電圧分だけ高く
なるので、第４のＮＰＮトランジスタ２２をオフにし、
第２のＮＰＮトランジスタ８をオンにして、発振を停止
させる時間が早められることになる。また、図１の実施
例による回路は図３に示したとおり、重負荷時の第１の
平滑コンデンサ３の低下時間ｔ１が、第４のＮＰＮトラ
ンジスタ２２で決まる発振停止時間ｔ２より短い場合
（ｔ１＜ｔ２）には、第３のＮＰＮトランジスタ９によ
って時刻ｔ１で発振を停止させ、スイッチング素子（Ｆ
ＥＴ）５の破損を防止できる。
【０００７】
【発明の効果】上記したように、本発明によるリンギン
グチョークコンバータ回路は、出力の負荷に差がある場
合でも、交流入力遮断からスイッチング素子（ＦＥＴ）
５の発振停止までの時間の差を少なくすることができ、
かつ、早期に発振停止させることができると共に、重負
荷時のスイッチング素子（ＦＥＴ）５の破損を速やかに
防止する効果があり、回路の保安機能を大幅に改善する
ことができる。
グチョークコンバータ回路は、出力の負荷に差がある場
合でも、交流入力遮断からスイッチング素子（ＦＥＴ）
５の発振停止までの時間の差を少なくすることができ、
かつ、早期に発振停止させることができると共に、重負
荷時のスイッチング素子（ＦＥＴ）５の破損を速やかに
防止する効果があり、回路の保安機能を大幅に改善する
ことができる。
【図面の簡単な説明】
【図１】本発明によるリンギングチョークコンバータの
回路図である。
回路図である。
【図２】従来のリンギングチョークコンバータの回路図
である。
である。
【図３】図１の回路の交流入力遮断時の入力コンデンサ
３の電圧−時間特性図である。
３の電圧−時間特性図である。
【図４】図２の回路の交流入力遮断時の入力コンデンサ
３の電圧−時間特性図である。
３の電圧−時間特性図である。
１ 交流電源 ２ 全波整流回路 ３ 第１の平滑コンデンサ ４ コンバータトランス ５ スイッチング素子（ＦＥＴ） ６ 第１のＮＰＮトランジスタ ７ 制御回路 ８ 第２のＮＰＮトランジスタ ９ 第３のＮＰＮトランジスタ １０ ツェナーダイオード １１、１２、１３、１４ 抵抗 １５ コンデンサ １６ ダイオード １７ フォトカプラ １８ ダイオード １９ コンデンサ ２０ 出力電圧検出回路 ２１ 負荷 ２２ 第４のＮＰＮトランジスタ ２３ ダイオード ２４ ダイオード ２５ 第２の抵抗 ２６ ツェナーダイオード ２７ 第２の平滑コンデンサ ２８ 第１の抵抗 ＶＡ 交流入力遮断時までの入力コンデンサ３の電圧 ＶＢ 本発明のリンギングチョークコンバータにおい
て、スイッチング素子（ＦＥＴ）５の発振が停止した時
の入力コンデンサ３の電圧 ＶＣ 従来例のリンギングチョークコンバータにおい
て、スイッチング素子（ＦＥＴ）５の発振が停止した時
の入力コンデンサ３の電圧
て、スイッチング素子（ＦＥＴ）５の発振が停止した時
の入力コンデンサ３の電圧 ＶＣ 従来例のリンギングチョークコンバータにおい
て、スイッチング素子（ＦＥＴ）５の発振が停止した時
の入力コンデンサ３の電圧
Claims (2)
- 【請求項１】 コンバータトランスの１次側に全波整流
回路と、第１の平滑コンデンサと、スイッチング素子
と、制御回路とを備え、上記制御回路に第１のＮＰＮト
ランジスタのベースを接続し、該トランジスタのコレク
タと第２のＮＰＮトランジスタのコレクタとをスイッチ
ング素子に接続するとともに、第１および第２のＮＰＮ
トランジスタのエミッタ同士を接続し、ついで、第２の
ＮＰＮトランジスタのベースと第３のＮＰＮトランジス
タのコレクタを接続してなるリンギングチョークコンバ
ータにおいて、 第３のＮＰＮトランジスタのエミッタと第４のＮＰＮト
ランジスタのコレクタを接続し、全波整流回路の入力側
と第４のＮＰＮトランジスタのベースとを入力電圧検出
回路で接続し、第４のＮＰＮトランジスタのベース・エ
ミッタ間に第２の平滑コンデンサと第１の抵抗との平滑
回路を構成したことを特徴とするリンギングチョークコ
ンバータ。 - 【請求項２】 請求項１記載の入力電圧検出回路が、全
波整流回路の入力側に各々ダイオードを接続し、該ダイ
オードと第２の抵抗とツェナーダイオードの直列回路に
第４のＮＰＮトランジスタのベースを接続してなること
を特徴とするリンギングチョークコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000228973A JP3370065B2 (ja) | 2000-07-28 | 2000-07-28 | リンギングチョークコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000228973A JP3370065B2 (ja) | 2000-07-28 | 2000-07-28 | リンギングチョークコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002051543A true JP2002051543A (ja) | 2002-02-15 |
| JP3370065B2 JP3370065B2 (ja) | 2003-01-27 |
Family
ID=18722168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000228973A Expired - Fee Related JP3370065B2 (ja) | 2000-07-28 | 2000-07-28 | リンギングチョークコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370065B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005088819A1 (ja) * | 2004-03-17 | 2005-09-22 | Matsushita Electric Industrial Co., Ltd. | スイッチング電源装置 |
| JP2011176986A (ja) * | 2010-02-25 | 2011-09-08 | Dx Antenna Co Ltd | 寿命検出回路 |
| US20130170621A1 (en) * | 2010-09-01 | 2013-07-04 | I-O Data Device Inc | Switching power supply circuit provided with protection function |
| JP2015008599A (ja) * | 2013-06-25 | 2015-01-15 | ニチコン株式会社 | スイッチング電源装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2010082305A1 (ja) | 2009-01-13 | 2012-06-28 | 富士通株式会社 | 直流直流変換器、直流直流変換器の制御方法、および電子機器 |
-
2000
- 2000-07-28 JP JP2000228973A patent/JP3370065B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005088819A1 (ja) * | 2004-03-17 | 2005-09-22 | Matsushita Electric Industrial Co., Ltd. | スイッチング電源装置 |
| JP2011176986A (ja) * | 2010-02-25 | 2011-09-08 | Dx Antenna Co Ltd | 寿命検出回路 |
| US20130170621A1 (en) * | 2010-09-01 | 2013-07-04 | I-O Data Device Inc | Switching power supply circuit provided with protection function |
| JP2015008599A (ja) * | 2013-06-25 | 2015-01-15 | ニチコン株式会社 | スイッチング電源装置 |
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| Publication number | Publication date |
|---|---|
| JP3370065B2 (ja) | 2003-01-27 |
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