JP2002041160A - 電力制御装置及び方法並びに電力制御プログラムを記録した記録媒体 - Google Patents
電力制御装置及び方法並びに電力制御プログラムを記録した記録媒体Info
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- JP2002041160A JP2002041160A JP2000221676A JP2000221676A JP2002041160A JP 2002041160 A JP2002041160 A JP 2002041160A JP 2000221676 A JP2000221676 A JP 2000221676A JP 2000221676 A JP2000221676 A JP 2000221676A JP 2002041160 A JP2002041160 A JP 2002041160A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ半導体回路の実時間処理を最適な消
費電力で行う。 【解決手段】 しきい値電圧制御回路７は、ハードウェ
ア３に含まれるＣＭＯＳ半導体回路のＮＭＯＳ素子及び
ＰＭＯＳ素子のしきい値電圧をそれぞれ制御する。プロ
セッサ１は、２以上の動作速度に対応する２以上のモー
ドに従ってしきい値電圧を動的に制御するよう電圧制御
回路２にソフトウェアによってコマンドを送信する。
費電力で行う。 【解決手段】 しきい値電圧制御回路７は、ハードウェ
ア３に含まれるＣＭＯＳ半導体回路のＮＭＯＳ素子及び
ＰＭＯＳ素子のしきい値電圧をそれぞれ制御する。プロ
セッサ１は、２以上の動作速度に対応する２以上のモー
ドに従ってしきい値電圧を動的に制御するよう電圧制御
回路２にソフトウェアによってコマンドを送信する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体回
路の電力制御を行う電力制御装置及び方法並びに電力制
御プログラムを記録した記録媒体に関するものである。
路の電力制御を行う電力制御装置及び方法並びに電力制
御プログラムを記録した記録媒体に関するものである。
【０００２】
【従来の技術】バッテリ駆動の携帯機器（例えば、携帯
電話、携帯オーディオ、携帯ビデオ、ノートブックパー
ソナルコンピュータ、ＰＤＡ(Personal Digital Assist
ants)）、マイクロプロセッサ、一般的なデジタルハー
ドウェア及びシステム等が具えるＣＭＯＳ半導体回路
は、一般に電源電圧の二乗に比例する電力を消費する。
電話、携帯オーディオ、携帯ビデオ、ノートブックパー
ソナルコンピュータ、ＰＤＡ(Personal Digital Assist
ants)）、マイクロプロセッサ、一般的なデジタルハー
ドウェア及びシステム等が具えるＣＭＯＳ半導体回路
は、一般に電源電圧の二乗に比例する電力を消費する。
【０００３】電源電圧を低減させることによってＣＭＯ
Ｓ半導体回路の消費電力を低下させることができるが、
これに伴って回路速度も低下する。このような回路速度
の低下を抑制するために、ＣＭＯＳ半導体回路を構成す
るＭＯＳ素子のしきい値電圧も同様に低下させている。
Ｓ半導体回路の消費電力を低下させることができるが、
これに伴って回路速度も低下する。このような回路速度
の低下を抑制するために、ＣＭＯＳ半導体回路を構成す
るＭＯＳ素子のしきい値電圧も同様に低下させている。
【０００４】しかしながら、しきい値電圧を低下させる
ことによって、回路の漏れ電流が増大し、電源電圧が
０．８Ｖ以下である将来の環境においては、このような
漏れ電流の影響が大きくなる。
ことによって、回路の漏れ電流が増大し、電源電圧が
０．８Ｖ以下である将来の環境においては、このような
漏れ電流の影響が大きくなる。
【０００５】このような不都合を回避するために、IEEE
JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, NO. 11,
NOVEMBER 1996では、図８に示すように、ＭＯＳ素子で
構成されるＣＭＯＳ半導体回路１０１に対するしきい値
電圧制御回路１０２を提案している。
JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, NO. 11,
NOVEMBER 1996では、図８に示すように、ＭＯＳ素子で
構成されるＣＭＯＳ半導体回路１０１に対するしきい値
電圧制御回路１０２を提案している。
【０００６】このしきい値電圧制御回路１０２は、温度
検知回路１０３と、電源電圧変化検知回路１０４と、製
造ばらつき検知回路１０５と、基板電圧制御回路１０６
と、基板電圧発生回路１０７とを具える。
検知回路１０３と、電源電圧変化検知回路１０４と、製
造ばらつき検知回路１０５と、基板電圧制御回路１０６
と、基板電圧発生回路１０７とを具える。
【０００７】温度検知回路１０３は、温度Ｔ１について
の情報を有する信号が入力されるとともに、それに応じ
た信号を基板電圧制御回路１０６に出力する。電源電圧
変化検知回路１０４は、電源電圧変化Ｓ１についての情
報を有する信号が入力されるとともに、それに応じた信
号を基板電圧制御回路１０６に出力する。製造ばらつき
検知回路１０５は、製造ばらつきＭ１についての情報を
有する信号が入力されるとともに、それに応じた信号を
基板電圧制御回路１０６に出力する。
の情報を有する信号が入力されるとともに、それに応じ
た信号を基板電圧制御回路１０６に出力する。電源電圧
変化検知回路１０４は、電源電圧変化Ｓ１についての情
報を有する信号が入力されるとともに、それに応じた信
号を基板電圧制御回路１０６に出力する。製造ばらつき
検知回路１０５は、製造ばらつきＭ１についての情報を
有する信号が入力されるとともに、それに応じた信号を
基板電圧制御回路１０６に出力する。
【０００８】基板電圧制御回路１０６には待機信号Ｗ１
も入力される。基板電圧制御回路１０６は、入力された
信号に基づいて、基板電圧発生回路１０７を制御するた
めの信号を出力する。
も入力される。基板電圧制御回路１０６は、入力された
信号に基づいて、基板電圧発生回路１０７を制御するた
めの信号を出力する。
【０００９】基板電圧発生回路１０７は、ＣＭＯＳ半導
体回路１０１のＭＯＳ素子の基板端子の電圧を加減し
て、ＭＯＳ素子自体のしきい値電圧を動作時と待機時と
の２モードにおいて加減する。これによって、待機時の
漏れ電流による電力損失が抑制される。
体回路１０１のＭＯＳ素子の基板端子の電圧を加減し
て、ＭＯＳ素子自体のしきい値電圧を動作時と待機時と
の２モードにおいて加減する。これによって、待機時の
漏れ電流による電力損失が抑制される。
【００１０】IEEE JOURNAL OF SOLID-STATE CIRCUITS,
VOL. 31, NO. 11, NOVEMBER 1996には、図９に示すよう
なＭＯＳ素子で構成されるＣＭＯＳ半導体回路２０１に
対するしきい値電圧制御回路２０２も提案している。
VOL. 31, NO. 11, NOVEMBER 1996には、図９に示すよう
なＭＯＳ素子で構成されるＣＭＯＳ半導体回路２０１に
対するしきい値電圧制御回路２０２も提案している。
【００１１】このしきい値電圧制御回路２０２は、温度
検知回路２０３と、電源電圧変化検知回路２０４と、製
造ばらつき検知回路２０５と、バックゲート電圧制御回
路２０６と、バックゲート電圧発生回路２０７とを具え
る。
検知回路２０３と、電源電圧変化検知回路２０４と、製
造ばらつき検知回路２０５と、バックゲート電圧制御回
路２０６と、バックゲート電圧発生回路２０７とを具え
る。
【００１２】温度検知回路２０３は、温度Ｔ２について
の情報を有する信号が入力されるとともに、それに応じ
た信号をバックゲート電圧制御回路２０６に出力する。
電源電圧変化検知回路２０４は、電源電圧変化Ｓ２につ
いての情報を有する信号が入力されるとともに、それに
応じた信号をバックゲート電圧制御回路２０６に出力す
る。製造ばらつき検知回路２０５は、製造ばらつきＭ２
についての情報を有する信号が入力されるとともに、そ
れに応じた信号をバックゲート電圧制御回路２０６に出
力する。
の情報を有する信号が入力されるとともに、それに応じ
た信号をバックゲート電圧制御回路２０６に出力する。
電源電圧変化検知回路２０４は、電源電圧変化Ｓ２につ
いての情報を有する信号が入力されるとともに、それに
応じた信号をバックゲート電圧制御回路２０６に出力す
る。製造ばらつき検知回路２０５は、製造ばらつきＭ２
についての情報を有する信号が入力されるとともに、そ
れに応じた信号をバックゲート電圧制御回路２０６に出
力する。
【００１３】バックゲート電圧制御回路２０６には待機
信号Ｗ２も入力される。バックゲート電圧制御回路２０
６は、入力された信号に基づいて、バックゲート電圧発
生回路２０７を制御するための信号を出力する。
信号Ｗ２も入力される。バックゲート電圧制御回路２０
６は、入力された信号に基づいて、バックゲート電圧発
生回路２０７を制御するための信号を出力する。
【００１４】バックゲート電圧発生回路２０７は、バッ
クゲート電圧を制御することによって、待機時の漏れ電
流による電力損失を抑制する。
クゲート電圧を制御することによって、待機時の漏れ電
流による電力損失を抑制する。
【００１５】一方、ACM/IEEE Proceedings of Internat
ional Symposium on Low Power Electronics and Desig
n, Aug. 1998には、図１０に示すようなＭＯＳ素子で構
成されるＣＭＯＳ半導体回路３０１に対するしきい値電
圧制御回路３０２を提案している。
ional Symposium on Low Power Electronics and Desig
n, Aug. 1998には、図１０に示すようなＭＯＳ素子で構
成されるＣＭＯＳ半導体回路３０１に対するしきい値電
圧制御回路３０２を提案している。
【００１６】このしきい値電圧制御回路３０２は、基板
又はバックゲートバイアスを利用してＭＯＳ素子のしき
い値電圧を加減することによって、動作時のしきい値電
圧の最適化を行うものであり、しきい値電圧制御された
遅延線３０３を有する閉ループ制御機構によって、制約
時間内に回路動作を完了できる範囲内でＭＯＳ素子のし
きい値電圧をできるだけ大きくするようにしている。こ
れによって、動作時の漏れ電流による消費電力を低減さ
せることができる。
又はバックゲートバイアスを利用してＭＯＳ素子のしき
い値電圧を加減することによって、動作時のしきい値電
圧の最適化を行うものであり、しきい値電圧制御された
遅延線３０３を有する閉ループ制御機構によって、制約
時間内に回路動作を完了できる範囲内でＭＯＳ素子のし
きい値電圧をできるだけ大きくするようにしている。こ
れによって、動作時の漏れ電流による消費電力を低減さ
せることができる。
【００１７】この場合、遅延線３０３を伝送する信号と
外部クロックＥＣとの間の遅延差は、遅延ばらつき検知
回路３０４によって検知され、これによって、基板又は
バックゲート電圧発生回路３０５及び３０６は、温度、
電源電圧変化、製造ばらつき等に対しても効果的にハー
ドウェアによるしきい値電圧制御を行う。
外部クロックＥＣとの間の遅延差は、遅延ばらつき検知
回路３０４によって検知され、これによって、基板又は
バックゲート電圧発生回路３０５及び３０６は、温度、
電源電圧変化、製造ばらつき等に対しても効果的にハー
ドウェアによるしきい値電圧制御を行う。
【００１８】
【発明が解決しようとする課題】しかしながら、図８及
び９に示したしきい値電圧制御回路１０２及び２０２の
場合、待機信号Ｗ１及びＷ２に同期してしきい値電圧を
変化させているので、ＣＭＯＳ半導体回路１０１及び２
０１を動作させるモード及びそれを待機させるモードに
しか対応することができない。すなわち、動作速度に応
じてしきい値電圧を変化させていない。その結果、実時
間処理を最適な消費電力で行うことができない。
び９に示したしきい値電圧制御回路１０２及び２０２の
場合、待機信号Ｗ１及びＷ２に同期してしきい値電圧を
変化させているので、ＣＭＯＳ半導体回路１０１及び２
０１を動作させるモード及びそれを待機させるモードに
しか対応することができない。すなわち、動作速度に応
じてしきい値電圧を変化させていない。その結果、実時
間処理を最適な消費電力で行うことができない。
【００１９】また、待機時に基板又はバックゲートバイ
アスを負にすることによって、ＭＯＳ素子のしきい値電
圧を上昇させ、これによって漏れ電流を抑制している
が、実際にはＭＯＳ素子の信頼性上の理由から、十分な
負バイアスを印加することができず、その結果、待機時
に十分に漏れ電流を抑制することができない。
アスを負にすることによって、ＭＯＳ素子のしきい値電
圧を上昇させ、これによって漏れ電流を抑制している
が、実際にはＭＯＳ素子の信頼性上の理由から、十分な
負バイアスを印加することができず、その結果、待機時
に十分に漏れ電流を抑制することができない。
【００２０】さらに、図１０に示すしきい値電圧制御回
路３０２の場合、しきい値電圧制御された遅延線３０３
を伝送する信号の速度が変化するために、ＣＭＯＳ半導
体回路３０１の製造工程技術が変更される度にハードウ
ェアの再設計が必要となる。この場合、ソフトウェアに
よる制御が不可能であるため、柔軟性がない。
路３０２の場合、しきい値電圧制御された遅延線３０３
を伝送する信号の速度が変化するために、ＣＭＯＳ半導
体回路３０１の製造工程技術が変更される度にハードウ
ェアの再設計が必要となる。この場合、ソフトウェアに
よる制御が不可能であるため、柔軟性がない。
【００２１】本発明の目的は、実時間処理を最適な消費
電力で行う電力制御装置及び方法並びに電力制御プログ
ラムを記録した記録媒体を提供することである。
電力で行う電力制御装置及び方法並びに電力制御プログ
ラムを記録した記録媒体を提供することである。
【００２２】本発明の他の目的は、待機時に十分に漏れ
電流を抑制する電力制御装置及び方法並びに電力制御プ
ログラムを記録した記録媒体を提供することである。
電流を抑制する電力制御装置及び方法並びに電力制御プ
ログラムを記録した記録媒体を提供することである。
【００２３】本発明の他の目的は、ＣＭＯＳ半導体回路
の製造工程技術が変更されてもハードウェアの再設計を
必要としない電力制御装置及び方法並びに電力制御プロ
グラムを記録した記録媒体を提供することである。
の製造工程技術が変更されてもハードウェアの再設計を
必要としない電力制御装置及び方法並びに電力制御プロ
グラムを記録した記録媒体を提供することである。
【００２４】
【課題を解決するための手段】本発明の電力制御装置
は、ＮＭＯＳ素子及びＰＭＯＳ素子を有するＣＭＯＳ半
導体集積回路の電力を制御する電力制御装置であって、
前記ＮＭＯＳ素子及び／又はＰＭＯＳ素子のしきい値電
圧をそれぞれ制御するしきい値電圧制御手段と、２以上
の動作速度にそれぞれ対応する２以上のモードに従って
しきい値電圧を動的に制御するよう前記しきい値電圧制
御手段にコマンドをソフトウェアによって送信するしき
い値電圧設定手段とを具えることを特徴とするものであ
る。
は、ＮＭＯＳ素子及びＰＭＯＳ素子を有するＣＭＯＳ半
導体集積回路の電力を制御する電力制御装置であって、
前記ＮＭＯＳ素子及び／又はＰＭＯＳ素子のしきい値電
圧をそれぞれ制御するしきい値電圧制御手段と、２以上
の動作速度にそれぞれ対応する２以上のモードに従って
しきい値電圧を動的に制御するよう前記しきい値電圧制
御手段にコマンドをソフトウェアによって送信するしき
い値電圧設定手段とを具えることを特徴とするものであ
る。
【００２５】本発明によれば、２以上の動作速度にそれ
ぞれ対応する２以上のモードに従ってしきい値電圧を動
的に制御するようしきい値電圧制御手段にコマンドをソ
フトウェアによって送信するので、実時間処理を最適な
消費電力で行うことができる。
ぞれ対応する２以上のモードに従ってしきい値電圧を動
的に制御するようしきい値電圧制御手段にコマンドをソ
フトウェアによって送信するので、実時間処理を最適な
消費電力で行うことができる。
【００２６】さらに、しきい値電圧設定手段をソフトウ
ェア上で実現することができるので、ＣＭＯＳ半導体回
路の製造工程技術が変更されてもハードウェアの再設計
を必要としない。
ェア上で実現することができるので、ＣＭＯＳ半導体回
路の製造工程技術が変更されてもハードウェアの再設計
を必要としない。
【００２７】例えば、前記モードが、前記ＮＭＯＳ素子
のしきい値電圧を第１電圧とするとともに前記ＰＭＯＳ
素子のしきい値電圧を第２電圧とした最も高速な第１動
作速度モードと、前記ＮＭＯＳ素子のしきい値電圧を第
３電圧とするとともに前記ＰＭＯＳ素子のしきい値電圧
を第４電圧とした前記第１動作速度より低速の第２動作
速度モードとを有し、前記第３電圧を前記第１電圧より
も高くし及び／又は前記第４電圧を前記第２電圧よりも
低くする。さらに、待機時には、前記ＮＭＯＳ素子のし
きい値電圧を第３電圧よりも高くし、かつ、前記ＰＭＯ
Ｓ素子のしきい値電圧を第４電圧よりも低くする。な
お、第２動作速度より低速の第３動作速度モードなどを
有してもよい。
のしきい値電圧を第１電圧とするとともに前記ＰＭＯＳ
素子のしきい値電圧を第２電圧とした最も高速な第１動
作速度モードと、前記ＮＭＯＳ素子のしきい値電圧を第
３電圧とするとともに前記ＰＭＯＳ素子のしきい値電圧
を第４電圧とした前記第１動作速度より低速の第２動作
速度モードとを有し、前記第３電圧を前記第１電圧より
も高くし及び／又は前記第４電圧を前記第２電圧よりも
低くする。さらに、待機時には、前記ＮＭＯＳ素子のし
きい値電圧を第３電圧よりも高くし、かつ、前記ＰＭＯ
Ｓ素子のしきい値電圧を第４電圧よりも低くする。な
お、第２動作速度より低速の第３動作速度モードなどを
有してもよい。
【００２８】好適には、電源電圧を０．８Ｖ以下とし、
前記ＮＭＯＳトランジスタのしきい値電圧の最小値を
０．２Ｖ以下とし及び／又は前記ＰＭＯＳトランジスタ
のしきい値電圧の最大値を−０．２Ｖ以上とする。これ
によって、しきい値電圧の動的な制御が良好に行われ
る。
前記ＮＭＯＳトランジスタのしきい値電圧の最小値を
０．２Ｖ以下とし及び／又は前記ＰＭＯＳトランジスタ
のしきい値電圧の最大値を−０．２Ｖ以上とする。これ
によって、しきい値電圧の動的な制御が良好に行われ
る。
【００２９】前記しきい値電圧制御手段が、前記ＮＭＯ
Ｓ素子及び／又はＰＭＯＳ素子の基板電圧をそれぞれ制
御する基板電圧制御手段を有し、前記しきい値電圧設定
手段が、前記２以上の動作速度及び待機状態に対応する
３以上のモードに従って基板電圧を動的に制御するよう
前記基板電圧制御手段にコマンドを送信する基板電圧設
定手段を有してもよい。
Ｓ素子及び／又はＰＭＯＳ素子の基板電圧をそれぞれ制
御する基板電圧制御手段を有し、前記しきい値電圧設定
手段が、前記２以上の動作速度及び待機状態に対応する
３以上のモードに従って基板電圧を動的に制御するよう
前記基板電圧制御手段にコマンドを送信する基板電圧設
定手段を有してもよい。
【００３０】この場合、例えば、前記第１動作速度モー
ドにおいて、前記ＮＭＯＳ素子の基板電圧を第５電圧と
するとともに前記ＰＭＯＳ素子の基板電圧を第６電圧と
し、前記第２動作速度モードにおいて、前記ＮＭＯＳ素
子の基板電圧を第７電圧とするとともに前記ＰＭＯＳ素
子の基板電圧を第８電圧とし、前記第７電圧を前記第５
電圧よりも低くし及び／又は前記第８電圧を前記第６電
圧よりも高くする。
ドにおいて、前記ＮＭＯＳ素子の基板電圧を第５電圧と
するとともに前記ＰＭＯＳ素子の基板電圧を第６電圧と
し、前記第２動作速度モードにおいて、前記ＮＭＯＳ素
子の基板電圧を第７電圧とするとともに前記ＰＭＯＳ素
子の基板電圧を第８電圧とし、前記第７電圧を前記第５
電圧よりも低くし及び／又は前記第８電圧を前記第６電
圧よりも高くする。
【００３１】好適には、前記第５電圧を零より高くし及
び／又は前記第６電圧を電源電圧より低くする。これに
よって、しきい値電圧の動的な制御が良好に行われる。
び／又は前記第６電圧を電源電圧より低くする。これに
よって、しきい値電圧の動的な制御が良好に行われる。
【００３２】前記しきい値電圧制御手段が、前記ＮＭＯ
Ｓ素子及び／又はＰＭＯＳ素子のバックゲート電圧をそ
れぞれ制御するバックゲート電圧制御手段を有し、前記
しきい値電圧設定手段が、前記２以上の動作速度及び待
機状態に対応する３以上のモードに従ってバックゲート
電圧を動的に制御するよう前記バックゲート電圧制御手
段にコマンドを送信するバックゲート電圧設定手段を有
してもよい。
Ｓ素子及び／又はＰＭＯＳ素子のバックゲート電圧をそ
れぞれ制御するバックゲート電圧制御手段を有し、前記
しきい値電圧設定手段が、前記２以上の動作速度及び待
機状態に対応する３以上のモードに従ってバックゲート
電圧を動的に制御するよう前記バックゲート電圧制御手
段にコマンドを送信するバックゲート電圧設定手段を有
してもよい。
【００３３】この場合、例えば、前記第１動作速度モー
ドにおいて、前記ＮＭＯＳ素子のバックゲート電圧を第
９電圧とするとともに前記ＰＭＯＳ素子のバックゲート
電圧を第１０電圧とし、前記第２動作速度モードにおい
て、前記ＮＭＯＳ素子のバックゲート電圧を第１１電圧
とするとともに前記ＰＭＯＳ素子のバックゲート電圧を
第１２電圧とし、前記第１１電圧を前記第９電圧よりも
低くし及び／又は前記第１２電圧を前記第１０電圧より
も高くする。
ドにおいて、前記ＮＭＯＳ素子のバックゲート電圧を第
９電圧とするとともに前記ＰＭＯＳ素子のバックゲート
電圧を第１０電圧とし、前記第２動作速度モードにおい
て、前記ＮＭＯＳ素子のバックゲート電圧を第１１電圧
とするとともに前記ＰＭＯＳ素子のバックゲート電圧を
第１２電圧とし、前記第１１電圧を前記第９電圧よりも
低くし及び／又は前記第１２電圧を前記第１０電圧より
も高くする。
【００３４】好適には、前記第９電圧を零より高くし及
び／又は前記第１０電圧を電源電圧より低くする。これ
によって、しきい値電圧の動的な制御が良好に行われ
る。
び／又は前記第１０電圧を電源電圧より低くする。これ
によって、しきい値電圧の動的な制御が良好に行われ
る。
【００３５】さらに好適には、前記ＣＭＯＳ半導体回路
に直列接続した遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯ
Ｓ素子のゲート電圧を制御するゲート電圧制御手段と、
待機状態に対応するモードにおいて、前記遮断ＮＭＯＳ
素子及び／又は遮断ＰＭＯＳ素子のゲート電圧に負のバ
イアスをかけるよう前記ゲート電圧制御手段にコマンド
を送信するゲート電圧設定手段とを更に具える。これに
よって、待機時に十分に漏れ電流を抑制することができ
る。
に直列接続した遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯ
Ｓ素子のゲート電圧を制御するゲート電圧制御手段と、
待機状態に対応するモードにおいて、前記遮断ＮＭＯＳ
素子及び／又は遮断ＰＭＯＳ素子のゲート電圧に負のバ
イアスをかけるよう前記ゲート電圧制御手段にコマンド
を送信するゲート電圧設定手段とを更に具える。これに
よって、待機時に十分に漏れ電流を抑制することができ
る。
【００３６】更に好適には、前記ＣＭＯＳ半導体回路に
直列接続した遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ
素子のゲート電圧を制御するゲート電圧制御手段と、前
記第１動作速度モード及び第２動作速度モードにおい
て、前記遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子
のゲート電圧を電源電圧以上にバイアスをかけるよう前
記ゲート電圧制御手段にコマンドを送信するゲート電圧
設定手段とを更に具える。これによって、第１動作速度
モード及び第２動作速度モードにおける遮断ＮＭＯＳ素
子及び／又は遮断ＰＭＯＳ素子のゲート電圧の制御を良
好に行うことができる。
直列接続した遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ
素子のゲート電圧を制御するゲート電圧制御手段と、前
記第１動作速度モード及び第２動作速度モードにおい
て、前記遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子
のゲート電圧を電源電圧以上にバイアスをかけるよう前
記ゲート電圧制御手段にコマンドを送信するゲート電圧
設定手段とを更に具える。これによって、第１動作速度
モード及び第２動作速度モードにおける遮断ＮＭＯＳ素
子及び／又は遮断ＰＭＯＳ素子のゲート電圧の制御を良
好に行うことができる。
【００３７】本発明による他の電力制御装置は、ＮＭＯ
Ｓ素子及びＰＭＯＳ素子を有するＣＭＯＳ半導体集積回
路を具えるプロセッサと、そのＮＭＯＳ素子及び／又は
ＰＭＯＳ素子に可変のしきい値電圧を制御するしきい値
電圧制御手段とを具え、前記プロセッサが、割り当てら
れたシンクフレームを適切なタイムスロットに分割し、
これらタイムスロットの各々について、リアルタイム制
御を保証する時間を算出し、その時間内にタスクが終了
するような値のうちの最小のものとなるように、前記プ
ロセッサの動作を制御する可変のクロック周波数を決定
し、そのクロック周波数に基づいて前記しきい値電圧を
決定するしきい値電圧決定手段を有することを特徴とす
る電力制御装置。
Ｓ素子及びＰＭＯＳ素子を有するＣＭＯＳ半導体集積回
路を具えるプロセッサと、そのＮＭＯＳ素子及び／又は
ＰＭＯＳ素子に可変のしきい値電圧を制御するしきい値
電圧制御手段とを具え、前記プロセッサが、割り当てら
れたシンクフレームを適切なタイムスロットに分割し、
これらタイムスロットの各々について、リアルタイム制
御を保証する時間を算出し、その時間内にタスクが終了
するような値のうちの最小のものとなるように、前記プ
ロセッサの動作を制御する可変のクロック周波数を決定
し、そのクロック周波数に基づいて前記しきい値電圧を
決定するしきい値電圧決定手段を有することを特徴とす
る電力制御装置。
【００３８】本発明によれば、リアルタイム制御を保証
する時間内にタスクが終了するような値のうちの最小の
ものとなるように、プロセッサの動作を制御する可変の
クロック周波数を決定し、そのクロック周波数に基づい
てしきい値電圧を決定するので、しきい値電圧の最適化
の効率が向上し、その結果、消費電力の最小化を適切に
行うことができる。また、制約時間内で演算が終了する
ことが保証されているので、リアルタイムアプリケーシ
ョンに適用することができる。
する時間内にタスクが終了するような値のうちの最小の
ものとなるように、プロセッサの動作を制御する可変の
クロック周波数を決定し、そのクロック周波数に基づい
てしきい値電圧を決定するので、しきい値電圧の最適化
の効率が向上し、その結果、消費電力の最小化を適切に
行うことができる。また、制約時間内で演算が終了する
ことが保証されているので、リアルタイムアプリケーシ
ョンに適用することができる。
【００３９】好適には、ｎを自然数とし、ｋをｎ未満の
自然数とした場合、前記クロック周波数を、所定の周波
数のｋ／ｎ倍とする。このように所定の周波数のｋ／ｎ
倍のクロック周波数を生成することによって、複雑なイ
ンタフェース回路を必要とせずに外部デバイスとのデー
タのやりとりを容易に行うことができる。
自然数とした場合、前記クロック周波数を、所定の周波
数のｋ／ｎ倍とする。このように所定の周波数のｋ／ｎ
倍のクロック周波数を生成することによって、複雑なイ
ンタフェース回路を必要とせずに外部デバイスとのデー
タのやりとりを容易に行うことができる。
【００４０】好適には、前記プロセッサが、前記しきい
値電圧設定手段が前記しきい値を最適化するための関係
を参照可能な独立した参照手段を有する。このような参
照手段が独立しており、すなわち、ハードウェア又はア
プリケーションプログラムに実装されていないので、プ
ロセス技術が変更する度にハードウェアの再設計やソフ
トウェアの再プログラミングを必要としない。
値電圧設定手段が前記しきい値を最適化するための関係
を参照可能な独立した参照手段を有する。このような参
照手段が独立しており、すなわち、ハードウェア又はア
プリケーションプログラムに実装されていないので、プ
ロセス技術が変更する度にハードウェアの再設計やソフ
トウェアの再プログラミングを必要としない。
【００４１】さらに好適には、前記関係を前記しきい値
電圧及びクロック周波数に応じて決定する。これによっ
て、しきい値電圧の最適化の効率が向上し、その結果、
消費電力の最小化を適切に行うことができ、かつ、リア
ルタイムアプリケーションへの適用が可能になる。
電圧及びクロック周波数に応じて決定する。これによっ
て、しきい値電圧の最適化の効率が向上し、その結果、
消費電力の最小化を適切に行うことができ、かつ、リア
ルタイムアプリケーションへの適用が可能になる。
【００４２】さらに好適には、前記しきい値電圧決定手
段が、前記プロセッサから送信されるコマンドに応答し
て前記しきい値電圧を決定するように構成する。これに
よって、しきい値電圧の最適化の効率が更に向上し、そ
の結果、消費電力の最小化を更に適切に行うことができ
る。
段が、前記プロセッサから送信されるコマンドに応答し
て前記しきい値電圧を決定するように構成する。これに
よって、しきい値電圧の最適化の効率が更に向上し、そ
の結果、消費電力の最小化を更に適切に行うことができ
る。
【００４３】本発明による電力制御方法は、しきい値電
圧を最適化する電力制御方法であって、割り当てられた
シンクフレームを適切なタイムスロットに分割し、これ
らタイムスロットの各々について、リアルタイム制御を
保証する時間を算出し、その時間内にタスクが終了する
ような値のうちの最小のものとなるように、前記プロセ
ッサの動作を制御する可変のクロック周波数を決定し、
そのクロック周波数に基づいて前記しきい値電圧を決定
するしきい値電圧決定ステップを有することを特徴とす
るものである。
圧を最適化する電力制御方法であって、割り当てられた
シンクフレームを適切なタイムスロットに分割し、これ
らタイムスロットの各々について、リアルタイム制御を
保証する時間を算出し、その時間内にタスクが終了する
ような値のうちの最小のものとなるように、前記プロセ
ッサの動作を制御する可変のクロック周波数を決定し、
そのクロック周波数に基づいて前記しきい値電圧を決定
するしきい値電圧決定ステップを有することを特徴とす
るものである。
【００４４】本発明による電力制御方法よれば、しきい
値電圧の最適化の効率が向上し、その結果、消費電力の
最小化を適切に行うことができ、かつ、リアルタイムア
プリケーションへの適用が可能になる。
値電圧の最適化の効率が向上し、その結果、消費電力の
最小化を適切に行うことができ、かつ、リアルタイムア
プリケーションへの適用が可能になる。
【００４５】本発明による電力制御プログラムを記録し
た記録媒体は、しきい値電圧を最適化する電力制御プロ
グラムを記録した記録媒体であって、割り当てられたシ
ンクフレームを適切なタイムスロットに分割し、これら
タイムスロットの各々について、リアルタイム制御を保
証する時間を算出し、その時間内にタスクが終了するよ
うな値のうちの最小のものとなるように、前記プロセッ
サの動作を制御する可変のクロック周波数を決定し、そ
のクロック周波数に基づいて前記しきい値電圧を決定す
ることを特徴とする。
た記録媒体は、しきい値電圧を最適化する電力制御プロ
グラムを記録した記録媒体であって、割り当てられたシ
ンクフレームを適切なタイムスロットに分割し、これら
タイムスロットの各々について、リアルタイム制御を保
証する時間を算出し、その時間内にタスクが終了するよ
うな値のうちの最小のものとなるように、前記プロセッ
サの動作を制御する可変のクロック周波数を決定し、そ
のクロック周波数に基づいて前記しきい値電圧を決定す
ることを特徴とする。
【００４６】本発明による電力制御を記録した記録媒体
よれば、しきい値電圧の最適化の効率が向上し、その結
果、消費電力の最小化を適切に行うことができ、かつ、
リアルタイムアプリケーションへの適用が可能になる。
よれば、しきい値電圧の最適化の効率が向上し、その結
果、消費電力の最小化を適切に行うことができ、かつ、
リアルタイムアプリケーションへの適用が可能になる。
【００４７】
【発明の実施の形態】本発明による電力制御装置及び方
法並びに電力制御プログラムを記録した記録媒体の実施
の形態を、図面を参照して詳細に説明する。図面中、同
一パーツには同一符号を付すものとし、簡潔のためにパ
ーツの一部を省略する場合もある。
法並びに電力制御プログラムを記録した記録媒体の実施
の形態を、図面を参照して詳細に説明する。図面中、同
一パーツには同一符号を付すものとし、簡潔のためにパ
ーツの一部を省略する場合もある。
【００４８】図１は、本発明による電力制御装置を示す
図である。この電力制御装置は、図１Ａに示すようにプ
ロセッサ（ハードウェア）１と、電力制御回路２と、こ
の電力制御回路２によってしきい値電圧制御されるハー
ドウェア３とを具える。このプロセッサ１は、アプリケ
ーションプログラム４及びデバイスドライバ５を有する
ソフトウェア６がインストールされ、図１では示さない
Ｉ／Ｏポートを通じて簡単なコマンドＣを電力制御回路
２との間でやりとりし、プロセッサ１及びハードウェア
３の内部クロック周波数及びしきい値電圧を制御する制
御信号ＣＳ１及びＣＳ２を出力する。なお、プロセッサ
１自体もしきい値電圧制御される。
図である。この電力制御装置は、図１Ａに示すようにプ
ロセッサ（ハードウェア）１と、電力制御回路２と、こ
の電力制御回路２によってしきい値電圧制御されるハー
ドウェア３とを具える。このプロセッサ１は、アプリケ
ーションプログラム４及びデバイスドライバ５を有する
ソフトウェア６がインストールされ、図１では示さない
Ｉ／Ｏポートを通じて簡単なコマンドＣを電力制御回路
２との間でやりとりし、プロセッサ１及びハードウェア
３の内部クロック周波数及びしきい値電圧を制御する制
御信号ＣＳ１及びＣＳ２を出力する。なお、プロセッサ
１自体もしきい値電圧制御される。
【００４９】このために、電力制御回路２は、しきい値
電圧制御回路７と、クロック周波数発生器８と、ゲート
電圧制御回路９と、タイマ回路１０とを有する。しきい
値電圧制御回路７は、基準となる外部クロックｆclkに
基づいて可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを
生成し、プロセッサ１及びハードウェア３に供給する。
クロック周波数発生器８は、外部クロックｆclkのｋ／
ｎ倍（ｎを自然数とし、ｋをｎ未満の自然数とする。）
となる可変周波数ｆvarを生成し、その可変周波数ｆvar
をプロセッサ１及びハードウェア３に供給する。外部ク
ロックｆclkをそのように設定することによって、外部
デバイスとのデータのやりとりが容易となる。なお、可
変基板（バックゲート）電圧Ｖbｎ，Ｖbｐは、後に説明
するように可変周波数ｆvarに応じて設定される。
電圧制御回路７と、クロック周波数発生器８と、ゲート
電圧制御回路９と、タイマ回路１０とを有する。しきい
値電圧制御回路７は、基準となる外部クロックｆclkに
基づいて可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを
生成し、プロセッサ１及びハードウェア３に供給する。
クロック周波数発生器８は、外部クロックｆclkのｋ／
ｎ倍（ｎを自然数とし、ｋをｎ未満の自然数とする。）
となる可変周波数ｆvarを生成し、その可変周波数ｆvar
をプロセッサ１及びハードウェア３に供給する。外部ク
ロックｆclkをそのように設定することによって、外部
デバイスとのデータのやりとりが容易となる。なお、可
変基板（バックゲート）電圧Ｖbｎ，Ｖbｐは、後に説明
するように可変周波数ｆvarに応じて設定される。
【００５０】ゲート電圧制御回路９は、プロセッサ１か
ら待機コマンドが出力された場合、図２に示すようなＣ
ＭＯＳ半導体回路１１に直列接続した遮断ＮＭＯＳ素子
１２及び遮断ＰＭＯＳ素子１３のゲート電圧Ｖgｎ，Ｖg
pを負にバイアスをかけることによって、完全に漏れ電
流を遮断させる。タイマ回路１０は、後に説明するよう
なリアルタイム処理を行う際に使用される。
ら待機コマンドが出力された場合、図２に示すようなＣ
ＭＯＳ半導体回路１１に直列接続した遮断ＮＭＯＳ素子
１２及び遮断ＰＭＯＳ素子１３のゲート電圧Ｖgｎ，Ｖg
pを負にバイアスをかけることによって、完全に漏れ電
流を遮断させる。タイマ回路１０は、後に説明するよう
なリアルタイム処理を行う際に使用される。
【００５１】例えば、遮断ＮＭＯＳ素子１２のゲート電
圧の最低値を負の値とし及び／又は遮断ＰＭＯＳ素子１
３のゲート電圧の最高値を電源電圧以上とするととも
に、遮断ＮＭＯＳ素子１２のゲート電圧の最高値を電源
電圧以上とし及び／又は遮断ＰＭＯＳ素子１３のゲート
電圧の最低値を負の値とする。なお、図２には、遮断Ｎ
ＭＯＳ素子１２のソースに基準電圧Ｖss（例えばアー
ス）を接続し、遮断ＰＭＯＳ素子１３のソースに電源電
圧Ｖddが接続していることを示す。
圧の最低値を負の値とし及び／又は遮断ＰＭＯＳ素子１
３のゲート電圧の最高値を電源電圧以上とするととも
に、遮断ＮＭＯＳ素子１２のゲート電圧の最高値を電源
電圧以上とし及び／又は遮断ＰＭＯＳ素子１３のゲート
電圧の最低値を負の値とする。なお、図２には、遮断Ｎ
ＭＯＳ素子１２のソースに基準電圧Ｖss（例えばアー
ス）を接続し、遮断ＰＭＯＳ素子１３のソースに電源電
圧Ｖddが接続していることを示す。
【００５２】アプリケーションプログラム４は、図１Ｂ
に示すようにユーザプログラム１４及び電力制御アルゴ
リズム１５を有する。ユーザプログラム１４は、設計者
によって任意にプログラムされ、電力制御アルゴリズム
１５は、２以上の動作速度及び待機状態に対応する３以
上のモードに従ってしきい値電圧を動的に制御するよう
しきい値電圧制御回路７にコマンドを送信する（電力制
御アルゴリズム１５の構成及びコマンドの送信について
は後に説明する。）。
に示すようにユーザプログラム１４及び電力制御アルゴ
リズム１５を有する。ユーザプログラム１４は、設計者
によって任意にプログラムされ、電力制御アルゴリズム
１５は、２以上の動作速度及び待機状態に対応する３以
上のモードに従ってしきい値電圧を動的に制御するよう
しきい値電圧制御回路７にコマンドを送信する（電力制
御アルゴリズム１５の構成及びコマンドの送信について
は後に説明する。）。
【００５３】デバイスドライバ５は、図１Ｃに示すよう
に可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを最適化
するための参照可能な関係（ルックアップテーブル）を
有する。このデバイスドライバ５は独立しており、すな
わち、プロセッサ１、ハードウェア３又はアプリケーシ
ョンプログラム４に実装されていない。
に可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを最適化
するための参照可能な関係（ルックアップテーブル）を
有する。このデバイスドライバ５は独立しており、すな
わち、プロセッサ１、ハードウェア３又はアプリケーシ
ョンプログラム４に実装されていない。
【００５４】本実施の形態では、基板バイアス（Ｖbn−
Ｖss，Ｖdd−Ｖbp）を、最高の動作速度モードである外
部クロックｆclkのときに零とし、動作速度を低下させ
るに従って減少させ、待機モードでは負の最小値にする
とともに、遮断ＮＭＯＳ１２のゲート電圧を最低値とし
及び／又は遮断ＰＭＯＳ素子１３のゲート電圧を最高値
とする。このようにモードを設定することによって、待
機時に漏れ電流を十分に遮断することができる。なお、
Ｖssは基準電圧を表し、Ｖddを電源電圧とする。また、
製造コストの観点から、動作速度モードの数を２又は３
とするのが好適である。
Ｖss，Ｖdd−Ｖbp）を、最高の動作速度モードである外
部クロックｆclkのときに零とし、動作速度を低下させ
るに従って減少させ、待機モードでは負の最小値にする
とともに、遮断ＮＭＯＳ１２のゲート電圧を最低値とし
及び／又は遮断ＰＭＯＳ素子１３のゲート電圧を最高値
とする。このようにモードを設定することによって、待
機時に漏れ電流を十分に遮断することができる。なお、
Ｖssは基準電圧を表し、Ｖddを電源電圧とする。また、
製造コストの観点から、動作速度モードの数を２又は３
とするのが好適である。
【００５５】なお、基板バイアスを、最高の動作モード
において正の最大値とし、動作速度を低下させるに従っ
て減少させ、待機モードでは零にしてもよい。このよう
にモードを設定することによって、ＣＭＯＳ半導体回路
１１のＮＭＯＳ素子（ＮＭＯＳトランジスタ）１１ａ及
びＰＭＯＳ素子（ＰＭＯＳトランジスタ）１１ｂの耐圧
信頼性が向上し、基板効果（基板定数）が大きくなる。
において正の最大値とし、動作速度を低下させるに従っ
て減少させ、待機モードでは零にしてもよい。このよう
にモードを設定することによって、ＣＭＯＳ半導体回路
１１のＮＭＯＳ素子（ＮＭＯＳトランジスタ）１１ａ及
びＰＭＯＳ素子（ＰＭＯＳトランジスタ）１１ｂの耐圧
信頼性が向上し、基板効果（基板定数）が大きくなる。
【００５６】例えば、電源電圧Ｖddを０．８Ｖ以下と
し、ＮＭＯＳ素子１１ａのしきい値電圧の最小値を０．
２Ｖ以下とし及び／又はＰＭＯＳ素子１１ｂのしきい値
電圧の最大値を−０．２Ｖ以上とする。
し、ＮＭＯＳ素子１１ａのしきい値電圧の最小値を０．
２Ｖ以下とし及び／又はＰＭＯＳ素子１１ｂのしきい値
電圧の最大値を−０．２Ｖ以上とする。
【００５７】可変基板（バックゲート）電圧Ｖbｎ，Ｖb
ｐは、電力制御回路２の外又は内から独立して同時に供
給され、ＮＭＯＳ素子１１ａ及びＰＭＯＳ素子１１ｂの
制御は、独立した電源のうちの１個に接続することによ
って行われる。
ｐは、電力制御回路２の外又は内から独立して同時に供
給され、ＮＭＯＳ素子１１ａ及びＰＭＯＳ素子１１ｂの
制御は、独立した電源のうちの１個に接続することによ
って行われる。
【００５８】図３は、電力制御アルゴリズムを詳細に示
す図である。この電力制御アルゴリズム１２は、可変ク
ロック周波数ｆvar 及び可変基板（バックゲート）電圧
Ｖbｎ，Ｖbｐを算出するステップＳ１と、可変クロック
周波数ｆvar 及び可変基板（バックゲート）電圧Ｖb
ｎ，Ｖbｐを適用するステップＳ２と、主プログラムを
実行するステップＳ３と、プロセッサのアイドリングを
行うステップＳ４とを具える。
す図である。この電力制御アルゴリズム１２は、可変ク
ロック周波数ｆvar 及び可変基板（バックゲート）電圧
Ｖbｎ，Ｖbｐを算出するステップＳ１と、可変クロック
周波数ｆvar 及び可変基板（バックゲート）電圧Ｖb
ｎ，Ｖbｐを適用するステップＳ２と、主プログラムを
実行するステップＳ３と、プロセッサのアイドリングを
行うステップＳ４とを具える。
【００５９】大抵のリアルタイムアプリケーションでは
一定時間中に一定量のタスクを実行する必要がある。こ
の一定時間をｓｙｎｃ ｆｒａｍｅ（シンクフレーム）
と定義すると、各ｓｙｎｃ ｆｒａｍｅは複数のタイム
スロット（各タイムスロットの長さを、例えばワークロ
ードに応じて決定する。）に分割されている。各タイム
スロットにおいて、リアルタイム処理を保証するターゲ
ット実行時間Ｔtar を算出する。可変クロック周波数ｆ
var を、そのターゲット実行時間Ｔtar 内にタスクか終
了するような値のうちの最小のものに決定する。
一定時間中に一定量のタスクを実行する必要がある。こ
の一定時間をｓｙｎｃ ｆｒａｍｅ（シンクフレーム）
と定義すると、各ｓｙｎｃ ｆｒａｍｅは複数のタイム
スロット（各タイムスロットの長さを、例えばワークロ
ードに応じて決定する。）に分割されている。各タイム
スロットにおいて、リアルタイム処理を保証するターゲ
ット実行時間Ｔtar を算出する。可変クロック周波数ｆ
var を、そのターゲット実行時間Ｔtar 内にタスクか終
了するような値のうちの最小のものに決定する。
【００６０】この際、ルックアップテーブル部１６（図
１Ｃ）が有する可変クロック周波数ｆvar 及び可変基板
（バックゲート）電圧Ｖbｎ，Ｖbｐの関係を示したルッ
クアップテーブル（これについては後に説明する。）を
利用する。なお、逐次アプリケーションの場合には、任
意の時刻に任意の可変クロック周波数ｆvarを設定すれ
ばよい。
１Ｃ）が有する可変クロック周波数ｆvar 及び可変基板
（バックゲート）電圧Ｖbｎ，Ｖbｐの関係を示したルッ
クアップテーブル（これについては後に説明する。）を
利用する。なお、逐次アプリケーションの場合には、任
意の時刻に任意の可変クロック周波数ｆvarを設定すれ
ばよい。
【００６１】また、ステップＳ１〜Ｓ３はタイムスロッ
トごとに実行され、ステップＳ１〜Ｓ４はｓｙｎｃ ｆ
ｒａｍｅごとに実行される。
トごとに実行され、ステップＳ１〜Ｓ４はｓｙｎｃ ｆ
ｒａｍｅごとに実行される。
【００６２】図４は、ルックアップテーブル部を詳細に
示す図である。このルックアップテーブル部１６は、可
変クロック周波数ｆvar 及び可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐの関係を有するルックアップテーブル
１６ａと、可変クロック周波数ｆvar の変化及び電力制
御回路２（図１）の過渡遅延Ｔtdとの関係を有するルッ
クアップテーブル１６ｂとを有する。これらルックアッ
プテーブル１６ａ及び１６ｂのパラメータ、すなわち、
可変クロック周波数ｆvar 、可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐ、可変クロック周波数ｆvar の変化及
び過渡遅延Ｔtdは、プロセッサ１及び電力制御回路２
（共に図１）を実際に計測することによって求められ
る。
示す図である。このルックアップテーブル部１６は、可
変クロック周波数ｆvar 及び可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐの関係を有するルックアップテーブル
１６ａと、可変クロック周波数ｆvar の変化及び電力制
御回路２（図１）の過渡遅延Ｔtdとの関係を有するルッ
クアップテーブル１６ｂとを有する。これらルックアッ
プテーブル１６ａ及び１６ｂのパラメータ、すなわち、
可変クロック周波数ｆvar 、可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐ、可変クロック周波数ｆvar の変化及
び過渡遅延Ｔtdは、プロセッサ１及び電力制御回路２
（共に図１）を実際に計測することによって求められ
る。
【００６３】本発明による電力制御装置を更に詳細に説
明する。図５は、可変クロック周波数ｆvar 及び可変基
板（バックゲート）電圧Ｖbｎ，Ｖbｐを算出するステッ
プＳ１を説明するための図である。図５Ａにおいて、プ
ロセッサ１には、アプリケーションプログラム３の他
に、Ｉ／Ｏポート１７を示し、電子制御回路２には、タ
イマ回路１０の他に、論理制御１８を示す。
明する。図５は、可変クロック周波数ｆvar 及び可変基
板（バックゲート）電圧Ｖbｎ，Ｖbｐを算出するステッ
プＳ１を説明するための図である。図５Ａにおいて、プ
ロセッサ１には、アプリケーションプログラム３の他
に、Ｉ／Ｏポート１７を示し、電子制御回路２には、タ
イマ回路１０の他に、論理制御１８を示す。
【００６４】可変クロック周波数ｆvar 及び可変基板
（バックゲート）電圧Ｖbｎ，Ｖbｐを算出するに当た
り、先ず、アプリケーションプログラム４は、Ｉ／Ｏポ
ート１７及び制御論理１８を経て読出し信号Ｒi をタイ
マ１０に送信し、タイマ１０から制御論理１８及びＩ／
Ｏポート１７を経て現在の時間Ｔci（ｉを自然数とす
る。）を読み出す。
（バックゲート）電圧Ｖbｎ，Ｖbｐを算出するに当た
り、先ず、アプリケーションプログラム４は、Ｉ／Ｏポ
ート１７及び制御論理１８を経て読出し信号Ｒi をタイ
マ１０に送信し、タイマ１０から制御論理１８及びＩ／
Ｏポート１７を経て現在の時間Ｔci（ｉを自然数とす
る。）を読み出す。
【００６５】次いで、現在のタイムスロットｉにおける
ターゲットタイムＴtari及びシンクフレームのワースト
ケースＴfiを算出する。これらターゲットタイムＴtari
及びシンクフレームのワーストケースＴfiをそれぞれ、
ｆｉをｉ番目のタイムスロットにおける可変クロック周
波数ｆvar とし、各タイムスロットの長さをＴsiとする
と、図５Ｂに示すように、
ターゲットタイムＴtari及びシンクフレームのワースト
ケースＴfiを算出する。これらターゲットタイムＴtari
及びシンクフレームのワーストケースＴfiをそれぞれ、
ｆｉをｉ番目のタイムスロットにおける可変クロック周
波数ｆvar とし、各タイムスロットの長さをＴsiとする
と、図５Ｂに示すように、
【００６６】
【数１】 として算出する。なお、可変クロック周波数ｆｉが１個
前すなわちｉ−１番目のタイムスロットから変化しない
場合、過渡遅延Ｔtdは存在しない（例えば、図５Ｂに示
すようなＴf1）。
前すなわちｉ−１番目のタイムスロットから変化しない
場合、過渡遅延Ｔtdは存在しない（例えば、図５Ｂに示
すようなＴf1）。
【００６７】算出されたシンクフレームＴfiがターゲッ
トタイムＴtariを超えない最小の可変クロック周波数ｆ
ｉが可変クロック周波数ｆvar と決定される。なお、可
変クロック周波数ｆvar は、既に説明したように外部ク
ロック周波数ｆclk のｋ／ｎ倍（ｎを自然数とし、ｋを
ｎ未満の自然数とする。）となる。可変基板（バックゲ
ート）電圧Ｖbｎ，Ｖbｐは、ルックアップテーブル１０
ａ（図４）を参照することによって決定される。
トタイムＴtariを超えない最小の可変クロック周波数ｆ
ｉが可変クロック周波数ｆvar と決定される。なお、可
変クロック周波数ｆvar は、既に説明したように外部ク
ロック周波数ｆclk のｋ／ｎ倍（ｎを自然数とし、ｋを
ｎ未満の自然数とする。）となる。可変基板（バックゲ
ート）電圧Ｖbｎ，Ｖbｐは、ルックアップテーブル１０
ａ（図４）を参照することによって決定される。
【００６８】図６は、可変クロック周波数ｆvar 及び可
変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを適用するス
テップＳ２を説明するための図である。図６Ａにおい
て、プロセッサ１には、アプリケーションプログラム４
及びＩ／Ｏポート１７の他に、割込みピン１９及びオン
チップクロック周波数ｆon-chip を生成する位相同期ル
ープ（ＰＬＬ）２０も示す。また、電子制御回路２に
は、タイマ回路１０及び制御論理１８の他に、クロック
周波数発生器８及びＤＣ−ＤＣコンバータ２２も示す。
図６Ｂにおいて、三つのグラフの縦軸はそれぞれ、基板
バイアスＶbn−Ｖss，Ｖdd−Ｖbp、可変クロック周波数
ｆvar 及びオンチップクロック周波数ｆon-chip を表
し、その横軸は全て時間を表す。
変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを適用するス
テップＳ２を説明するための図である。図６Ａにおい
て、プロセッサ１には、アプリケーションプログラム４
及びＩ／Ｏポート１７の他に、割込みピン１９及びオン
チップクロック周波数ｆon-chip を生成する位相同期ル
ープ（ＰＬＬ）２０も示す。また、電子制御回路２に
は、タイマ回路１０及び制御論理１８の他に、クロック
周波数発生器８及びＤＣ−ＤＣコンバータ２２も示す。
図６Ｂにおいて、三つのグラフの縦軸はそれぞれ、基板
バイアスＶbn−Ｖss，Ｖdd−Ｖbp、可変クロック周波数
ｆvar 及びオンチップクロック周波数ｆon-chip を表
し、その横軸は全て時間を表す。
【００６９】ステップＳ１で算出した可変クロック周波
数ｆvar 、可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐ
及び過渡遅延Ｔtdを生成するような信号は、Ｉ／Ｏポー
ト１７を通じて制御論理１８に供給される。制御論理１
８は、割込みピン１９を通じて割込み信号ＩＮＴを送信
してプロセッサ１をホールドするとともに、可変クロッ
ク周波数ｆvar 、可変基板（バックゲート）電圧Ｖb
ｎ，Ｖbｐ及び過渡遅延Ｔtdを生成するような信号を、
クロック周波数発生器８、ＤＣ−ＤＣコンバータ２２及
びタイマ回路１０に供給する。これらの動作は、図６Ｂ
の時間ｔ１で行われる。
数ｆvar 、可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐ
及び過渡遅延Ｔtdを生成するような信号は、Ｉ／Ｏポー
ト１７を通じて制御論理１８に供給される。制御論理１
８は、割込みピン１９を通じて割込み信号ＩＮＴを送信
してプロセッサ１をホールドするとともに、可変クロッ
ク周波数ｆvar 、可変基板（バックゲート）電圧Ｖb
ｎ，Ｖbｐ及び過渡遅延Ｔtdを生成するような信号を、
クロック周波数発生器８、ＤＣ−ＤＣコンバータ２２及
びタイマ回路１０に供給する。これらの動作は、図６Ｂ
の時間ｔ１で行われる。
【００７０】その後、時間ｔ２で、クロック周波数発生
器８が可変クロック周波数ｆvar をハードウェア３及び
ＰＬＬ２０に供給し、時間ｔ３で、ＰＬＬ２０がオンチ
ップクロック周波数ｆon-chip を生成し、時間ｔ４で、
ＤＣ−ＤＣコンバータ２２が可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐをプロセッサ１及びハードウェア３に
供給する。
器８が可変クロック周波数ｆvar をハードウェア３及び
ＰＬＬ２０に供給し、時間ｔ３で、ＰＬＬ２０がオンチ
ップクロック周波数ｆon-chip を生成し、時間ｔ４で、
ＤＣ−ＤＣコンバータ２２が可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐをプロセッサ１及びハードウェア３に
供給する。
【００７１】時間ｔ１から過渡遅延Ｔtd経過後の時間ｔ
５で、タイマ回路１０は制御論理１８に終了信号Ｆを供
給し、制御論理１８は、それに応答して割込みピン１９
に実行信号ＲＵＮを供給し、プロセッサ１のホールドを
解除する。
５で、タイマ回路１０は制御論理１８に終了信号Ｆを供
給し、制御論理１８は、それに応答して割込みピン１９
に実行信号ＲＵＮを供給し、プロセッサ１のホールドを
解除する。
【００７２】図７は、プロセッサのアイドリングを行う
ステップＳ４を説明するための図である。図７Ａにおい
て、プロセッサ１には、アプリケーションプログラム
４、Ｉ／Ｏポート１７及び割込みピン１９のみを示す。
図７Ｃにおいて、二つのグラフの縦軸はそれぞれ可変ク
ロック周波数ｆvar 及び可変基板（バックゲート）電圧
Ｖbｎ，Ｖbｐを表し、その横軸は全て時間を表す。
ステップＳ４を説明するための図である。図７Ａにおい
て、プロセッサ１には、アプリケーションプログラム
４、Ｉ／Ｏポート１７及び割込みピン１９のみを示す。
図７Ｃにおいて、二つのグラフの縦軸はそれぞれ可変ク
ロック周波数ｆvar 及び可変基板（バックゲート）電圧
Ｖbｎ，Ｖbｐを表し、その横軸は全て時間を表す。
【００７３】各ｓｙｎｃ ｆｒａｍｅにおける実際のシ
ンクフレームＴexe は、図７Ｂに示すように、算出され
たシンクフレームＴfi（図７ＢではＴf2について示
す。）よりも小さいので、ｓｙｎｃ ｆｒａｍｅ終了部
分には図７Ｂで斜線で示すアイドリングタイムＴnop が
存在する。この場合、プロセッサ１の内部データが消失
するために可変電源電圧Ｖddを零にすることはできない
が、可変クロック周波数ｆvar を零にする（これをｆno
p で表す。）ことができる。これによって、アイドリン
グタイムＴnop での電力はほぼ零となり、消費電力を大
幅に低減することができる。
ンクフレームＴexe は、図７Ｂに示すように、算出され
たシンクフレームＴfi（図７ＢではＴf2について示
す。）よりも小さいので、ｓｙｎｃ ｆｒａｍｅ終了部
分には図７Ｂで斜線で示すアイドリングタイムＴnop が
存在する。この場合、プロセッサ１の内部データが消失
するために可変電源電圧Ｖddを零にすることはできない
が、可変クロック周波数ｆvar を零にする（これをｆno
p で表す。）ことができる。これによって、アイドリン
グタイムＴnop での電力はほぼ零となり、消費電力を大
幅に低減することができる。
【００７４】具体的に説明すると、アプリケーションプ
ログラム４は、アイドリングタイムＴnop 及び過渡遅延
Ｔtdを生成する信号を、Ｉ／Ｏポート１７を通じて制御
論理１８に供給する。制御論理１８は、割込みピン１９
を通じて割込み信号ＩＮＴを送信してプロセッサ１をホ
ールドし、アイドリングタイムＴnop 及び過渡遅延Ｔtd
を生成する信号をタイマ回路１０に供給するとともに、
可変クロック周波数ｆvar （この場合、ｆnop ）を生成
する信号をクロック周波数発生器８に供給する。これら
の動作は、図７Ｃの時間ｔ１１で行われる。
ログラム４は、アイドリングタイムＴnop 及び過渡遅延
Ｔtdを生成する信号を、Ｉ／Ｏポート１７を通じて制御
論理１８に供給する。制御論理１８は、割込みピン１９
を通じて割込み信号ＩＮＴを送信してプロセッサ１をホ
ールドし、アイドリングタイムＴnop 及び過渡遅延Ｔtd
を生成する信号をタイマ回路１０に供給するとともに、
可変クロック周波数ｆvar （この場合、ｆnop ）を生成
する信号をクロック周波数発生器８に供給する。これら
の動作は、図７Ｃの時間ｔ１１で行われる。
【００７５】その後、時間ｔ１２で、クロック周波数発
生器８は可変クロック周波数ｆvar（この場合、ｆnop
）をプロセッサ１に供給し、時間ｔ１３で、タイマ回
路１０は、アイドリングタイムＴnop が終了したことを
表す終了信号Ｆ１を制御論理１８に供給し、制御論理１
８は、可変クロック周波数ｆvar を生成する信号をクロ
ック周波数発生器８に供給するとともに、基板（バック
ゲート）電圧Ｖbn，Ｖbpを生成する信号をＤＣ−ＤＣコ
ンバータ２２に供給する。
生器８は可変クロック周波数ｆvar（この場合、ｆnop
）をプロセッサ１に供給し、時間ｔ１３で、タイマ回
路１０は、アイドリングタイムＴnop が終了したことを
表す終了信号Ｆ１を制御論理１８に供給し、制御論理１
８は、可変クロック周波数ｆvar を生成する信号をクロ
ック周波数発生器８に供給するとともに、基板（バック
ゲート）電圧Ｖbn，Ｖbpを生成する信号をＤＣ−ＤＣコ
ンバータ２２に供給する。
【００７６】その後、時間ｔ１４で、周波数シンセサイ
ザ２１は可変クロック周波数ｆvarをプロセッサ１及び
ハードウェア３に供給し、時間ｔ１５で、ＤＣ−ＤＣコ
ンバータ２２は可変基板（バックゲート）電圧Ｖbｎ，
Ｖbｐをプロセッサ１及びハードウェア３に供給する。
ザ２１は可変クロック周波数ｆvarをプロセッサ１及び
ハードウェア３に供給し、時間ｔ１５で、ＤＣ−ＤＣコ
ンバータ２２は可変基板（バックゲート）電圧Ｖbｎ，
Ｖbｐをプロセッサ１及びハードウェア３に供給する。
【００７７】その後、時間Ｔ１６で、タイマ回路１０
は、過渡遅延Ｔtdが終了したことを表す終了信号を制御
論理１８に供給し、制御論理１８は、それに応答して割
込みピン１９に実行信号ＲＵＮを供給し、プロセッサ１
のホールドを解除する。
は、過渡遅延Ｔtdが終了したことを表す終了信号を制御
論理１８に供給し、制御論理１８は、それに応答して割
込みピン１９に実行信号ＲＵＮを供給し、プロセッサ１
のホールドを解除する。
【００７８】本実施の形態によれば、動的に変化する複
数の動作速度に対して、しきい値電圧がソフトウェアフ
ィードバックを利用してシンクフレームで最適化され、
待機時に遮断ＮＭＯＳ素子１２及び遮断ＰＭＯＳ素子１
３によって完全に漏れ電流を遮断するので、消費電力効
率が向上する。このために、実時間アプリケーションへ
の適用が可能となる。
数の動作速度に対して、しきい値電圧がソフトウェアフ
ィードバックを利用してシンクフレームで最適化され、
待機時に遮断ＮＭＯＳ素子１２及び遮断ＰＭＯＳ素子１
３によって完全に漏れ電流を遮断するので、消費電力効
率が向上する。このために、実時間アプリケーションへ
の適用が可能となる。
【００７９】このようなソフトウェアによるしきい値制
御によって、ハードウェアの再設計が不要となる。ま
た、シンクフレームにしきい値電圧制御を行うことによ
って、バイナリコード互換性を実現できるので、旧式の
ターゲットプロセッサ用にコンパイルされたバイナリコ
ードは、同一のインストラクションセットを有するプロ
セッサによってそのまま実行することができる。
御によって、ハードウェアの再設計が不要となる。ま
た、シンクフレームにしきい値電圧制御を行うことによ
って、バイナリコード互換性を実現できるので、旧式の
ターゲットプロセッサ用にコンパイルされたバイナリコ
ードは、同一のインストラクションセットを有するプロ
セッサによってそのまま実行することができる。
【００８０】プロセスを変更する場合でも、デバイスド
ライバの簡単な変更だけで十分であり、再プログラミン
グや再コンパイルを必要としない。また、しきい値電圧
と周波数との関係のようなハードウェア３に依存する全
てのパラメータが、変更が容易であるデバイスドライバ
に実装されているので、電力制御回路２は、特定のハー
ドウェアごとに再設計する必要がなく、任意のシステム
にもそのまま適用することができる。
ライバの簡単な変更だけで十分であり、再プログラミン
グや再コンパイルを必要としない。また、しきい値電圧
と周波数との関係のようなハードウェア３に依存する全
てのパラメータが、変更が容易であるデバイスドライバ
に実装されているので、電力制御回路２は、特定のハー
ドウェアごとに再設計する必要がなく、任意のシステム
にもそのまま適用することができる。
【００８１】さらに、電力制御アルゴリズム１５がプロ
セッサ１のソフトウェア６の上で実行されるので、電力
制御回路２を、単純なハードウェアで実現することがで
き、かつ、容易に設計することができる。
セッサ１のソフトウェア６の上で実行されるので、電力
制御回路２を、単純なハードウェアで実現することがで
き、かつ、容易に設計することができる。
【００８２】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態で説明したプロセッサ１及び電力制
御回路２を、当業者によって他の設計にすることもでき
る。
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態で説明したプロセッサ１及び電力制
御回路２を、当業者によって他の設計にすることもでき
る。
【００８３】また、電力制御アルゴリズム１５をアプリ
ケーションプログラム４にインストールした場合につい
て説明したが、アプリケーションプログラム４が記録さ
れた記録媒体（例えば、ＣＤ−ＲＯＭ）からアプリケー
ションプログラム４を読み出すことによって電力制御を
実行することもできる。
ケーションプログラム４にインストールした場合につい
て説明したが、アプリケーションプログラム４が記録さ
れた記録媒体（例えば、ＣＤ−ＲＯＭ）からアプリケー
ションプログラム４を読み出すことによって電力制御を
実行することもできる。
【図１】 本発明による電力制御装置を示す図である。
【図２】 図１の電力制御回路からの制御信号とハード
ウェアとの関係を示す図である。
ウェアとの関係を示す図である。
【図３】 電力制御アルゴリズムを詳細に示す図であ
る。
る。
【図４】 ルックアップテーブル部を詳細に示す図であ
る。
る。
【図５】 可変クロック周波数ｆvar 及び可変基板（バ
ックゲート）電圧Ｖbn，Ｖbpを算出するステップＳ１を
説明するための図である。
ックゲート）電圧Ｖbn，Ｖbpを算出するステップＳ１を
説明するための図である。
【図６】 可変クロック周波数ｆvar 及び可変基板（バ
ックゲート）電圧Ｖbn，Ｖbpを適用するステップＳ２を
説明するための図である。
ックゲート）電圧Ｖbn，Ｖbpを適用するステップＳ２を
説明するための図である。
【図７】 プロセッサのアイドリングを行うステップＳ
４を説明するための図である。
４を説明するための図である。
【図８】 電力制御装置の第１の従来例を示す図であ
る。
る。
【図９】 電力制御装置の第２の従来例を示す図であ
る。
る。
【図１０】 電力制御装置の第３の従来例を示す図であ
る。
る。
１ プロセッサ ２ 電力制御回路 ３ ハードウェア ４ アプリケーションプログラム ５ デバイスドライバ ６ ソフトウェア ７ しきい値電圧制御回路 ８ クロック周波数発生器 ９ ゲート電圧制御回路 １０ タイマ回路 １１，１０１，２０１，３０１ ＣＭＯＳ半導体回路 １１ａ ＮＭＯＳ素子 １１ｂ ＰＭＯＳ素子 １２ 遮断ＮＭＯＳ素子 １３ 遮断ＰＭＯＳ素子 １４ ユーザプログラム １５ 電力制御アルゴリズム １６ ルックアップテーブル部 １６ａ，１６ｂ ルックアップテーブル １７ Ｉ／Ｏポート １８ 制御論理 １９ 割込みピン ２０ ＰＬＬ ２２ ＤＣ−ＤＣコンバータ １０２，２０２，３０２ しきい値電圧制御回路 １０３，２０３ 温度検知回路 １０４，２０４ 電源電圧変化検知回路 １０５，２０５ 製造ばらつき検知回路 １０６ 基板電圧制御回路 １０７ 基板電圧発生回路 ２０６ バックゲート電圧制御回路 ２０７ バックゲート電圧発生回路 ３０３ 遅延線 ３０４ 遅延ばらつき検知回路 ３０５，３０６ 基板又はバックゲート電圧発生回路 Ｃ コマンド ＣＳ１，ＣＳ２ 制御信号 ＥＣ 外部クロック ｆclk 外部クロック周波数 ｆvar 可変周波数 ＩＮＴ 割込み信号 Ｍ１，Ｍ２ 製造ばらつき Ｓ１，Ｓ２ 電源電圧変化 Ｔ１，Ｔ２ 温度 Ｗ１，Ｗ２ 待機信号 Ｖbｎ，Ｖbｐ 可変基板（バックゲート）電圧 Ｖdd 電源電圧 Ｖss 基準電圧
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年２月１５日（２００１．２．１
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】このような不都合を回避するために、Tada
hiro Kuroda, Tetsuya Fujita, Shinji Mita, Tetsu N
agamatsu, Shinichi Yoshioka, Kojiro Suzuki, Fumihi
ko Sano, Masayuki Norishima, Masayuki Murota, Mako
to Kako, Masaaki Kinugawa,Masakazu Kakumu, and Ta
kayasu Sakurai, “Ａ0.9-Ｖ，150-MHz, 10-mW, ４mm2,
2-D Discrete Cosine Transform Core Processor with
Variable Threshold-Voltage(VT)Scheme,” IEEE JOUR
AL OF SOLID-CIRCRITS,VOL.31, NO.11,PP.1770-1779, N
OVEMBER 1996.では、図８に示すように、ＭＯＳ素子で
構成されるＣＭＯＳ半導体回路１０１に対するしきい値
電圧制御回路１０２を提案している。
hiro Kuroda, Tetsuya Fujita, Shinji Mita, Tetsu N
agamatsu, Shinichi Yoshioka, Kojiro Suzuki, Fumihi
ko Sano, Masayuki Norishima, Masayuki Murota, Mako
to Kako, Masaaki Kinugawa,Masakazu Kakumu, and Ta
kayasu Sakurai, “Ａ0.9-Ｖ，150-MHz, 10-mW, ４mm2,
2-D Discrete Cosine Transform Core Processor with
Variable Threshold-Voltage(VT)Scheme,” IEEE JOUR
AL OF SOLID-CIRCRITS,VOL.31, NO.11,PP.1770-1779, N
OVEMBER 1996.では、図８に示すように、ＭＯＳ素子で
構成されるＣＭＯＳ半導体回路１０１に対するしきい値
電圧制御回路１０２を提案している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】Tadahiro Kuroda, Tetsuya Fujita, Shin
ji Mita, Tetsu Nagamatsu, Shinichi Yoshioka, Kojir
o Suzuki, Fumihiko Sano, Masayuki Norishima, Masay
ukiMurota, Makoto Kako, Masaaki Kinugawa, Masakazu
Kakumu, and Takayasu Sakurai, “Ａ0.9-Ｖ，150-MH
z, 10-mW, ４mm2, 2-D Discrete Cosine TransformCore
Processor with Variable Threshold-Voltage(VT)Sche
me,”IEEE JOURAL OF SOLID-CIRCRITS,VOL.31, NO.11,P
P.1770-1779, NOVEMBER 1996.には、図９に示すような
ＭＯＳ素子で構成されるＣＭＯＳ半導体回路２０１に対
するしきい値電圧制御回路２０２も提案している。
ji Mita, Tetsu Nagamatsu, Shinichi Yoshioka, Kojir
o Suzuki, Fumihiko Sano, Masayuki Norishima, Masay
ukiMurota, Makoto Kako, Masaaki Kinugawa, Masakazu
Kakumu, and Takayasu Sakurai, “Ａ0.9-Ｖ，150-MH
z, 10-mW, ４mm2, 2-D Discrete Cosine TransformCore
Processor with Variable Threshold-Voltage(VT)Sche
me,”IEEE JOURAL OF SOLID-CIRCRITS,VOL.31, NO.11,P
P.1770-1779, NOVEMBER 1996.には、図９に示すような
ＭＯＳ素子で構成されるＣＭＯＳ半導体回路２０１に対
するしきい値電圧制御回路２０２も提案している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】一方、Masayuki Miyazaki, Hiroyuki Mizu
no,and Koichiro Ishibashi “A Delay Distribution
Squeezing Scheme with Speed-Adaptive Threshold-Vo
ltage CMOS(SA-Vt CMOS)for Low Voltage LSls,”Proce
edings of ACM/IEEE International Symposium on Low
Power Electronics and Design, pp48-53, 1988.図１０
に示すようなＭＯＳ素子で構成されるＣＭＯＳ半導体回
路３０１に対するしきい値電圧制御回路３０２を提案し
ている。
no,and Koichiro Ishibashi “A Delay Distribution
Squeezing Scheme with Speed-Adaptive Threshold-Vo
ltage CMOS(SA-Vt CMOS)for Low Voltage LSls,”Proce
edings of ACM/IEEE International Symposium on Low
Power Electronics and Design, pp48-53, 1988.図１０
に示すようなＭＯＳ素子で構成されるＣＭＯＳ半導体回
路３０１に対するしきい値電圧制御回路３０２を提案し
ている。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BB02 BB08 BB10 DF04 DF05 DF08 EZ10 EZ20 5F048 AB03 AB08 AB10 AC03 BB14 BB15 5H420 BB12 BB14 CC02 DD02 EA14 EA24 EA42 EA43 EB16 EB26 EB37 GG07 NA00 NB02 NB14 NB18 NB25 NB31 NB37 NC33 NC35 NE26
Claims (18)
- 【請求項１】 ＮＭＯＳ素子及びＰＭＯＳ素子を有する
ＣＭＯＳ半導体集積回路の電力を制御する電力制御装置
であって、 前記ＮＭＯＳ素子及び／又はＰＭＯＳ素子のしきい値電
圧をそれぞれ制御するしきい値電圧制御手段と、 ２以上の動作速度にそれぞれ対応する２以上のモードに
従ってしきい値電圧を動的に制御するよう前記しきい値
電圧制御手段にコマンドをソフトウェアによって送信す
るしきい値電圧設定手段とを具えることを特徴とする電
力制御装置。 - 【請求項２】 前記モードが、前記ＮＭＯＳ素子のしき
い値電圧を第１電圧とするとともに前記ＰＭＯＳ素子の
しきい値電圧を第２電圧とした最も高速な第１動作速度
モードと、前記ＮＭＯＳ素子のしきい値電圧を第３電圧
とするとともに前記ＰＭＯＳ素子のしきい値電圧を第４
電圧とした前記第１動作速度より低速の第２動作速度モ
ードとを有し、前記第３電圧を前記第１電圧よりも高く
し及び／又は前記第４電圧を前記第２電圧よりも低くし
たことを特徴とする請求項１記載の電力制御装置。 - 【請求項３】 電源電圧を０．８Ｖ以下とし、前記ＮＭ
ＯＳ素子のしきい値電圧の最小値を０．２Ｖ以下とし及
び／又は前記ＰＭＯＳ素子のしきい値電圧の最大値を−
０．２Ｖ以上としたことを特徴とする請求項１又は２記
載の電力制御装置。 - 【請求項４】 前記しきい値電圧制御手段が、前記ＮＭ
ＯＳ素子及び／又はＰＭＯＳ素子の基板電圧をそれぞれ
制御する基板電圧制御手段を有し、 前記しきい値電圧設定手段が、前記２以上の動作速度及
び待機状態に対応する３以上のモードに従って基板電圧
を動的に制御するよう前記基板電圧制御手段にコマンド
を送信する基板電圧設定手段を有することを特徴とする
請求項１から３のうちのいずれか１項に記載の電力制御
装置。 - 【請求項５】 前記第１動作速度モードにおいて、前
記ＮＭＯＳ素子の基板電圧を第５電圧とするとともに前
記ＰＭＯＳ素子の基板電圧を第６電圧とし、前記第２動
作速度モードにおいて、前記ＮＭＯＳ素子の基板電圧を
第７電圧とするとともに前記ＰＭＯＳ素子の基板電圧を
第８電圧とし、前記第７電圧を前記第５電圧よりも低く
し及び／又は前記第８電圧を前記第６電圧よりも高くし
たことを特徴とする請求項４記載の電力制御装置。 - 【請求項６】 前記第５電圧を零より高くし及び／又は
前記第６電圧を電源電圧より低くしたことを特徴とする
請求項５記載の電力制御装置。 - 【請求項７】 前記しきい値電圧制御手段が、前記ＮＭ
ＯＳ素子及び／又はＰＭＯＳ素子のバックゲート電圧を
それぞれ制御するバックゲート電圧制御手段を有し、 前記しきい値電圧設定手段が、前記２以上の動作速度及
び待機状態に対応する３以上のモードに従ってバックゲ
ート電圧を動的に制御するよう前記バックゲート電圧制
御手段にコマンドを送信するバックゲート電圧設定手段
を有することを特徴とする請求項１から３のうちのいず
れか１項に記載の電力制御装置。 - 【請求項８】 前記第１動作速度モードにおいて、前記
ＮＭＯＳ素子のバックゲート電圧を第９電圧とするとと
もに前記ＰＭＯＳ素子のバックゲート電圧を第１０電圧
とし、前記第２動作速度モードにおいて、前記第２動作
速度前記ＮＭＯＳ素子のバックゲート電圧を第１１電圧
とするとともに前記ＰＭＯＳ素子のバックゲート電圧を
第１２電圧とし、前記第１１電圧を前記第９電圧よりも
低くし及び／又は前記第１２電圧を前記第１０電圧より
も高くしたことを特徴とする請求項７記載の電力制御装
置。 - 【請求項９】 前記第９電圧を零より高くし及び／又は
前記第１０電圧を電源電圧より低くしたことを特徴とす
る請求項８記載の電力制御装置。 - 【請求項１０】 前記ＣＭＯＳ半導体回路に直列接続し
た遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子のゲー
ト電圧を制御するゲート電圧制御手段と、 待機状態に対応するモードにおいて、前記遮断ＮＭＯＳ
素子及び／又は遮断ＰＭＯＳ素子のゲート電圧に負のバ
イアスをかけるよう前記ゲート電圧制御手段にコマンド
を送信するゲート電圧設定手段とを更に具えることを特
徴とする請求項１から９のうちのいずれか１項に記載の
電力制御装置。 - 【請求項１１】 前記ＣＭＯＳ半導体回路に直列接続し
た遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子のゲー
ト電圧を制御するゲート電圧制御手段と、 前記第１動作速度モード及び第２動作速度モードにおい
て、前記遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子
のゲート電圧を電源電圧以上にバイアスをかけるよう前
記ゲート電圧制御手段にコマンドを送信するゲート電圧
設定手段とを更に具えることを特徴とする請求項１から
９のうちのいずれか１項に記載の電力制御装置。 - 【請求項１２】 ＮＭＯＳ素子及びＰＭＯＳ素子を有す
るＣＭＯＳ半導体集積回路を具えるプロセッサと、 そのＮＭＯＳ素子及び／又はＰＭＯＳ素子に可変のしき
い値電圧を制御するしきい値電圧制御手段とを具え、 前記プロセッサが、割り当てられたシンクフレームを適
切なタイムスロットに分割し、これらタイムスロットの
各々について、リアルタイム制御を保証する時間を算出
し、その時間内にタスクが終了するような値のうちの最
小のものとなるように、前記プロセッサの動作を制御す
る可変のクロック周波数を決定し、そのクロック周波数
に基づいて前記しきい値電圧を決定するしきい値電圧決
定手段を有することを特徴とする電力制御装置。 - 【請求項１３】 ｎを自然数とし、ｋをｎ未満の自然数
とした場合、前記クロック周波数を、所定の周波数のｋ
／ｎ倍としたことを特徴とする請求項１２記載の電力制
御装置。 - 【請求項１４】 前記プロセッサが、前記しきい値電圧
設定手段が前記しきい値を最適化するための関係を参照
可能な独立した参照手段を有することを特徴とする請求
項１２又は１３記載の電力制御装置。 - 【請求項１５】 前記関係を前記しきい値電圧及びクロ
ック周波数に応じて決定したことを特徴とする請求項１
４記載の電力制御装置。 - 【請求項１６】 前記しきい値電圧決定手段が、前記プ
ロセッサから送信されるコマンドに応答して前記しきい
値電圧を決定するように構成したことを特徴とする請求
項１２から１５のうちのいずれか１項に記載の電力制御
装置。 - 【請求項１７】 しきい値電圧を最適化する電力制御方
法であって、 割り当てられたシンクフレームを適切なタイムスロット
に分割し、これらタイムスロットの各々について、リア
ルタイム制御を保証する時間を算出し、その時間内にタ
スクが終了するような値のうちの最小のものとなるよう
に、前記プロセッサの動作を制御する可変のクロック周
波数を決定し、そのクロック周波数に基づいて前記しき
い値電圧を決定するしきい値電圧決定ステップを有する
ことを特徴とする電力制御方法。 - 【請求項１８】 しきい値電圧を最適化する電力制御プ
ログラムを記録した記録媒体であって、 割り当てられたシンクフレームを適切なタイムスロット
に分割し、これらタイムスロットの各々について、リア
ルタイム制御を保証する時間を算出し、その時間内にタ
スクが終了するような値のうちの最小のものとなるよう
に、前記プロセッサの動作を制御する可変のクロック周
波数を決定し、そのクロック周波数に基づいて前記しき
い値電圧を決定することを特徴とする電力制御プログラ
ムを記録した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221676A JP3475237B2 (ja) | 2000-07-24 | 2000-07-24 | 電力制御装置及び方法並びに電力制御プログラムを記録した記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221676A JP3475237B2 (ja) | 2000-07-24 | 2000-07-24 | 電力制御装置及び方法並びに電力制御プログラムを記録した記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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