JP2002026263A - 保護回路、保護回路素子及び発光デバイス - Google Patents

Abstract

(57)【要約】 【課題】 静電破壊耐圧を向上することができ、かつ静
電破壊防止動作を高速化することができる保護回路、保
護回路素子及び発光デバイスを提供する。 【解決手段】 第１の電源端子３１と第２の電源端子３
２との間の発光ダイオード素子１に保護回路２が配設さ
れている。保護回路２は、互いに逆向きで直列に接続さ
れた第１及び第２の保護ダイオード素子２１、２２と、
互いに逆向きの第１のトランジスタ２３、２４とを少な
くとも備えて構成されている。これらの保護素子は発光
ダイオード素子１に電気的に並列に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、保護回路、保護回
路素子及び発光デバイスに関し、特に発光ダイオード素
子の静電破壊の防止に好適な保護回路、この保護回路を
基板に搭載した保護回路素子、及びこの保護回路素子と
発光ダイオード素子とを備えて構成される発光デバイス
に関する。さらに詳細には、本発明は、発光ダイオード
素子の静電破壊耐性に優れ、かつ高速な静電破壊防止動
作を実現することができる保護回路、保護回路素子及び
発光デバイスに関する。

【０００２】

【従来の技術】近年、半導体発光素子として、窒化ガリ
ウム（ＧａＮ）系化合物半導体材料（窒化物化合物半導
体材料）を使用した発光ダイオード素子が注目されてい
る。この発光ダイオード素子においては、３６５ｎｍ〜
５５０ｎｍの範囲内の波長の光を発光させることができ
る。

【０００３】この種のＧａＮ系化合物半導体材料を使用
した発光ダイオード素子は、約３０Ｖのサージ電圧によ
り破壊されてしまい、予期せぬ静電気に対して充分な静
電破壊耐圧を備えていないので、搬送時や実装時の取り
扱いには様々な制限を受けやすい。そこで、通常は、発
光ダイオード素子に保護回路を備え、発光ダイオード素
子を静電気から保護する手段が講じられている。

【０００４】図２０に示す保護回路は、発光ダイオード
素子１００よりも降伏電圧が低い保護ダイオード素子
（低電圧ダイオード素子）１０１を備えている。この保
護ダイオード素子１０１は、発光ダイオード素子１００
と逆極性において、発光ダイオード素子１００に電気的
に並列に接続されている。保護ダイオード素子１０１
は、順方向のサージ電圧すなわち発光ダイオード素子１
００のアノード領域側に入力される正のサージ電圧（又
はカソード領域側に入力される負のサージ電圧）に対し
て、ツェナブレークダウンによりサージ電圧を吸収し、
発光ダイオード素子１００の静電破壊を防止することが
できる。

【０００５】また、保護ダイオード素子１０１は、逆方
向のサージ電圧すなわち発光ダイオード素子１００のカ
ソード領域側に入力される正のサージ電圧（又はアノー
ド領域側に入力される負のサージ電圧）に対して、順方
向電流によりサージ電圧を吸収し、発光ダイオード素子
１００の静電破壊を防止することができる。しかしなが
ら、保護ダイオード素子１０１の順方向電圧値が約０．
６Ｖ程度と低いので、静電破壊を防止することはできる
ものの、構成するデバイスによっては不都合が生じる。

【０００６】図２１に発光ダイオード素子１００で構成
されたダイナミック点燈回路を示す。このダイナミック
点燈回路は、Ｘ方向に伸びる信号配線Ｌｘ１〜Ｌｘ３
と、Ｙ方向に伸びる信号配線Ｌｙ１〜Ｌｙ３との交差部
に点燈セルＣ１１〜Ｃ３３を行列状に配列している。信
号配線Ｌｘ１〜Ｌｘ３のそれぞれは、スイッチ素子Ｓｘ
１〜Ｓｘ３のそれぞれを通して電源１１１に接続されて
いる。信号配線Ｌｙ１〜Ｌｙ３のそれぞれは、負荷素子
１１２を介在させ、スイッチ素子Ｓｙ１〜Ｓｙ３のそれ
ぞれを通して電源１１１に接続されている。

【０００７】点燈セルＣ１１〜Ｃ３３は、上記図２０に
示す回路構成と同様で、いずれも発光ダイオード素子１
００と、この発光ダイオード素子１００に逆方向で並列
に接続された保護ダイオード素子１０１とを備えて構成
されている。

【０００８】しかしながら、このように構成されるダイ
ナミック点燈回路においては、スイッチ素子Ｓｘ２及び
Ｓｙ２を導通させ、点燈セルＣ２２を点燈させた場合、
保護ダイオード素子１０１の順方向電圧が低いので、点
燈セルＣ２３の発光ダイオード素子１００、点燈セルＣ
３３の保護ダイオード素子１０１、点燈セルＣ３２の発
光ダイオード素子１００のそれぞれに異常電流が流れて
しまい、点燈セルＣ３２を誤点燈させてしまう。同様
に、点燈セルＣ２３の発光ダイオード素子１００、点燈
セルＣ１３の保護ダイオード素子１０１、点燈セルＣ１
２の発光ダイオード素子１００のそれぞれに異常電流が
流れてしまい、点燈セルＣ１２を誤点燈させてしまう。
なお、発光ダイオード素子１００の逆方向耐圧として
は、最低限５Ｖは確保する必要がある。

【０００９】図２２に上記ダイナミック点燈回路におけ
る不具合を解決するための保護回路を示す。この保護回
路は互いに逆方向に直列接続された、すなわち各々のア
ノード領域が直接接続された２個の保護ダイオード素子
１０２及び１０３を備え、この２個の保護ダイオード素
子１０２及び１０３は発光ダイオード素子１００に電気
的に並列に接続されている。このような保護回路をダイ
ナミック点燈回路に適用した場合には、保護回路におい
て異常電流の通り抜けがなくなるので、誤点燈を防止す
ることができる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記発
光ダイオード素子１００の保護回路においては、以下の
点について配慮がなされていなかった。すなわち、保護
回路の保護ダイオード素子１０２、１０３はサージ電流
がｐｎ接合の表面側に集中して流れる、つまりサーフェ
イスブレークダウンによりサージ電圧を吸収するために
破壊し易く、電流容量を増加して静電破壊耐圧を向上に
はｐｎ接合の周辺長を増加する必要がある。ところが、
ｐｎ接合の周辺長の増加はｐｎ接合面積の増加になり、
結果としてｐｎ接合容量（寄生容量）が増加してしま
う。このため、過渡的なサージ電圧が保護ダイオード素
子１０２や１０３に入力された場合、すなわち瞬間的に
大きなサージ電圧（ｄｖ／ｄｔの大きなサージ電圧）が
入力された場合、サージ電圧を瞬時に吸収することがで
きず、保護機能が充分に働かないので、発光ダイオード
素子１００に静電破壊を生じる恐れがあった。

【００１１】特に、ＧａＮ系化合物半導体材料を使用し
た発光ダイオード素子１００においては、静電破壊耐圧
が低いので、静電破壊を生じ易かった。

【００１２】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、静電破壊耐圧
を向上することができ、かつ静電破壊防止動作を高速化
することができる保護回路を提供することである。特に
本発明の目的は、発光ダイオード素子、さらにはＧａＮ
系化合物半導体材料を使用した発光ダイオード素子の静
電破壊耐圧の向上に好適な保護回路を提供することであ
る。

【００１３】さらに、本発明の目的は、上記保護回路を
搭載した保護回路素子を提供することである。

【００１４】さらに、本発明の目的は、上記保護回路素
子及び発光ダイオード素子を実装した発光デバイスを提
供することである。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、第１の電極端子と第２の電
極端子との間に、互いに逆向きで直列に接続された第１
及び第２の保護ダイオード素子と、第１の電極端子に第
１の主電極領域が、第２の電極端子に第２の主電極領域
がそれぞれ接続され、第１の制御電極領域が第１の保護
ダイオード素子と第２の保護ダイオード素子との間に接
続された第１のトランジスタと、第１の電極端子に第３
の主電極領域が、第２の電極端子に第４の主電極領域が
それぞれ接続され、第２の制御電極領域が第１の保護ダ
イオード素子と第２の保護ダイオード素子との間に接続
され、第１のトランジスタと逆方向の第２のトランジス
タとを少なくとも備えた保護回路としたことである。こ
こで、「互いに逆向きで直列に接続された第１及び第２
の保護ダイオード素子」には、第１の保護ダイオード素
子のカソード領域と第２の保護ダイオード素子のカソー
ド領域とが接続された場合、第１の保護ダイオード素子
のアノード領域と第２の保護ダイオード素子のアノード
領域とが接続された場合のいずれもが含まれる。「第１
及び第２の保護ダイオード素子」とは、少なくとも互い
に直列に接続された２個の保護ダイオード素子という意
味で使用され、互いに直列に接続された２個の保護ダイ
オード素子を含む３個以上の保護ダイオード素子を直列
に接続する場合も含まれる。「第１及び第２のトランジ
スタ」には、バイポーラトランジスタ、絶縁ゲート型電
界効果トランジスタ等が少なくとも含まれる。第１のト
ランジスタは、第１の主電極領域をエミッタ領域、第２
の主電極領域をコレクタ領域、第１の制御電極領域をベ
ース領域とするバイポーラトランジスタであることが好
ましく、同様に第２のトランジスタは、第３の主電極領
域をコレクタ領域、第４の主電極領域をエミッタ領域、
第２の制御電極領域をベース領域とするバイポーラトラ
ンジスタであることが好ましい。特に、サージ電圧を瞬
時に吸収するためには、第１のトランジスタ、第２のト
ランジスタはいずれもｎｐｎ型バイポーラトランジスタ
とすることが好ましい。

【００１６】このように構成される本発明の第１の特徴
に係る保護回路においては、第１及び第２のトランジス
タは、第１及び第２の保護ダイオード素子に比べて、電
流容量を増加させることができる。従って、過大なサー
ジ電圧は第１及び第２のトランジスタにより吸収するこ
とができるので、静電破壊耐圧を向上することができ
る。さらに、第１及び第２の保護ダイオード素子は、電
流容量を第１及び第２のトランジスタで確保し、接合面
積を減少して接合容量（寄生容量）を低減することがで
きるので、瞬時にサージ電圧を吸収し、静電破壊防止動
作の高速化を実現することができる。さらに、第１及び
第２のトランジスタをバイポーラトランジスタとするこ
とにより、ｐｎ接合部の表面側だけでなく、バルク領域
をサージ電圧の吸収経路とすることができるので、より
一層電流容量を増加させて静電破壊耐圧を向上すること
ができる。特に、ｎｐｎ型バイポーラトランジスタは、
電子が担体として機能しているので、ｐｎｐ型バイポー
ラトランジスタに比べて動作速度が速くなり、静電破壊
防止動作のより一層の高速化を実現することができる。
さらに、少なくとも第１及び第２の保護ダイオード素子
を互いに逆方向になるように接続したので、正のサージ
電圧、負のサージ電圧のいずれも吸収することができ、
保護回路に異常電流が流れることを防止することができ
る。従って、例えば、従来技術において説明した、図２
１に示すダイナミック点燈回路において、点燈セルの誤
点燈を防止することができる。

【００１７】本発明の第２の特徴は、上記本発明の第１
の特徴に係る保護回路において、第１の電極端子に第５
の主電極領域及び第３の制御電極が、第２の電極端子に
第６の主電極領域がそれぞれ接続された第３のトランジ
スタと、第１の電極端子に第７の主電極領域が、第２の
電極端子に第８の主電極領域及び第４の制御電極がそれ
ぞれ接続された第４のトランジスタとをさらに備えたこ
とである。ここで、第３のトランジスタ、第４のトラン
ジスタのそれぞれは絶縁ゲート型電界効果トランジスタ
であることが好ましい。

【００１８】このような本発明の第２の特徴に係る保護
回路においては、第１及び第２のトランジスタ例えばバ
イポーラトランジスタに比べて接合容量が小さい第３及
び第４のトランジスタ例えば絶縁ゲート型電界効果トラ
ンジスタを備え、この絶縁ゲート型電界効果トランジス
タによりサージ電圧を高速に吸収することができるの
で、より一層静電破壊防止動作の高速化を実現すること
ができる。

【００１９】本発明の第３の特徴は、上記本発明の第１
の特徴又は第２の特徴に係る保護回路を、基板に搭載し
た保護回路素子としたことである。ここで、「基板」と
は、シリコン基板、化合物半導体基板、配線基板、絶縁
基板等、保護回路を搭載できる基板という意味で使用さ
れる。例えば、基板に半導体基板を使用し、この半導体
基板の主面部に配設されたダイオード素子を第１及び第
２の保護ダイオード素子として、同様に主面部に配設さ
れたトランジスタを第１及び第２のトランジスタとして
使用し、保護回路を構成することができ、このような場
合に保護回路素子は半導体チップとして構成することが
できる。

【００２０】このような本発明の第３の特徴に係る保護
回路素子においては、静電破壊耐圧を向上することがで
き、かつ静電破壊防止動作の高速化を実現することがで
きる。

【００２１】本発明の第４の特徴は、上記本発明の第３
の特徴に係る保護回路素子と、第１の電極端子にカソー
ド領域が、第２の電極端子にアノード領域が接続された
発光ダイオード素子とを備えた発光デバイスとしたこと
である。ここで、「発光ダイオード素子」には、例えば
ＧａＮ系化合物半導体材料を利用した発光ダイオード素
子が少なくとも含まれる。また、「発光ダイオード素
子」には、保護回路素子とは別の独立した基板（例えば
半導体基板等）で構成された発光ダイオード素子、保護
回路素子と共通の基板に構成された発光ダイオード素子
等が少なくとも含まれる。

【００２２】このような本発明の第４の特徴に係る発光
デバイスにおいては、発光ダイオード素子の静電破壊耐
圧を向上することができ、かつ静電破壊防止動作の高速
化を実現することができる。

【００２３】

【発明の実施の形態】次に、図面を参照して、本発明に
係る保護回路、保護回路素子及び発光デバイスを、本発
明の第１乃至第３の実施の形態により説明する。以下の
図面の記載において、同一又は類似の部分には同一又は
類似の符号を付している。ただし、図面は模式的なもの
であり、厚みと平面寸法との関係、各層の厚みの比率等
は現実のものとは異なることに留意すべきである。従っ
て、具体的な厚みや寸法は以下の説明を参酌して判断す
べきものである。また図面相互間においても互いの寸法
の関係や比率が異なる部分が含まれていることは勿論で
ある。

【００２４】（第１の実施の形態） ［保護回路の回路構成］図１に示すように、本発明の第
１の実施の形態に係る発光デバイス１０は、発光ダイオ
ード素子１と、この発光ダイオード素子１の静電破壊を
防止する保護回路素子２０とを備えて構成されている。

【００２５】本発明の第１の実施の形態において、発光
ダイオード素子１には、青色に発光し、約３０Ｖ程度の
静電破壊耐圧を有する、ＧａＮ系化合物半導体材料を使
用した発光ダイオード素子を使用することができる。

【００２６】本発明の第１の実施の形態において、保護
回路素子２０は、発光ダイオード素子１が配設された基
板（半導体チップ）とは別の独立した基板で構成されて
おり、外付け素子として構成されている。この保護回路
素子２０は、少なくとも保護回路２を搭載しており、こ
の保護回路２は、第１の電極端子３１と第２の電極端子
３２との間に、互いに逆向きで直列に接続された第１の
保護ダイオード素子２１及び第２の保護ダイオード素子
２２と、第１の電極端子３１に第１の主電極領域が、第
２の電極端子に第２の主電極領域がそれぞれ接続され、
第１の制御電極領域が第１の保護ダイオード素子２１と
第２の保護ダイオード素子２２との間に接続された第１
のトランジスタ２３と、第１の電極端子３１に第３の主
電極領域が、第２の電極端子３２に第４の主電極領域が
それぞれ接続され、第２の制御電極領域が第１の保護ダ
イオード素子２１と第２の保護ダイオード素子２２との
間に接続され、第１のトランジスタ２３と逆方向の第２
のトランジスタ２４とを備えて構成されている。

【００２７】第１の電極端子３１は、発光ダイオード素
子１のアノード領域に電気的に接続されており、アノー
ド電極端子として使用されている。第２の電極端子３２
は、発光ダイオード素子１のカソード領域に電気的に接
続されており、カソード電極端子として使用されてい
る。

【００２８】第１の保護ダイオード素子２１、第２の保
護ダイオード素子２２のそれぞれは、静電破壊を生じる
ような過大なサージ電圧を発光ダイオード素子１よりも
先に吸収することができるように、発光ダイオード素子
１の逆方向耐圧（降伏電圧）よりも低い逆方向耐圧を有
するダイオード素子（低電圧ダイオード素子）により形
成されている。例えば、第１の保護ダイオード素子２
１、第２の保護ダイオード素子２２は、いずれも１０Ｖ
〜２５Ｖ程度の逆方向耐圧を備えていることが好まし
い。

【００２９】本発明の第１の実施の形態において、第１
の保護ダイオード素子２１と第２の保護ダイオード素子
２２とは、互いに電流方向が逆向きになるように、互い
のカソード領域が電気的に直列に接続されている。第１
の保護ダイオード素子２１のアノード領域は第１の電極
端子３１に電気的に接続されている。第２の保護ダイオ
ード素子２２のアノード領域は第２の電極端子３２に電
気的に接続されている。そして、第１の保護ダイオード
素子２１のカソード領域、第２の保護ダイオード素子２
２のカソード領域のそれぞれは、カソード電位を制御す
る（導通、非導通を制御する）第３の電極端子３３に電
気的に接続されている。

【００３０】第１のトランジスタ２３、第２のトランジ
スタ２４は、本発明の第１の実施の形態において、ｐｎ
ｐ型バイポーラトランジスタにより構成されている。す
なわち、第１のトランジスタ２３は、第１の主電極領域
をｐ型エミッタ領域、第２の主電極領域をｐ型コレクタ
領域、第１の制御電極領域を第３の電極端子３３に接続
されたｎ型ベース領域として構成されている。第２のト
ランジスタ２４は、第３の主電極領域をｐ型コレクタ領
域、第４の主電極領域をｐ型エミッタ領域、第２の制御
電極領域を第３の電極端子３３に接続されたｎ型ベース
領域として構成されている。

【００３１】［保護回路の静電破壊防止動作］次に、図
１に示す保護回路２の静電破壊防止動作を説明する。

【００３２】（１）第１の電極端子３１に過大な正のサ
ージ電圧が入力された場合：第１の電極端子３１に第２
の保護ダイオード素子２２の逆方向耐圧を越えるような
正のサージ電圧が入力されると、サージ電流は、第１の
保護ダイオード素子２１を通過し、第２の保護ダイオー
ド素子２２においてツェナブレークダウンが生じ、第２
の保護ダイオード素子２２のツェナ電圧にクランプされ
る。第２の保護ダイオード素子２２の導通により、サー
ジ電圧は吸収されるが、第１の保護ダイオード素子２１
にも、サージ電流が流れ、第１の保護ダイオード素子２
１において接合電位以上の順方向電圧降下が生じる。こ
のため、双方のカソード領域の中点の電位、つまり第３
の電極端子３３の電位が、第２の電極端子３２の電位に
対して上昇する。また、第３の電極端子３３の電位は、
第１の電極端子３２の電位に対して下降する。この電位
の変化に基づいて、第１のトランジスタ（ｐｎｐ型バイ
ポーラトランジスタ）２３の第１の制御電極領域（ｎ型
ベース領域）と第１の主電極領域との間（ベース領域−
エミッタ領域間）が順方向にバイアスされ、第１のトラ
ンジスタ２３が導通する。同時に、第１のトランジスタ
（ｐｎｐ型バイポーラトランジスタ）２３の第１の制御
電極領域（ｎ型ベース領域）と第２の主電極領域との間
（ベース領域−コレクタ領域間）が順方向に深くバイア
スされる。この第１のトランジスタ２３の導通により、
正のサージ電流は第１のトランジスタ２３をバイパスと
して第２の電極端子３２に流れ、発光ダイオード素子１
をサージ電圧から保護することができる。

【００３３】なお、第２の電極端子３２に過大な負のサ
ージ電圧が入力された場合も、ここで説明する保護回路
２の静電破壊防止動作と同様に、発光ダイオード素子１
をサージ電圧から保護することができる。

【００３４】（２）第２の電極端子３２に過大な正のサ
ージ電圧が入力された場合：第２の電極端子３２に第１
の保護ダイオード素子２１の逆方向耐圧を越えるような
正のサージ電圧が入力されると、このサージ電流は、第
２の保護ダイオード素子２２を通過し、第１の保護ダイ
オード素子２１がツェナブレークダウンすることによ
り、第１の保護ダイオード素子２１のツェナ電圧にクラ
ンプされる。第１の保護ダイオード素子２１の導通によ
り、サージ電圧は吸収されるが、第２の保護ダイオード
素子２２にも、サージ電流が流れ、第２の保護ダイオー
ド素子２２において接合電位以上の順方向電圧降下が生
じる。このため、第２の保護ダイオード素子２２及び第
１の保護ダイオード素子２１のカソード領域間の電位、
つまり第３の電極端子３３の電位が第１の電極端子３１
の電位に対して上昇する。第３の電極端子３３の電位
は、第２の電極端子３２の電位に対して下降する。この
電位変化に基づいて第２のトランジスタ（ｐｎｐ型バイ
ポーラトランジスタ）２４の第２の制御電極領域（ｎ型
ベース領域）と第４の主電極領域との間（ベース領域−
エミッタ領域間）が順方向にバイアスされ、第２のトラ
ンジスタ２４が導通する。同時に、第２のトランジスタ
（ｐｎｐ型バイポーラトランジスタ）２４の第２の制御
電極領域（ｎ型ベース領域）と第３の主電極領域との間
（ベース領域−コレクタ領域間）が順方向に、深くバイ
アスされる。この第２のトランジスタ２４の導通によ
り、正のサージ電流は第２のトランジスタ２４をバイパ
スとして第１の電極端子３１に流れ、発光ダイオード素
子１をサージ電圧から保護することができる。

【００３５】なお、第１の電極端子３１に過大な負のサ
ージ電圧が入力された場合も、ここで説明する保護回路
２の静電破壊防止動作と同様に、発光ダイオード素子１
をサージ電圧から保護することができる。

【００３６】このように構成される本発明の第１の実施
の形態に係る保護回路２においては、第１のトランジス
タ２３及び第２のトランジスタ２４は、第１の保護ダイ
オード素子２１及び第２の保護ダイオード素子２２に比
べて、電流容量を増加させることができる。従って、過
大なサージ電圧は第１のトランジスタ２３及び第２のト
ランジスタ２４により吸収することができるので、静電
破壊耐圧を向上することができる。さらに、第１の保護
ダイオード素子２１及び第２の保護ダイオード素子２２
は、電流容量を第１のトランジスタ２３及び第２のトラ
ンジスタ２４で確保し、ｐｎ接合面積を減少してｐｎ接
合容量（寄生容量）を低減することができるので、瞬時
にサージ電圧を吸収し、静電破壊防止動作の高速化を実
現することができる。さらに、第１のトランジスタ２３
及び第２のトランジスタ２４をバイポーラトランジスタ
とすることにより、ｐｎ接合部の表面側だけでなく、バ
ルク領域をサージ電圧の吸収経路とすることができるの
で、より一層電流容量を増加させて静電破壊耐圧を向上
することができる。

【００３７】前述の図２２に示す保護回路の保護ダイオ
ード素子１０２及び１０３のすべての電流容量レベル
と、本発明の第１の実施の形態に係る保護回路２のすべ
ての構成素子の電流容量レベルとを等しく設定した場
合、本発明の第１の実施の形態に係る保護回路２のすべ
ての構成素子のｐｎ接合容量を約７０％程減少すること
ができるを、本発明者は既に確認済みである。

【００３８】さらに、本発明の第１の実施の形態に係る
保護回路２は、少なくとも第１の保護ダイオード素子２
１及び第２の保護ダイオード素子２２を互いに逆方向に
なるように接続したので、正のサージ電圧、負のサージ
電圧のいずれも吸収することができ、異常電流が流れる
ことを防止することができる。従って、例えば前述の図
２１に示すダイナミック点燈回路に本発明の第１の実施
の形態に係る保護回路２を適用した場合には、点燈セル
の誤点燈を防止することができる。

【００３９】［保護回路素子の素子構造］次に、保護回
路素子２０の具体的な素子構造を説明する。図２及び図
３に示すように、保護回路素子２０は、基板４０に保護
回路２を搭載することにより構成されている。基板４０
は、本発明の第１の実施の形態に係る保護回路素子２０
において、シリコン単結晶からなるｐ型半導体基板４１
と、このｐ型半導体基板４１の表面上に配設されたｎ型
エピタキシャル層４２とを主体として構成されている。
ｎ型エピタキシャル層４２の周辺領域には、ｐ型半導体
基板４１に電気的に接続され、かつｐ型半導体基板４１
に比べて高不純物密度に設定されたｐ型分離領域４３が
配設されている。

【００４０】保護回路２の第１の保護ダイオード素子２
１は、ｎ型エピタキシャル層４２の主面部に配設され、
ｐ型半導体基板４１に比べて高不純物密度のｐ型半導体
領域４５Ａをアノード領域として、同様にｎ型エピタキ
シャル層４２の主面部に配設され、ｎ型エピタキシャル
層４２に比べて高不純物密度のｎ型半導体領域４６をカ
ソード領域として構成されている。図２に示すように、
ｎ型半導体領域４６はＴ字型の平面形状により形成され
ており、このｎ型半導体領域４６の中央部分はｐ型半導
体領域４５Ａと比較的長いｐｎ接合面積を確保して第１
の保護ダイオード素子２１を構成している。ｐ型半導体
領域４５Ａは、ｎ型エピタキシャル層４２の表面上に絶
縁膜５０を介在させて配設されたアノード領域５１に、
絶縁膜５０に配設された接続孔（符号は付けない。）を
通して電気的に接続されている。このアノード領域５１
は第１の電極端子３１に電気的に接続されるようになっ
ている。アノード領域５１には、例えばアルミニウム
（Ａｌ）膜、又はＳｉやＣｕが添加されたＡｌ合金膜を
使用することができる。絶縁膜５０には例えばシリコン
酸化膜、シリコン窒化膜等の単層膜や、それらを組み合
わせて積層した複合膜を使用することができる。ｎ型半
導体領域４６は、同様に絶縁膜５０を介在して配設され
たカソード領域５２に、絶縁膜５０に配設された接続孔
（符号は付けない。）を通して電気的に接続されてい
る。このカソード領域５２は第３の電極端子３３に電気
的に接続されるようになっている。カソード領域５２
は、アノード領域５１と同一層に形成され、同一導電性
材料により形成されている。

【００４１】第２の保護ダイオード素子２２は、ｎ型エ
ピタキシャル層４２の主面部において第１の保護ダイオ
ード素子２１のｐ型半導体領域４５Ａとは離間して配設
され、ｐ型半導体基板４１に比べて高不純物密度のｐ型
半導体領域４５Ｂをアノード領域として、第１の保護ダ
イオード素子２１のｎ型半導体領域４６を兼用し、この
ｎ型半導体領域４６をカソード領域として構成されてい
る。アノード領域のｐ型半導体領域４５Ａ、４５Ｂのそ
れぞれは同一層（製造方法としては同一工程）で形成さ
れている。上記のようにｎ型半導体領域４６はＴ字型の
平面形状により形成されており、このｎ型半導体領域４
６の３カ所の各々の端部において、合計３個のｐ型半導
体領域４５Ｂ（１）〜４５Ｂ（３）とｐｎ接合を構成し
ており、第２の保護ダイオード素子２２は電気的に並列
接続された合計３個の保護ダイオード素子により構成さ
れている。

【００４２】すなわち、第１の保護ダイオード素子２１
から第２の保護ダイオード素子２２にサージ電流を分散
させて流すことができるので、第２の保護ダイオード素
子２２それ自体の静電破壊を防止することができる。ま
た、第２の保護ダイオード素子２２から第１の保護ダイ
オード素子２１にサージ電流を徐々に収束することがで
きるので、第１の保護ダイオード素子２１それ自体の静
電破壊を防止することができる。

【００４３】ｐ型半導体領域４５Ｂは、ｐ型分離領域４
３、ｐ型半導体基板４１のそれぞれを通して、ｐ型半導
体基板４１の裏面上に配設された裏面カソード領域６０
に電気的に接続されている。この裏面カソード領域６０
は第２の電極端子３２に電気的に接続されている。裏面
カソード領域６０には、例えば、Ａｌの他タングステン
（Ｗ）、モリブデン（Ｍｏ）等を使用することができ
る。

【００４４】第１のトランジスタ２３は、第１の保護ダ
イオード素子２１のｐ型半導体領域４５Ａを第１の主電
極領域（ｐ型エミッタ領域）として、ｐ型半導体基板４
１を第２の主電極領域（ｐ型コレクタ領域）として、ｎ
型エピタキシャル層４２を第１の制御電極領域（ｎ型ベ
ース領域）として構成されている。ｎ型エピタキシャル
層４２は、第１の保護ダイオード素子２１、第２の保護
ダイオード素子２２のそれぞれのカソード領域として使
用されるｎ型半導体領域４６に電気的に接続されてお
り、このｎ型半導体領域４６を通して第３の電極端子３
３に電気的に接続されている。

【００４５】第２のトランジスタ２４は、第１の保護ダ
イオード素子２１のｐ型半導体領域４５Ａを第３の主電
極領域（ｐ型コレクタ領域）として、ｐ型半導体基板４
１を第４の主電極領域（ｐ型エミッタ領域）として、ｎ
型エピタキシャル層４２を第２の制御電極領域（ｎ型ベ
ース領域）として構成されている。

【００４６】このように構成される本発明の第１の実施
の形態に係る保護回路素子２０においては、上記保護回
路２を基板４０に搭載しているので、静電破壊耐圧を向
上することができ、かつ静電破壊防止動作の高速化を実
現することができる。

【００４７】さらに、本発明の第１の実施の形態に係る
保護回路素子２０においては、第１の保護ダイオード素
子２１のカソード領域としてのｎ型半導体領域４６と、
第２の保護ダイオード素子２２のカソード領域としての
ｎ型半導体領域４６とを兼用したので、第１の保護ダイ
オード素子２１及び第２の保護ダイオード素子２２の占
有面積を縮小することができる。同様に、第１の保護ダ
イオード素子２１のアノード領域としてのｐ型半導体領
域４５Ａと、第１のトランジスタ２３の第１の主電極領
域及び第２のトランジスタ２４の第３の主電極領域とを
兼用したので、第１の保護ダイオード素子２１、第１の
トランジスタ２３及び第２のトランジスタ２４の占有面
積を縮小することができる。従って、保護回路素子２０
の高集積化を実現することができ、保護回路素子２０の
小型化を実現することができる。

【００４８】［発光デバイスの構造］次に、上記保護回
路素子２０と発光ダイオード素子１との接続構造、並び
に保護回路素子２０及び発光ダイオード素子１を実装し
た発光デバイスの構造を説明する。

【００４９】（１）保護回路素子２０と発光ダイオード
素子１との接続構造：図４乃至図６に示す保護回路素子
２０は、上記図２及び図３に示す保護回路素子２０の保
護回路２と基本的には同一の構造及び機能を有してお
り、さらに基板４０に発光ダイオード素子１を実装する
領域を備え、この基板４０上に発光ダイオード素子１を
実装した状態にある。

【００５０】図４中上側及び図６に示すように、保護回
路素子２０においては、基板４０上に発光素子側アノー
ド領域５３と、発光素子側カソード領域５４とを備えて
いる。発光素子側アノード領域５３は、アノード領域５
１に電気的に接続されており、保護回路２の第１の保護
ダイオード素子２１のｐ型半導体領域４５Ａに電気的に
接続されている。発光素子側カソード領域５４は、その
直下の絶縁膜５０に形成された接続孔（符号は付けな
い。）を通してｐ型分離領域４３に電気的に接続され、
このｐ型分離領域４３、ｐ型半導体基板４１のそれぞれ
を介在させて裏面カソード領域６０に電気的に接続され
ている。発光素子側アノード領域５３、発光素子側カソ
ード領域５４は、いずれもアノード領域５１、カソード
領域５２等と同一層に形成され、かつ同一導電性材料に
より形成されている。

【００５１】そして、発光ダイオード素子１は、その構
造を明確に図示していないが、ＧａＮ系化合物半導体基
板（ＧａＮチップ）１０にｐｎ接合を形成することによ
り構成されている。このＧａＮ系化合物半導体基板１０
上にはアノード領域１１及びカソード領域１２が配設さ
れている。アノード領域１１は、マイクロバンプ電極領
域１３を通して保護回路素子２０の発光素子側アノード
領域５３に電気的に接続されている。カソード領域１２
は、マイクロバンプ電極領域１３を通して発光素子側カ
ソード領域５４に電気的に接続されている。本発明の第
１の実施の形態においては、保護回路素子２０への発光
ダイオード素子１の実装はいわゆるフリップチップ方式
のフェースダウンタイプで行われている。

【００５２】なお、保護回路素子２０において、アノー
ド領域５１、カソード領域５２のそれぞれは外部端子
（ボンディングパッド）としての機能も備えている。

【００５３】（２）発光デバイスの第１のデバイス構
造：次に、本発明の第１の実施の形態に係る発光デバイ
スの第１のデバイス構造を説明する。図７に示すよう
に、発光デバイス７は、保護回路素子２０と、この保護
回路素子２０上に実装された発光ダイオード素子１と、
保護回路素子２０を底面上に搭載するカップ型のカソー
ド領域板７０と、保護回路素子２０の側部に配設された
第１の電極端子（電極領域リードピン）３１と、カソー
ド領域板７０の底面下に接合された第２の電極端子（電
極領域リードピン）３２と、保護回路素子２０の他の側
部に配設された第３の電極端子（電源リードピン）３３
と、第１の電極端子３１と保護回路素子２０のアノード
領域５１との間を電気的に接続するワイヤ７４と、第３
の電極端子３３とカソード領域５２との間を電気的に接
続するワイヤ７４と、少なくとも保護回路素子２０及び
発光ダイオード素子１を封止する封止体７５とを少なく
とも備えて構成されている。

【００５４】保護回路素子２０の裏面カソード領域６０
とカソード領域板７０との間は、例えばＡｇペースト等
の導電性接着剤により電気的かつ機械的に接続されてい
る。

【００５５】このカソード領域板７０には、例えば、Ａ
ｌ、Ｃｕ、或いは、Ｃｕ−Ｆｅ，Ｃｕ−Ｃｒ，Ｃｕ−Ｎ
ｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅合金、Ｎｉ−Ｆｅ、Ｆｅ−
Ｎｉ−Ｃｏ等のニッケル・鉄合金、或いは銅とステンレ
スの複合材料等を用いることが可能である。さらに、こ
れらの金属にＮｉメッキやＡｕメッキ等を施したものな
どから構成しても良い。第１の電極端子３１、第２の電
極端子３２、第３の電極端子３３もこれらの導電性材料
により形成することができる。ワイヤ７４には例えばＡ
ｕワイヤ、Ｃｕワイヤ、Ａｌワイヤ等を使用することが
できる。

【００５６】樹脂体７５は、例えば発光ダイオード素子
１から発光される光を透過することができる透明な樹脂
により形成されている。この樹脂体７５の上部は、半球
形状により構成されており、凸型レンズとしての機能を
備えている。

【００５７】（３）発光デバイスの第２のデバイス構
造：次に、本発明の第１の実施の形態に係る発光デバイ
スの第２のデバイス構造を説明する。図８及び図９に示
すように、発光デバイス８は、保護回路素子２０と、こ
の保護回路素子２０上に実装された発光ダイオード素子
１と、保護回路素子２０を実装し、表面上に第１の電極
端子３１、第２の電極端子３２及び第３の電極端子３３
が配設された配線基板８０と、第１の電極端子３１と保
護回路素子２０のアノード領域５１との間を電気的に接
続するワイヤ８４と、第３の電極端子３３とカソード領
域５２との間を電気的に接続するワイヤ８４と、配線基
板８０上において少なくとも保護回路素子２０及び発光
ダイオード素子１を封止する封止体８５とを少なくとも
備えて構成されている。

【００５８】配線基板８０には、例えばエポキシ系樹脂
基板等の樹脂基板、セラミックス基板、導電性基板の表
面及び裏面に絶縁板を張り合わせた基板等を使用するこ
とができる。第１の電極端子３１、第２の電極端子３
２、第３の電極端子３３のそれぞれは、この配線基板８
０の表面上に電極領域パターンとして形成されており、
例えばＣｕ膜、Ｃｕ合金膜、高融点金属膜等の配線材料
により形成されている。第２の電極端子３２は保護回路
素子２０の実装領域まで引き伸ばされており、この第２
の電極端子３２の引き伸ばされた領域に例えばＡｇペー
スト等の導電性接着剤を介在させて保護回路素子２０の
裏面カソード領域６０が電気的にかつ機械的に接続され
ている。ワイヤ８４には例えばＡｕワイヤ、Ｃｕワイ
ヤ、Ａｌワイヤ等を使用することができる。

【００５９】樹脂体８５は、樹脂体７５と同様に、例え
ば発光ダイオード素子１から発光される光を透過するこ
とができる透明な樹脂により形成されている。

【００６０】このように構成される本発明の第１の実施
の形態に係る発光デバイス７、８のそれぞれにおいて
は、上記保護回路２を搭載した保護回路素子２０を備え
ているので、発光ダイオード素子１の静電破壊耐圧を向
上することができ、かつ静電破壊防止動作の高速化を実
現することができる。

【００６１】［保護回路素子２０の変形例］次に、本発
明の第１の実施の形態に係る保護回路２、保護回路素子
２０並びに発光デバイス７又は８の変形例を説明する。

【００６２】（１）第１の変形例：本発明の第１の実施
の形態の第１の変形例に係る保護回路素子２０は、図１
０に示すように、保護回路２の第１の保護ダイオード素
子２１、第２の保護ダイオード素子２２のそれぞれのカ
ソード領域としてのｎ型半導体領域４６の平面形状を方
形形状としたものである。図２及び図３に示す第２の保
護ダイオード素子２２は３個の並列接続された保護ダイ
オード素子により形成されていたが、図１０に示す第２
の保護ダイオード素子２２は１個の保護ダイオード素子
により形成されている。

【００６３】（２）第２の変形例：本発明の第１の実施
の形態の第２の変形例に係る保護回路素子２０は、図１
１及び図１２に示すように、保護回路２の第１の保護ダ
イオード素子２１、第２の保護ダイオード素子２２のそ
れぞれのカソード領域としてのｎ型半導体領域４６を、
第１の保護ダイオード素子２１のアノード領域としての
ｐ型半導体領域４５Ａを中心として対向するその両側に
配設したものである。すなわち、第１の保護ダイオード
素子２１は電気的に並列に接続された２個の保護ダイオ
ード素子により形成され、第２の保護ダイオード素子２
２は同様に電気的に並列に接続された２個の保護ダイオ
ード素子により形成されている。

【００６４】さらに、図１１及び図１２に示す保護回路
素子２０においては、第３の電極端子３３、並びにこの
第３の電極端子３３に接続されるカソード領域５２が配
設されていない。基本的には、外部から第３の電極端子
３３にカソード電位の供給が無くても、第１の保護ダイ
オード素子２１と第２の保護ダイオード素子２２との間
にサージ電流が流れれば、カソード領域に電圧降下が発
生し、第１のトランジスタ２３又は第２のトランジスタ
２４が動作するようになっている。

【００６５】（第２の実施の形態）本発明の第２の実施
の形態は、本発明の第１の実施の形態に係る保護回路２
の回路構成を代えた場合を説明するものである。

【００６６】［保護回路の回路構成］図１３に示すよう
に、本発明の第２の実施の形態に係る発光デバイス１０
は、本発明の第１の実施の形態に係る発光デバイス１０
と同様に、発光ダイオード素子１と、この発光ダイオー
ド素子１の静電破壊を防止する保護回路素子２０とを備
えて構成されている。

【００６７】本発明の第２の実施の形態において、保護
回路素子２０は少なくとも保護回路２を搭載しており、
この保護回路２は、第１の電極端子３１と第２の電極端
子３２との間に、互いに逆向きで直列に接続された第１
の保護ダイオード素子２１及び第２の保護ダイオード素
子２２と、第１の電極端子３１に第１の主電極領域が、
第２の電極端子に第２の主電極領域がそれぞれ接続さ
れ、第１の制御電極領域が第１の保護ダイオード素子２
１と第２の保護ダイオード素子２２との間に接続された
第１のトランジスタ２５と、第１の電極端子３１に第３
の主電極領域が、第２の電極端子３２に第４の主電極領
域がそれぞれ接続され、第２の制御電極領域が第１の保
護ダイオード素子２１と第２の保護ダイオード素子２２
との間に接続され、第１のトランジスタ２５と逆方向の
第２のトランジスタ２６とを備えて構成されている。

【００６８】第１の電極端子３１は、発光ダイオード素
子１のアノード領域に電気的に接続されており、アノー
ド電極端子として使用されている。第２の電極端子３２
は、発光ダイオード素子１のカソード領域に電気的に接
続されており、カソード電極端子として使用されてい
る。

【００６９】本発明の第２の実施の形態において、第１
の保護ダイオード素子２１と第２の保護ダイオード素子
２２とは、互いに電流方向が逆向きになるように、互い
のアノード領域が電気的に直列に接続されている。第１
の保護ダイオード素子２１のカソード領域は第１の電極
端子３１に電気的に接続されている。第２の保護ダイオ
ード素子２２のカソード領域は第２の電極端子３２に電
気的に接続されている。そして、第１の保護ダイオード
素子２１のアノード領域、第２の保護ダイオード素子２
２のアノード領域のそれぞれは、アノード電位を制御す
る（導通、非導通を制御する）第３の電極端子３３に電
気的に接続されている。

【００７０】第１のトランジスタ２５、第２のトランジ
スタ２６は、本発明の第２の実施の形態において、ｎｐ
ｎ型バイポーラトランジスタにより構成されている。す
なわち、第１のトランジスタ２５は、第１の主電極領域
をｎ型コレクタ領域、第２の主電極領域をｎ型エミッタ
領域、第１の制御電極領域を第３の電極端子３３に接続
されたｐ型ベース領域として構成されている。第２のト
ランジスタ２６は、第３の主電極領域をｎ型エミッタ領
域、第４の主電極領域をｎ型コレクタ領域、第２の制御
電極領域を第３の電極端子３３に接続されたｐ型ベース
領域として構成されている。

【００７１】［保護回路の静電破壊防止動作］次に、図
１３に示す保護回路２の静電破壊防止動作を説明する。

【００７２】（１）第１の電極端子３１に過大な正のサ
ージ電圧が入力された場合：第１の電極端子３１に第１
の保護ダイオード素子２１の逆方向耐圧を越えるような
正のサージ電圧が入力されると、このサージ電流は、第
１の保護ダイオード素子２１においてツェナブレークダ
ウンにより吸収される。この時、第１の保護ダイオード
素子２１及び第２の保護ダイオード素子２２に電流が流
れ、双方のアノード領域間の中点の電位、つまり第３の
電極端子３３の電位が第１の電極端子３１の電位に対し
て、第１の保護ダイオード素子２１のツェナ電圧分下降
する。

【００７３】また、第３の電極端子３３の電位は、第２
の電極端子３２の電位に対して、第２の保護ダイオード
素子２２の、サージ電流による順方向電圧降下分だけ上
昇する。この電位変化に基づいて第１のトランジスタ
（ｎｐｎ型バイポーラトランジスタ）２５の第１の制御
電極領域（ｐ型ベース領域）の電位が変動し、第１の制
御電極領域と第２の主電極領域との間（ベース領域−エ
ミッタ領域間）が順方向にバイアスされ、第１のトラン
ジスタ２５が導通する。この第１のトランジスタ２５の
導通により、正のサージ電流は第１のトランジスタ２５
をバイパスとして第２の電極端子３２に流れ、発光ダイ
オード素子１をサージ電圧から保護することができる。

【００７４】なお、第２の電極端子３２に過大な負のサ
ージ電圧が入力された場合も、ここで説明する保護回路
２の静電破壊防止動作と同様に、発光ダイオード素子１
をサージ電圧から保護することができる。

【００７５】（２）第２の電極端子３２に過大な正のサ
ージ電圧が入力された場合：第２の電極端子３２に第２
の保護ダイオード素子２２の逆方向耐圧を越えるような
正のサージ電圧が入力されると、このサージ電流は、第
２の保護ダイオード素子２２においてツェナブレークダ
ウンにより吸収される。この時、第２の保護ダイオード
素子２２にもサージ電流が流れ、第２の保護ダイオード
素子２２の順方向電圧降下が大きくなる。第１の保護ダ
イオード素子２１と第２の保護ダイオード素子２２のア
ノード領域間の中点の電位、つまり第３の電極端子３３
の電位の電位変化に基づいて、第２のトランジスタ（ｎ
ｐｎ型バイポーラトランジスタ）２６の第２の制御電極
領域（ｐ型ベース領域）の電位が変化し、第２の制御電
極領域と第３の主電極領域との間（ベース領域−エミッ
タ領域間）が順方向にバイアスされ、第２のトランジス
タ２６が導通する。この第２のトランジスタ２６の導通
により、正のサージ電流は第２のトランジスタ２６をバ
イパスとして第１の電極端子３１に流れ、発光ダイオー
ド素子１をサージ電圧から保護することができる。

【００７６】なお、第１の電極端子３１に過大な負のサ
ージ電圧が入力された場合も、ここで説明する保護回路
２の静電破壊防止動作と同様に、発光ダイオード素子１
をサージ電圧から保護することができる。

【００７７】このように構成される本発明の第２の実施
の形態に係る保護回路２においては、第１のトランジス
タ２５及び第２のトランジスタ２６は、第１の保護ダイ
オード素子２１及び第２の保護ダイオード素子２２に比
べて、電流容量を増加させることができる。従って、過
大なサージ電圧は第１のトランジスタ２５及び第２のト
ランジスタ２６により吸収することができるので、静電
破壊耐圧を向上することができる。さらに、第１の保護
ダイオード素子２１及び第２の保護ダイオード素子２２
は、電流容量を第１のトランジスタ２５及び第２のトラ
ンジスタ２６で確保し、ｐｎ接合面積を減少してｐｎ接
合容量（寄生容量）を低減することができるので、瞬時
にサージ電圧を吸収し、静電破壊防止動作の高速化を実
現することができる。さらに、第１のトランジスタ２５
及び第２のトランジスタ２６をバイポーラトランジスタ
とすることにより、ｐｎ接合部の表面側だけでなく、バ
ルク領域をサージ電圧の吸収経路とすることができるの
で、より一層電流容量を増加させて静電破壊耐圧を向上
することができる。

【００７８】さらに、本発明の第２の実施の形態に係る
保護回路２は、少なくとも第１の保護ダイオード素子２
１及び第２の保護ダイオード素子２２を互いに逆方向に
なるように接続したので、正のサージ電圧、負のサージ
電圧のいずれも吸収することができ、異常電流が流れる
ことを防止することができる。

【００７９】そして、本発明の第２の実施の形態に係る
保護回路２は、第１のトランジスタ２５、第２のトラン
ジスタ２６のそれぞれを電子が担体として機能するｎｐ
ｎ型バイポーラトランジスタとしているので、本発明の
第１の実施の形態に係る保護回路２の第１のトランジス
タ２３及び第２のトランジスタ２４（ｐｎｐ型バイポー
ラトランジスタ）に比べて動作速度が速くなり、静電破
壊防止動作のより一層の高速化を実現することができ
る。

【００８０】［保護回路素子の素子構造］次に、保護回
路素子２０の具体的な素子構造を説明する。図１４及び
図１５に示すように、保護回路素子２０は、基板４０に
保護回路２を搭載することにより構成されている。基板
４０は、本発明の第２の実施の形態に係る保護回路素子
２０において、シリコン単結晶からなるｐ型半導体基板
４１と、このｐ型半導体基板４１の表面上に配設された
ｎ型エピタキシャル層４２とを主体として構成されてい
る。ｎ型エピタキシャル層４２の周辺領域には、ｐ型半
導体基板４１に電気的に接続され、かつｐ型半導体基板
４１に比べて高不純物密度に設定されたｐ型分離領域４
３が配設されている。

【００８１】保護回路２の第１の保護ダイオード素子２
１は、ｎ型エピタキシャル層４２の主面部に配設され、
ｐ型半導体基板４１に比べて高不純物密度のｐ型半導体
領域４５をアノード領域として、このｐ型半導体領域４
５の主面部に配設され、ｎ型エピタキシャル層４２に比
べて高不純物密度のｎ型半導体領域４６Ａをカソード領
域として構成されている。図１４に示すように、ｎ型半
導体領域４６Ａは円形の平面形状により形成され、ｐ型
半導体領域４５はこのｎ型半導体領域４６Ａと同心の平
面リング形状により形成されており、ｎ型半導体領域４
６Ａ及びｐ型半導体領域４５は比較的長いｐｎ接合面積
を確保して第１の保護ダイオード素子２１を構成してい
る。ｐ型半導体領域４５は、ｎ型エピタキシャル層４２
の表面上に絶縁膜５０を介在させて配設されたアノード
領域５１に、絶縁膜５０に配設された接続孔（符号は付
けない。）を通して電気的に接続されている。このアノ
ード領域５１は第３の電極端子３３に電気的に接続され
るようになっている。アノード領域５１等は、本発明の
第１の実施の形態に係る保護回路素子２０のアノード領
域５１等と同様の導電性材料により形成することができ
る。ｎ型半導体領域４６Ａは、同様に絶縁膜５０を介在
して配設されたカソード領域５２に、絶縁膜５０に配設
された接続孔（符号は付けない。）を通して電気的に接
続されている。このカソード領域５２は第１の電極端子
３１に電気的に接続されるようになっている。

【００８２】第２の保護ダイオード素子２２は、第１の
保護ダイオード素子２１のｐ型半導体領域４５を兼用
し、このｐ型半導体領域４５をアノード領域として、ｎ
型エピタキシャル層４２の主面部において第１の保護ダ
イオード素子２１のｎ型半導体領域４６Ａとは離間して
配設され、ｎ型エピタキシャル層４２に比べて高不純物
密度のｎ型半導体領域４６Ｂをカソード領域として構成
されている。カソード領域のｎ型半導体領域４６Ａ、４
６Ｂのそれぞれは同一層（製造方法としては同一工程）
で形成されている。さらに、ｎ型半導体領域４６Ｂは、
ｐ型半導体領域４５よりもさらに外周囲において、ｎ型
半導体領域４６Ａと同心の平面リング形状により形成さ
れており、ｎ型半導体領域４６Ｂ及びｐ型半導体領域４
５は比較的長いｐｎ接合面積を確保して第２の保護ダイ
オード素子２２を構成している。ｎ型半導体領域４６Ｂ
は、絶縁膜５０を介在して配設されたカソード領域５５
に、絶縁膜５０に配設された接続孔（符号は付けな
い。）を通して電気的に接続されている。このカソード
領域５５は、周囲のｐ型分離領域４３、ｐ型半導体基板
４１のそれぞれを通して裏面カソード領域６０に電気的
に接続されており、この裏面カソード領域６０はさらに
第２の電極端子３２に電気的に接続されるようになって
いる。

【００８３】上記第１の保護ダイオード素子２１、第２
の保護ダイオード素子２２のそれぞれを構成するｎ型半
導体領域４６Ａ、ｐ型半導体領域４５、ｎ型半導体領域
４６Ｂのそれぞれは同心の円形形状やリング形状で形成
され、さらに中心からその周辺領域に順次配設させてい
るので、第１の保護ダイオード素子２１から第２の保護
ダイオード素子２２にサージ電流を放射状に分散させて
流すことができ、第２の保護ダイオード素子２２それ自
体の静電破壊を防止することができる。また、第２の保
護ダイオード素子２２から第１の保護ダイオード素子２
１にサージ電流を徐々に収束することができるので、第
１の保護ダイオード素子２１それ自体の静電破壊を防止
することができる。

【００８４】第１のトランジスタ２５は、第１の保護ダ
イオード素子２１のｎ型半導体領域４６Ａを第１の主電
極領域（ｎ型コレクタ領域）として、ｎ型エピタキシャ
ル層４２を第２の主電極領域（ｎ型エミッタ領域）とし
て、第１の保護ダイオード素子２１及び第２の保護ダイ
オード素子２２のｐ型半導体領域４５を第１の制御電極
領域（ｐ型ベース領域）として構成されている。ｎ型エ
ピタキシャル層４２は、それよりも高不純物密度のｎ型
半導体領域４６Ｃ、カソード領域５５、ｐ型分離領域４
３、ｐ型半導体基板４１のそれぞれを通して裏面カソー
ド領域６０に電気的に接続されている。すなわち、ｎ型
エピタキシャル層４２は第２の電極端子３２に電気的に
接続されている。ｐ型半導体領域４５は、第１の保護ダ
イオード素子２１、第２の保護ダイオード素子２２のそ
れぞれのアノード領域として使用されるｐ型半導体領域
４５と一体的に形成されており、アノード領域５１を通
して第３の電極端子３３に電気的に接続されている。

【００８５】第２のトランジスタ２６は、第１の保護ダ
イオード素子２１のｎ型半導体領域４６Ａを第３の主電
極領域（ｎ型エミッタ領域）として、ｎ型エピタキシャ
ル層４２を第４の主電極領域（ｎ型コレクタ領域）とし
て、ｐ型半導体領域４５を第２の制御電極領域（ｐ型ベ
ース領域）として構成されている。

【００８６】このように構成される本発明の第２の実施
の形態に係る保護回路素子２０においては、上記保護回
路２を基板４０に搭載しているので、静電破壊耐圧を向
上することができ、かつ静電破壊防止動作のより一層の
高速化を実現することができる。

【００８７】さらに、本発明の第２の実施の形態に係る
保護回路素子２０においては、第１の保護ダイオード素
子２１のアノード領域としてのｐ型半導体領域４５と、
第２の保護ダイオード素子２２のアノード領域としての
ｐ型半導体領域４５とを兼用したので、第１の保護ダイ
オード素子２１及び第２の保護ダイオード素子２２の占
有面積を縮小することができる。同様に、第１の保護ダ
イオード素子２１のカソード領域としてのｎ型半導体領
域４６Ａと、第１のトランジスタ２５の第１の主電極領
域及び第２のトランジスタ２６の第３の主電極領域とを
兼用したので、第１の保護ダイオード素子２１、第１の
トランジスタ２５及び第２のトランジスタ２６の占有面
積を縮小することができる。従って、保護回路素子２０
の高集積化を実現することができ、保護回路素子２０の
小型化を実現することができる。

【００８８】（第３の実施の形態）本発明の第３の実施
の形態は、本発明の第１の実施の形態に係る保護回路２
にさらに別の保護素子を加え、静電破壊耐圧を向上しつ
つ、静電破壊防止動作をより一層高速化した場合を説明
するものである。

【００８９】［保護回路の回路構成］図１６に示すよう
に、本発明の第３の実施の形態に係る発光デバイス１０
は、本発明の第１の実施の形態に係る発光デバイス１０
と同様に、発光ダイオード素子１と、この発光ダイオー
ド素子１の静電破壊を防止する保護回路素子２０とを備
えて構成されている。

【００９０】本発明の第３の実施の形態において、保護
回路素子２０は少なくとも保護回路２を搭載しており、
この保護回路２は、本発明の第１の実施の形態に係る保
護回路２に、第１の電極端子３１に第５の主電極領域及
び第３の制御電極が、第２の電極端子３２に第６の主電
極領域がそれぞれ接続された第３のトランジスタ２７
と、第１の電極端子３１に第７の主電極領域が、第２の
電極端子３２に第８の主電極領域及び第４の制御電極が
それぞれ接続された第４のトランジスタ２８とをさらに
備えて構成されている。

【００９１】本発明の第３の実施の形態において、第３
のトランジスタ２７、第４のトランジスタ２８のそれぞ
れには、例えば絶縁ゲート型電界効果トランジスタ、好
ましはｐチャネル型ＭＩＳＦＥＴ（金属−絶縁物−半導
体電界効果トランジスタ）を使用することができる。す
なわち、第３のトランジスタ２７は、第５の主電極領域
をｐ型ドレイン領域、第６の主電極領域をｐ型ソース領
域、第３の制御電極をゲート電極として構成されてい
る。第４のトランジスタ２８は、第７の主電極領域をｐ
型ドレイン領域、第８の主電極領域をｐ型ソース領域、
第４の制御電極をゲート電極として構成されている。な
お、本発明の第３の実施の形態に係る保護回路２におい
ては、第３のトランジスタ２７、第４のトランジスタ２
８のそれぞれにｎチャネル型ＭＩＳＦＥＴを使用するこ
とができる。

【００９２】［保護回路の静電破壊防止動作］次に、図
１６に示す保護回路２の静電破壊防止動作を説明する。

【００９３】（１）第１の電極端子３１に過大な正のサ
ージ電圧が入力された場合：第１の電極端子３１に第２
の保護ダイオード素子２２の逆方向耐圧を越えるような
正のサージ電圧が入力されると、このサージ電流は、第
１の保護ダイオード素子２１を通過し、第２の保護ダイ
オード素子２２においてツェナブレークダウンにより吸
収される。この時、第１の保護ダイオード素子２１は、
サージ電流により、大きな順方向電圧降下が生じ、第１
の保護ダイオード素子２１と第２の保護ダイオード素子
２２とのカソード領域間の中点の電位、つまり第３の電
極端子３３の電位が変化する。この電位変化に基づいて
第１のトランジスタ（ｐｎｐ型バイポーラトランジス
タ）２３の第１の制御電極領域（ｎ型ベース領域）に電
圧降下が生じ、第１の制御電極領域と第１の主電極領域
との間（ベース領域−エミッタ領域間）が順方向にバイ
アスされ、第１のトランジスタ２３が導通する。この第
１のトランジスタ２３の導通により、正のサージ電流は
第１のトランジスタ２３をバイパスとして第２の電極端
子３２に流れ、発光ダイオード素子１をサージ電圧から
保護することができる。

【００９４】さらに、第１の電極端子３１に正のサージ
電圧が入力されると、このサージ電圧は第５のトランジ
スタ２８の第４の制御電極（ゲート電極）にも印加さ
れ、第４のトランジスタ２８が導通する。この第４のト
ランジスタ２８の導通により、正のサージ電流は第４の
トランジスタ２８をバイパスとして第１の電極端子３１
に流れ、発光ダイオード素子１をサージ電圧から保護す
ることができる。

【００９５】さらに、第２の電極端子３２に正のサージ
電圧が入力されると、第４のトランジスタ２８の第７の
主電極領域（ｐ型ソース領域）及び第７の主電極領域ほ
ぼ同電位のチャネルの電位が、第４の制御電極（ゲート
電極）及び第８の主電極領域（ｐ型ドレイン領域）の電
位に対して、上昇する。即ち、このサージ電圧は、第４
のトランジスタ２８の第４の制御電極（ゲート電極）
を、第７の主電極領域（ｐ型ソース領域）及びチャネル
に対して、負にバイアスし、第４のトランジスタ２８導
通する。この第４のトランジスタ２８の導通により、正
のサージ電流は第４のトランジスタ２８をバイパスとし
て第２の電極端子３２に流れ、発光ダイオード素子１を
サージ電圧から保護することができる。

【００９６】なお、第２の電極端子３２に過大な負のサ
ージ電圧が入力された場合も、ここで説明する保護回路
２の静電破壊防止動作と同様に、発光ダイオード素子１
をサージ電圧から保護することができる。

【００９７】（２）第２の電極端子３２に過大な正のサ
ージ電圧が入力された場合：第２の電極端子３２に第１
の保護ダイオード素子２１の逆方向耐圧を越えるような
正のサージ電圧が入力されると、このサージ電流は、第
２の保護ダイオード素子２２を通過し、第１の保護ダイ
オード素子２１においてツェナブレークダウンにより吸
収される。この時、第２の保護ダイオード素子２２に大
電流が流れ、第２の保護ダイオード素子２２の順方向降
下電圧が大きくなる。このため、第３の電極端子３３の
電位が、第２の電極端子３２に対して降下する。即ち、
第２のトランジスタ（ｐｎｐ型バイポーラトランジス
タ）２４の第２の制御電極領域（ｎ型ベース領域）の電
位が、第２の電極端子３２に対して降下し、第２の制御
電極領域と第４の主電極領域との間（ベース領域−エミ
ッタ領域間）が順方向にバイアスされ、第２のトランジ
スタ２４が導通する。この第２のトランジスタ２４の導
通により、正のサージ電流は第２のトランジスタ２４を
バイパスとして第１の電極端子３１に流れ、発光ダイオ
ード素子１をサージ電圧から保護することができる。

【００９８】さらに、第２の電極端子３２に正のサージ
電圧が入力されると、第３のトランジスタ２７の第６の
主電極領域（ｐ型ソース領域）及び第６の主電極領域ほ
ぼ同電位のチャネルの電位が、第３の制御電極（ゲート
電極）及び第５の主電極領域（ｐ型ドレイン領域）の電
位に対して、上昇する。即ち、このサージ電圧は、第３
のトランジスタ２７の第３の制御電極（ゲート電極）
を、第６の主電極領域（ｐ型ソース領域）及びチャネル
に対して、負にバイアスし、第３のトランジスタ２７が
導通する。この第３のトランジスタ２７の導通により、
正のサージ電流は第３のトランジスタ２７をバイパスと
して第２の電極端子３２に流れ、発光ダイオード素子１
をサージ電圧から保護することができる。

【００９９】なお、第１の電極端子３１に過大な負のサ
ージ電圧が入力された場合も、ここで説明する保護回路
２の静電破壊防止動作と同様に、発光ダイオード素子１
をサージ電圧から保護することができる。

【０１００】このように構成される本発明の第３の実施
の形態に係る保護回路２においては、本発明の第１の実
施の形態に係る保護回路２により得られる効果に加え
て、第１のトランジスタ２３及び第２のトランジスタ２
４つまりｐｎｐ型バイポーラトランジスタに比べて接合
容量が小さい第３のトランジスタ２７及び第４のトラン
ジスタ２８つまり絶縁ゲート型電界効果トランジスタを
備えているので、この絶縁ゲート型電界効果トランジス
タによりサージ電圧を高速に吸収することができ、静電
破壊耐圧を向上することができるとともに、より一層静
電破壊防止動作の高速化を実現することができる。

【０１０１】［保護回路素子の素子構造］次に、保護回
路素子２０の具体的な素子構造を説明する。図１７、図
１８及び図１９に示すように、保護回路素子２０は、基
板４０に保護回路２を搭載することにより構成されてい
る。基板４０は、本発明の第１の実施の形態に係る保護
回路素子２０の基板４０と同様に、シリコン単結晶から
なるｐ型半導体基板４１と、このｐ型半導体基板４１の
表面上に配設されたｎ型エピタキシャル層４２とを主体
として構成されている。ｎ型エピタキシャル層４２の周
辺領域には、ｐ型半導体基板４１に電気的に接続され、
かつｐ型半導体基板４１に比べて高不純物密度に設定さ
れたｐ型分離領域が配設されている。

【０１０２】保護回路２の第１の保護ダイオード素子２
１、第２の保護ダイオード素子２２、第１のトランジス
タ２３、第２のトランジスタ２４のそれぞれは、本発明
の第１の実施の形態に係る保護回路２の各素子と同一構
造であるので、ここでの説明は省略する。

【０１０３】保護回路２の第３のトランジスタ２７は、
第１の保護ダイオード素子２１のｐ型半導体領域４５Ａ
を第５の主電極領域（ｐ型ソース領域）として、ｐ型分
離領域４３を第６の主電極領域（ｐ型ドレイン領域）と
して、ｎ型エピタキシャル層４２をチャネル形成領域と
して、絶縁膜５０をゲート絶縁膜として、さらにアノー
ド領域５１と一体的に形成されたゲート電極５６を第３
の制御電極（ゲート電極）として構成されている。第５
の主電極領域（ｐ型半導体領域４５Ａ）、ゲート電極５
６のそれぞれは第１の電極端子３１に電気的に接続され
るようになっている。第６の主電極領域（ｐ型分離領域
４３）はｐ型半導体基板４１、裏面カソード領域６０の
それぞれを通して第２の電極端子３２に電気的に接続さ
れるようになっている。この第３のトランジスタ２７は
いわゆるＡｌゲート電極型の絶縁ゲート型電界効果トラ
ンジスタにより形成されている。

【０１０４】同様に、第４のトランジスタ２８は、第１
の保護ダイオード素子２１のｐ型半導体領域４５Ａを第
７の主電極領域（ｐ型ソース領域）として、ｐ型分離領
域４３を第８の主電極領域（ｐ型ドレイン領域）とし
て、ｎ型エピタキシャル層４２をチャネル形成領域とし
て、絶縁膜５０をゲート絶縁膜として、さらにアノード
領域５１と同一層に形成されたゲート電極５７を第３の
制御電極（ゲート電極）として構成されている。第７の
主電極領域（ｐ型半導体領域４５Ａ）は第１の電極端子
３１に電気的に接続されるようになっている。第８の主
電極領域（ｐ型分離領域４３）、ゲート電極５７のそれ
ぞれはｐ型半導体基板４１、裏面カソード領域６０のそ
れぞれを通して第２の電極端子３２に電気的に接続され
るようになっている。この第４のトランジスタ２８は、
第３のトランジスタ２７と同様に、Ａｌゲート電極型の
絶縁ゲート型電界効果トランジスタにより形成されてい
る。

【０１０５】なお、このような構造に必ずしも限定され
るものではないが、本発明の第３の実施の形態に係る保
護回路素子２０においては、ｐ型半導体領域４５Ａ（ア
ノード領域及びソース領域）を中心として対向する両端
部に、電気的に並列に接続された２個の第４のトランジ
スタ２８が配設されている。

【０１０６】このように構成される本発明の第３の実施
の形態に係る保護回路素子２０においては、本発明の第
１の実施の形態に係る保護回路素子２０により得られる
効果と同様の効果を得ることができる。

【０１０７】さらに、本発明の第３の実施の形態に係る
保護回路素子２０においては、第１の保護ダイオード素
子２１のアノード領域としてのｐ型半導体領域４５Ａを
第３のトランジスタ２７のソース領域、第４のトランジ
スタ２８のドレイン領域として、ｐ型分離領域４３を第
３のトランジスタ２７のドレイン領域、第４のトランジ
スタ２８のソース領域として兼用したので、第１の保護
ダイオード素子２１、第３のトランジスタ２７及び第４
のトランジスタ２６の占有面積を縮小することができ
る。従って、保護回路素子２０の高集積化を実現するこ
とができ、保護回路素子２０の小型化を実現することが
できる。

【０１０８】（その他の実施の形態）本発明は上記複数
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。

【０１０９】例えば、本発明に係る保護回路２、保護回
路素子２０は、いずれも発光ダイオード素子１だけに限
らず、例えば記憶回路、論理回路等を搭載した半導体集
積回路の信号入力段や信号出力段に配設することができ
る。なお、この半導体集積回路においては、ＭＩＳＦＥ
Ｔ若しくはバイポーラトランジスタ、又はそれらの素子
の混在により回路が構成されている。

【０１１０】さらに、本発明の第２の実施の形態に係る
保護回路素子２０、本発明の第３の実施の形態に係る保
護回路素子２０のそれぞれは、本発明の第１の実施の形
態に係る保護回路素子２０のように、発光ダイオード素
子１を実装し、封止体７５又は８５により封止すること
により発光デバイス７又は８として構成することができ
る。

【０１１１】さらに、本発明の第３の実施の形態に係る
保護回路２の第３のトランジスタ２７及び第４のトラン
ジスタ２８を、本発明の第２の実施の形態に係る保護回
路２に備えることができる。

【０１１２】さらに、本発明に係る係る保護回路２にお
いて、さらに抵抗素子（例えば拡散層抵抗やポリシリコ
ン薄膜抵抗等）、容量素子等を保護素子として加えるこ
とができる。

【０１１３】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の妥当な特許請求の範囲
に係る発明特定事項によってのみ定められるものであ
る。

【０１１４】

【発明の効果】本発明は、静電破壊耐圧を向上すること
ができ、かつ静電破壊防止動作を高速化することができ
る保護回路を提供することができる。特に本発明は、発
光ダイオード素子、さらにはＧａＮ系化合物半導体材料
を使用した発光ダイオード素子の静電破壊耐圧の向上に
好適な保護回路を提供することができる。

【０１１５】さらに、本発明は、上記保護回路を搭載し
た保護回路素子を提供することができる。

【０１１６】さらに、本発明は、上記保護回路素子及び
発光ダイオード素子を実装した発光デバイスを提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る発光デバイス
の回路図である。

【図２】本発明の第１の実施の形態に係る発光デバイス
の保護回路素子の平面図である。

【図３】図２に示す保護回路素子のＦ３−Ｆ３切断線で
切った断面図である。

【図４】本発明の第１の実施の形態に係る発光デバイス
の保護回路素子の平面図である。

【図５】図４に示す保護回路素子のＦ５−Ｆ５切断線で
切った断面図である。

【図６】図４に示す保護回路素子のＦ６−Ｆ６切断線で
切った断面図である。

【図７】本発明の第１の実施の形態に係る発光デバイス
の第１のデバイス構造を示す一部断面構成図である。

【図８】本発明の第１の実施の形態に係る発光デバイス
の第２のデバイス構造を示す一部断面構成図である。

【図９】図８に示す発光デバイスの平面図である。

【図１０】本発明の第１の実施の形態の第１の変形例に
係る保護回路素子の平面図である。

【図１１】本発明の第１の実施の形態の第２の変形例に
係る保護回路素子の平面図である。

【図１２】図１１に示す保護回路素子のＦ１２−Ｆ１２
切断面で切った断面図である。

【図１３】本発明の第２の実施の形態に係る発光デバイ
スの回路図である。

【図１４】本発明の第２の実施の形態に係る発光デバイ
スの保護回路素子の平面図である。

【図１５】図１４に示す保護回路素子のＦ１５−Ｆ１５
切断線で切った断面図である。

【図１６】本発明の第３の実施の形態に係る発光デバイ
スの回路図である。

【図１７】本発明の第３の実施の形態に係る発光デバイ
スの保護回路素子の平面図である。

【図１８】図１７に示す保護回路素子のＦ１８−Ｆ１８
切断線で切った断面図である。

【図１９】図１７に示す保護回路素子のＦ１９−Ｆ１９
切断線で切った断面図である。

【図２０】従来技術に係る発光ダイオード素子及び保護
回路の回路図である。

【図２１】従来技術に係るダイナミック点燈回路の回路
図である。

【図２２】従来技術に係る発光ダイオード素子及び保護
回路の回路図である。

【符号の説明】

１ 発光ダイオード素子 ２ 保護回路 １０ ＧａＮ系化合物半導体基板 １３ マイクロバンプ電極領域 ２０ 保護回路素子 ２１ 第１の保護ダイオード素子 ２２ 第２の保護ダイオード素子 ２３、２５ 第１のトランジスタ ２４、２６ 第２のトランジスタ ２７ 第３のトランジスタ ２８ 第４のトランジスタ ３１ 第１の電極端子 ３２ 第２の電極端子 ３３ 第３の電極端子 ４０ 基板 ４１ ｐ型半導体基板 ４２ ｎ型エピタキシャル層 ４３ ｐ型分離領域 ４５、４５Ａ、４５Ｂ ｐ型半導体領域 ４６、４６Ａ、４６Ｂ、４６Ｃ ｎ型半導体領域 １１、５１ アノード領域 １２、５２、５５ カソード領域 ５３ 発光素子側アノード領域 ５４ 発光素子側カソード領域 ５６、５７ ゲート電極 ６０ 裏面カソード領域 ７、８ 発光デバイス ７０ カソード領域板 ７５、８５ 封止体 ８０ 配線基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 33/00 Ｈ０１Ｌ 27/06 １０１Ｕ Ｆターム(参考） 5F038 AR01 AR09 BH02 BH04 BH05 BH06 BH07 BH13 BH15 DF01 DF05 DF20 EZ01 EZ02 EZ20 5F041 AA21 AA43 AA44 BB13 BB25 BB26 BB34 CA22 CA40 5F082 AA02 AA08 AA31 BA02 BC03 BC09 BC11 EA22 FA16 GA02 GA04

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１の電極端子と第２の電極端子との間
   に、互いに逆向きで直列に接続された第１及び第２の保
   護ダイオード素子と、 前記第１の電極端子に第１の主電極領域が、第２の電極
   端子に第２の主電極領域がそれぞれ接続され、第１の制
   御電極領域が前記第１の保護ダイオード素子と第２の保
   護ダイオード素子との間に接続された第１のトランジス
   タと、 前記第１の電極端子に第３の主電極領域が、第２の電極
   端子に第４の主電極領域がそれぞれ接続され、第２の制
   御電極領域が前記第１の保護ダイオード素子と第２の保
   護ダイオード素子との間に接続され、前記第１のトラン
   ジスタと逆方向の第２のトランジスタとを少なくとも備
   えたことを特徴とする保護回路。
2. 【請求項２】 前記第１の保護ダイオード素子のカソー
   ド領域と第２の保護ダイオード素子のカソード領域とが
   接続されたことを特徴とする請求項１に記載の保護回
   路。
3. 【請求項３】 前記第１の保護ダイオード素子のアノー
   ド領域と第２の保護ダイオード素子のアノード領域とが
   接続されたことを特徴とする請求項１に記載の保護回
   路。
4. 【請求項４】 前記第１のトランジスタは、第１の主電
   極領域をエミッタ領域、第２の主電極領域をコレクタ領
   域、第１の制御電極領域をベース領域とするバイポーラ
   トランジスタであり、 前記第２のトランジスタは、第３の主電極領域をコレク
   タ領域、第４の主電極領域をエミッタ領域、第２の制御
   電極領域をベース領域とするバイポーラトランジスタで
   あることを特徴とする請求項１に記載の保護回路。
5. 【請求項５】 前記第１のトランジスタ、第２のトラン
   ジスタは、いずれもｎｐｎ型バイポーラトランジスタで
   あることを特徴とする請求項４に記載の保護回路。
6. 【請求項６】 前記第１の電極端子に第５の主電極領域
   及び第３の制御電極が、前記第２の電極端子に第６の主
   電極領域がそれぞれ接続された第３のトランジスタと、 前記第１の電極端子に第７の主電極領域が、前記第２の
   電極端子に第８の主電極領域及び第４の制御電極がそれ
   ぞれ接続された第４のトランジスタとをさらに備えたこ
   とを特徴とする請求項１乃至請求項５のいずれかに記載
   の保護回路。
7. 【請求項７】 前記第３のトランジスタ、第４のトラン
   ジスタのそれぞれは、絶縁ゲート型電界効果トランジス
   タであることを特徴とする請求項６に記載の保護回路。
8. 【請求項８】 第１の電極端子と第２の電極端子との間
   に、互いに逆向きで直列に接続された第１及び第２の保
   護ダイオード素子と、 前記第１の電極端子に第１の主電極領域が、第２の電極
   端子に第２の主電極領域がそれぞれ接続され、第１の制
   御電極領域が前記第１の保護ダイオード素子と第２の保
   護ダイオード素子との間に接続された第１のトランジス
   タと、 前記第１の電極端子に第３の主電極領域が、第２の電極
   端子に第４の主電極領域がそれぞれ接続され、第２の制
   御電極領域が前記第１の保護ダイオード素子と第２の保
   護ダイオード素子との間に接続され、前記第１のトラン
   ジスタと逆方向の第２のトランジスタとを少なくとも備
   えた保護回路を、基板に搭載したことを特徴とする保護
   回路素子。
9. 【請求項９】 第１の電極端子と第２の電極端子との間
   に、互いに逆向きで直列に接続された第１及び第２の保
   護ダイオード素子と、前記第１の電極端子に第１の主電
   極領域が、第２の電極端子に第２の主電極領域がそれぞ
   れ接続され、第１の制御電極領域が前記第１の保護ダイ
   オード素子と第２の保護ダイオード素子との間に接続さ
   れた第１のトランジスタと、前記第１の電極端子に第３
   の主電極領域が、第２の電極端子に第４の主電極領域が
   それぞれ接続され、第２の制御電極領域が前記第１の保
   護ダイオード素子と第２の保護ダイオード素子との間に
   接続され、前記第１のトランジスタと逆方向の第２のト
   ランジスタとを少なくとも備えた保護回路を、基板に搭
   載した保護回路素子と、 前記第１の電極端子にカソード領域が、第２の電極端子
   にアノード領域が接続された発光ダイオード素子とを少
   なくとも備えたことを特徴とする発光デバイス。
10. 【請求項１０】 前記発光ダイオード素子は、窒化ガリ
    ウム系化合物半導体材料を利用した発光ダイオード素子
    であることを特徴とする請求項９に記載の発光デバイ
    ス。