JP2002026026A - High frequency semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は高周波半導体装置に
係り、特にベース−コレクタ間の接合容量を低減し、高
周波特性を向上できる高周波半導体装置に関する。The present invention relates to a high-frequency semiconductor device, and more particularly to a high-frequency semiconductor device capable of reducing a junction capacitance between a base and a collector and improving high-frequency characteristics.
【０００２】[0002]
【従来の技術】従来、ＧＨZ帯を扱う高周波回路では化
合物半導体素子を用いていた。しかし化合物半導体素子
は製造プロセス、技術も異なり、高価格であるので、量
産性に富みかつ既存の製造ラインで製造できるシリコン
半導体素子の開発が望まれていた。Conventionally, a high frequency circuit dealing with GH Z band was using the compound semiconductor device. However, since compound semiconductor elements have different manufacturing processes and technologies and are expensive, it has been desired to develop a silicon semiconductor element that has high mass productivity and can be manufactured on an existing manufacturing line.
【０００３】バイポーラトランジスタの高周波特性は、
利得帯域幅積（トランジション周波数）ｆTや順方向伝
達利得などで示される。The high frequency characteristics of a bipolar transistor are as follows:
Represented by such gain-bandwidth product (transition frequency) f T and forward transfer gain.
【０００４】一般的にバイポーラトランジスタのｆTは
数１に表される。In general, f T of a bipolar transistor is expressed by Equation 1.
【０００５】[0005]
【数１】 ここでτE：エミッタ時定数 τB：ベース走行時間 τ
C：コレクタ時定数τX：コレクタ空乏層走行時間 であ
る。(Equation 1) Where τE: emitter time constant τB: base transit time τ
C: Collector time constant τX: Collector depletion layer transit time.
【０００６】数１の中のτCは数２に表される。Τ C in Equation 1 is expressed in Equation 2.
【０００７】[0007]
【数２】 ここでrcs：コレクタ領域直列抵抗 ＣBC：ベース-コレ
クタ間接合容量 である。(Equation 2) Here, rcs: collector region series resistance C BC : base-collector junction capacitance.
【０００８】また、一般的に電流利得ＰＧは数３に表さ
れる。Generally, the current gain PG is expressed by the following equation (3).
【０００９】[0009]
【数３】 ここでｆT：利得帯域幅積 ＣBC：ベース-コレクタ間接
合容量 rbb：高周波トランジスタにおけるベース拡が
り（内部）抵抗 ｆ：周波数 である。(Equation 3) Here, f T : gain bandwidth product C BC : junction capacitance between base and collector rbb: base spreading (internal) resistance in a high-frequency transistor f: frequency.
【００１０】また、ＰＧを、高周波領域で使われる散乱
パラメータであるＳパラメータで表すと数４に示すよう
になる。[0010] When PG is represented by an S parameter, which is a scattering parameter used in a high frequency region, the following equation (4) is obtained.
【００１１】[0011]
【数４】 ここでS21：順方向伝達係数 S11:入力反射係数 であ
る。特に入力反射係数S 11が０の時の電力利得を順方向
伝達利得といい、数５に示すようになる。(Equation 4)Where Stwenty one： Forward transfer coefficient S11: Input reflection coefficient
You. Especially the input reflection coefficient S 11Power gain when 0 is forward
This is called a transfer gain, and is shown in Expression 5.
【００１２】[0012]
【数５】 従って、ｆTおよび順方向伝達利得を向上するために
は、様々のパラメータの改善が要求されるが、ベース−
コレクタ間接合容量ＣBCの低減が大きなキーポイントと
なる。(Equation 5) Therefore, in order to improve the f T and forward transfer gain is improved various parameters are required, the base -
Reduce the collector junction capacitance C BC is the key point.
【００１３】図５に従来の高周波トランジスタの断面図
を示す。この断面図は図６のB-B線の断面と対応してお
り、ベースパッド電極３３およびエミッタパッド電極３
４は省略してある。FIG. 5 is a sectional view of a conventional high-frequency transistor. This cross-sectional view corresponds to the cross section taken along line BB in FIG.
4 is omitted.
【００１４】この高周波トランジスタは、コレクタ領域
となる一導電型半導体基板２１と、半導体基板２１表面
に設けた逆導電型のベース領域２７と、ベース領域２７
に交互に設けたベースコンタクト領域２８および一導電
型のエミッタ領域２９と、各ベースコンタクト領域２８
にコンタクトするベース櫛歯電極３０と、各エミッタ領
域２９にコンタクトするエミッタ櫛歯電極３２と、半導
体基板２１上に設けられベース櫛歯電極３０から延在さ
れるベースパッド電極３３（図示せず）と、半導体基板
２１上に設けられエミッタ櫛歯電極３２から延在される
エミッタパッド電極３４（図示せず）とから構成され
る。This high-frequency transistor has a semiconductor substrate 21 of one conductivity type serving as a collector region, a base region 27 of the opposite conductivity type provided on the surface of the semiconductor substrate 21, and a base region 27.
Base contact regions 28 and one conductivity type emitter regions 29 alternately provided in
, A comb electrode 32 contacting each emitter region 29, and a base pad electrode 33 (not shown) provided on the semiconductor substrate 21 and extending from the comb electrode 30. And an emitter pad electrode 34 (not shown) provided on the semiconductor substrate 21 and extending from the emitter comb electrode 32.
【００１５】半導体基板２１はＮ+型半導体基板にＮ-型
エピタキシャル層を積層してコレクタ領域とする。The semiconductor substrate 21 is formed as a collector region by laminating an N − type epitaxial layer on an N + type semiconductor substrate.
【００１６】ベース領域２７は、まず半導体基板２１の
予定のベース領域に酸化膜２５と窒化膜２６を順次堆積
し、それをマスクとしてＬＯＣＯＳ酸化膜を形成する。
その後酸化膜２５および窒化膜２６を除去した後、再
度、酸化膜２５を生成し、Ｐ型のボロン（Ｂ+）をイオ
ン注入して形成する。その後保護のために窒化膜２６を
全面に堆積させる。In the base region 27, first, an oxide film 25 and a nitride film 26 are sequentially deposited on a predetermined base region of the semiconductor substrate 21, and a LOCOS oxide film is formed by using the oxide film 25 and the nitride film 26 as a mask.
Thereafter, after removing the oxide film 25 and the nitride film 26, the oxide film 25 is formed again and formed by ion-implanting P-type boron (B + ). Thereafter, a nitride film 26 is deposited on the entire surface for protection.
【００１７】ベースコンタクト領域２８はベース領域２
７上の酸化膜２５および窒化膜２６を幅0.5〜0. 8μ
ｍ、長さ15〜25μｍでエッチングして半導体基板２１を
露出させ、高濃度のボロン（Ｂ+）をイオン注入して形
成する。このベースコンタクト領域２８はベース領域２
７上に等間隔に21本形成される。The base contact region 28 is the base region 2
The oxide film 25 and the nitride film 26 on the substrate 7 have a width of 0.5 to 0.8 μm.
The semiconductor substrate 21 is exposed by etching with a length of 15 to 25 μm, and a high concentration of boron (B + ) is ion-implanted. This base contact region 28 is the base region 2
21 are formed on the 7 at equal intervals.
【００１８】エミッタ領域２９はベース領域２７上の酸
化膜２５および窒化膜２６を幅0.5〜0.8μｍ、長さ15〜
25μｍでエッチングして半導体基板２１を露出させ、ポ
リシリコン３１を介して高濃度の砒素（Ａｓ+）をイオ
ン注入して形成する。The emitter region 29 is formed by forming the oxide film 25 and the nitride film 26 on the base region 27 in a width of 0.5 to 0.8 μm and a length of 15 to 0.8 μm.
Etching is performed at 25 μm to expose the semiconductor substrate 21 and is formed by ion-implanting high concentration arsenic (As + ) through the polysilicon 31.
【００１９】このエミッタ領域２９はベース領域２７上
でベースコンタクト領域２８と交互に等間隔に配置され
る。The emitter regions 29 are arranged on the base region 27 alternately with the base contact regions 28 at equal intervals.
【００２０】ベース櫛歯電極３０はベースコンタクト領
域２８上に金属をスパッタ後、ミリングによりエッチン
グして電極を形成し、ベースパッド電極３３まで延在さ
れる。The base comb electrode 30 is formed by sputtering a metal on the base contact region 28 and then etching it by milling to form an electrode. The electrode extends to the base pad electrode 33.
【００２１】エミッタ櫛歯電極３２はエミッタ領域２９
上にポリシリコン３１を設けて、金属をスパッタ後、ミ
リングによりエッチングして電極を形成し、エミッタパ
ッド電極３４まで延在される。The emitter comb electrode 32 is connected to the emitter region 29.
Polysilicon 31 is provided thereon, and after metal is sputtered, an electrode is formed by etching by milling to extend to the emitter pad electrode 34.
【００２２】図６に従来のチップパターンの平面図を示
す。ベース領域２７の外側には、ベースパッド電極３３
およびエミッタパッド電極３４が設けられる。また、ベ
ース領域２７上のベース櫛歯電極３０とエミッタ櫛歯電
極３２は等間隔で交互にかみ合わせて配置される。FIG. 6 shows a plan view of a conventional chip pattern. A base pad electrode 33 is provided outside the base region 27.
And an emitter pad electrode 34 are provided. Further, the base comb electrodes 30 and the emitter comb electrodes 32 on the base region 27 are arranged alternately at regular intervals.
【００２３】ベースパッド電極３３およびエミッタパッ
ド電極３４は、半導体基板２１上のＬＯＣＯＳ酸化膜上
に金属をスパッタしてベースパッド電極３３およびエミ
ッタパッド電極３４を形成する。The base pad electrode 33 and the emitter pad electrode 34 are formed by sputtering metal on the LOCOS oxide film on the semiconductor substrate 21 to form the base pad electrode 33 and the emitter pad electrode 34.
【００２４】エミッタ櫛歯電極３２は、20本の櫛歯を有
し、エミッタパッド電極３４まで延在される。The emitter comb electrode 32 has 20 comb teeth and extends to the emitter pad electrode 34.
【００２５】ベース櫛歯電極３０は、エミッタ櫛歯電極
３２より1本多く21本の櫛歯を有し、ベースパッド電極
３３まで延在される。The base comb electrode 30 has 21 comb teeth, one more than the emitter comb electrode 32, and extends to the base pad electrode 33.
【００２６】数１から数５より、トランジスタの高周波
特性ｆTおよび順方向伝達利得の値を向上させるには、
ベース-コレクタ間接合容量ＣBCを低減する必要があ
る。このＣBCは、ベース領域２７とそれに接するコレク
タ領域である半導体基板２１の接合容量である。From equations (1) to (5), to improve the high-frequency characteristics f T and forward transfer gain of the transistor,
It is necessary to reduce the base-collector junction capacitance C BC . This C BC is a junction capacitance between the base region 27 and the semiconductor substrate 21 which is a collector region in contact with the base region 27.
【００２７】また、半導体装置全体のベース-コレクタ
間容量は、ベースパッド電極３３とその下のコレクタ領
域である半導体基板２１の間のＭＯＳ容量と、ベース領
域２７とそれに接するコレクタ領域である半導体基板２
１の接合容量ＣBCの和であり、このＭＯＳ容量は、ベー
スパッド電極３３を10000〜12000Åの厚みがあるＬＯＣ
ＯＳ酸化膜の上に形成することにより低減できている。The base-collector capacitance of the entire semiconductor device includes a MOS capacitance between the base pad electrode 33 and the semiconductor substrate 21 as a collector region therebelow, a base region 27 and a semiconductor substrate as a collector region in contact with the base region. 2
Is the sum of junction capacitance C BC 1, the MOS capacitance, the base pad electrode 33 has the thickness of 10000～12000A LOC
It can be reduced by forming it on the OS oxide film.
【００２８】しかし、ベース領域２７とコレクタ領域の
接合容量ＣBCの低減には限界がある。これは、ベース領
域２７上にはベースコンタクト領域２８とエミッタ領域
２９が交互に等間隔で配置されており、パターンルール
のみによってベース領域２７の面積が決定し、これによ
り、必然的にベース領域２７とコレクタ領域の接合容量
ＣBCもほぼ決定してしまうためである。However, there is a limit in reducing the junction capacitance C BC between the base region 27 and the collector region. This is because the base contact region 28 and the emitter region 29 are alternately arranged at equal intervals on the base region 27, and the area of the base region 27 is determined only by the pattern rule. And the junction capacitance C BC of the collector region is almost determined.
【００２９】[0029]
【発明が解決しようとする課題】従来の技術では、高電
流容量、低ＶＣＥsatなどのエミッタ周辺長を長くする
必要がある半導体装置において、エミッタ領域２９を増
やすとそれと交互に配置されるベースコンタクト領域２
８も必然的に増加してしまい、ベース領域２７の面積が
増えることになる。ベース領域２７の面積が増加すれば
コレクタ領域との間の接合容量ＣBCも増加してしまい、
トランジスタの高周波特性の向上が望めなかった。In the prior art, in a semiconductor device which requires a long emitter peripheral length such as a high current capacity and a low VCEsat, when the emitter region 29 is increased, the base contact region alternately arranged with the emitter region 29 is increased. 2
8 inevitably increases, and the area of the base region 27 increases. If the area of the base region 27 increases, the junction capacitance C BC with the collector region also increases,
No improvement in the high frequency characteristics of the transistor could be expected.
【００３０】[0030]
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一導電型のベース領域に一導電型のベース
コンタクト領域と逆導電型のエミッタ領域を設けた高周
波半導体装置において、前記ベース領域の一部あるいは
全部で隣接する前記ベースコンタクト領域間に複数個の
前記エミッタ領域を配置することを特徴とするもので、
ベースコンタクト領域を省いた分のベース領域面積を縮
小でき、且つエミッタ領域は複数を並設することにより
従来以上にエミッタ周辺長を長くできるので、従来以上
の電流容量でベース−コレクタ間の接合容量ＣBCを低減
し、高周波特性を向上できる高周波半導体装置を実現で
きる。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and is directed to a high-frequency semiconductor device having a base contact region of one conductivity type and an emitter region of a reverse conductivity type provided in a base region of one conductivity type. A plurality of the emitter regions are arranged between the base contact regions adjacent to each other in part or all of the region,
The base region area can be reduced by omitting the base contact region, and the emitter region can be made longer than before by arranging a plurality of emitter regions in parallel. A high-frequency semiconductor device that can reduce C BC and improve high-frequency characteristics can be realized.
【００３１】[0031]
【発明の実施の形態】図１に本発明の高周波トランジス
タの断面図を示す。この断面図は図２のA-A線の断面と
対応しており、ベースパッド電極１３およびエミッタパ
ッド電極１４は省略してある。FIG. 1 is a sectional view of a high-frequency transistor according to the present invention. This cross-sectional view corresponds to the cross section taken along the line AA in FIG. 2, and the base pad electrode 13 and the emitter pad electrode 14 are omitted.
【００３２】この高周波トランジスタは、コレクタ領域
となる一導電型半導体基板１と、半導体基板１表面に設
けた逆導電型のベース領域７と、ベース領域７に設けた
ベースコンタクト領域８および一導電型のエミッタ領域
９と、各ベースコンタクト領域８にコンタクトするベー
ス櫛歯電極１０と、各エミッタ領域９にコンタクトする
エミッタ櫛歯電極１２と、半導体基板１上に設けられベ
ース櫛歯電極１０から延在されるベースパッド電極１３
（図示せず）と、半導体基板１上に設けられエミッタ櫛
歯電極１２から延在されるエミッタパッド電極１４（図
示せず）とから構成される。In this high-frequency transistor, a semiconductor substrate 1 of one conductivity type serving as a collector region, a base region 7 of the opposite conductivity type provided on the surface of the semiconductor substrate 1, a base contact region 8 provided in the base region 7, and one conductivity type Emitter region 9, a base comb electrode 10 contacting each base contact region 8, an emitter comb electrode 12 contacting each emitter region 9, and extending from the base comb electrode 10 provided on the semiconductor substrate 1. Base pad electrode 13
(Not shown) and an emitter pad electrode 14 (not shown) provided on the semiconductor substrate 1 and extending from the emitter comb electrode 12.
【００３３】半導体基板１はＮ+型半導体基板にＮ-型エ
ピタキシャル層を積層してコレクタ領域とする。The semiconductor substrate 1 is a collector region formed by laminating an N − type epitaxial layer on an N + type semiconductor substrate.
【００３４】ベース領域７は、まず半導体基板１の予定
のベース領域に酸化膜５と窒化膜６を順次堆積し、それ
をマスクとしてＬＯＣＯＳ酸化膜を形成する。その後酸
化膜５および窒化膜６を除去した後、再度、酸化膜５を
生成し、Ｐ型のボロン（Ｂ+）をイオン注入して形成す
る。注入条件はドーズ量0.8〜2.0×1014cm-2、加速電圧
は10〜20KeVとする。その後保護のために窒化膜６を全
面に堆積させる。In the base region 7, first, an oxide film 5 and a nitride film 6 are sequentially deposited on a predetermined base region of the semiconductor substrate 1, and a LOCOS oxide film is formed using the oxide film 5 and the nitride film 6 as a mask. Then, after removing the oxide film 5 and the nitride film 6, the oxide film 5 is formed again and formed by ion-implanting P-type boron (B + ). The implantation conditions are a dose of 0.8 to 2.0 × 10 14 cm −2 and an acceleration voltage of 10 to 20 KeV. Thereafter, a nitride film 6 is deposited on the entire surface for protection.
【００３５】ベースコンタクト領域８はベース領域７上
の酸化膜５および窒化膜６を幅0.5〜0.8μｍ、長さ1 5
〜25μｍでエッチングして半導体基板１を露出させ、Ｐ
型の高濃度のボロン（Ｂ+）をイオン注入して形成す
る。注入条件はドーズ量0.5〜2.0×1015cm-2、加速電圧
は40〜60KeVとする。The base contact region 8 is formed by forming the oxide film 5 and the nitride film 6 on the base region 7 in a width of 0.5 to 0.8 μm and a length of 15
Etching at 2525 μm to expose the semiconductor substrate 1
A high concentration of boron (B + ) is formed by ion implantation. The implantation conditions are a dose of 0.5 to 2.0 × 10 15 cm −2 and an acceleration voltage of 40 to 60 KeV.
【００３６】エミッタ領域９は、ベース領域７上の酸化
膜５および窒化膜６を幅0.5〜0.8μｍ、長さ15〜25μｍ
でエッチングして半導体基板を露出させ、その上に堆積
したポリシリコン１１を介して高濃度の砒素（Ａｓ+）
をイオン注入して形成する。注入条件はドーズ量3〜8×
1015cm-2、加速電圧は80〜120KeVとする。The emitter region 9 is formed by forming the oxide film 5 and the nitride film 6 on the base region 7 in a width of 0.5 to 0.8 μm and a length of 15 to 25 μm.
To expose the semiconductor substrate, and through the polysilicon 11 deposited on the semiconductor substrate, arsenic (As + )
Is formed by ion implantation. Injection conditions are 3-8 x dose
10 15 cm -2 , and the accelerating voltage is 80 to 120 KeV.
【００３７】本発明の第１の実施の形態（図２参照）に
依れば、ベース領域７上の周辺部でベースコンタクト領
域８を省き、隣接するベースコンタクト領域８の間にエ
ミッタ領域９を２本ずつ配置し、中央部では動作しやす
いのでベースコンタクト領域８とエミッタ領域９を交互
に配置する。また、隣接する各ベースコンタクト領域８
および各エミッタ領域９は等間隔に配置され、ベースコ
ンタクト領域８は13本、エミッタ領域は20本形成され
る。According to the first embodiment of the present invention (see FIG. 2), the base contact region 8 is omitted at the peripheral portion on the base region 7, and the emitter region 9 is provided between the adjacent base contact regions 8. The base contact regions 8 and the emitter regions 9 are arranged alternately because they are arranged two by two and are easy to operate at the center. In addition, each adjacent base contact region 8
The emitter regions 9 are arranged at equal intervals, and 13 base contact regions 8 and 20 emitter regions are formed.
【００３８】本発明の第２の実施の形態（図３参照）に
依れば、ベースコンタクト領域８を省いて、ベース領域
７上の全部で隣接するベースコンタクト領域８の間にエ
ミッタ領域９を２本ずつ配置する。また、隣接する各ベ
ースコンタクト領域８および各エミッタ領域９は等間隔
に配置され、ベースコンタクト領域８は11本、エミッタ
領域９は20本形成される。According to the second embodiment of the present invention (see FIG. 3), the base contact region 8 is omitted, and the emitter region 9 is formed on the base region 7 between all adjacent base contact regions 8. Arrange two at a time. Adjacent base contact regions 8 and emitter regions 9 are arranged at equal intervals, and 11 base contact regions 8 and 20 emitter regions 9 are formed.
【００３９】本発明の第３の実施の形態（図４参照）に
依れば、ベースコンタクト領域８を省いて、ベース領域
７上の全部で隣接するベースコンタクト領域８の間にエ
ミッタ領域９を４本ずつ配置する。また、隣接する各ベ
ースコンタクト領域８および各エミッタ領域９は等間隔
に配置され、ベースコンタクト領域８は6本、エミッタ
領域９は20本形成される。According to the third embodiment of the present invention (see FIG. 4), the base contact region 8 is omitted, and the emitter region 9 is formed on the base region 7 between all adjacent base contact regions 8. Arrange them four by four. Adjacent base contact regions 8 and emitter regions 9 are arranged at equal intervals, and six base contact regions 8 and 20 emitter regions 9 are formed.
【００４０】ベース櫛歯電極１０はベースコンタクト領
域８上に金属をスパッタ後、ミリングによりエッチング
して電極を形成し、ベースパッド電極１３まで延在され
る。The base comb electrode 10 is formed by sputtering a metal on the base contact region 8 and then etching by milling to form an electrode. The base comb electrode 10 extends to the base pad electrode 13.
【００４１】エミッタ櫛歯電極１２はエミッタ領域９上
にポリシリコン１１を設けて、金属をスパッタ後、ミリ
ングによりエッチングして電極を形成し、エミッタパッ
ド電極１４まで延在される。The emitter comb electrode 12 is formed by providing polysilicon 11 on the emitter region 9, sputtering a metal, etching by milling to form an electrode, and extending to the emitter pad electrode 14.
【００４２】図２に本発明の第１の実施の形態に依るチ
ップパターンの平面図を示す。ベース領域７の両端はベ
ース櫛歯電極１０を配置する。その内側の周辺部ではベ
ース櫛歯電極１０を省いてエミッタ櫛歯電極１２を２本
ずつ並設し、中心部では動作しやすいため、ベース櫛歯
電極１０とエミッタ櫛歯電極１２を交互に配置する。ベ
ース櫛歯電極１０は13本の櫛歯を有し、エミッタ櫛歯電
極１２は従来と同じ20本の櫛歯を有することになる。FIG. 2 is a plan view of a chip pattern according to the first embodiment of the present invention. At both ends of the base region 7, base comb electrodes 10 are arranged. At the inner peripheral portion, the base comb electrodes 10 are omitted, and two emitter comb electrodes 12 are arranged side by side. At the center portion, the base comb electrodes 10 and the emitter comb electrodes 12 are alternately arranged because they are easy to operate. I do. The base comb-teeth electrode 10 has thirteen comb teeth, and the emitter comb-teeth electrode 12 has the same twenty comb teeth as in the prior art.
【００４３】図３に本発明の第２の実施の形態に依るチ
ップパターンの平面図を示す。ベース領域７の両端はベ
ース櫛歯電極１０を配置する。ベース櫛歯電極１０を省
いて、ベース領域７全部で隣接するベース櫛歯電極１０
の間にエミッタ櫛歯電極１２を２本ずつ並設する。ベー
ス櫛歯電極１０は11本の櫛歯を有し、エミッタ櫛歯電極
１２は20本の櫛歯を有することになる。FIG. 3 is a plan view of a chip pattern according to the second embodiment of the present invention. At both ends of the base region 7, base comb electrodes 10 are arranged. The base comb-teeth electrode 10 adjacent to the entire base region 7 is omitted, omitting the base comb-teeth electrode 10.
Two emitter comb electrodes 12 are arranged in parallel between them. The base comb electrode 10 has 11 comb teeth, and the emitter comb electrode 12 has 20 comb teeth.
【００４４】図４に本発明の第３の実施の形態に依るチ
ップパターンの平面図を示す。ベース領域７の両端はベ
ース櫛歯電極１０を配置する。ベース櫛歯電極１０を省
いて、ベース領域７全部で隣接するベース櫛歯電極１０
の間にエミッタ櫛歯電極１２を４本ずつ並設する。ベー
ス櫛歯電極１０は6本の櫛歯を有し、エミッタ櫛歯電極
１２は従来より多い20本の櫛歯を有することになる。FIG. 4 is a plan view of a chip pattern according to the third embodiment of the present invention. At both ends of the base region 7, base comb electrodes 10 are arranged. The base comb-teeth electrode 10 adjacent to the entire base region 7 is omitted, omitting the base comb-teeth electrode 10.
Between them, four emitter comb electrodes 12 are arranged in parallel. The base comb electrode 10 has six comb teeth, and the emitter comb electrode 12 has 20 comb teeth, which is larger than the conventional one.
【００４５】図２から図４に示すように、ベース領域７
の外側にはベースパッド電極１３およびエミッタパッド
電極１４が設けられる。また、ベース櫛歯電極１０はべ
ースパッド電極１３まで延在され、エミッタ櫛歯電極１
２はエミッタパッド電極１４まで延在される。As shown in FIG. 2 to FIG.
Outside, a base pad electrode 13 and an emitter pad electrode 14 are provided. The base comb electrode 10 extends to the base pad electrode 13 and the emitter comb electrode 1
2 extends to the emitter pad electrode 14.
【００４６】ベースパッド電極１３およびエミッタパッ
ド電極１４は、半導体基板１上のＬＯＣＯＳ酸化膜上に
金属をスパッタし、ベースパッド電極１３およびエミッ
タパッド電極１４を形成する。このＬＯＣＯＳ酸化膜は
10000〜12000Åの厚みがあるので、ベースパッド電極１
３およびエミッタパッド電極１４とその下のコレクタ領
域の間でのＭＯＳ容量が低減できる。The base pad electrode 13 and the emitter pad electrode 14 are formed by sputtering metal on the LOCOS oxide film on the semiconductor substrate 1 to form the base pad electrode 13 and the emitter pad electrode 14. This LOCOS oxide film
The base pad electrode 1
3 and the MOS capacitance between the emitter pad electrode 14 and the collector region thereunder can be reduced.
【００４７】また、ベース領域７上のベース櫛歯電極１
０とエミッタ櫛歯電極１２は、隣接する各櫛歯電極が等
間隔にかみ合わせて配置される。The base comb electrode 1 on the base region 7
0 and the emitter comb electrode 12 are arranged such that adjacent comb electrodes are meshed at equal intervals.
【００４８】本発明の特徴は、ベースコンタクト領域８
を省いてベース領域７の周辺部あるいは全部で隣接する
ベースコンタクト領域８の間にエミッタ領域９を複数並
設したことにある。The feature of the present invention is that the base contact region 8
Is omitted, and a plurality of emitter regions 9 are juxtaposed between the base contact region 8 adjacent to the peripheral portion of the base region 7 or entirely.
【００４９】この構造により、第１の実施の形態に依れ
ば、ベースコンタクト領域８は8本分縮小できるのでベ
ース領域７としては17〜19％縮小できる。With this structure, according to the first embodiment, the base contact region 8 can be reduced by eight lines, so that the base region 7 can be reduced by 17 to 19%.
【００５０】第２の実施の形態に依れば、ベースコンタ
クト領域８は10本分縮小できるので、ベース領域７は22
〜24％縮小できる。According to the second embodiment, since the base contact region 8 can be reduced by 10 lines, the base region 7
Can be reduced by ~ 24%.
【００５１】第３の実施の形態に依れば、ベースコンタ
クト領域８は15本分縮小できるので、ベース領域７は33
〜36％縮小できる。According to the third embodiment, the base region 7 can be reduced by 33 since the base contact region 8 can be reduced by 15 lines.
Can be reduced by ~ 36%.
【００５２】一方、エミッタ領域９は20本で動作するの
で、エミッタ周辺長は従来通りとなり、コレクタ電流容
量も従来通りとなる。On the other hand, since 20 emitter regions 9 are operated, the peripheral length of the emitter is the same as the conventional one, and the collector current capacity is the same as the conventional one.
【００５３】つまり、従来と同じコレクタ電流容量で、
ベース領域７の面積を低減することにより、ベース領域
７とコレクタ領域となる半導体基板１との接合容量ＣBC
を10〜14％低減できることになる。That is, with the same collector current capacity as in the prior art,
By reducing the area of the base region 7, the junction capacitance C BC between the base region 7 and the semiconductor substrate 1 serving as the collector region is reduced .
Can be reduced by 10 to 14%.
【００５４】なお、本発明ではベースコンタクト領域８
を省いて、ベース領域７の一部あるいは全部で隣接する
ベースコンタクト領域８間に複数個のエミッタ領域９が
配置されていればよく、ベースコンタクト領域８および
エミッタ領域９の配置パターンおよび本数は、本発明の
実施の形態の限りではない。In the present invention, the base contact region 8
And a plurality of emitter regions 9 may be arranged between adjacent base contact regions 8 in part or all of the base region 7. The arrangement pattern and the number of base contact regions 8 and emitter regions 9 are as follows. It is not limited to the embodiment of the present invention.
【００５５】[0055]
【発明の効果】本発明に依れば、第１にベース領域７周
辺部あるいは全部でエミッタ領域９を複数並設すること
により、ベースコンタクト領域８の本数が減らせるので
ベース領域７の面積を低減できる。具体的には、第１の
実施の形態の場合17〜19％、第２の実施の形態では22〜
24％、第３の実施の形態では33〜36％低減となる。According to the present invention, first, the number of base contact regions 8 can be reduced by arranging a plurality of emitter regions 9 in the peripheral portion of the base region 7 or in its entirety, so that the area of the base region 7 can be reduced. Can be reduced. Specifically, in the first embodiment, 17 to 19%, and in the second embodiment, 22 to 19%.
This is reduced by 24%, and 33 to 36% in the third embodiment.
【００５６】この結果、ベース領域７の面積の縮小に伴
いベース−コレクタ間の接合容量Ｃ BCを10〜14％低減で
きる。一方エミッタ領域９の本数は、従来と同じなの
で、従来と同じコレクタ電流容量を得られる。As a result, as the area of base region 7 decreases,
Base-collector junction capacitance C BC10-14% reduction
Wear. On the other hand, the number of the emitter regions 9 is the same as the conventional one.
Thus, the same collector current capacity as that of the related art can be obtained.
【００５７】ＣBCが低減すれば、利得帯域幅積（トラン
ジション周波数）ｆTおよび順方向伝達利得が向上す
る。具体的にはｆTが5〜７％、順方向伝達利得も5〜７
％向上するので高周波特性の向上に大きく寄与できる。When C BC is reduced, the gain bandwidth product (transition frequency) f T and the forward transfer gain are improved. Specifically f T is 5-7%, the forward transfer gain is also 5-7
% Can greatly contribute to the improvement of high frequency characteristics.
【００５８】第２にベースコンタクト領域８とエミッタ
領域９のパターン形状を変更するだけでよいので、従来
フローでの実現が可能となる。Secondly, since it is only necessary to change the pattern shapes of the base contact region 8 and the emitter region 9, it is possible to realize the conventional flow.
【図１】本発明に依る半導体装置を説明する断面図であ
る。FIG. 1 is a sectional view illustrating a semiconductor device according to the present invention.
【図２】本発明に依る半導体装置を説明する平面図であ
る。FIG. 2 is a plan view illustrating a semiconductor device according to the present invention.
【図３】本発明に依る半導体装置を説明する平面図であ
る。FIG. 3 is a plan view illustrating a semiconductor device according to the present invention.
【図４】本発明に依る半導体装置を説明する平面図であ
る。FIG. 4 is a plan view illustrating a semiconductor device according to the present invention.
【図５】従来の半導体装置を説明する断面図である。FIG. 5 is a cross-sectional view illustrating a conventional semiconductor device.
【図６】従来の半導体装置を説明する平面図である。FIG. 6 is a plan view illustrating a conventional semiconductor device.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP05 BA13 BA97 BB06 BB08 BB09 BB90 BE07 BE09 BE90 BH01 BH02 BH06 BH16 BH18 BP21 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F003 AP05 BA13 BA97 BB06 BB08 BB09 BB90 BE07 BE09 BE90 BH01 BH02 BH06 BH16 BH18 BP21
Claims (6)
スコンタクト領域と逆導電型のエミッタ領域を設けた高
周波半導体装置において、前記ベース領域の一部あるい
は全部で隣接する前記ベースコンタクト領域間に複数個
の前記エミッタ領域を配置することを特徴とする高周波
半導体装置。1. A high-frequency semiconductor device having a base region of one conductivity type and a base contact region of one conductivity type and an emitter region of a conductivity type opposite to each other. A high-frequency semiconductor device, wherein a plurality of the emitter regions are arranged in the semiconductor device.
ベースコンタクト領域間に複数個の前記エミッタ領域を
配置し、中央部では前記ベースコンタクト領域と前記エ
ミッタ領域を交互に配置することを特徴とする請求項１
に記載の高周波半導体装置。2. The semiconductor device according to claim 1, wherein the plurality of emitter regions are arranged between the base contact regions adjacent to each other at a peripheral portion of the base region, and the base contact regions and the emitter regions are alternately arranged at a central portion. Claim 1
2. The high-frequency semiconductor device according to 1.
ースコンタクト領域間に複数個の前記エミッタ領域を配
置することを特徴とする請求項１に記載の高周波半導体
装置。3. The high-frequency semiconductor device according to claim 1, wherein a plurality of said emitter regions are arranged between said adjacent base contact regions in the entire base region.
トしベースパッド電極まで延在されるベース櫛歯電極と
前記各エミッタ領域にコンタクトしエミッタパッド電極
まで延在されるエミッタ櫛歯電極とを備えることを特徴
とする請求項１に記載の高周波半導体装置。4. A semiconductor device comprising: a base comb electrode in contact with each base contact region and extending to a base pad electrode; and an emitter comb electrode in contact with each emitter region and extending to an emitter pad electrode. The high-frequency semiconductor device according to claim 1, wherein:
タパッド電極はＬＯＣＯＳ酸化膜上に形成されることを
特徴とする請求項４に記載の高周波半導体装置。5. The high-frequency semiconductor device according to claim 4, wherein said base pad electrode and said emitter pad electrode are formed on a LOCOS oxide film.
よび前記各エミッタ領域が等間隔になるように配置する
ことを特徴とする請求項１に記載の高周波半導体装置。6. The high-frequency semiconductor device according to claim 1, wherein the adjacent base contact regions and the adjacent emitter regions are arranged at equal intervals.
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|
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