JP2002017089A - デジタル式ｐｗｍ制御回路 - Google Patents
デジタル式ｐｗｍ制御回路Info
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Abstract
(57)【要約】
【課題】負荷３の特性や動作モードに対し、追従性や安
定性といった制御性能を向上させる。 【解決手段】誤差アンプを含めてデジタル制御方式でＰ
ＷＭ制御回路１Ｂを構成し、ＰＷＭ出力信号のデューテ
ィー比を制御する誤差アンプ部への２つの入力信号の差
を算出する減算器１Ｂａと、減算器１Ｂａからの減算結
果を保持する第１のレジスタ１Ｂｂと、第１のレジスタ
１Ｂｂの値に応じて加算器１Ｂｄへの増減データを演算
する演算器１Ｂｃと、演算器１Ｂｃからの演算結果と加
算器１Ｂｄからの出力データとを加算する加算器１Ｂｄ
と、加算器１Ｂｄの出力データであるパルス幅データを
保持する第２のレジスタ１Ｂｅとから構成され、第２の
レジスタ１Ｂｅのデータをカウンタ部（B）が一定周期
のクロックでカウントすることによりPWM信号を出力す
ることを特徴とするデジタル式のＰＷＭ制御回路１Ｂで
ある。
定性といった制御性能を向上させる。 【解決手段】誤差アンプを含めてデジタル制御方式でＰ
ＷＭ制御回路１Ｂを構成し、ＰＷＭ出力信号のデューテ
ィー比を制御する誤差アンプ部への２つの入力信号の差
を算出する減算器１Ｂａと、減算器１Ｂａからの減算結
果を保持する第１のレジスタ１Ｂｂと、第１のレジスタ
１Ｂｂの値に応じて加算器１Ｂｄへの増減データを演算
する演算器１Ｂｃと、演算器１Ｂｃからの演算結果と加
算器１Ｂｄからの出力データとを加算する加算器１Ｂｄ
と、加算器１Ｂｄの出力データであるパルス幅データを
保持する第２のレジスタ１Ｂｅとから構成され、第２の
レジスタ１Ｂｅのデータをカウンタ部（B）が一定周期
のクロックでカウントすることによりPWM信号を出力す
ることを特徴とするデジタル式のＰＷＭ制御回路１Ｂで
ある。
Description
【０００１】
【発明の属する技術分野】本発明はデジタル制御方式を
用いたＰＷＭ制御回路に関する。
用いたＰＷＭ制御回路に関する。
【０００２】
【従来の技術】スイッチング素子を用いたＰＷＭ制御方
式による負荷の駆動制御回路は省電力化や小型化に優れ
るため近年多用されている。
式による負荷の駆動制御回路は省電力化や小型化に優れ
るため近年多用されている。
【０００３】図１１に示すように、少なくとも放電灯及
びＬＣ共振回路を含む負荷３を駆動する一般的なＰＷＭ
制御回路を用いたインバータ回路は、インバータ制御回
路１とインバータ回路本体２とから構成されている。
びＬＣ共振回路を含む負荷３を駆動する一般的なＰＷＭ
制御回路を用いたインバータ回路は、インバータ制御回
路１とインバータ回路本体２とから構成されている。
【０００４】前記インバータ制御回路１は、コントロー
ル回路１Ａとアナログ式のＰＷＭ制御回路１Ｂとから構
成されている。
ル回路１Ａとアナログ式のＰＷＭ制御回路１Ｂとから構
成されている。
【０００５】また、インバータ回路本体２をスイッチン
グ制御するために一般的によく用いられるアナログ式の
ＰＷＭ（pulse width modulation）制御回路１Ｂは、コ
ントロール回路１Ａからの指令値１Ａａと実測値１Ａｂ
とを入力とし、それらの偏差に比例するＰＷＭ信号を出
力する。
グ制御するために一般的によく用いられるアナログ式の
ＰＷＭ（pulse width modulation）制御回路１Ｂは、コ
ントロール回路１Ａからの指令値１Ａａと実測値１Ａｂ
とを入力とし、それらの偏差に比例するＰＷＭ信号を出
力する。
【０００６】インバータ回路本体２は、一般的に一対の
スイッチング素子の直列回路を有し、内蔵するスイッチ
ング素子をインバータ制御回路１ＡからのＰＷＭ信号に
より交互にＯＮ／ＯＦＦさせることで、負荷３を駆動す
る交流電圧を出力する。
スイッチング素子の直列回路を有し、内蔵するスイッチ
ング素子をインバータ制御回路１ＡからのＰＷＭ信号に
より交互にＯＮ／ＯＦＦさせることで、負荷３を駆動す
る交流電圧を出力する。
【０００７】ここで、アナログ式のＰＷＭ制御回路１Ｂ
は、図１２（ａ）に示すようにコンデンサＣ２と抵抗Ｒ
とオペアンプとからなり、図１２（ｂ）に示す誤差アン
プ出力Ｓ１を出力する誤差アンプ１ＢＡと、コンデンサ
Ｃ１への充放電により図１２（ｂ）に示すのこぎり波Ｓ
２を発信する回路１ＢＢと、誤差アンプ１ＢＡと前記の
こぎり波発信回路の出力との差である図１２（ｃ）に示
すＰＷＭ信号を出力するコンパレータ１ＢＣとからなっ
ている。
は、図１２（ａ）に示すようにコンデンサＣ２と抵抗Ｒ
とオペアンプとからなり、図１２（ｂ）に示す誤差アン
プ出力Ｓ１を出力する誤差アンプ１ＢＡと、コンデンサ
Ｃ１への充放電により図１２（ｂ）に示すのこぎり波Ｓ
２を発信する回路１ＢＢと、誤差アンプ１ＢＡと前記の
こぎり波発信回路の出力との差である図１２（ｃ）に示
すＰＷＭ信号を出力するコンパレータ１ＢＣとからなっ
ている。
【０００８】ＰＷＭ制御回路１Bにおいて、誤差アンプ
出力Ｓ１とのこぎり波Ｓ２とをコンパレータ１ＢＣが比
較し、誤差アンプ出力Ｓ１に比例したデューティー比の
PWM信号が出力される。そのＰＷＭ信号を入力とするイ
ンバータ回路本体２により負荷３が駆動される。
出力Ｓ１とのこぎり波Ｓ２とをコンパレータ１ＢＣが比
較し、誤差アンプ出力Ｓ１に比例したデューティー比の
PWM信号が出力される。そのＰＷＭ信号を入力とするイ
ンバータ回路本体２により負荷３が駆動される。
【０００９】上述したように、前記コンパレータ１ＢＣ
からの出力である図１２（ｃ）に示すアナログ式のＰＷ
Ｍ制御回路からのＰＷＭ出力の特性は誤差アンプ１ＢＡ
に依存し、この構成ではＰＷＭ出力の特性は一定に固定
されたものとなる。
からの出力である図１２（ｃ）に示すアナログ式のＰＷ
Ｍ制御回路からのＰＷＭ出力の特性は誤差アンプ１ＢＡ
に依存し、この構成ではＰＷＭ出力の特性は一定に固定
されたものとなる。
【００１０】
【発明が解決しようとする課題】しかしながらインバー
タ回路が駆動する対象としては、放電灯やLC共振回路な
どがあり、これらの負荷としての特性を考えると、過渡
時や定常時といったそれぞれの動作モードにより負荷特
性が異なり、その負荷特性に応じた制御が求められる。
タ回路が駆動する対象としては、放電灯やLC共振回路な
どがあり、これらの負荷としての特性を考えると、過渡
時や定常時といったそれぞれの動作モードにより負荷特
性が異なり、その負荷特性に応じた制御が求められる。
【００１１】すなわち過渡時においては早期に目標値に
追従するために急峻な電圧・電流の供給が必要とされ、
定常時には安定した動作のための電圧・電流供給が求め
られる。
追従するために急峻な電圧・電流の供給が必要とされ、
定常時には安定した動作のための電圧・電流供給が求め
られる。
【００１２】このような負荷３からの要求に対して、図
１２（ａ）に示すような従来のアナログ式誤差アンプ回
路では両方の動作モード即ち過渡時及び定常時に対応す
るため、その中間的な特性に設定することで対処してい
るが、負荷の種類によっては対処しきれない場合もあ
り、目標値への追従が遅れたり、安定性に欠けたりする
場合が生ずる。
１２（ａ）に示すような従来のアナログ式誤差アンプ回
路では両方の動作モード即ち過渡時及び定常時に対応す
るため、その中間的な特性に設定することで対処してい
るが、負荷の種類によっては対処しきれない場合もあ
り、目標値への追従が遅れたり、安定性に欠けたりする
場合が生ずる。
【００１３】本発明は、このような従来のアナログ式Ｐ
ＷＭ制御回路が有していた問題を解決しようとするもの
であり、負荷特性に対応して安定性及び追従性を図るこ
とのできるデジタル式ＰＷＭ制御回路を提供することを
目的とする。
ＷＭ制御回路が有していた問題を解決しようとするもの
であり、負荷特性に対応して安定性及び追従性を図るこ
とのできるデジタル式ＰＷＭ制御回路を提供することを
目的とする。
【００１４】
【課題を解決するための手段】請求項１に記載の発明に
あっては、ＰＷＭ方式を用いるインバータの制御回路に
おいて、パルス幅データを出力する誤差アンプ部と、該
パルス幅データに基づいてＰＷＭ信号を出力するカウン
タ部とから構成されるＰＷＭ制御回路であって、前記誤
差アンプ部は入力される２つの信号の差である絶対値や
符号を算出する減算器と、該減算器からの減算結果を保
持する第１のレジスタと、該第１のレジスタの値に応じ
て増減データを演算する演算器と、該演算器からの出力
データとパルス幅データとを加算する加算器と、該加算
器からの出力データであるパルス幅データを保持する第
２のレジスタと、から構成されるとともに、前記カウン
タ部が前記第２のレジスタから出力されるパルス幅デー
タを一定周期のクロックでカウントすることによりＰＷ
Ｍ信号を出力することを特徴とするものである。
あっては、ＰＷＭ方式を用いるインバータの制御回路に
おいて、パルス幅データを出力する誤差アンプ部と、該
パルス幅データに基づいてＰＷＭ信号を出力するカウン
タ部とから構成されるＰＷＭ制御回路であって、前記誤
差アンプ部は入力される２つの信号の差である絶対値や
符号を算出する減算器と、該減算器からの減算結果を保
持する第１のレジスタと、該第１のレジスタの値に応じ
て増減データを演算する演算器と、該演算器からの出力
データとパルス幅データとを加算する加算器と、該加算
器からの出力データであるパルス幅データを保持する第
２のレジスタと、から構成されるとともに、前記カウン
タ部が前記第２のレジスタから出力されるパルス幅デー
タを一定周期のクロックでカウントすることによりＰＷ
Ｍ信号を出力することを特徴とするものである。
【００１５】請求項２に記載の発明にあっては、請求項
１に記載の発明において、前記第２のレジスタのデータ
更新時間即ちデータ更新クロックの周波数を、外部から
設定変更できる構成を有することを特徴とするものであ
る。
１に記載の発明において、前記第２のレジスタのデータ
更新時間即ちデータ更新クロックの周波数を、外部から
設定変更できる構成を有することを特徴とするものであ
る。
【００１６】請求項３に記載の発明にあっては、請求項
１乃至２に記載の発明において、前記演算器は、前記減
算器の減算結果に従ってデータを出力し、出力データを
もとに前記第２のレジスタが前記加算器を通して一定時
間間隔でデータを更新するインクリメンタとして動作す
ることを特徴とするものである。
１乃至２に記載の発明において、前記演算器は、前記減
算器の減算結果に従ってデータを出力し、出力データを
もとに前記第２のレジスタが前記加算器を通して一定時
間間隔でデータを更新するインクリメンタとして動作す
ることを特徴とするものである。
【００１７】請求項４に記載の発明にあっては、請求項
１乃至２に記載の発明において、前記演算器は、前記減
算器の減算結果に従って所定の「＋」または「−」の値
としてデータを出力し、出力データをもとに前記第２の
レジスタが前記加算器を通して一定時間間隔でデータを
更新するインクリメンタとして動作することを特徴とす
るものである。
１乃至２に記載の発明において、前記演算器は、前記減
算器の減算結果に従って所定の「＋」または「−」の値
としてデータを出力し、出力データをもとに前記第２の
レジスタが前記加算器を通して一定時間間隔でデータを
更新するインクリメンタとして動作することを特徴とす
るものである。
【００１８】請求項５に記載の発明にあっては、請求項
１乃至２に記載の発明において、前記演算器は、前記減
算器の減算結果に従って所定の「＋」または「−」の値
としてデータを出力し、出力データをもとに前記第２の
レジスタが前記加算器からの出力データを更新する時間
間隔を、前記減算器の減算結果の絶対値に基づいて変更
するようにしたことを特徴とするものである。
１乃至２に記載の発明において、前記演算器は、前記減
算器の減算結果に従って所定の「＋」または「−」の値
としてデータを出力し、出力データをもとに前記第２の
レジスタが前記加算器からの出力データを更新する時間
間隔を、前記減算器の減算結果の絶対値に基づいて変更
するようにしたことを特徴とするものである。
【００１９】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。図１は、本発明の第１実施形態
によるデジタル式ＰＷＭ制御回路の基本構成図である。
図１において、誤差アンプ部（Ａ）が図１２（ａ）に示
す従来のアナログ式の誤差アンプ１ＢＡに相当するとこ
ろで、コントロール回路１Ａから誤差アンプ部（Ａ）へ
の２つの入力である指令値１Ａａと実測値１Ａｂの差を
算出する減算器１Ｂａと、減算器１Ｂａの出力データを
保持する第１のレジスタ１Ｂｂと、第１のレジスタ１Ｂ
ｂの値に応じてパルス幅データの増減ステップを算出す
る演算器１Ｂｃと、演算器１Ｂｃの出力データと現在の
パルス幅データとを加算し、次のパルス幅データを算出
する加算器１Ｂｄと、加算器１Ｂｄの出力データを保持
する第２のレジスタ１Ｂｅとから構成されている。
の実施形態を説明する。図１は、本発明の第１実施形態
によるデジタル式ＰＷＭ制御回路の基本構成図である。
図１において、誤差アンプ部（Ａ）が図１２（ａ）に示
す従来のアナログ式の誤差アンプ１ＢＡに相当するとこ
ろで、コントロール回路１Ａから誤差アンプ部（Ａ）へ
の２つの入力である指令値１Ａａと実測値１Ａｂの差を
算出する減算器１Ｂａと、減算器１Ｂａの出力データを
保持する第１のレジスタ１Ｂｂと、第１のレジスタ１Ｂ
ｂの値に応じてパルス幅データの増減ステップを算出す
る演算器１Ｂｃと、演算器１Ｂｃの出力データと現在の
パルス幅データとを加算し、次のパルス幅データを算出
する加算器１Ｂｄと、加算器１Ｂｄの出力データを保持
する第２のレジスタ１Ｂｅとから構成されている。
【００２０】この構成により、減算器１Ｂａおよび第１
のレジスタ１Ｂｂで２つの入力の差を算出し、演算器１
Ｂｃと加算器１Ｂｄと第２のレジスタ１Ｂｅで誤差アン
プとしての動作をさせている。
のレジスタ１Ｂｂで２つの入力の差を算出し、演算器１
Ｂｃと加算器１Ｂｄと第２のレジスタ１Ｂｅで誤差アン
プとしての動作をさせている。
【００２１】また、第１のレジスタ１Ｂｂと第２のレジ
スタ１Ｂｅのデータを更新するラッチ制御やＲＣＹ信号
を外部から設定変更可能とすることで、誤差アンプとし
ての追従速度を設定変更可能としている。
スタ１Ｂｅのデータを更新するラッチ制御やＲＣＹ信号
を外部から設定変更可能とすることで、誤差アンプとし
ての追従速度を設定変更可能としている。
【００２２】さらに、カウンタ部（Ｂ）が、誤差アンプ
部（Ａ）の出力するパルス幅データを実際のＰＷＭ信号
に変換して出力し、図１に示すようにパルス幅データの
値をプリセット入力とするプリセットカウンタ１Ｂｆ
と、プリセットカウンタ１Ｂｆがカウントアップした際
に出力されるＲＣＹ（リップルキャリー）信号を保持す
るフリップフロップ１Ｂｇと、ＰＷＭ信号の周波数を設
定するとともに、プリセットカウンタ１Ｂｆおよびフリ
ップフロップ１Ｂｇを初期化するクロックを発生する第
１のクロック１Ｂｈと、プリセットカウンタ１Ｂｆがカ
ウントするクロックを発生する第２のクロック１Ｂｉ
と、フリップフロップ１ＢｇのＱＢ出力および第１のク
ロック１Ｂｈのクロック信号を入力とし、この２つの入
力信号から回路全体のＰＷＭ信号を出力するＡＮＤ回路
１Ｂｊとから構成されている。
部（Ａ）の出力するパルス幅データを実際のＰＷＭ信号
に変換して出力し、図１に示すようにパルス幅データの
値をプリセット入力とするプリセットカウンタ１Ｂｆ
と、プリセットカウンタ１Ｂｆがカウントアップした際
に出力されるＲＣＹ（リップルキャリー）信号を保持す
るフリップフロップ１Ｂｇと、ＰＷＭ信号の周波数を設
定するとともに、プリセットカウンタ１Ｂｆおよびフリ
ップフロップ１Ｂｇを初期化するクロックを発生する第
１のクロック１Ｂｈと、プリセットカウンタ１Ｂｆがカ
ウントするクロックを発生する第２のクロック１Ｂｉ
と、フリップフロップ１ＢｇのＱＢ出力および第１のク
ロック１Ｂｈのクロック信号を入力とし、この２つの入
力信号から回路全体のＰＷＭ信号を出力するＡＮＤ回路
１Ｂｊとから構成されている。
【００２３】次に、図２にカウンタ部（Ｂ）の動作タイ
ムチャートを示す。図２（ａ）に示す第１のクロック１
Ｂｈが回路全体のＰＷＭ周期Ｔ１を規定し、プリセット
カウンタ１Ｂｆが図２（ｂ）に示す第２のクロック１Ｂ
ｉを図２（ｃ）に示すカウンタデータ分だけカウントす
ると、図２（ｄ）に示すＲＣＹ信号が送出される。
ムチャートを示す。図２（ａ）に示す第１のクロック１
Ｂｈが回路全体のＰＷＭ周期Ｔ１を規定し、プリセット
カウンタ１Ｂｆが図２（ｂ）に示す第２のクロック１Ｂ
ｉを図２（ｃ）に示すカウンタデータ分だけカウントす
ると、図２（ｄ）に示すＲＣＹ信号が送出される。
【００２４】図２（ａ）に示す第１のクロック１Ｂｈと
図２（ｅ）に示すフリップフロップ出力ＱＢ信号とを入
力とするＡＮＤ回路１Ｂｊからの出力が、図２（ｆ）に
示すＰＷＭ出力となり、これが回路全体のＰＷＭ出力で
あり、このＰＷＭ出力のＯＮ時間がＴ２となる。
図２（ｅ）に示すフリップフロップ出力ＱＢ信号とを入
力とするＡＮＤ回路１Ｂｊからの出力が、図２（ｆ）に
示すＰＷＭ出力となり、これが回路全体のＰＷＭ出力で
あり、このＰＷＭ出力のＯＮ時間がＴ２となる。
【００２５】上述したように、本発明の第１実施形態に
より、図１２に示す従来のアナログ式のＰＷＭ制御回路
と等価な動作を得ることができるとともに、クロックや
演算器１Ｂｃを負荷の特性や動作モードに応じて設定す
ることで、デジタル回路としての特性を利用して従来の
誤差アンプでは実現できないような細かな制御特性をも
った誤差アンプを実現することができる。
より、図１２に示す従来のアナログ式のＰＷＭ制御回路
と等価な動作を得ることができるとともに、クロックや
演算器１Ｂｃを負荷の特性や動作モードに応じて設定す
ることで、デジタル回路としての特性を利用して従来の
誤差アンプでは実現できないような細かな制御特性をも
った誤差アンプを実現することができる。
【００２６】次に、図３（１）に本発明の第２実施形態
によるデジタル式ＰＷＭ制御回路の演算器の構成図を示
す。本実施形態は、図１に示す第１実施形態における演
算器１Ｂｃを図３（１）に示す演算回路１Ｂｋ、ダウン
カウンタ１Ｂｍ及びＬＯＧＩＣ回路１Ｂｎからなる演算
器に置き換えたものである。
によるデジタル式ＰＷＭ制御回路の演算器の構成図を示
す。本実施形態は、図１に示す第１実施形態における演
算器１Ｂｃを図３（１）に示す演算回路１Ｂｋ、ダウン
カウンタ１Ｂｍ及びＬＯＧＩＣ回路１Ｂｎからなる演算
器に置き換えたものである。
【００２７】ここで本実施形態の動作について説明する
と、演算回路１Ｂｋは第１のレジスタ１Ｂｂの値に応じ
て加算器１Ｂｄが加算していくデータを出力し、その絶
対値をダウンカウンタ１Ｂｍへ、符号をＬＯＧＩＣ回路
１Ｂｎへ出力する。ダウンカウンタ１Ｂｍには演算回路
１Ｂｋの絶対値がプリセットされる。そして、カウンタ
部（Ｂ）からのＲＣＹ信号によりダウンカウントを行
い、カウントデータをＬＯＧＩＣ回路１Ｂｎに出力す
る。ＬＯＧＩＣ回路１Ｂｎでは、カウントデータを監視
し、カウントデータが０でない場合には演算回路１Ｂｋ
から入力される符号により「１」または「−１」を加算
器１Ｂｄに出力し、カウントデータが０の場合には
「０」を加算器１Ｂｄに出力する。
と、演算回路１Ｂｋは第１のレジスタ１Ｂｂの値に応じ
て加算器１Ｂｄが加算していくデータを出力し、その絶
対値をダウンカウンタ１Ｂｍへ、符号をＬＯＧＩＣ回路
１Ｂｎへ出力する。ダウンカウンタ１Ｂｍには演算回路
１Ｂｋの絶対値がプリセットされる。そして、カウンタ
部（Ｂ）からのＲＣＹ信号によりダウンカウントを行
い、カウントデータをＬＯＧＩＣ回路１Ｂｎに出力す
る。ＬＯＧＩＣ回路１Ｂｎでは、カウントデータを監視
し、カウントデータが０でない場合には演算回路１Ｂｋ
から入力される符号により「１」または「−１」を加算
器１Ｂｄに出力し、カウントデータが０の場合には
「０」を加算器１Ｂｄに出力する。
【００２８】図３（２）に本実施形態における演算器の
動作タイムチャートを示す。図３（２）の（ａ）に示す
ように第１のレジスタ１Ｂｂのラッチ制御から少し遅れ
て、図３（２）の（ｂ）に示す第１のレジスタ１Ｂｂの
データが更新され、さらに少し遅れて演算回路１Ｂｋが
図３（２）の（ｃ）に示す演算結果を出力する。図３
（２）の（ｇ）に示すＲＣＹ信号が入力されるごとに、
図３（２）の（ｅ）に示すカウントデータがデクリメン
トされ、それに対応して図３（２）の（ｈ）に示すレジ
スタのデータがインクリメント／デクリメントされる構
成をとっている。
動作タイムチャートを示す。図３（２）の（ａ）に示す
ように第１のレジスタ１Ｂｂのラッチ制御から少し遅れ
て、図３（２）の（ｂ）に示す第１のレジスタ１Ｂｂの
データが更新され、さらに少し遅れて演算回路１Ｂｋが
図３（２）の（ｃ）に示す演算結果を出力する。図３
（２）の（ｇ）に示すＲＣＹ信号が入力されるごとに、
図３（２）の（ｅ）に示すカウントデータがデクリメン
トされ、それに対応して図３（２）の（ｈ）に示すレジ
スタのデータがインクリメント／デクリメントされる構
成をとっている。
【００２９】これは、図４（ａ）に示すように減算結果
がノイズ信号を含んでいる場合、第１実施形態では図４
（ｂ）に示す演算器出力が減算結果に応じて即時に変化
するが、本実施形態では図３ｂ（ｇ）に示すＲＣＹ信号
をもとにインクリメント／デクリメントしながら所定の
結果に近づいていくような構成をとっているので、図４
（ｃ）に示す演算器出力のようにノイズの影響を受けに
くいものとなる。本実施形態のような演算器にすること
で、ノイズ耐性の高い誤差アンプを構成でき、安定した
制御を得ることができる。
がノイズ信号を含んでいる場合、第１実施形態では図４
（ｂ）に示す演算器出力が減算結果に応じて即時に変化
するが、本実施形態では図３ｂ（ｇ）に示すＲＣＹ信号
をもとにインクリメント／デクリメントしながら所定の
結果に近づいていくような構成をとっているので、図４
（ｃ）に示す演算器出力のようにノイズの影響を受けに
くいものとなる。本実施形態のような演算器にすること
で、ノイズ耐性の高い誤差アンプを構成でき、安定した
制御を得ることができる。
【００３０】また、図３（１）におけるダウンカウンタ
１Ｂｍのクロックをカウンタ部（Ｂ）からのＲＣＹ信号
の代わりに、外部から設定変更可能とすることにより、
インバータ回路の動作モードに応じて追従性能を変更す
ることも可能で、本発明で目的とした動作モードに対応
した制御性能の向上をはかることができる。
１Ｂｍのクロックをカウンタ部（Ｂ）からのＲＣＹ信号
の代わりに、外部から設定変更可能とすることにより、
インバータ回路の動作モードに応じて追従性能を変更す
ることも可能で、本発明で目的とした動作モードに対応
した制御性能の向上をはかることができる。
【００３１】また、図５に制御性をより向上させる別の
例として本発明の第３実施形態を示す。なお、本実施形
態のデジタル式ＰＷＭ制御回路の基本構成は、第１実施
形態のものとよく似ており、同じ部分については同一の
番号を付して、その詳細な説明を省略する。本実施形態
は、プリセットカウンタ１Ｂｆに出力するパルス幅デー
タを保持する第２のレジスタ１Ｂｅのデータ更新を、プ
リセットカウンタ１Ｂｆがカウントアップするたびごと
に出力するＲＣＹ（リップルキャリー）信号を用いて行
うのに対し、本実施形態では第３のクロック１Ｂｏを用
いてデータ更新を行うようにしたものである。
例として本発明の第３実施形態を示す。なお、本実施形
態のデジタル式ＰＷＭ制御回路の基本構成は、第１実施
形態のものとよく似ており、同じ部分については同一の
番号を付して、その詳細な説明を省略する。本実施形態
は、プリセットカウンタ１Ｂｆに出力するパルス幅デー
タを保持する第２のレジスタ１Ｂｅのデータ更新を、プ
リセットカウンタ１Ｂｆがカウントアップするたびごと
に出力するＲＣＹ（リップルキャリー）信号を用いて行
うのに対し、本実施形態では第３のクロック１Ｂｏを用
いてデータ更新を行うようにしたものである。
【００３２】これにより、第２のレジスタ１Ｂｅのデー
タ更新間隔を、第３のクロック１Ｂｏのクロック周波数
を変更することにより任意に行うことができ、結果とし
て制御性がより向上される。つまり過渡時の追従性を要
求される場合はクロックを速く、定常時の安定性を要求
される場合はクロックを遅くして耐ノイズ性を向上させ
ることができる。
タ更新間隔を、第３のクロック１Ｂｏのクロック周波数
を変更することにより任意に行うことができ、結果とし
て制御性がより向上される。つまり過渡時の追従性を要
求される場合はクロックを速く、定常時の安定性を要求
される場合はクロックを遅くして耐ノイズ性を向上させ
ることができる。
【００３３】さらに、同様な効果を得ることを目的とし
た他の例として、図６に示す本発明の第４実施形態のよ
うに第２のレジスタ１Ｂｅとプリセットカウンタ１Ｂｆ
の間にデジタルフィルタ１Ｂｑを設けることも可能であ
る。デジタルフィルタ１Ｂｑの係数や第４のクロック１
Ｂｐのクロック周波数を変更することにより、上述した
第３実施形態での第３のクロック１Ｂｏのクロック周波
数を変更することによる制御性の向上と同様の効果が得
られる。
た他の例として、図６に示す本発明の第４実施形態のよ
うに第２のレジスタ１Ｂｅとプリセットカウンタ１Ｂｆ
の間にデジタルフィルタ１Ｂｑを設けることも可能であ
る。デジタルフィルタ１Ｂｑの係数や第４のクロック１
Ｂｐのクロック周波数を変更することにより、上述した
第３実施形態での第３のクロック１Ｂｏのクロック周波
数を変更することによる制御性の向上と同様の効果が得
られる。
【００３４】次に、図７に本発明の第５実施形態の動作
波形を示す。本実施形態は、上述した第３実施形態の構
成において減算器１Ｂａの減算結果の符号に基づいて、
演算器１Ｂｃが一定の「＋」または「−」の値を出力
し、第３のクロック１Ｂｏが一定周波数のパルスを第２
のレジスタ１Ｂｅへ出力し、その結果、第２のレジスタ
１Ｂｅがインクリメンタ／デクリメンタとして動作する
ものである。
波形を示す。本実施形態は、上述した第３実施形態の構
成において減算器１Ｂａの減算結果の符号に基づいて、
演算器１Ｂｃが一定の「＋」または「−」の値を出力
し、第３のクロック１Ｂｏが一定周波数のパルスを第２
のレジスタ１Ｂｅへ出力し、その結果、第２のレジスタ
１Ｂｅがインクリメンタ／デクリメンタとして動作する
ものである。
【００３５】図７において、図５に示す誤差アンプ部
（Ａ）への２つの入力が図７（ａ）に示される信号であ
ったときの演算器１Ｂｃからの出力を図７（ｂ）の演算
器出力として示し、その演算器出力が加算器１Ｂｄで演
算された結果を図７（ｃ）に示すレジスタ１Bｅのデー
タとして示している。本実施形態では、演算器１Ｂｃは
減算器１Ｂａの減算結果の符号に基づいて一定の「＋」
または「−」の値を出力するようにしているので、安定
性の向上をはかることができる。
（Ａ）への２つの入力が図７（ａ）に示される信号であ
ったときの演算器１Ｂｃからの出力を図７（ｂ）の演算
器出力として示し、その演算器出力が加算器１Ｂｄで演
算された結果を図７（ｃ）に示すレジスタ１Bｅのデー
タとして示している。本実施形態では、演算器１Ｂｃは
減算器１Ｂａの減算結果の符号に基づいて一定の「＋」
または「−」の値を出力するようにしているので、安定
性の向上をはかることができる。
【００３６】図７では安定性を得るための第５実施形態
の動作波形を示したが、図８では誤差アンプ（Ａ）の追
従性を向上させた本発明の第６実施形態の動作波形を示
す。なお、本実施形態のデジタル式ＰＷＭ制御回路の基
本構成は、第３実施形態のものとよく似ており、同じ部
分については同一の番号を付して、その詳細な説明を省
略する。図５に示す誤差アンプ部（Ａ）への２つの入力
が図８（ａ）に示される信号であったときの、演算器１
Ｂｃからの出力を図８（ｂ）の演算器出力として示し、
演算器出力が加算器１Ｂｄで演算された結果を図８
（ｃ）に示すレジスタ１Ｂｅのデータとして示してい
る。
の動作波形を示したが、図８では誤差アンプ（Ａ）の追
従性を向上させた本発明の第６実施形態の動作波形を示
す。なお、本実施形態のデジタル式ＰＷＭ制御回路の基
本構成は、第３実施形態のものとよく似ており、同じ部
分については同一の番号を付して、その詳細な説明を省
略する。図５に示す誤差アンプ部（Ａ）への２つの入力
が図８（ａ）に示される信号であったときの、演算器１
Ｂｃからの出力を図８（ｂ）の演算器出力として示し、
演算器出力が加算器１Ｂｄで演算された結果を図８
（ｃ）に示すレジスタ１Ｂｅのデータとして示してい
る。
【００３７】本実施形態では、図８（ｂ）に示す演算器
出力が減算器１Ｂａの減算結果の符号および絶対値の両
方に従って出力されている。これにより追従性が向上
し、アナログアンプに近い性能が得られる。
出力が減算器１Ｂａの減算結果の符号および絶対値の両
方に従って出力されている。これにより追従性が向上
し、アナログアンプに近い性能が得られる。
【００３８】また、図９に安定性と追従性を向上させる
ことを目的とした本発明の第７実施形態の動作波形を示
す。この動作波形を出力する本実施形態は、図１０に示
すように第５のクロック１Ｂｒのクロック周波数が減算
器１Ｂａの減算結果の絶対値に応じて変化し、演算器１
Ｂｃが減算器１Ｂａの減算結果の符号に基づいて一定の
「＋」または「−」の値を出力するようにしたものであ
る。
ことを目的とした本発明の第７実施形態の動作波形を示
す。この動作波形を出力する本実施形態は、図１０に示
すように第５のクロック１Ｂｒのクロック周波数が減算
器１Ｂａの減算結果の絶対値に応じて変化し、演算器１
Ｂｃが減算器１Ｂａの減算結果の符号に基づいて一定の
「＋」または「−」の値を出力するようにしたものであ
る。
【００３９】第５のクロック１Ｂｒは、クロックの周波
数を減算結果の絶対値が大きいときは高く、小さいとき
には低くなるように設定することにより、追従性・安定
性の向上を得ることができるものである。図５における
誤差アンプ部（Ａ）への２つの入力が図９（ａ）に示さ
れる信号であったときの減算器１Ｂａによる減算結果を
図９（ｂ）の減算器出力として示し、その減算器出力が
演算器１Ｂｃにより演算された演算結果を図９（ｂ）の
演算器出力として示し、その演算器出力が加算器１Ｂｄ
で演算された結果を図９（ｃ）のレジスタ１Ｂｅのデー
タとして示している。
数を減算結果の絶対値が大きいときは高く、小さいとき
には低くなるように設定することにより、追従性・安定
性の向上を得ることができるものである。図５における
誤差アンプ部（Ａ）への２つの入力が図９（ａ）に示さ
れる信号であったときの減算器１Ｂａによる減算結果を
図９（ｂ）の減算器出力として示し、その減算器出力が
演算器１Ｂｃにより演算された演算結果を図９（ｂ）の
演算器出力として示し、その演算器出力が加算器１Ｂｄ
で演算された結果を図９（ｃ）のレジスタ１Ｂｅのデー
タとして示している。
【００４０】また、上述した第６実施形態と第７実施形
態の組み合わせの例として、減算器１Ｂａの減算結果に
応じて演算器１Ｂｃの符号と絶対値および第５のクロッ
ク１Ｂｒの周波数を変えて誤差アンプ（Ａ）を構成する
ことも可能である。これにより、負荷特性や動作モード
に応じてより細かな制御が実現できるとともに、追従性
・応答性により優れた誤差アンプ（Ａ）を構成すること
ができる。
態の組み合わせの例として、減算器１Ｂａの減算結果に
応じて演算器１Ｂｃの符号と絶対値および第５のクロッ
ク１Ｂｒの周波数を変えて誤差アンプ（Ａ）を構成する
ことも可能である。これにより、負荷特性や動作モード
に応じてより細かな制御が実現できるとともに、追従性
・応答性により優れた誤差アンプ（Ａ）を構成すること
ができる。
【００４１】尚、図４、７、８、９の各図は実際にはデ
ジタル値として処理されるが、イメージ的にわかりやす
くするためアナログで表示している。
ジタル値として処理されるが、イメージ的にわかりやす
くするためアナログで表示している。
【００４２】
【発明の効果】本発明のデジタル式ＰＷＭ制御回路によ
れば、負荷特性や動作モードに対し最適に制御を行うこ
とができ、追従性・安定性の高いデジタル式ＰＷＭ制御
回路を提供することができるとともに、回路構成が簡略
化され、回路が小型化できるという効果を奏する。
れば、負荷特性や動作モードに対し最適に制御を行うこ
とができ、追従性・安定性の高いデジタル式ＰＷＭ制御
回路を提供することができるとともに、回路構成が簡略
化され、回路が小型化できるという効果を奏する。
【図１】本発明の第１実施形態によるデジタル式ＰＷＭ
制御回路の基本構成図である。
制御回路の基本構成図である。
【図２】上記発明のカウンタ部の動作波形を示す図であ
る。
る。
【図３】本発明の第２実施形態によるデジタル式ＰＷＭ
制御回路における演算器の回路構成図と上記発明の誤差
アンプ部の動作タイムチャートである。
制御回路における演算器の回路構成図と上記発明の誤差
アンプ部の動作タイムチャートである。
【図４】上記発明の演算器の動作波形図である。
【図５】本発明の第３実施形態によるクロックを外部よ
り設定変更可能としたデジタル式ＰＷＭ制御回路構成図
である。
り設定変更可能としたデジタル式ＰＷＭ制御回路構成図
である。
【図６】本発明の第４実施形態によるデジタルフィルタ
の構成図である。
の構成図である。
【図７】本発明の第５実施形態によるデジタル式ＰＷＭ
制御回路の動作波形図である。
制御回路の動作波形図である。
【図８】本発明の第６実施形態によるデジタル式ＰＷＭ
制御回路の動作波形図である。
制御回路の動作波形図である。
【図９】本発明の第７実施形態によるデジタル式ＰＷＭ
制御回路の動作波形図である。
制御回路の動作波形図である。
【図１０】上記発明の回路構成図である。
【図１１】一般的なインバータ制御回路のブロック図で
ある。
ある。
【図１２】従来のアナログ式ＰＷＭ制御回路とその出力
図である。
図である。
１ インバータ制御回路 ２ インバータ回路本体 ３ 負荷 １Ａ コントロール回路 １Ａａ 指令値 １Ａｂ 実測値 １Ｂ ＰＷＭ制御回路 １ＢＡ 誤差アンプ １ＢＢ のこぎり波発信回路 １ＢＣ コンパレータ １Ｂａ 減算器 １Ｂｂ 第１のレジスタ １Ｂｃ 演算器 １Ｂｄ 加算器 １Ｂｅ 第２のレジスタ １Ｂｆ プリセットカウンタ １Ｂｇ フリップフロップ １Ｂｈ 第１のクロック １Ｂｉ 第２のクロック １Ｂｊ ＡＮＤ回路 １Ｂｋ 演算回路 １Ｂｍ ダウンカウンタ １Ｂｎ ＬＯＧＩＣ回路 １Ｂｏ 第３のクロック １Ｂｐ 第４のクロック １Ｂｑ デジタルフィルタ １Ｂｒ 第５のクロック Ｃ１ のこぎり波発信回路におけるコンデンサ Ｃ２ 誤差アンプ部におけるコンデンサ Ｒ 抵抗 Ｓ１ 誤差アンプ出力 Ｓ２ のこぎり波
Claims (5)
- 【請求項１】ＰＷＭ方式を用いるインバータの制御回路
において、パルス幅データを出力する誤差アンプ部と、
前記パルス幅データに基づいてＰＷＭ信号を出力するカ
ウンタ部とから構成されるデジタル式ＰＷＭ制御回路で
あって、前記誤差アンプ部は、入力される２つの信号の
差である絶対値や符号を算出する減算器と、該減算器か
らの減算結果を保持する第１のレジスタと、該第１のレ
ジスタの値に応じて増減データを演算する演算器と、該
演算器からの出力データとパルス幅データとを加算する
加算器と、該加算器からの出力データであるパルス幅デ
ータを保持する第２のレジスタと、から構成されるとと
もに、前記カウンタ部が前記第２のレジスタから出力さ
れるパルス幅データを一定周期のクロックでカウントす
ることによりＰＷＭ信号を出力することを特徴とするデ
ジタル式ＰＷＭ制御回路。 - 【請求項２】前記第２のレジスタのデータ更新時間であ
るデータ更新クロックの周波数を、外部から設定変更で
きる構成を有することを特徴とする請求項１記載のデジ
タル式ＰＷＭ制御回路。 - 【請求項３】前記演算器は、前記減算器の減算結果に従
ってデータを出力し、出力データをもとに前記第２のレ
ジスタが前記加算器を通して一定時間間隔でデータを更
新するインクリメンタとして動作することを特徴とする
請求項１乃至請求項２記載のデジタル式ＰＷＭ制御回
路。 - 【請求項４】前記演算器は、前記減算器の減算結果に従
って所定の「＋」または「−」の値としてデータを出力
し、出力データをもとに前記第２のレジスタが前記加算
器を通して一定時間間隔でデータを更新するインクリメ
ンタとして動作することを特徴とする請求項１乃至請求
項２記載のデジタル式ＰＷＭ制御回路。 - 【請求項５】前記演算器は、前記減算器の減算結果に従
って所定の「＋」または「−」の値としてデータを出力
し、出力データをもとに前記第２のレジスタが前記加算
器からの出力データを更新する時間間隔を、前記減算器
の減算結果の絶対値に基づいて変更するようにしたこと
を特徴とする請求項１乃至請求項２記載のデジタル式Ｐ
ＷＭ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199203A JP2002017089A (ja) | 2000-06-30 | 2000-06-30 | デジタル式ｐｗｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199203A JP2002017089A (ja) | 2000-06-30 | 2000-06-30 | デジタル式ｐｗｍ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002017089A true JP2002017089A (ja) | 2002-01-18 |
Family
ID=18697256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000199203A Pending JP2002017089A (ja) | 2000-06-30 | 2000-06-30 | デジタル式ｐｗｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002017089A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10302379A1 (de) * | 2003-01-22 | 2004-08-12 | Minebea Co., Ltd. | Pulsweitenmodulatorschaltung und Verfahren zur Ansteuerung einer Pulsweitenmo- dulartorschaltung |
| WO2004109901A1 (ja) * | 2003-06-02 | 2004-12-16 | Seiko Epson Corporation | Ｐｗｍ制御システム |
-
2000
- 2000-06-30 JP JP2000199203A patent/JP2002017089A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10302379A1 (de) * | 2003-01-22 | 2004-08-12 | Minebea Co., Ltd. | Pulsweitenmodulatorschaltung und Verfahren zur Ansteuerung einer Pulsweitenmo- dulartorschaltung |
| DE10302379B4 (de) * | 2003-01-22 | 2005-06-09 | Minebea Co., Ltd. | Pulsweitenmodulatorschaltung und Verfahren zur Ansteuerung einer Pulsweitenmo- dulatorschaltung |
| US7221203B2 (en) | 2003-01-22 | 2007-05-22 | Minebea Co., Ltd. | Pulse-width modulator circuit and method for controlling a pulse width modulator circuit |
| WO2004109901A1 (ja) * | 2003-06-02 | 2004-12-16 | Seiko Epson Corporation | Ｐｗｍ制御システム |
| US7315155B2 (en) | 2003-06-02 | 2008-01-01 | Seiko Epson Corporation | PWM control system |
| US7528591B2 (en) | 2003-06-02 | 2009-05-05 | Seiko Epson Corporation | PWM control system |
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