JP2001516971A - コプレナSi/Geコンポジット基板及びその製造方法 - Google Patents
コプレナSi/Geコンポジット基板及びその製造方法Info
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Abstract
(57)【要約】
シリコン領域を有するシリコンウエハと、前記シリコン領域の内部に集積化された少なくとも一つのGeXSi1-X領域と、を含む半導体構造。前記シリコン及びGeXSi1-X領域は、実質的にコプレナな表面であることができる。前記構造は、前記シリコン領域に形成された少なくとも一つのエレクトロニクスデバイスと、前記少なくとも一つのGeXSi1-X領域に形成されたIII−V材料の少なくとも一つのエレクトロニクスデバイスとを含むことができる。前記構造は、例えば、集積III−V/Si半導体マイクロチップであることができる。本発明の他の実施形態によれば、表面を有するシリコンウエハを提供することと、前記ウエハの前記表面の内部にビアのパターンを形成することと、前記ビアの内部にGe XSi1-Xの領域を堆積することとを含む半導体構造の製造方法が提供される。この方法は、前記ウエハと前記GeXSi1-X領域とが実質的にコプレナな表面を有するように前記ウエハを処理することを含むことができる。他の実施形態は、表面を有するシリコンウエハを提供することと、前記シリコンウエハの前記表面にGeXSi1-Xの領域を堆積することと、前記堆積されたGeXSi1-X領域がシリコンの内部に集積化されるようにシリコンを前記表面に堆積することとを含む半導体構造の製造方法を提供する。
Description
(発明の背景) 本発明は、格子不整合な半導体材料の集積化に関しており、特に、SiGe材
料のSi基板上への集積化に関する。
料のSi基板上への集積化に関する。
【0001】 多くの格子整合したデバイス及び回路が成熟するにつれて、格子不整合な半導
体、デバイス及び回路への興味が増している。増加する商業的な興味の裏側には
、集積化及び部品性能という2つの推進力がある。異なる半導体材料を共通の基
板上に集積することは、設計者に性能の改善、コストの低下、及び信頼性の増加
を可能にする。これより、この内的な進歩の影響を最も受けるアプリケーション
とは、現在ではもっと従来的なパッケージング法で別個にパッケージングして結
合されている複数のタイプの半導体材料を必要とするシステムであろう。これら
のアプリケーションの例は、Si上へのIII−V材料の集積化、及びSiGe回 路のSiCMOSとの集積化である。そのようなシングルチップシステムは、通
信技術において、特に無線通信技術において、広いアプリケーションを有するも
のと期待されている。
体、デバイス及び回路への興味が増している。増加する商業的な興味の裏側には
、集積化及び部品性能という2つの推進力がある。異なる半導体材料を共通の基
板上に集積することは、設計者に性能の改善、コストの低下、及び信頼性の増加
を可能にする。これより、この内的な進歩の影響を最も受けるアプリケーション
とは、現在ではもっと従来的なパッケージング法で別個にパッケージングして結
合されている複数のタイプの半導体材料を必要とするシステムであろう。これら
のアプリケーションの例は、Si上へのIII−V材料の集積化、及びSiGe回 路のSiCMOSとの集積化である。そのようなシングルチップシステムは、通
信技術において、特に無線通信技術において、広いアプリケーションを有するも
のと期待されている。
【0002】 異なる半導体を結合したものの有益性は、結果として得られる材料の質に依存
する。基板と堆積層との間の大きな格子不整合は、材料の堆積中に応力を生じて
堆積層の中に多くの欠陥を生成し、劣った材料特性及び限られた性能を招く結果
になる。高不整合堆積層におけるスレッディング転位(threading d
islocation)の密度を制御するためには、確立された手法は、基板の
パターニング及び組成傾斜の2つしかない。基板のパターニングの場合、このア
イデアは、スレッディング転位は結合構造(ジオメトリ;geometry)の
必然である、すなわち転位は結晶内で終わることができないという知識を利用す
る。基板をより小さな成長領域にパターニングすることによって自由端を他の自
由端に近づけることができれば、そのときには、スレッディング転位密度を減少
させることが可能である。この技法は、転位核の形成(dislocation
nucleation)が激しくない低不整合システムに対して最も良く作用
するが、高不整合システムのスレッディング転位密度も同様に低減するであろう
。
する。基板と堆積層との間の大きな格子不整合は、材料の堆積中に応力を生じて
堆積層の中に多くの欠陥を生成し、劣った材料特性及び限られた性能を招く結果
になる。高不整合堆積層におけるスレッディング転位(threading d
islocation)の密度を制御するためには、確立された手法は、基板の
パターニング及び組成傾斜の2つしかない。基板のパターニングの場合、このア
イデアは、スレッディング転位は結合構造(ジオメトリ;geometry)の
必然である、すなわち転位は結晶内で終わることができないという知識を利用す
る。基板をより小さな成長領域にパターニングすることによって自由端を他の自
由端に近づけることができれば、そのときには、スレッディング転位密度を減少
させることが可能である。この技法は、転位核の形成(dislocation
nucleation)が激しくない低不整合システムに対して最も良く作用
するが、高不整合システムのスレッディング転位密度も同様に低減するであろう
。
【0003】 他の確立された手法は、組成傾斜層の使用である。全体として大きな不整合に
到達するために、一連の小さな不整合界面によって、スレッディング転位密度を
低く抑えながら大きな緩和を得ることができるであろうことが想像される。各層
が実質的に緩和され、下の層からのスレッディング転位を再利用することができ
るならば、この結果が可能である。この方法は、ずいぶん以前に、格子不整合な
GaAs基板上に成長したGaAsPのLEDに経験的なやりかたで適用された
。しかし、GaAsPプロセスが製造へ移された後は、引き続く格子不整合研究
の大半は単一の不整合界面に焦点を絞った。AlGaAs/GaAs構造及びI
nGaAsP/InP構造が光エレクトロニクス及びエレクトロニクスデバイス
のアプリケーションで主流になるにつれて、アプリケーションにおける格子不整
合材料に対する推進力は減少した。これらの材料系が完全に開発されるまで、高
不整合層の実施は不必要のようであった。
到達するために、一連の小さな不整合界面によって、スレッディング転位密度を
低く抑えながら大きな緩和を得ることができるであろうことが想像される。各層
が実質的に緩和され、下の層からのスレッディング転位を再利用することができ
るならば、この結果が可能である。この方法は、ずいぶん以前に、格子不整合な
GaAs基板上に成長したGaAsPのLEDに経験的なやりかたで適用された
。しかし、GaAsPプロセスが製造へ移された後は、引き続く格子不整合研究
の大半は単一の不整合界面に焦点を絞った。AlGaAs/GaAs構造及びI
nGaAsP/InP構造が光エレクトロニクス及びエレクトロニクスデバイス
のアプリケーションで主流になるにつれて、アプリケーションにおける格子不整
合材料に対する推進力は減少した。これらの材料系が完全に開発されるまで、高
不整合層の実施は不必要のようであった。
【0004】 傾斜層に対する新しい興味が、新規な部品に対する要求の増加、及び更なる集
積化に対する要求の増加のために生じてきた。緩和傾斜SiGeにおける進歩は
、Si上の緩和SiGeに基づくSiGeデバイス、及び中間緩和SiGe傾斜
層を使用したSi上へのIII−V材料の集積化が可能であることを示してきてい る。これより、緩和された傾斜SiGe層は、SiGeデバイス及び/又はIII −VデバイスとSi基板との間の材料ブリッジとして機能することができる。
積化に対する要求の増加のために生じてきた。緩和傾斜SiGeにおける進歩は
、Si上の緩和SiGeに基づくSiGeデバイス、及び中間緩和SiGe傾斜
層を使用したSi上へのIII−V材料の集積化が可能であることを示してきてい る。これより、緩和された傾斜SiGe層は、SiGeデバイス及び/又はIII −VデバイスとSi基板との間の材料ブリッジとして機能することができる。
【0005】 しかし、これらの材料の進歩は、これらの緩和層と引き続くデバイスとを比較
的標準のSi回路プロセスによって生成するための適切なプロセスシーケンスが
発見されない限りは、不完全である。エレクトロニクス及び光エレクトロニクス
システムの決定的な(クリティカルな)見解は、多くのアプリケーションにおけ
るメインのデータ処理が、今日の半導体産業で優勢にあるSiCMOS回路で実
行されることができるということである。Siベースのシングルチップシステム
の新しい領域を創り出すためには、SiCMOS回路を上述の緩和傾斜SiGe
における材料の進歩と結び付ける構造及びプロセスが必要である。
的標準のSi回路プロセスによって生成するための適切なプロセスシーケンスが
発見されない限りは、不完全である。エレクトロニクス及び光エレクトロニクス
システムの決定的な(クリティカルな)見解は、多くのアプリケーションにおけ
るメインのデータ処理が、今日の半導体産業で優勢にあるSiCMOS回路で実
行されることができるということである。Siベースのシングルチップシステム
の新しい領域を創り出すためには、SiCMOS回路を上述の緩和傾斜SiGe
における材料の進歩と結び付ける構造及びプロセスが必要である。
【0006】 (発明の要旨) 本発明は、コプレナSiGe/Si基板を製造する方法を提供する。SiGe
領域は、緩和傾斜SiGe技術を使用して形成される。以下で説明される平坦化
(プレーナライゼーション)プロセスは、SiCMOSプロセスを通じて処理さ
れ得る改変されたSiウエハを生成する。CMOSプロセスにおける適当な時点
で、SiGe領域の上又は中のデバイスがメタライズされてCMOS回路に接続
され、Siデバイス、SiGeデバイス、及び/又はIII−Vデバイスを使用し ているシングルチップシステムを生成することができる。
領域は、緩和傾斜SiGe技術を使用して形成される。以下で説明される平坦化
(プレーナライゼーション)プロセスは、SiCMOSプロセスを通じて処理さ
れ得る改変されたSiウエハを生成する。CMOSプロセスにおける適当な時点
で、SiGe領域の上又は中のデバイスがメタライズされてCMOS回路に接続
され、Siデバイス、SiGeデバイス、及び/又はIII−Vデバイスを使用し ているシングルチップシステムを生成することができる。
【0007】 本発明はさらに、緩和GeSi結晶性合金表面がSiとコプレナ的な仕方で共
存できるような構造を製造する半導体構造及び方法を提供する。そのような基板
は、GeSi材料及びデバイス、並びに/又はGeSi上に成長されたIII−V 材料及びデバイスとSiエレクトロニクスとの集積化が望まれるような多くのア
プリケーション(the plethora of applications
)を活用する(harness)ために必須である。
存できるような構造を製造する半導体構造及び方法を提供する。そのような基板
は、GeSi材料及びデバイス、並びに/又はGeSi上に成長されたIII−V 材料及びデバイスとSiエレクトロニクスとの集積化が望まれるような多くのア
プリケーション(the plethora of applications
)を活用する(harness)ために必須である。
【0008】 したがって、本発明のある実施形態によれば、シリコン領域と、そのシリコン
領域の内部に集積化された少なくとも一つのGeXSi1-X領域とを有するシリコ
ンウエハを備えている半導体構造が提供される。シリコン及びGeXSi1-X領域
は、実質的にコプレナな表面であることができる。この構造は、前記シリコン領
域に形成された少なくとも一つのエレクトロニクスデバイスと、前記少なくとも
一つのGeXSi1-X領域に形成されたIII−V材料からなる少なくとも一つのエ レクトロニクスデバイスとを含むことができる。この構造は、例えば集積化III −V/Si半導体マイクロチップであってもよい。
領域の内部に集積化された少なくとも一つのGeXSi1-X領域とを有するシリコ
ンウエハを備えている半導体構造が提供される。シリコン及びGeXSi1-X領域
は、実質的にコプレナな表面であることができる。この構造は、前記シリコン領
域に形成された少なくとも一つのエレクトロニクスデバイスと、前記少なくとも
一つのGeXSi1-X領域に形成されたIII−V材料からなる少なくとも一つのエ レクトロニクスデバイスとを含むことができる。この構造は、例えば集積化III −V/Si半導体マイクロチップであってもよい。
【0009】 本発明の他の実施形態によれば、表面を有するシリコンウエハを提供すること
と、そのウエハの前記表面の内部にビアのパターンを形成することと、そのビア
の内部にGeXSi1-Xの領域を堆積することとを含む半導体構造の製造方法が提
供される。この方法は、ウエハとGeXSi1-X領域とが実質的にコプレナな表面
を有するように、ウエハを処理することを含むことができる。他の実施形態は、
表面を有するシリコンウエハを提供することと、そのシリコンウエハの前記表面
にGeXSi1-Xの領域を堆積することと、堆積されたGeXSi1-X領域がシリコ
ンの内部に集積化されるように前記表面にシリコンを堆積することとを含む半導
体構造の製造方法を提供する。
と、そのウエハの前記表面の内部にビアのパターンを形成することと、そのビア
の内部にGeXSi1-Xの領域を堆積することとを含む半導体構造の製造方法が提
供される。この方法は、ウエハとGeXSi1-X領域とが実質的にコプレナな表面
を有するように、ウエハを処理することを含むことができる。他の実施形態は、
表面を有するシリコンウエハを提供することと、そのシリコンウエハの前記表面
にGeXSi1-Xの領域を堆積することと、堆積されたGeXSi1-X領域がシリコ
ンの内部に集積化されるように前記表面にシリコンを堆積することとを含む半導
体構造の製造方法を提供する。
【0010】 本発明のこれら及び他の目的、特徴、及び効果は、添付の図面に描かれている
ように、本発明の好適な実施形態の以下の詳細な説明を考慮すれば、明らかにな
るであろう。 (発明の詳細な説明) 図1A〜1Eは、本発明にしたがってGeSi合金及びSiの両方を表面に有
する基板のウエハを製造するプロセスを示す、半導体構造の一連の側面図である
。図1Aは、最初のプロセス工程を示しており、ここでは、最初に、従来のSi
ウエハ100のパターニングを行う。そのようなウエハは通常は(001)向き
のウエハであり、(001)ウエハのオフカットはウエハを[110]方向に向か
って6度ポリッシュすることによって誘起される。このSiウエハは、ビア10
2がウエハの中にエッチングされ得るように、リソグラフ的にパターニングされ
てマスクされるべきである。これらのビアは、GeSi材料が堆積される領域に
なるであろう。
ように、本発明の好適な実施形態の以下の詳細な説明を考慮すれば、明らかにな
るであろう。 (発明の詳細な説明) 図1A〜1Eは、本発明にしたがってGeSi合金及びSiの両方を表面に有
する基板のウエハを製造するプロセスを示す、半導体構造の一連の側面図である
。図1Aは、最初のプロセス工程を示しており、ここでは、最初に、従来のSi
ウエハ100のパターニングを行う。そのようなウエハは通常は(001)向き
のウエハであり、(001)ウエハのオフカットはウエハを[110]方向に向か
って6度ポリッシュすることによって誘起される。このSiウエハは、ビア10
2がウエハの中にエッチングされ得るように、リソグラフ的にパターニングされ
てマスクされるべきである。これらのビアは、GeSi材料が堆積される領域に
なるであろう。
【0011】 例えば、SiウエハはSiO2の層104でコートされ、ウィットなホトレジ ストでカバーされ、リソグラフ的に現像されて、ウエハに所望のパターンを製造
することができる。HF水又はバッファドエッチング溶液をその後に使用して、
ホトレジストが除去された領域から酸化物を除去することができる。最後に、ホ
トレジストが除去された後にKOHのようなSiO2をエッチングしないエッチ ング溶液にウエハを浸すことによって、Siビア102を形成することができる
。この結果が、Siビアの形成である。より垂直な側壁が望まれるときには、例
えば、KOHエッチング工程の代わりにドライエッチングを使用することができ
る。
することができる。HF水又はバッファドエッチング溶液をその後に使用して、
ホトレジストが除去された領域から酸化物を除去することができる。最後に、ホ
トレジストが除去された後にKOHのようなSiO2をエッチングしないエッチ ング溶液にウエハを浸すことによって、Siビア102を形成することができる
。この結果が、Siビアの形成である。より垂直な側壁が望まれるときには、例
えば、KOHエッチング工程の代わりにドライエッチングを使用することができ
る。
【0012】 ウエハはその後に洗浄されて、残りのプロセスにこのエッチング工程からのコ
ンタミネーションが持ち込まれないことを確実にすることができる。ウエハはそ
の後に、化学的気相成長システムのようなGeSi堆積システムの中に挿入され
る。図1Bに示されているように、傾斜GeSi層106は、Ge組成がビア1
02の中の材料の厚さにわたって傾斜するように堆積される。傾斜領域の終わり
では、所望の組成の一様な組成のGeSi層108が、成長表面が成長の終了前
にSi表面を横切るように成長される。この要件が、ビアの中でのGeSiの成
長がSiウエハの表面の上方に達することを確実にし、また、引き続く平坦化工
程が一様層の下方に位置する組成傾斜層の中には達しないことを確実にする。
ンタミネーションが持ち込まれないことを確実にすることができる。ウエハはそ
の後に、化学的気相成長システムのようなGeSi堆積システムの中に挿入され
る。図1Bに示されているように、傾斜GeSi層106は、Ge組成がビア1
02の中の材料の厚さにわたって傾斜するように堆積される。傾斜領域の終わり
では、所望の組成の一様な組成のGeSi層108が、成長表面が成長の終了前
にSi表面を横切るように成長される。この要件が、ビアの中でのGeSiの成
長がSiウエハの表面の上方に達することを確実にし、また、引き続く平坦化工
程が一様層の下方に位置する組成傾斜層の中には達しないことを確実にする。
【0013】 SiGeの成長のために使用される条件は、緩和SiGe傾斜構造に対する最
適成長条件と一致するべきである。例えば、Ge30%の濃度を合金化するよう
に成長される傾斜層は、典型的にはUHVCVDで、約750〜800℃の温度
で且つ25mTの反応炉圧力の下で成長される。傾斜率は、典型的には1μmあ
たりGe10%以下である。
適成長条件と一致するべきである。例えば、Ge30%の濃度を合金化するよう
に成長される傾斜層は、典型的にはUHVCVDで、約750〜800℃の温度
で且つ25mTの反応炉圧力の下で成長される。傾斜率は、典型的には1μmあ
たりGe10%以下である。
【0014】 図1Cに示されているように、ウエハはその後に、化学機械的にポリッシュバ
ックされて、一様なGeSi領域108がSi表面とコプレナになる。もし、酸
化物層がこのポリッシュ工程のために除去されなければ、これをポリッシュプロ
セスの制御として使用することができる。ウエハがポリッシュされるときの色の
変化が、Siウエハ表面への接近のシグナルとなるであろう。Si表面に到達す
ると、その表面はコプレナであるのでポリッシュは終了される。
ックされて、一様なGeSi領域108がSi表面とコプレナになる。もし、酸
化物層がこのポリッシュ工程のために除去されなければ、これをポリッシュプロ
セスの制御として使用することができる。ウエハがポリッシュされるときの色の
変化が、Siウエハ表面への接近のシグナルとなるであろう。Si表面に到達す
ると、その表面はコプレナであるのでポリッシュは終了される。
【0015】 この構造によれば、この段階でウエハを従来のSiエレクトロニクス(CMO
S)製造ラインに挿入して、SiエレクトロニクスのためにSi領域を処理する
ことが可能であることが理解されるであろう。唯一の制約は、最高温度工程の温
度を低くするようにSiCMOSプロセスが改変されるかもしれないという点で
ある。このプロセスは、GeSi合金中でGe70〜100%であるような高G
e合金を必要とするかもしれない。これらの合金の融点は、936℃であるGe
の融点に近づく。これより、GeSi合金層がGe100%にまで傾斜するとき
には、Ge層が著しくダメージを受けないようにSiCMOS処理温度が下げら
れるべきである。
S)製造ラインに挿入して、SiエレクトロニクスのためにSi領域を処理する
ことが可能であることが理解されるであろう。唯一の制約は、最高温度工程の温
度を低くするようにSiCMOSプロセスが改変されるかもしれないという点で
ある。このプロセスは、GeSi合金中でGe70〜100%であるような高G
e合金を必要とするかもしれない。これらの合金の融点は、936℃であるGe
の融点に近づく。これより、GeSi合金層がGe100%にまで傾斜するとき
には、Ge層が著しくダメージを受けないようにSiCMOS処理温度が下げら
れるべきである。
【0016】 平坦化及び/又はCMPを使用した改良された傾斜SiGe構造における他の
進歩が本発明と組み合わされて、SiGe材料の質を改良することができること
も理解されるであろう。例えば、ここで説明されているプロセスを使用して、G
e50%合金とSiとのコプレナを生成することができる。SiGe領域の上へ
の引き続く連続した傾斜層の成長の結果として、高Ge濃度の改良されたSiG
e合金がSiGeビア領域の上にもたらされるであろう。
進歩が本発明と組み合わされて、SiGe材料の質を改良することができること
も理解されるであろう。例えば、ここで説明されているプロセスを使用して、G
e50%合金とSiとのコプレナを生成することができる。SiGe領域の上へ
の引き続く連続した傾斜層の成長の結果として、高Ge濃度の改良されたSiG
e合金がSiGeビア領域の上にもたらされるであろう。
【0017】 アプリケーションの例は、GeSiトランジスタと伝統的なSiCMOS回路
及びデバイスとの集積化である。この場合、GeSi領域はGe30%まで傾斜
されてもよく、SiCMOSプロセスの処理温度は、わずかに変更されなければ
ならないだけであろう。
及びデバイスとの集積化である。この場合、GeSi領域はGe30%まで傾斜
されてもよく、SiCMOSプロセスの処理温度は、わずかに変更されなければ
ならないだけであろう。
【0018】 図1Eに示されているように、SiCMOSエレクトロニクスは領域110と
して示されており、これは例えば、Siトランジスタとそれらの間の従来の内部
配線(インターコネクト)とを含むことができる。SiCMOSとの集積III− Vデバイスの場合、一般に合金はより高い格子定数、例えばGe70〜100%
まで傾斜される。これらのより高いGe組成は、より大きな格子定数を有し、し
たがってIII−V材料の幾つかとは格子不整合である。また、この場合、上記の ように、プロセスの開始時にオフカットウエハを使用することが避けられない。
して示されており、これは例えば、Siトランジスタとそれらの間の従来の内部
配線(インターコネクト)とを含むことができる。SiCMOSとの集積III− Vデバイスの場合、一般に合金はより高い格子定数、例えばGe70〜100%
まで傾斜される。これらのより高いGe組成は、より大きな格子定数を有し、し
たがってIII−V材料の幾つかとは格子不整合である。また、この場合、上記の ように、プロセスの開始時にオフカットウエハを使用することが避けられない。
【0019】 Si領域の上へのCMOS製造の間に、全プロセスの間、GeSi領域をSi
O2でカバーすることができる。SiCMOSの製造後に、GeSiの上方の領 域が露出されることができて、SiCMOS又はエレクトロニクスは酸化物又は
窒化物のパシベーションマスク層112で保護されることができる。ひとたびG
eSi領域が露出されると、図1Eに示されるようにIII−V材料の層114を 堆積することができる。高転位密度がGaAs層に形成されることを防ぐために
、Geの上へのGaAsの成長を正確に開始する際に、注意深くなければならな
い。III−V成長後に、この材料は規定され又はエッチングされることができ( マスクは分解されてリフトオフされる)、最後のメタライゼーションが行われて
III−Vデバイスが内部配線(インターコネクト)116を介してお互いに且つ Siエレクトロニクスにも接続され、これによって集積III−V/Siチップが 形成される。
O2でカバーすることができる。SiCMOSの製造後に、GeSiの上方の領 域が露出されることができて、SiCMOS又はエレクトロニクスは酸化物又は
窒化物のパシベーションマスク層112で保護されることができる。ひとたびG
eSi領域が露出されると、図1Eに示されるようにIII−V材料の層114を 堆積することができる。高転位密度がGaAs層に形成されることを防ぐために
、Geの上へのGaAsの成長を正確に開始する際に、注意深くなければならな
い。III−V成長後に、この材料は規定され又はエッチングされることができ( マスクは分解されてリフトオフされる)、最後のメタライゼーションが行われて
III−Vデバイスが内部配線(インターコネクト)116を介してお互いに且つ Siエレクトロニクスにも接続され、これによって集積III−V/Siチップが 形成される。
【0020】 図2は、マイクロチップ120として形成された例示的なコプレナSiエレク
トロニクス/GeSiコンポジット基板の上面図である。このチップは、上述の
ように製造されたGeSi領域122と、内部配線(インターコネクト)126
によってこのGeSi領域に接続されたSiCMOS回路領域124とを含む。
トロニクス/GeSiコンポジット基板の上面図である。このチップは、上述の
ように製造されたGeSi領域122と、内部配線(インターコネクト)126
によってこのGeSi領域に接続されたSiCMOS回路領域124とを含む。
【0021】 本発明が、その幾つかの好適な実施形態に関して示され且つ説明されてきたが
、その形態及びその詳細に対する様々な変化、省略及び追加が、本発明の考え及
び範囲を逸脱することなく、これに行われてもよい。
、その形態及びその詳細に対する様々な変化、省略及び追加が、本発明の考え及
び範囲を逸脱することなく、これに行われてもよい。
【図1】 図1A〜図1Eは、本発明にしたがってGeSi合金及びSiの
両方を表面に有する基板のウエハを製造するプロセスを示す、半導体構造の一連
の側面図である。
両方を表面に有する基板のウエハを製造するプロセスを示す、半導体構造の一連
の側面図である。
【図2】 図2は、マイクロチップとして形成された例示的なコプレナSi
エレクトロニクス/GeSiコンポジット基板の上面図である。
エレクトロニクス/GeSiコンポジット基板の上面図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 77 Massachusetts Ave nue,Cambridge,MA 02139 USA 【要約の続き】 の領域を堆積することと、前記堆積されたGeXSi1-X 領域がシリコンの内部に集積化されるようにシリコンを 前記表面に堆積することとを含む半導体構造の製造方法 を提供する。
Claims (10)
- 【請求項1】 シリコン領域を有するシリコンウエハと、 前記シリコン領域の内部に集積化された少なくとも一つのGeXSi1-X領域と
、 を備える、半導体構造。 - 【請求項2】 前記シリコン及びGeXSi1-X領域が実質的にコプレナ表面
を備えている、請求の範囲1に記載の半導体構造。 - 【請求項3】 前記シリコン領域に形成された少なくとも一つのエレクトロ
ニクスデバイスをさらに備えている、請求の範囲1に記載の半導体構造。 - 【請求項4】 前記少なくとも一つのGeXSi1-X領域に形成されたIII− V材料の少なくとも一つのエレクトロニクスデバイスをさらに備えている、請求
の範囲1に記載の半導体構造。 - 【請求項5】 前記少なくとも一つのGeXSi1-X領域に形成されたIII− V材料の少なくとも一つのエレクトロニクスデバイスをさらに備えている、請求
の範囲1に記載の半導体構造。 - 【請求項6】 シリコン領域を有するシリコンウエハと、 前記シリコン領域に形成された少なくとも一つのエレクトロニクスデバイスと
、 前記シリコン領域の内部に集積化された少なくとも一つのGeXSi1-X領域と
、 前記少なくとも一つのGeXSi1-X領域に形成されたIII−V材料の少なくと も一つのエレクトロニクスデバイスと、 を備える、集積III−V/Si半導体マイクロチップ。 - 【請求項7】 シリコン領域を有するシリコンウエハと、 前記シリコン領域に形成された少なくとも一つのエレクトロニクスデバイスと
、 前記シリコン領域の内部に集積化された少なくとも一つのGeXSi1-X領域と
、 前記少なくとも一つのGeXSi1-X領域に形成されたGeSi材料の少なくと
も一つのエレクトロニクスデバイスと、 を備える、集積GeSi/Si半導体マイクロチップ。 - 【請求項8】 表面を有するシリコンウエハを提供する工程と、 前記ウエハの前記表面の内部にビアのパターンを形成する工程と、 前記ビアの内部にGeXSi1-Xの領域を堆積する工程と、 を含む、半導体構造の製造方法。
- 【請求項9】 前記ウエハと前記GeXSi1-X領域とが実質的にコプレナな
表面を有するように前記ウエハを処理する工程をさらに含む、請求の範囲8に記
載の方法。 - 【請求項10】 表面を有するシリコンウエハを提供する工程と、 前記シリコンウエハの前記表面にGeXSi1-Xの領域を堆積する工程と、 前記堆積されたGeXSi1-X領域がシリコンの内部に集積化されるように、シ
リコンを前記表面に堆積する工程と、 を含む、半導体構造の製造方法。
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