JP2001297990A - エッジ成長ヘテロエピタキシ - Google Patents
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Abstract
(57)【要約】
【課題】 エッジ成長ヘテロエピタキシが提供される。
【解決手段】 格子不整合結晶の界面を含む半導体デバ
イスが、小さな表面積を有する結晶からのエッジ成長ヘ
テロエピタキシによって製造されて、結晶不整合による
ひずみを低減し、転位欠陥が低減された結晶を実現す
る。また、不整合結晶格子は、半導体材料の変形可能な
薄膜上に堆積されて、結晶を成長させる際のひずみを低
減し、かつ転位欠陥を低減してモノリシック結晶構造を
実現する。
イスが、小さな表面積を有する結晶からのエッジ成長ヘ
テロエピタキシによって製造されて、結晶不整合による
ひずみを低減し、転位欠陥が低減された結晶を実現す
る。また、不整合結晶格子は、半導体材料の変形可能な
薄膜上に堆積されて、結晶を成長させる際のひずみを低
減し、かつ転位欠陥を低減してモノリシック結晶構造を
実現する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体作製分野に関
し、さらに詳しくは、半導体デバイス内での格子不整合
結晶成長の分野に関する。
し、さらに詳しくは、半導体デバイス内での格子不整合
結晶成長の分野に関する。
【０００２】
【従来の技術】半導体業界では、半導体デバイス内の隣
接する層が、この２つの結晶層の格子構造が一致しない
単結晶層から成るデバイスに対して必要性が存在する。
これらは格子不整合基板といわれる。かかるデバイスの
製造が困難なのは、界面（interface）における結晶格
子構造の不整合によって、成長する結晶層にひずみが生
じて、このひずみが転位欠陥に至り、これが、結晶構造
の電気特性と光学特性に望ましくない変化を起こす。こ
のような転位問題を回避する１つの方法は、隣接しあう
半導体層を、格子整合性が極めて高い結晶構造を有する
ものに制限することだった。しかしながら、新型デバイ
スにとって有用となるほど十分なエネルギー・バンド・
オフセット（energy band offset）を有する格子整合系
はほとんどないことから、この戦略は限られる。
接する層が、この２つの結晶層の格子構造が一致しない
単結晶層から成るデバイスに対して必要性が存在する。
これらは格子不整合基板といわれる。かかるデバイスの
製造が困難なのは、界面（interface）における結晶格
子構造の不整合によって、成長する結晶層にひずみが生
じて、このひずみが転位欠陥に至り、これが、結晶構造
の電気特性と光学特性に望ましくない変化を起こす。こ
のような転位問題を回避する１つの方法は、隣接しあう
半導体層を、格子整合性が極めて高い結晶構造を有する
ものに制限することだった。しかしながら、新型デバイ
スにとって有用となるほど十分なエネルギー・バンド・
オフセット（energy band offset）を有する格子整合系
はほとんどないことから、この戦略は限られる。
【０００３】例えば、直接バンドギャップ材料を、間接
バンドギャップ材料であるシリコン基板の上に堆積する
効率的な方法に対して、技術上特に必要性が存在する。
これによって、光エミッタや光検出器などの他の電子デ
バイスを組み込んで、ＣＭＯＳデバイス上のシリコンＶ
ＬＳＩ回路に統合することが可能になる。この問題に対
する１つの解決策が、いわゆるＩＩＩ−Ｖ族材料のシリ
コンへのフリップチップ接合だった。この技術は、シリ
コン基板と、これとは別個のガリウムひ素基板の製造を
必要とし、これらの基板は、例えば、半田ボールのアレ
イによって、向かい合う形で直接接合される。デバイス
を製造するこの方法は、これらのデバイスを整合し、か
つ、半田ボール全部が良好な接点を作るように確保する
のが難しいので、歩留まりが低い。もう１つの解決策
は、米国特許第５,１５８,９０７号に記載されるもの
で、これは、欠陥基板またはミスフィット（misfit）基
板上で成長したエピタキシャル層から形成される低密度
の転位欠陥を有する半導体デバイスに関する。本発明に
記載されるように、多くのミスフィット転位は、貫通セ
グメントと称される細線状の垂直部分（component）を
有し、これらは、結晶構造の表面で終端する。この欠陥
は、結晶層を貫通して、外側面などの表面へと続き、問
題を起こさない場合もあり、あるいは結晶層の上部に達
して、光デバイスにとって不適切な基板を作る場合もあ
る。例えば、ガリウムひ素層をシリコン表面の上に堆積
し、被堆積層の膜厚が界面領域の膜厚よりも相対的に厚
くされることにより、貫通セグメントまたはデフォルト
（default）が被堆積層の側面に伝搬して、このため
に、上部に単結晶面を作る。しかしながら、シリコン基
板上に格子不整合層を堆積する技術であって、シリコン
基板内に転位欠陥が形成されない技術に対して依然必要
性が存在する。
バンドギャップ材料であるシリコン基板の上に堆積する
効率的な方法に対して、技術上特に必要性が存在する。
これによって、光エミッタや光検出器などの他の電子デ
バイスを組み込んで、ＣＭＯＳデバイス上のシリコンＶ
ＬＳＩ回路に統合することが可能になる。この問題に対
する１つの解決策が、いわゆるＩＩＩ−Ｖ族材料のシリ
コンへのフリップチップ接合だった。この技術は、シリ
コン基板と、これとは別個のガリウムひ素基板の製造を
必要とし、これらの基板は、例えば、半田ボールのアレ
イによって、向かい合う形で直接接合される。デバイス
を製造するこの方法は、これらのデバイスを整合し、か
つ、半田ボール全部が良好な接点を作るように確保する
のが難しいので、歩留まりが低い。もう１つの解決策
は、米国特許第５,１５８,９０７号に記載されるもの
で、これは、欠陥基板またはミスフィット（misfit）基
板上で成長したエピタキシャル層から形成される低密度
の転位欠陥を有する半導体デバイスに関する。本発明に
記載されるように、多くのミスフィット転位は、貫通セ
グメントと称される細線状の垂直部分（component）を
有し、これらは、結晶構造の表面で終端する。この欠陥
は、結晶層を貫通して、外側面などの表面へと続き、問
題を起こさない場合もあり、あるいは結晶層の上部に達
して、光デバイスにとって不適切な基板を作る場合もあ
る。例えば、ガリウムひ素層をシリコン表面の上に堆積
し、被堆積層の膜厚が界面領域の膜厚よりも相対的に厚
くされることにより、貫通セグメントまたはデフォルト
（default）が被堆積層の側面に伝搬して、このため
に、上部に単結晶面を作る。しかしながら、シリコン基
板上に格子不整合層を堆積する技術であって、シリコン
基板内に転位欠陥が形成されない技術に対して依然必要
性が存在する。
【０００４】
【実施例】図面を見て、図１から図３は、薄膜または薄
型半導体材料基板上における、格子不整合結晶構造の成
長を有するデバイスを示す。図に示される実施例では、
図１に示されるシリコン基板２０などの標準的な半導体
材料は、技術上知られるマイクロマシン技術が施され
て、表面の下の半導体材料の一部分を水平層状に除去し
て、半導体材料の薄膜の下に空隙を設ける。１つの実施
例では、図２に示される水平基板（diving board）構造
が用いられる。図２に示される構造は、異方性エッチン
グ、すなわち、結晶の１つの面だけに対して選択的なエ
ッチングを含む、薄膜表面層２２の下のシリコン材料を
除去するマイクロマシン技術によって製造することがで
きる。あるいは、「絶縁物上シリコン」（ＳＯＩ）を使
用することができ、この内部において、狭シリコン膜の
下の酸化物層が、ＨＦエッチングなどの標準的なエッチ
ングを用いて除去される。また、薄膜が、より厚膜のシ
リコン基板によって両側で支持されて、中央部分の下に
空隙を有するような薄膜を異方性エッチングによって実
現できる。このような基板の断面図では、図２の「水平
基板」構造に似るが、上部の部材が、空隙に完全にまた
がるように伸びる点が異なる。好適な実施例では、薄膜
の厚みは、膜が上に堆積される任意のデバイスを支持す
るのに十分な厚みを有する範囲で、約０．５ミクロン未
満とすることができる。上記のように、シリコン基板上
へのヘテロエピタキシャル層の堆積において、結晶格子
の不整合は、結晶構造を成長させる際にひずみを生じ、
このひずみの力が、結晶内に欠陥を生じる原因となる。
本発明の目的は、シリコン薄膜が、薄いためにフレキシ
ブルまたは変形可能であり、格子不整合によるひずみを
吸収し、これにより、上部層がモノリシック結晶を形成
できるようにすることである。図３に示されるように、
本発明の１つの実施例の実施では、ＩＩＩ−Ｖ族化合物
半導体層２４などのヘテロエピタキシャル層が、図２に
示される基板の上に堆積される。本発明は、格子不整合
結晶の堆積を含む種々の用途で有用となろうが、特に好
適な実施例は、ガリウムひ素などの直接バンドギャップ
材料を、シリコン基板の上に堆積することである。例え
ば、被堆積層は、ガリウムひ素，リン化インジウムなど
の直接バンドギャップ材料，任意のＩＩＩ−Ｖ族化合物
材料または技術上知られる他の任意の格子不整合材料と
することができる。図３に示されるように、上部層が、
シリコン基板の上に堆積された後、デバイスは、例え
ば、標準的なＣＭＰ技術を用いて研磨されて、オプトエ
レクトロニクス装置または光相互接続装置を付加するた
めの平坦な表面を実現することができる。厚膜シリコン
２３の上に堆積されて薄膜領域２２を支持する格子領域
は、欠陥を含むことが予期される。本発明の実施におい
て、被堆積層２４上で支持されるデバイスに標準接続技
術によって接続できる標準ＣＭＯＳ回路のために、基板
が作製されるときは、この格子領域は、エッチングによ
って除去してもよい。好適な実施例では、図３に示され
るデバイスは、垂直空洞面発光レーザ（ＶＣＳＥＬ），
光検出器または発光ダイオード（ＬＥＤ）などのオプト
エレクトロニクス装置のための基板を設ける。
型半導体材料基板上における、格子不整合結晶構造の成
長を有するデバイスを示す。図に示される実施例では、
図１に示されるシリコン基板２０などの標準的な半導体
材料は、技術上知られるマイクロマシン技術が施され
て、表面の下の半導体材料の一部分を水平層状に除去し
て、半導体材料の薄膜の下に空隙を設ける。１つの実施
例では、図２に示される水平基板（diving board）構造
が用いられる。図２に示される構造は、異方性エッチン
グ、すなわち、結晶の１つの面だけに対して選択的なエ
ッチングを含む、薄膜表面層２２の下のシリコン材料を
除去するマイクロマシン技術によって製造することがで
きる。あるいは、「絶縁物上シリコン」（ＳＯＩ）を使
用することができ、この内部において、狭シリコン膜の
下の酸化物層が、ＨＦエッチングなどの標準的なエッチ
ングを用いて除去される。また、薄膜が、より厚膜のシ
リコン基板によって両側で支持されて、中央部分の下に
空隙を有するような薄膜を異方性エッチングによって実
現できる。このような基板の断面図では、図２の「水平
基板」構造に似るが、上部の部材が、空隙に完全にまた
がるように伸びる点が異なる。好適な実施例では、薄膜
の厚みは、膜が上に堆積される任意のデバイスを支持す
るのに十分な厚みを有する範囲で、約０．５ミクロン未
満とすることができる。上記のように、シリコン基板上
へのヘテロエピタキシャル層の堆積において、結晶格子
の不整合は、結晶構造を成長させる際にひずみを生じ、
このひずみの力が、結晶内に欠陥を生じる原因となる。
本発明の目的は、シリコン薄膜が、薄いためにフレキシ
ブルまたは変形可能であり、格子不整合によるひずみを
吸収し、これにより、上部層がモノリシック結晶を形成
できるようにすることである。図３に示されるように、
本発明の１つの実施例の実施では、ＩＩＩ−Ｖ族化合物
半導体層２４などのヘテロエピタキシャル層が、図２に
示される基板の上に堆積される。本発明は、格子不整合
結晶の堆積を含む種々の用途で有用となろうが、特に好
適な実施例は、ガリウムひ素などの直接バンドギャップ
材料を、シリコン基板の上に堆積することである。例え
ば、被堆積層は、ガリウムひ素，リン化インジウムなど
の直接バンドギャップ材料，任意のＩＩＩ−Ｖ族化合物
材料または技術上知られる他の任意の格子不整合材料と
することができる。図３に示されるように、上部層が、
シリコン基板の上に堆積された後、デバイスは、例え
ば、標準的なＣＭＰ技術を用いて研磨されて、オプトエ
レクトロニクス装置または光相互接続装置を付加するた
めの平坦な表面を実現することができる。厚膜シリコン
２３の上に堆積されて薄膜領域２２を支持する格子領域
は、欠陥を含むことが予期される。本発明の実施におい
て、被堆積層２４上で支持されるデバイスに標準接続技
術によって接続できる標準ＣＭＯＳ回路のために、基板
が作製されるときは、この格子領域は、エッチングによ
って除去してもよい。好適な実施例では、図３に示され
るデバイスは、垂直空洞面発光レーザ（ＶＣＳＥＬ），
光検出器または発光ダイオード（ＬＥＤ）などのオプト
エレクトロニクス装置のための基板を設ける。
【０００５】別の実施例では、図４から図１１に示され
るエッジ成長技術によって、ヘテロエピタキシャル表面
上に成長された単結晶構造を実現できる。本発明を特定
の理論的基礎に限定せず、格子不整合層内の転位または
欠陥は、２つの層の界面における結晶格子構造の寸法の
違いによって生じると理解されたい。この界面の表面積
が広くなるほど、これらの不整合によって生じるひずみ
も大きくなる。そのため、本発明の目的は、２つの格子
不整合層間の界面の表面積を最小化して、堆積された結
晶構造上のひずみを最小化する。界面を、幅５００オン
グストローム未満、好適には約１００から３００オング
ストローム、さらに好適には幅約２００オングストロー
ムの寸法に抑制することによって、結晶格子の不整合に
よって生じるひずみが、高密度の転位欠陥を起こすほど
大きくならず、このためモノリシック結晶のエッジ・ヘ
テロエピタキシャル成長の堆積が可能になる。本発明の
好適な実施例では、図４に示される標準的なシリコン基
板は、標準のエッチング技術によってエッチングされ
て、細幅ストリップ（narrow strip）、または、図５に
示されるシリコン基板４０の突起部４２を実現する。
るエッジ成長技術によって、ヘテロエピタキシャル表面
上に成長された単結晶構造を実現できる。本発明を特定
の理論的基礎に限定せず、格子不整合層内の転位または
欠陥は、２つの層の界面における結晶格子構造の寸法の
違いによって生じると理解されたい。この界面の表面積
が広くなるほど、これらの不整合によって生じるひずみ
も大きくなる。そのため、本発明の目的は、２つの格子
不整合層間の界面の表面積を最小化して、堆積された結
晶構造上のひずみを最小化する。界面を、幅５００オン
グストローム未満、好適には約１００から３００オング
ストローム、さらに好適には幅約２００オングストロー
ムの寸法に抑制することによって、結晶格子の不整合に
よって生じるひずみが、高密度の転位欠陥を起こすほど
大きくならず、このためモノリシック結晶のエッジ・ヘ
テロエピタキシャル成長の堆積が可能になる。本発明の
好適な実施例では、図４に示される標準的なシリコン基
板は、標準のエッチング技術によってエッチングされ
て、細幅ストリップ（narrow strip）、または、図５に
示されるシリコン基板４０の突起部４２を実現する。
【０００６】図６に示されるように、本発明の実施にお
いて、酸化物またはノンウェット（non-wetting）層４
４が、シリコン基板４０の上および細幅ストリップ４２
の上に堆積される。これにより、結果として、図６に示
される平坦化表面を生じる場合があり、あるいは生じな
い場合もある。いずれの場合でも、この層はついで、標
準の平坦化ＣＭＰ研磨技術によって研磨されて、シリコ
ン突起部の平坦化表面４６を実現でき、この表面は、図
７に示されるヘテロエピタキシャル成長に使用される。
図８に示されるように、ついで、ガリウムひ素などのＩ
ＩＩ−Ｖ族材料がシリコン基板上に堆積できる。ガリウ
ムひ素化合物は、基板４６の上に形成されることが望ま
しく、ガリウム原子と砒素原子は、ノンウェット層４４
の表面全体に渡り、高い移動度を有し、図９に示される
ような材料の堆積に至る。このようにして、比較的大き
なモノリシック結晶基板表面が、比較的少ない転位欠陥
を有して製造できる。これは、成長させる表面積が小さ
く、そのためにひずみの力が低いからである。表面は、
基板４８の上に標準の酸化物層５０を堆積することによ
って、図１０に示されるようにさらに作製することがで
き、表面はついで、標準技術によって研磨されて、図１
１に示される平坦化表面５２を実現できる。図１１に示
されるデバイスは、オプトエレクトロニクス装置または
光相互接続用途などの種々の用途に適する基板であり、
これらの用途には、垂直空洞面発光レーザ，金属-シリ
コン-金属光検出器などの光検出器，発光ダイオード，
およびＨＢＴやＭＥＳＦＥＴなどの高速トランジスタの
非オプトエレクトロニクス用途を含むが、これらに限定
されない。
いて、酸化物またはノンウェット（non-wetting）層４
４が、シリコン基板４０の上および細幅ストリップ４２
の上に堆積される。これにより、結果として、図６に示
される平坦化表面を生じる場合があり、あるいは生じな
い場合もある。いずれの場合でも、この層はついで、標
準の平坦化ＣＭＰ研磨技術によって研磨されて、シリコ
ン突起部の平坦化表面４６を実現でき、この表面は、図
７に示されるヘテロエピタキシャル成長に使用される。
図８に示されるように、ついで、ガリウムひ素などのＩ
ＩＩ−Ｖ族材料がシリコン基板上に堆積できる。ガリウ
ムひ素化合物は、基板４６の上に形成されることが望ま
しく、ガリウム原子と砒素原子は、ノンウェット層４４
の表面全体に渡り、高い移動度を有し、図９に示される
ような材料の堆積に至る。このようにして、比較的大き
なモノリシック結晶基板表面が、比較的少ない転位欠陥
を有して製造できる。これは、成長させる表面積が小さ
く、そのためにひずみの力が低いからである。表面は、
基板４８の上に標準の酸化物層５０を堆積することによ
って、図１０に示されるようにさらに作製することがで
き、表面はついで、標準技術によって研磨されて、図１
１に示される平坦化表面５２を実現できる。図１１に示
されるデバイスは、オプトエレクトロニクス装置または
光相互接続用途などの種々の用途に適する基板であり、
これらの用途には、垂直空洞面発光レーザ，金属-シリ
コン-金属光検出器などの光検出器，発光ダイオード，
およびＨＢＴやＭＥＳＦＥＴなどの高速トランジスタの
非オプトエレクトロニクス用途を含むが、これらに限定
されない。
【０００７】上記の明細書では、本発明に関して、特定
の実施例を参照して説明してきた。しかしながら、当業
者は、添付請求の範囲に記載される本発明の範囲から逸
脱せずに、種々の変形および変更が可能であることを理
解する。したがって、本明細書および図面は、限定的意
味ではなく、例示の意味に捉えられるべきであり、上記
すべての変形は、本発明の範囲内に含められることを意
図される。
の実施例を参照して説明してきた。しかしながら、当業
者は、添付請求の範囲に記載される本発明の範囲から逸
脱せずに、種々の変形および変更が可能であることを理
解する。したがって、本明細書および図面は、限定的意
味ではなく、例示の意味に捉えられるべきであり、上記
すべての変形は、本発明の範囲内に含められることを意
図される。
【０００８】長所，他の利点および問題の解決策につい
て、特定の実施例に関して説明してきた。しかしなが
ら、長所，利点，問題の解決策，ならびに長所，利点ま
たは解決策を想起させる、または顕著にする可能性があ
るいずれの要素も、すべての請求項の重大な，必要なま
たは不可欠の特徴もしくは要素と解釈すべきでない。本
明細書で用いられる「構成する」「構成している」また
はその他の語形変化は、非排他的に含めることを意図す
るものであり、要素のリストから成る工程，方法，物品
または装置は、これらの要素のみならず、明示的に列挙
されない、またはかかる工程，方法，物品または装置に
固有の他の要素も含むことができる。
て、特定の実施例に関して説明してきた。しかしなが
ら、長所，利点，問題の解決策，ならびに長所，利点ま
たは解決策を想起させる、または顕著にする可能性があ
るいずれの要素も、すべての請求項の重大な，必要なま
たは不可欠の特徴もしくは要素と解釈すべきでない。本
明細書で用いられる「構成する」「構成している」また
はその他の語形変化は、非排他的に含めることを意図す
るものであり、要素のリストから成る工程，方法，物品
または装置は、これらの要素のみならず、明示的に列挙
されない、またはかかる工程，方法，物品または装置に
固有の他の要素も含むことができる。
【０００９】当業者は、図面内の各素子が、単純かつ分
かりやすいように示され、必ずしも縮尺通りに描かれて
いないことを理解する。例えば、本発明の実施例に対す
る理解を深める一助とするため、図面内の一部の素子の
寸法は、他の素子に比べて大きめに描かれている可能性
がある。
かりやすいように示され、必ずしも縮尺通りに描かれて
いないことを理解する。例えば、本発明の実施例に対す
る理解を深める一助とするため、図面内の一部の素子の
寸法は、他の素子に比べて大きめに描かれている可能性
がある。
【図１】 標準的なシリコン基板の概略断面図である。
【図２】 マイクロマシン技術により製造される図１の
デバイスの水平基板構造の概略断面図である。
デバイスの水平基板構造の概略断面図である。
【図３】 本発明の第1実施例の概略断面図である。
【図４】 標準的なシリコン基板の概略断面図である。
【図５】 細幅ストリップがシリコン基板内にエッチン
グされた、本発明の第２実施例の製造における第1段階
の概略断面図である。
グされた、本発明の第２実施例の製造における第1段階
の概略断面図である。
【図６】 酸化物層がシリコン基板上に堆積された、図
５に示されるデバイスの後続段階の概略断面図である。
５に示されるデバイスの後続段階の概略断面図である。
【図７】 表面が平坦化された図６のデバイスの後続加
工段階の概略断面図である。
工段階の概略断面図である。
【図８】 ヘテロエピタキシャル層がシリコン基板上に
堆積された、本発明の第２実施例による後続段階の概略
断面図である。
堆積された、本発明の第２実施例による後続段階の概略
断面図である。
【図９】 ヘテロエピタキシャル層を堆積後の、図８の
デバイスの概略断面図である。
デバイスの概略断面図である。
【図１０】 酸化物層がヘテロエピタキシャル層の上に
堆積された、本発明の第２実施例の製造における後続段
階の概略断面図である。
堆積された、本発明の第２実施例の製造における後続段
階の概略断面図である。
【図１１】 本発明の第２実施例の概略断面図である。
２０ シリコン基板 ２２ 薄膜表面層 ２３ 厚膜シリコン ２４ ＩＩＩ―Ｖ族化合物半導体層（ヘテロエピタキシ
ャル層）
ャル層）
Claims (4)
- 【請求項１】 第１半導体材料の基板の上に、第２半導
体材料の単結晶構造を形成する方法であって：前記基板
の表面の下で、前記第1半導体材料の一部分を水平層状
に除去して、前記表面の第１部分の下に空隙を形成する
段階；および前記表面の前記第１部分の上に、前記第２
半導体材料を堆積して、前記単結晶構造を形成する段
階；によって構成されることを特徴とする方法。 - 【請求項２】 半導体構造であって：第１半導体材料の
基板であって、第１表面を有する基板；下に空隙を有す
る前記基板の第１部分であって、前記第１表面の一部分
を含む第１部分；および前記第１部分上の単結晶構造の
第２材料；によって構成されることを特徴とする構造。 - 【請求項３】 第１半導体材料の基板上に、第２半導体
材料の単結晶構造を形成する方法であって：前記第２材
料と比較して、相対的に高い表面移動度を有する材料に
よって囲まれる前記第１半導体材料の細幅ストリップを
形成する段階；および前記細幅ストリップ上に前記第２
半導体材料を堆積して、前記単結晶構造を形成する段
階；によって構成されることを特徴とする方法。 - 【請求項４】 半導体構造であって：第１表面を有し、
第２材料に比べて比較的高い表面移動度を有する材料に
よって隣接される第１半導体材料の細幅ストリップであ
って、前記材料は、前記第１表面と実質的に同一平面を
成す表面を有する細幅ストリップ；および前記細幅スト
リップ上の第２半導体材料の単結晶構造；によって構成
されることを特徴とする半導体構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US499285 | 2000-02-07 | ||
| US09/499,285 US6417077B1 (en) | 2000-02-07 | 2000-02-07 | Edge growth heteroepitaxy processes with reduced lattice mismatch strain between a deposited semiconductor material and a semiconductor substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001297990A true JP2001297990A (ja) | 2001-10-26 |
| JP2001297990A5 JP2001297990A5 (ja) | 2008-03-21 |
Family
ID=23984640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001028275A Pending JP2001297990A (ja) | 2000-02-07 | 2001-02-05 | エッジ成長ヘテロエピタキシ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6417077B1 (ja) |
| JP (1) | JP2001297990A (ja) |
| KR (1) | KR100761671B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761671B1 (ko) * | 2000-02-07 | 2007-10-02 | 프리스케일 세미컨덕터, 인크. | 에지 성장 헤테로에피택시 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH11135832A (ja) * | 1997-10-26 | 1999-05-21 | Toyoda Gosei Co Ltd | 窒化ガリウム系化合物半導体及びその製造方法 |
| JPH11261169A (ja) * | 1998-03-12 | 1999-09-24 | Sony Corp | 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法および半導体装置 |
| JP2000357843A (ja) * | 1999-06-15 | 2000-12-26 | Nichia Chem Ind Ltd | 窒化物半導体の成長方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514885A (en) * | 1986-10-09 | 1996-05-07 | Myrick; James J. | SOI methods and apparatus |
| US5578521A (en) * | 1986-11-20 | 1996-11-26 | Nippondenso Co., Ltd. | Semiconductor device with vaporphase grown epitaxial |
| US4876210A (en) * | 1987-04-30 | 1989-10-24 | The University Of Delaware | Solution growth of lattice mismatched and solubility mismatched heterostructures |
| US4826784A (en) * | 1987-11-13 | 1989-05-02 | Kopin Corporation | Selective OMCVD growth of compound semiconductor materials on silicon substrates |
| US5272105A (en) * | 1988-02-11 | 1993-12-21 | Gte Laboratories Incorporated | Method of manufacturing an heteroepitaxial semiconductor structure |
| US5032893A (en) * | 1988-04-01 | 1991-07-16 | Cornell Research Foundation, Inc. | Method for reducing or eliminating interface defects in mismatched semiconductor eiplayers |
| US5238869A (en) * | 1988-07-25 | 1993-08-24 | Texas Instruments Incorporated | Method of forming an epitaxial layer on a heterointerface |
| US5158907A (en) | 1990-08-02 | 1992-10-27 | At&T Bell Laboratories | Method for making semiconductor devices with low dislocation defects |
| US5828088A (en) * | 1996-09-05 | 1998-10-27 | Astropower, Inc. | Semiconductor device structures incorporating "buried" mirrors and/or "buried" metal electrodes |
| KR20010021496A (ko) * | 1997-07-03 | 2001-03-15 | 추후제출 | 에피택셜 필름의 결함 제거 방법 |
| AU9674498A (en) * | 1997-10-10 | 1999-05-03 | Cornell Research Foundation Inc. | Methods for growing defect-free heteroepitaxial layers |
| US6417077B1 (en) * | 2000-02-07 | 2002-07-09 | Motorola, Inc. | Edge growth heteroepitaxy processes with reduced lattice mismatch strain between a deposited semiconductor material and a semiconductor substrate |
-
2000
- 2000-02-07 US US09/499,285 patent/US6417077B1/en not_active Expired - Fee Related
-
2001
- 2001-02-05 JP JP2001028275A patent/JP2001297990A/ja active Pending
- 2001-02-07 KR KR1020010005812A patent/KR100761671B1/ko not_active IP Right Cessation
Patent Citations (4)
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| KR100761671B1 (ko) * | 2000-02-07 | 2007-10-02 | 프리스케일 세미컨덕터, 인크. | 에지 성장 헤테로에피택시 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010078356A (ko) | 2001-08-20 |
| US6417077B1 (en) | 2002-07-09 |
| KR100761671B1 (ko) | 2007-10-02 |
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