JP2001513974A

JP2001513974A - 離散時間発振器を含む回路

Info

Publication number: JP2001513974A
Application number: JP53352799A
Authority: JP
Inventors: クロエテンス，ヘンリ
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1997-12-22
Filing date: 1998-12-14
Publication date: 2001-09-04
Also published as: WO1999033182A2; KR20000075597A; EP0962056A1; WO1999033182A3

Abstract

(57)【要約】離散時間発振器（ＤＴＯ）は、整数個のクロックサイクルの夫々の長さを有する周期を有する。離散時間発振器は長さに対して雑音整形を適用する手段を含む。

Description

【発明の詳細な説明】離散時間発振器を含む回路本発明は請求項１の冒頭に記載される離散時間発振器即ちＤＴＯを含む電子回路に関する。上述の種類の回路は、欧州特許出願第０６１９６５３号より既知である。ＤＴＯは例えば、クロックの制御下で動作するレジスタ及び加算器によって実施される。各クロックサイクル中、加算器はレジスタの内容に対して一定の量「ｆ」を加算する。総和の最下位ビットの数は上記の内容の代わりにレジスタの中に記憶される。総和がこのようにして記憶されうる最大「Ｍ」を超過すると、ＤＴＯ信号の出力信号は新しい発振周期の開始を合図する。ＤＴＯの各周期はこのように連続する周期の開始の間に整数個のクロックサイクルに等しい長さを有する。平均持続時間はＭ／ｆクロックサイクルであるが、Ｍ／ｆが整数でなければ、異なる周期の持続時間は平均値付近をジッタする。従来技術は、ジッタを減少するために周期の開始の時点を補間することを提案する。しかしながら、これは揺らぎを受けやすいアナログ解法を提供する。ジッタはＤＴＯの出力信号の使用に対して悪影響を与える。この問題を解決するために、例えば連続時間ＶＣ０のＶＣＯ信号をＤＴＯの出力信号に対してロックするために、ＤＴＯの後方に位相ロックループ（ＰＬＬ）を挿入することが提案されている。ＶＣＯ信号はこのように、ジッタが平滑化されたＤＴＯの出力信号の変形を構成する。しかしながらジッタは特にあまり安定していないＶＣＯが使用された時は問題が多いままである。この問題は、特に光ディスク読み書き装置において、即ち書込みクロック又は読出しクロックの再生中に生ずる。幾つかの場合、このクロックのアナログ表現が必要とされる。ＰＬＬはこのアナログクロック信号を形成するために必要とされる。このＰＬＬのジッタは、安定したアナログクロックの発生を可能とするために低くなくてはならない。更に、ＰＬＬの周波数は装置の水晶クロックに関連するものではない。本発明は特により少ない妨害的なジッタを生成する離散時間発振器を含む電子回路を提供することを目的とする。本発明による電子回路は請求項１の特徴部に開示される。本発明によれば、雑音整形はＤＴＯの周期の長さに対して適用される。雑音整形は、Ａ／Ｄ及びＤ／Ａ変換中に生ずる丸め誤差のスペクトル成分を減少するために、Ａ／Ｄ及びＤ／Ａ変換について既知の技術である。ＤＴＯの出力信号の周期の長さに対して雑音整形を適用することは、長さの中のジッタの周波数成分、望ましくは電子回路のその他の部分におけるＤＴＯの出力信号の更なる使用中の問題を導きうる周波数成分を抑制する。ＰＬＬがＤＴＯから下流で使用されるとき、例えば（周波数ゼロにおいて及び／又はゼロの付近で）ジッタの低周波成分は、ＰＬＬの中でフィルタ除去されえないため、迷惑なものとなる。この周波数成分がジッタの中で全く又は殆ど生じなければ、ＰＬＬによるロックははるかに安定したものとなる。本発明による電子回路の実施例は請求項４に記載される。その中で、ＤＴＯの後にはＤＴＯをロックする第１のＰＬＬが続く。下流ＰＬＬを有するＤＴＯの後には、ＤＴＯを外部信号に対してロックする第２のＰＬＬが続く。第２のＰＬＬの帯域幅は、外部信号の中の揺らぎが除去されるよう、非常に狭くなるよう選択されうる。ＤＴＯは非常に安定したクロック動作を有するディジタル回路であるため、この狭い帯域幅はＤＴＯの中の安定性の問題を引き起こさない。第１のＰＬＬの帯域幅は、ＶＣＯの不安定性が第１のＰＬＬによって除去されるよう、はるかに広く選択されうる。ＤＴＯは雑音整形によってこのジッタを完全に抑制するため、ＤＴＯの位相からＶＣＯへ低周波ジッタのクロストークに関する問題は生じない。この種類の他の電子回路は、データ担体用の読出し及び／又は書込み装置での使用に適している。以下、図面を参照して本発明の上述及び他の有利な面について詳述する。図中、図１は従来技術によるアナログＰＬＬを示す図であり、図２は帯域幅選択の効果を示す図であり、図３は離散時間発振器を示す図であり、図４は離散時間発振器の中のジッタを示す図であり、図５は改善されたＰＬＬを示す図であり、図６は値／周波数変換器を示す図であり、図７は離散時間発振器を示す図であり、図８はジッタを示す図であり、図９はジッタ上の雑音整形の効果を示す図であり、図１０はループフィルタ特性を示す図であり、図１１は雑音整形後のＰＬＬのジッタを示す図であり、図１２は更なる値／周波数変換器を示す図であり、図１３はディジタル発振器を示す図であり、図１４はＰＬＬの動作を示す信号を示す図である。図１は、ウォブルクロックに対してロックされた書込みクロックを再生するアナログＰＬＬを示す図である。ＰＬＬは、書込みクロック用の出力５を有するＶＣＯ１を含む。出力は分周器２を通じて、ウォブルクロック６用の入力と共に、位相検出器３に結合される。位相検出器３の出力はループフィルタ４を通じてＶＣＯの制御入力に結合される。ＰＬＬは、例えばＣＤ−Ｒ（記録可能ＣＤ）システム等の一部を形成する。必要な変更を加えて、同じシステムは読出しシステムのためにも使用されうる。ＣＤ−Ｒのトラックは、トラッキング制御システムによって検出されるウォブルを有する。結果としての信号は、データがＣＤ−Ｒ上に書き込まれるべき速度を示す約２２ｋＨｚのウォブルクロックである。この速度は、例えば書込みクロック速度をウォブルクロックに対してロックすることによって実現される。書込みクロックの周波数はこのようにウォブルクロックの周波数の倍数となり、典型的には約４ＭＨｚである。ウォブルクロックはまたアドレス及び可能であれば更なるＣＤ−Ｒ情報を符号化するためにも使用されうる。このためウォブルに対して、ｋＨｚの範囲の変調周波数を有する周波数変調（ＦＭ）が与えられる。このＦＭ変調は書込みクロックに含まれてはならず、それによりＰＬＬによってできる限り良く抑制されねばならない。しかしながら、ＦＭ変調の周波数がかなり低いことが問題である。ＰＬＬの従来の構成では、出発クロック信号はアナログＶＣＯ１によって発生される。このＶＣＯは任意の種類の発振器でありうる。ＶＣＯ周波数は分周器２，位相検出器３、及びループフィルタ４を通じて入来アナログクロック信号に対してロックされる。効率的なシステムを実現するため、書込みクロック５上の出発ジッタができる限り低いことが重要である。この書込みクロック上のジッタは、ＶＣＯ１上に発生されるジッタ、及び入来アナログウォブルクロック信号６上のジッタによって生ずる。ループフィルタ４の帯域幅は、出発書込みクロックの中でどのジッタ寄与が支配的であるか、即ち、ループフィルタの帯域幅以下でアナログウォブルクロックのジッタが支配的であるか、フィルタの帯域幅以上でＶＣＯのジッタが支配的であるか、を決定する。アナログウォブルクロックが多くの低周波ジッタを含むことが問題である。このジッタをフィルタ除去するため、フィルタ４は小さな帯域幅を有することが要求される。しかしながらフィルタの帯域幅が小さければ、ＶＣＯ１によるジッタ寄与は重要となる。上述のことは、図２に概略的に示され、「ｂ」はＶＣＯによるジッタ寄与をループフィルタの帯域幅の関数として示し、「ａ」はウォブルクロックによるジッタ寄与を示す。出発ジッタを小さく維持するために、ループフィルタの帯域幅は小さくなくてはならない。入来アナログクロックによるジッタ寄与はこのようにしてのみ減少されうる。しかしながらＶＣＯによるジッタ寄与を小さく維持するために、フィルタ帯域幅は広くなくてはならない。従来のアナログシステムでは、このジレンマは、入来クロックのジッタを減少するための小さなループフィルタ帯域幅を、狭帯域幅の場合もわずかなジッタを与える高価な安定ＶＣＯと組み合わせて使用することによって解決される。本発明は安価なＶＣＯによって同等の品質を達成することを目的とする。図３は、書込みクロックを再生する更なる方法を示す図である。この方法はディジタル式の実施に関する。この実施は、ウォブルクロックを受信する周波数／値変換器１を含む。周波数／値変換器１の出力は総和装置３の入力に結合される。総和装置の出力は、ディジタルフィルタ４を通じて値／周波数変換器の制御入力へ結合される。値／周波数変換器は加算器６及びアキュムレータ７を含み、アキュムレータ７の出力と値／周波数変換器の制御入力とは加算器６の夫々の入力に結合される。加算器６の出力８は、アキュムレータ７に結合される。アキュムレータ７は、システムクロックの制御の下で、出力上に信号をロードする。これは、数十ＭＨｚの範囲であり得るシステムクロック周波数において行われる。値／周波数変換器の出力は、加算器６のキャリ出力を構成する。これはウォブルクロックと共に位相検出器２の入力に接続される。位相検出器２の出力は総和装置３の更なる入力に結合される。周波数メータ１では、アナログウォブルクロックに対して任意のタイプの周波数測定が行われる。ディジタル信号である測定された周波数は、位相検出器２によって発生される位相補正に加算される。総和装置３の後にはディジタル低域通過フィルタ４が続く。入来信号中のジッタは、ディジタルフィルタ４のために小さな帯域幅を選択することによって除去される。低ジッタ周波数信号はディジタルフィルタから値／周波数変換器へ印加される。この変換器は、周知のＤＴＯ（離散時間発振器）である。ＤＴＯは加算器６及びアキュムレータ７の周囲に設けられる。ＤＴＯは２つの出力を有する。１つのクロック出力９は加算器６のキャリ出力に接続され、位相出力８は加算器６の総和出力に接続される。１次近似として、値／周波数変換器の挙動は図４に示される。図４／Ａに示されるように位相出力８上に鋸歯状信号が出現する。キャリ出力９上に図４／Ｂに示されるようなパルス状クロックが出現する。この実施例の利点は、ＶＣＯの低周波ジッタに対して鈍感であることである。ループ帯域幅は、ジッタが増加されることなく必要なだけできるだけ小さくなるよう選択されうる。１次モデルがＤＴＯに対して成り立たないことは欠点である。実際上、システムクロックは出発クロックよりもあまり高くなく、出発書込みクロックのジッタに対して負の影響を与える現象が生ずる。この負の影響は図４に示される。図３の値／周波数変換器のクロックされた性質により、図４／Ａ中の鋸歯の全ての値ではなく、システムクロックの正となるエッジ（図４／Ａ中の円）と一致する値のみが計算される。同じ理由により、キャリもまた「遅すぎて」計算され、図４／Ｂに示される「理想的な」ディジタルクロックのエッジと図４／Ｃに示される「実際の」ディジタルクロックのエッジとの間に遅延が生ずる。この遅延の持続時間は、０及び１システムクロック周期の間であり、出発クロック信号上にジッタを生ずる。このジッタは図３に示される実施例を実質的に使用に適さないものとする。図５は、本発明によるＤＴＯを使用する電子回路を示す図である。図３に示される構成が使用され、入来クロックからジッタがフィルタされることを可能とするが、周波数５を書込みクロックへ変換するために、図３のＤＴＯのジッタなしにこの変換を行なう新しい値／周波数変換器が使用される。従来技術に対する本発明の利点は明らかであり、即ち、ディジタル実施と比較しての利点は、より良い値／周波数変換器が使用されているため出発クロックの回りのジッタが消滅することであり、アナログ実施と比較しての利点は、入来クロック信号のジッタのフィルタリングが、小さな帯域幅がアナログＶＣＯによる増加されたジッタ寄与を引き起こさないディジタルフィルタ４の中で行われることである。図６は、値／周波数変換器の第１の実施例を示す図である。この実施例は、ディジタル発振器１００、位相検出器１０１、アナログループフィルタ１０２、アナログＶＣＯ１０３、及び分周器１０５を含む。ディジタル発振器１００は、ディジタルループフィルタから周波数制御信号を受信する。ディジタル発振器１００は、システムクロックと同期して動作する。ディジタル発振器１００の１ビット出力は、分周器１０５の出力と共に位相検出器に結合される。位相検出器１０１の出力は、アナログループフィルタ１０２の入力に結合される。ループフィルタ１０２の出力は、アナログＶＣＯ１０３の制御入力に結合される。アナログＶＣＯ１０３の出力は、書込みクロックを発生し、分周器１０５を通じて位相検出器に結合される。ディジタル発振器１００は、入来周波数値を１ビットディジタルクロック信号へ変換する。従来のアナログＰＬＬは書込みクロックを再生するために使用される。これは、位相検出器１０１、ループフィルタ１０２、アナログＶＣＯ１０３、及び帰還路の中の分周器１０５を含む。ディジタル発振器１００は、その出力信号がジッタのスペクトル分布が雑音整形によって「色付け」されているように適合された離散時間発振器である。ジッタの低周波成分は抑制され、高周波成分は送信される。ＤＴＯ１００に続くアナログＰＬＬの中のループフィルタ１０２は、ジッタのＲＦ成分を除去する。従って、かなりジッタのないクロックが形成され、即ちアナログＶＣＯ１０３のジッタはアナログＰＬＬによってフィルタ除去され、ディジタルクロック信号中のジッタは雑音整形によってフィルタ除去される。図７は、ディジタル発振器の実施例を示す図である。これは、第１のアキュムレータ１０４に結合される出力を有する第１の加算器１０３を含む。第１のアキュムレータ１０４の出力は第１の加算器１０３の入力に逆結合される。ディジタル発振器はまた、第２のアキュムレータ１０８に結合される出力を有する第２の加算器１０７を含む。第２のアキュムレータ１０８の出力は第２の加算器１０７の入力に逆結合される。第１及び第２のアキュムレータ１０４，１０８はシステムクロックに応じて情報をロードする。第１及び第２のアキュムレータ１０４，１０８の出力は、（第１及び第２のアキュムレータ１０４，１０８の内容の差を実際に決定する）「総和回路」１０３の夫々の入力に結合される。総和回路１０３の出力は閾値回路１０６に結合される。閾値回路の出力１１５はディジタル発振器の出力を構成する。第１の加算器の第１の更なる入力５は、周波数制御信号を受信する。第１の加算器１０３の第２の更なる入力は、デクリメント信号を受信する。ディジタル発振器はまた、第１のアキュムレータ１０４の出力と第２の加算器１０７の更なる入力との間に結合される乗算器を含む。乗算器は、第１のアキュムレータ１０４の内容を係数αで乗算する。積は、閾値回路１０６が閾値が超過されていることを検出した場合にのみ第２の加算器１０７へ印加される。これは第１の加算器１０３に対してデクリメントを供給する場合にも成り立つ。この条件的な供給は、第１及び第２の加算器１０３，１０４についてスイッチ１０１，１０２によって示されている。この発振器の動作は、図３及び図４に示される発振器と匹敵するがより複雑である。これは、この発振器が２つの積分器１０３−１０４及び１０７−１０８を含むのに対し、図３の発振器は１つの積分器のみを有するためである。積分器１０７−１０８の出力が常にゼロであれば、動作は図４に示される動作と同じになる。この単純化された例は図８に示される。鋸歯状の電圧は、システムクロックの立上り縁においてのみ計算される１１０上に現れる。値１１０がゼロを超過すると、クロックパルスは１０５−１０６を通じて１１５上に印加される。各クロックパルスの後、アキュムレータ１０３−１０４はスイッチ１０１を通じてデクリメントされる。このクロックパルスの位置は「理想的な」位置に対応するものではない。所与の遅延は、鋸歯発振器の「理想的な」帰線に相対的に生ずる。所与のクロックパルス２０１では、理想的な位置は２００である。従って、時間誤り２０２がある。鋸歯の一定の傾斜のため、この時間誤りは点２０３の高さに比例する。図７に示されるディジタル発振器は、積分された時間誤りが小さいままであることを確実とする。これは、１１５上の各ディジタルクロックパルスにおいて且つスイッチ１０２を通じて、点２０３の値を、加算器１０７及び記憶要素１０８の周りに構築されるディジタル積分器へ与えることによって実現される。この積分器の値は１０５の中で鋸歯から減算され、それにより決定規準１０６に影響を与え、それにより１０７−１０８の回りの積分器の値が制限されることを確実とする。これは数学的に以下のように示されうる。閾値回路の出力におけるディジタルクロックのパルスを添え字「ｋ」付きで示すものとする。ＤＴＯの周期の長さ、即ちパルスｋとパルスｋ−１との間の時間期間をＴ_K（整数個のシステムクロックサイクル）と称するものとする。Ｔ_Kは以下のように形成される。パルスｋ−１の直後に、第１のアキュムレータの内容は量Ｍだけデクリメントされている。従って、アキュムレータの中には、ｅ_K-1を閾値回路１０６の中で超過される残余値とし、ｙ_K-1をパルスｋ−１における第２のアキュムレータの内容とすると、以下の量、 −Ｍ＋ｅ_k-1＋ｙ_k-1 が残る。ｅ_k-1は、０とｆとの間となり、ｆは第１のアキュムレータの内容が毎回インクリメントされる周波数量である（０を含みｆを除く）。第１のアキュムレータ１０４の内容は、毎回「ｆ」によってインクリメントされる。Ｔ_kのシステムクロックサイクルの後、第１のアキュムレータ１０４の内容は、 −Ｍ＋ｅ_k-1＋ｙ_k-1＋ｆＴ_k に等しくなる。簡単化のため、ｆは一定であると仮定する。ｆが変動すれば、この文脈では（ｆとＴ_kとの積の代わりにＴ_kのクロック周期に亘るｆの総和を使用して）ｆの平均値が読み出されるべきである。第１のアキュムレータの中のこの値からｙ_kを引いたものは閾値をｅ_kだけ超過し、即ち、ｆＴ_k＋ｅ_k-1＋ｙ_k-1−ｙ_k＝Ｍ＋ｅ_k となる。周期Ｔ_kの平均の長さはＭ／ｆであり、長さの中のジッタは、ジッタ＝ｅ_k−ｅ_k-1＋ｙ_k−ｙ_k-1 となる。値ｙ_kは閾値が超過されたときに第１のアキュムレータ１０４の内容を総和することによって決定される。これは、残余値ｅ_kに第２のアキュムレータ１０８の内容y_k-1を加えたものである。ｙ_k＝ｙ_k-1＋α（ｅ_k＋ｙ_k-1）このように（α＜０）ｙ_kはジッタを形成するためにｅ_kから減算されるｅ_kの移動平均を構成する。この平均値の積分時間はαによって決定される。例えば、α ＝−１／１６では、積分時間は書込みクロックの１６の周期となる。ｙ_kはｅ_kの平均値であるため、ジッタの低周波成分は除去される。ｙ（スペクトル）のＺ変換について、ｙ（Ｚ）＝αｅ（Ｚ）／（１−Ｚ＋α）が成り立ち、ジッタについては、ジッタ（Ｚ）＝（１−Ｚ）／（１−Ｚ＋α）（１−Ｚ）ｅ（Ｚ）が成り立つ。第２の加算器１０７及び第２のアキュムレータ１０８の使用の結果、通常のＤＴＯの中に存在するであろうジッタ（（１−Ｚ）ｅ（Ｚ））のスペクトルは、係数（１−Ｚ）／（１−Ｚ＋α）によって歪められる。特に、（Ｚ＝１の回りの）低周波成分はこのように抑制される。ここに記載される回路は、Ａ／Ｄ−Ｄ／Ａ変換のために使用される場合に「雑音整形」として知られる離散時間性質によって出発ディジタルクロックの中に導入されるジッタ誤りに対する動作を行なう。ジッタのスペクトル分布に対する影響は図９に示される。図３中の全ての周波数に対してスペクトルジッタが一定である領域では、図７のジッタに対して１次雑音整形が行われる。図１１は、アナログＰＬＬの閉ループ特性を示す図である。アナログＰＬＬはかなり低い品質係数Ｑを有する２次低域通過フィルタとして動作する。−３ｄＢ帯域幅はｆ１である。この周波数より上では、４０ｄＢ／１０進による減衰が生ずる。図１２は２つのＰＬＬの縦続の出発ジッタを示す図である。この図は動作機構を示し、即ち雑音整形器を有するディジタル発振器はジッタをより高い周波数へシフトさせており、一方、続くアナログＰＬＬは高周波ジッタをフィルタ除去する。これはかなりジッタのないクロックをもたらす。雑音整形中に丸め雑音が平均されるべき期間に等しいシステムクロックサイクルの数の選択により、ジッタが抑制されるべき周波数が決定される。ＰＬＬの中の低域通過フィルタの帯域幅とこのクロックサイクルの数との組合せは、少なくとも雑音整形が適用される周波数以上では、低域通過フィルタが雑音整形からのフィルタリングを引き継ぐよう選択される。するとＰＬＬの中の低域通過フィルタの帯域幅は、少なくともＰＬＬの制御下でＶＣＯの不安定性が除去されうるよう選択される。アナログＰＬＬの帯域幅は、ディジタルジッタが適切にフィルタ除去されるよう選択されねばならない。これは入来信号のジッタをフィルタ除去することと同じではない。このＰＬＬの帯域幅はアナログのみの実施におけるものよりも数倍高いものでありうる。雑音整形は、本発明の範囲を逸脱することなく、多様な方法で実行されうる。図７に示される回路を使用する代わりに、例えば異なる数学的に等価な回路が使用されうるか、又はタイマのカウンタを制御するために多様な値Ｔ_kを計算するマイクロ制御器が使用されうる。乗算器によって計算される単純な移動平均を使用する代わりに、ｅ_kの他の平均値が使用されうる。位相ジッタの異なるスペクトル成分が減少されねばならなければ、ｙ_kを決定するために、（低域通過フィルタによって本質的に計算される）平均値の代わりに（狭）帯域通過フィルタが使用されうる。第１のアキュムレータ１０４の内容ｙ_kから第２のアキュムレータ１０８の内容を減算することにより、本質的に閾値回路１０６の閾値、従ってまた位相限界、即ちディジタルクロックの中でパルスが発生される第１のアキュムレータ１０４の値が適合される。明らかに、この閾値適合は、例えば総和装置１０３及び閾値回路１０６の代わりに比較器を使用するといった様々な方法で行われうる。閾値回路の代わりに、総和回路１０３の出力がＭの倍数を超過したときに信号を出力する量子化回路が使用されうる。その場合、第１のアキュムレータ１０４の内容は毎回デクリメントされる必要はない。値／周波数変換器の第２の実施例図１２は本発明の関連する実施例を示す図である。この実施例は図６の実施例の２重変形例である。図６中、位相検出器はアナログの分周されたクロックの各エッジにおいて刻時される。位相検出器はまたディジタルシステムクロックの幾つかのエッジにおいて刻時される。刻時が行われるエッジは、雑音整形技術によって残余量子化誤りをより高い周波数へ「整形」するディジタル発振器によって決定される。図１２はその２重変形例を示す図である。値／周波数変換器はマルチビット出力を有するディジタル発振器１００を含む。値／周波数変換器はまた、位相検出器１０１と、ループフィルタ１０２と、ＶＣＯ１０３と、カウンタ１０５と、閾値回路１０６とを含むＰＬＬを含む。ディジタル発振器１００の出力はカウンタ１０５のプリセットデータ入力へ結合される。カウンタ１０５の出力は閾値回路１０６に結合される。閾値回路１０６の出力は、システムクロックと同様、位相検出器１０１の入力に結合される（システムクロックはインバータを通じて結合される）。位相検出器１０１の出力はループフィルタ１０２の入力に結合され、ループフィルタ１０２の出力はＶＣＯ１０３の制御入力に結合される。ＶＣＯ１０３の出力は書込みクロック出力を構成し、カウンタ１０５のクロック入力に結合される。閾値回路１０６の出力は、カウンタ１０５の負荷入力に結合される。アナログＰＬＬの位相検出器１０１は、ディジタルシステムクロックの各エッジにおいて刻時される。これはまた出発ＶＣＯクロックの所与のエッジにおいても刻時される。ディジタル発振器１００、カウンタ１０５、比較器１０６は、刻時が行われるエッジを決定する。ＶＣＯ１０３の信号の周波数は、このように位相検出器１０１の中のシステムクロックの比較の前に分周される。除数は、カウンタ１０５の中に毎回ロードされるプリセットされた値を使用してディジタル発振器１００によって決定される。これらのプリセットされた値は、概して変化するが、ＶＣＯとシステムクロックとの所望の周波数比率に対応する平均除数を与える。更に、プリセットされた値は、位相検出器１０１によって検出された位相ジッタの低周波成分が減少されるよう、雑音整形を受ける。カウンタ１０５は、例として、ダウンカウンタである。ＶＣＯの各クロックエッジに応じて、カウンタはカウントダウンするか、又は並列ロードを行なう。選択される動作は、比較器１０６の出力信号の関数である。この比較器が、カウンタ値が１以下であることを見出せば、位相検出器に対して「セット」が発生されている間、並列ロードが行われる。他の場合、カウンタはカウントダウンを行なう。位相検出器は、システムクロックの負になるエッジに応じて「リセット」される。この原理は、図１４に示される動作となる。Ａは出発するＶＣＯクロックを示し、Ｂはシステムクロックを示し、Ｃはディジタル発振器の出力を示す。これはＤに示されるような位相検出器動作をもたらす。 − 位相検出器のためのセットは１０５，１０６を通じて発生される（図１２）。論理は、セットが以前のセットの多数のＶＣＯクロックの後に到着するようにされる。この数はディジタル発振器によって動的に決定され、システムクロックの正になるエッジに応じて変化される。 − リセットは、システムクロックの負になるエッジに応じて行われる。 − セットがリセットの前に現れれば、位相検出器出力は０から＋１へ変化し、また０へ戻る。 − リセットがセットの前に現れれば、位相検出器出力は０から−１へ変化し、また０へ戻る。上述の実施例のように、ディジタル発振器は雑音整形器を含む。図１３は値／周波数変換器で使用されるディジタル発振器の可能な実施例を示す図である。これは、その出力が第１のアキュムレータ１３２に結合される第１の加算器１３１を含む。第１のアキュムレータ１３２の出力は、第１の加算器１３１へ戻って結合される。ディジタル発振器はまた、その出力が第２のアキュムレータ１３４に結合される第２の加算器１３３を含む。第２のアキュムレータ３４の出力は、第２の加算器１３３へ戻って結合される。第１及び第２のアキュムレータの出力は、（第１のアキュムレータ１３２と第２のアキュムレータ１３４との間の差を実際に決定する）総和装置１３５の入力に結合される。総和装置１３５の出力は、量子化器１３６を通じてディジタル発振器の出力に結合される。第１の加算器は第１のアキュムレータの出力を受信するだけでなく、周波数制御信号ｆ及び量子化器の出力もまた受信する。第１のアキュムレータ１３２の出力は、乗算器１３７を通じて第２の加算器１３３の更なる入力へ結合される。この乗算器１３７は第１のアキュムレータ１３２の内容を係数αで乗算する。第１及び第２のアキュムレータはシステムクロックによって刻時される。図１３に示されるディジタル発振器の動作は、以下のように示される。Ｘ_nを数字「ｎ」によって示されるシステムクロックサイクルの中の第１のアキュムレータ１３２の内容とし、ｙ_n及びｚ_nを夫々、このシステムクロックサイクルにおける第２のアキュムレータの内容及び量子化器１３６の出力信号とする。すると、ｚ_n＝ＱＭ（ｘ_n−ｙ_n）が成り立つ。Ｑ_Mは、この場合はｘ_n−ｙ_nの量子化を与える量子化関数であり、即ち、ｘ_n−ｙ_n＝ＭＱ_M（ｘ_n−ｙ_n）＋ｅ_n である。ここで、ｅ_nは、ｘ_n−ｙ_nをＭで整数で割り算したときに生ずる剰余である（ｅ_nはゼロ以上でありＭより小さい）。サイクル「ｎ」に続くシステムクロックサイクル「ｎ＋１」では、ｘ_n+1＝ｘ_n−Ｍｚ_n＋ｆ_n ｙ_n+1＝ｙ_n＋αｘ_n が成り立つ。ここで、ｆ_nはディジタル発振器の制御信号の値である。動作の説明上、項Ｍｚ_nが無視されればｘ_nについての式に対応する式を与える位相値ｕ_nを導入することが便利である。即ち、ｕ_nは時間に応じて増加するディジタル発振器の位相であるとすると、ｕ_n+1＝ｕ_n＋ｕ_f となる。ｕ_nは、以下の式、ｘ_n＝ｕ_n−Ｍｖ_n-1 によってｘ_nに関連づけることができ、式中、ｖ_nは個々の値ｚ_nの総和として定義される出力信号ｚ_nの総累積位相、即ち、ｖ_n＝ｖ_n-1＋ｚ_n である。そこから、ｕ_n−ｙ_n＝Ｍｖ_n＋ｅ_n が演繹されうる。これは、丸め誤差ｅ_n以外は、出力信号の累積位相は、時間と共に増加し、位相限界シフトｙ_nによって補正されるディジタル発振器の位相ｕ_n に等しいことを意味する。位相限界シフトｙ_nについては、ｙ_n+1＝ｙ_n＋α（ｅ_n＋ｙ_n）が成り立つ。従って、ｙ_nは丸め誤差ｅ_nの移動時間平均である。例えばα＝−１／１６であれば、ｅ_nはｙ_nの中に１６のシステムクロックサイクルに亘って平均される。位相限界のシフトと丸め誤差との総和ｙ_n＋ｅ_nは、丸め誤差自体のスペクトルと比較して、低周波成分が除去されているスペクトルを有する。Ｚ変換に関しては、丸め誤差は係数（１−Ｚ）／（１−Ｚ−α）によって乗算される。この係数は低い周波数（Ｚ＝１）ではゼロに接近する。累積出力信号ｖ_nの中の雑音は抑制されるため、実際の出力信号ｚ_nの中の雑音もまた抑制される。出力信号ｚ_nはｖ_nの差であり、即ち、ｚ_n＝ｖ_n−ｖ_n-1 である。平均して、丸め誤差ｅ_n−ｅ_n-1と比較して低周波数において係数（１− Ｚ）／（１−Ｚ−α）によって抑制される差（ｅ_n＋ｙ_n）−（ｅ_n-1−ｙ_n-1）に等しいジッタでは、出力信号はｆ／Ｍ（ｕ_nの平均の差ｕ_n−ｕ_n-1）である。このように雑音整形はディジタル発振器の出力信号に対して適用される。図１２に示される値／周波数変換器の中で使用される場合、ディジタル発振器はこのように、（第２のアキュムレータ１３４から）ｙ_nによって位相限界をシフトすることによって抑制される低周波成分を有するジッタと共にＶＣＯ上にｆ／Ｍの平均除数を与える。ループフィルタ１０２は、低ジッタＰＬＬが達成されるよう、ジッタの高周波成分を抑制する。図１３は、雑音整形の実施を示す単なる例であって、明らかに雑音整形の実施は図１３に示される変形例に制限されるものではない。例えば、様々な値ｚ_nは、例えばマイクロ制御器によって計算されえ、ｙ_nによる位相限界のシフトは様々な方法で実現されうる。更に、ｙ_nは他の種類の低域通過フィルタ方法によって決定されるか、又はＡ／Ｄ及び／又はＤ／Ａ変換についてそれ自体として既知の技術から導出されうる雑音整形（丸め誤差処理）の異なる方法によって形成されうる。ｅ_nの他のスペクトル成分が抑制されねばならないとき、低域通過フィルタの代わりに帯域通過フィルタが使用されうる。

Claims

【特許請求の範囲】１．出力信号の各周期が整数個のクロックサイクルとなる長さを夫々有する離散時間発振器（ＤＴＯ）を含む電子回路であって、上記離間発振器は上記長さに対して雑音整形を適用する手段を含むことを特徴とする電子回路。２．上記雑音整形は、上記長さの中のジッタのスペクトルの低周波部分を抑制する、請求項１記載の電子回路。３．連続時間ＶＣＯのＶＣＯ信号を離散時間発振器の出力信号にロックするための連続時間ＶＣＯを有する第１の位相ロックループを含む、請求項２記載の電子回路。４．ＶＣＯ信号と外部信号との間の位相関係を測定する位相検出器を含み、位相検出器の出力は離散時間発振器を外部信号に対してロックするために離散時間発振器の周波数制御入力に結合される、請求項３記載の電子回路。５．上記離散時間発振器は一連の離散時点の夫々に対する位相値及び出力信号を発生するよう配置され、上記発振器は発振器の所望の周波数に従って連続する時点の間の位相値を毎回変化させると共に、当該の時点に対する出力信号は、当該の時点と直前の時点との間で位相値が新しい周期の位相限界を通過したか否かを示す電子回路であって、上記発振器は、それに対する開始時点が示される時点の間の距離の中のジッタのスペクトルの周波数成分が一定の位相限界の場合の対応する成分よりも小さいよう、位相限界が異なる時点に対して可変であるようにされることを特徴とする、請求項１記載の電子回路。６．上記出力信号は、毎回多数のＮの位相限界に、位相値が上記当該の時点と直前の時点との間を通過したことを示す、請求項５記載の電子回路。７．ＶＣＯと、該ＶＣＯを離散時間発振器と同期するための位相ロックループとを有し、上記位相ロックループはＶＣＯの位相と基準信号の位相とを比較するよう、また比較中、連続する時点の間のＮの位相限界の所与の数に従ってＶＣＯ信号の周期の数を毎回無視するよう配置される、請求項７記載の電子回路。８．ＶＣＯ信号と外部信号との間の位相関係を測定する位相検出器を含む第２の位相ロックループを設けられ、上記位相検出器の出力は上記離散時間発振器を外部信号に対してロックするよう離散時間発振器の周波数制御入力に結合される、請求項７記載の電子回路。９．ウォブルクロック信号を与えられた記録担体上に、クロックによって同期される読出し及び書込みを行なう読出し及び／又は書込み装置であって、上記読出し装置は、外部信号として上記ウォブルクロック信号を受信しＶＣＯによってクロックを発生する、請求項４又は８に記載の電子回路を含む読出し及び／又は書込み装置。