KR20000075597A - 이산 시간 발진기를 포함한 회로 - Google Patents

이산 시간 발진기를 포함한 회로 Download PDF

Info

Publication number
KR20000075597A
KR20000075597A KR1019997007658A KR19997007658A KR20000075597A KR 20000075597 A KR20000075597 A KR 20000075597A KR 1019997007658 A KR1019997007658 A KR 1019997007658A KR 19997007658 A KR19997007658 A KR 19997007658A KR 20000075597 A KR20000075597 A KR 20000075597A
Authority
KR
South Korea
Prior art keywords
phase
signal
vco
output
oscillator
Prior art date
Application number
KR1019997007658A
Other languages
English (en)
Inventor
클로텐스헨리
Original Assignee
요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 요트.게.아. 롤페즈, 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 요트.게.아. 롤페즈
Publication of KR20000075597A publication Critical patent/KR20000075597A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

이산 시간 발진기(DTO)는 클럭 사이클의 정수의 각각의 길이를 갖는 다수의 주기를 포함한다. 이산 시간 발진기는 노이즈 성형을 이들 길이에 적용하는 기구를 포함한다.

Description

이산 시간 발진기를 포함한 회로{CIRCUIT INCLUDING A DISCRETE TIME OSCILLATOR}
본 발명은 청구항 1의 서두부분에 기재된 이산 시간 발진기 또는 DTO를 포함한 전자회로에 관한 것이다.
이러한 종류의 회로는 유럽 특허 제 0 619 653호로부터 공지되어 있다. DTO는 예컨대 클럭 제어 하에 동작하는 레지스터와 가산기에 의해 실행된다. 각 클럭 사이클에 있어서, 가산기는 일정한 양의 "f"와 레지스터의 콘텐트를 더한다. 이 합계 중 다수의 최하위 비트는 상기 콘텐트 대신에 레지스터 내에 저장된다. 이 합계가 이와 같이 저장될 수 있는 최대값 "M"을 초과할 때마다, DTO의 신호출력은 새로운 발진주기의 시작을 알린다.
이와 같이, DTO의 각 주기는 시작부분의 연속하는 주기들 사이의 복수의 클럭 사이클의 정수에 해당하는 길이를 갖는다. 평균 존속기간은 M/f 클럭 사이클이지만, M/f가 정수가 아니면, 서로 다른 주기들의 존속기간은 평균값 주위에서 불규칙하게 변동할 것이다.
어떤 시점에서의 기술은 이러한 지터(jitter)(파형의 순간적인 흐트러짐)를 줄이기 위해 클럭 사이클 내의 주기 시작 순간의 보간법에 대해서 제안한다. 그러나, 이것은 파동에 영향을 받기 쉬운 아날로그 해법을 구성한다.
이러한 지터는 DTO의 출력신호용으로 반대의 효과를 갖는다. 이러한 문제점을 해결하기 위해, 예컨대, DTO의 후방에 위상 동기 루프(phase-locked loop : PLL) 을 삽입하여 연속적인 시간 VCO의 VCO 신호와 DTO의 출력신호를 로크(lock)하는 것이 제안되어 왔다. 이와 같이 VCO 신호는 DTO의 출력신호의 버전을 구성하는데, 여기서 지터가 평활하게 되었다. 그러나, 지터는 매우 불안정한 VCO를 사용할 때 특히 문제가 된다.
이러한 문제점은 광디스크 판독 또는 기록장치에서 현저하게 발생하고, 즉 기록 클럭 또는 판독 클럭의 재생시에 발생한다. 어떤 경우에는, 클럭의 아날로그 재생을 필요로 한다. 이러한 아날로그 클럭 신호를 형성하기 위해서는 PLL이 요구된다. 안정된 아날로그 클럭을 발생할 수 있기 위해서는 이러한 PLL의 지터가 낮아야 한다. 도한, PLL의 주파수는 이 장치의 수정 발진기의 클럭과는 관련되어 있지 않다.
본 발명의 목적은 보다 적은 교란 지터를 발생하는 이산 시간 발진기를 포함한 전자회로를 제공하는 데에 있다.
본 발명에 따른 전자회로는 청구한 1의 특징부에 기재된 것을 특징으로 한다. 본 발명에 의하면, 노이즈 성형(noise shaping)이 DTO 주기의 길이에 적용된다. 노이즈 성형은 A/D 및 D/A 변화에 대해서 알려진 기술인데, 이것은 A/D 및 D/A 변환시 발생하는 라운딩 오류(rounding error)의 분광성분을 줄이기 위해 사용된다.
DTO의 출력신호 주기의 길이에 노이즈 성형을 적용하여 이들 길이에 있어서 지터의 주파수 성분, 바람직하게는, 전자회로에서 DTO 다른 곳의 출력신호를 사용할 때 문제점을 발생하는 주파수 성분을 억제한다.
PLL이 DTO로부터의 다운스트림을 이용할 때, 예컨대, 특히 지터의 저주파수 성분(주파수 0에서 및/또는 주파수 0 주변에서)은 방해가 된다. 왜냐하면, 이것이 PLL에서는 필터링되어 제거될 수 없기 때문이다. 이 주파수 성분이 지터에서 발생하지 않으면, PLL에 의한 록킹(locking)이 휠씬 더 안정적일 것이다.
본 발명에 따른 전자회로의 실시예는 청구항 4에 기재되어 있다. 여기서, DTO는 DTO와 록킹하는 제 1 PLL에 의해 계승된다. 다운스트림 PLL 자체를 가진 DTO는 DTO와 외부신호를 록킹하는 제 2 PLL에 의해 계승된다. 제 2 PLL의 대역폭은 매우 좁게 선택되어 외부신호의 파동이 제거된다. 이 좁은 대역폭은 DTO에서 안전성 문제를 일으키지 않는다. 왜냐하면, DTO가 매우 안정한 클로킹(clocking)을 가진 디지탈회로이기 때문이다. 제 1 PLL의 대역폭은 매우 넓게 선택될 수 있어, VCO의 불안전성이 제 1 PLL에 의해 제거될 수 있다. DTO의 위상에서 VCO로의 저주파수 지터의 크로스토오크(crosstalk)에 관하여는 어떠한 문제도 발생하지 않는다. 왜냐하면, DTO가 노이즈 성형에 의해 이 지터를 정확하게 억제하기 때문이다.
이러한 종류의 또 다른 전자회로는 데이터 캐리어를 위한 판독 및/또는 기록장치에 사용하는데 특히 적합하다.
본 발명의 이러한 발명내용과 또 다른 발명내용을 첨부도면을 참조하여 이하에서 상세히 설명한다.
도 1은 어떠한 시점에서의 기술에 다른 아날로그 PLL를 나타낸 것이고,
도 2는 대역폭 선택 효과를 나타낸 것이며,
도 3은 이산 시간 발진기를 나타낸 것이고,
도 4는 이산 시간 발진기에서의 지터를 나타낸 것이며,
도 5는 개량된 PLL를 나타낸 것이고,
도 6은 값/주파수 변환기를 나타낸 것이며,
도 7은 이산 시간 발진기를 나타낸 것이고,
도 8은 지터를 나타낸 것이며,
도 9는 지터에 대한 노이즈 성형 효과를 나타낸 것이고,
도 10은 루프 필터 특성을 나타낸 것이며,
도 11은 노이즈 성형후의 PLL의 지터를 나타낸 것이고,
도 12는 또 다른 값/주파수 변환기를 나타낸 것이며,
도 13은 디지탈 발진기를 나타낸 것이고,
도 14는 PLL 동작을 나타내는 신호를 나타낸 것이다.
도 1은 워블 클럭(wobble clock)에 록킹된 기록 클럭을 재생하기 위한 아날로그 PLL를 나타낸다. PLL은 기록 클럭(5)용 출력을 갖는 VCO(1)를 포함한다. 이 출력은 디바이더(2)를 경유하여 워블 클럭(6)용 입력과 함께, 위상 검출기(3)에 연결된다. 위상 검출기(3)의 출력은 루프 필터(4)를 경유하여 VCO의 제어입력에 연결된다.
PLL은 예컨대 CD-R(CD-recordable) 시스템의 일부를 형성한다. 필요한 변경을 가하여 동일한 시스템이 판독 시스템에 사용될 수 있다. CD-R의 트랙은 트랙킹 제어 시스템에 의해 검출되는 워블을 갖는다. 결과로서 생긴 신호는 대략 22kHz의 워블 클럭으로 이것은 데이터가 CD-R 상에 기록되는 속도를 나타낸다. 이와 같이 기록 클럭의 주파수는 워블 클럭의 다수의 주파수에 해당하고, 일반적으로 대략 4MHz를 갖는다.
워블 클럭은 또한 어드레스 및 CD-R 정보를 인코딩하기 위해 사용된다. 이것을 끝으로, 이 워블에 대해서는 kHz 범위의 변조 주파수를 갖는 주파수 변조(FM)가 제공된다. 이 FM 변조는 기록 클럭에 포함되지 않아야 하기 때문에, 이것은 될 수 있는 대로 PLL에 의해 억제되어야 한다. 그러나, FM 변조 주파수가 약간 낮다고 하는 문제가 있다.
종래의 PLL의 구성에 있어서, 출력 클럭 신호는 아날로그 VCO(1)에 의해 발생된다. 이 VCO는 임의의 형태의 발진기이다. VCO 주파수는 디바이더(2), 위상 검출기(3) 및 루프 필터(4)를 경유하여 입력 아날로그 클럭 신호에 록킹된다.
효과적인 시스템을 실현하기 위해, 기록 클럭(5)에 대한 출력 지터는 될 수 있는 대로 낮아야 한다. 이 기록 클럭에 대한 지터는 VCO에 의해 생성된 지터와, 입력 아날로그 워블 클럭 신호(5)에 대한 지터에 기인한다. 루프 필터(4)의 대역폭은 지터 기증이 출력 기록 클럭에 있어서 우세하다는 것, 즉
아날로그 워블 클럭의 지터가 루프 필터의 대역폭 이하에서 우세하고,
VCO의 지터가 필터의 대역폭 이상에서 우세하다는 것을 결정한다.
아날로그 워블 클럭은 대량의 저주파수 지터를 포함한다고 하는 문제점이 있다. 이 지터를 필터링하여 제거하기 위해, 필터(4)의 작은 대역폭이 요구된다. 그러나, 필터의 대역폭이 작으며, VCO(1)에 의한 지터 기증은 중요하게 된다.
상술한 것에 대해서는 도 2에 요약되어 있다. 도 2에서 "b"는 루프 필터의 대역폭의 작용으로서 VCO에 의한 지터의 기증을 나타내고, "a"는 워블 클럭에 의한 지터의 기증을 나타낸다. 출력 지터를 작게 유기하기 위해서는, 루프 필터의 대역폭은 작아야 한다. 입력 아날로그 클럭의 지터 기증은 이와 같은 방법으로만 감소될 수 있다. 그러나, VCO에 의한 지터 기증을 작게 유기하기 위해서는, 필터 대역폭이 넓어야 한다. 종래의 아날로그 시스템에 있어서, 이 딜레마는 좁은 대역폭의 경우에 적은 지터를 나타내는 고가의 안정한 VCO와 협력하여, 입력 클럭의 지터를 줄이기 위해 사용된 작은 루프 필터 대역폭을 이용함으로써 해결된다. 본 발명의 목적은 염가의 VCO에 의해 동등한 품질을 달성하는 데에 있다.
도 3은 기록 클럭을 재생하기 위한 방법을 나타낸다. 이 방법은 디지탈 실행과 관계가 있다. 이 실행은 워블 클럭을 수신하는 주파수/값 변환기(1)를 포함한다. 이 주파수/값 변환기(1)의 출력은 합계장치(3)의 입력에 연결된다. 이 합계장치의 출력은 디지탈 필터(4)를 경유하여 값/주파수 변환기의 제어 입력에 연결된다.
값/주파수 변환기는 가산기(6) 및 누산기(7)를 포함하고, 누산기(7)의 출력과 값/주파수 변환기의 제어입력은 가산기(6)의 각 입력에 연결된다. 가산기(6)의 출력(8)은 누산기(7)에 연결된다. 누산기(7)는 시스템 클럭의 제어 하에 출력에 신호를 로드(load)한다. 이것은 수십 MHz의 범위에 있는 시스템 클럭 주파수에서 발생한다. 값/주파수 변환기의 출력은 가산기(6)의 캐리 출력을 구성한다. 이 가산기(6)의 캐리 출력은 워블 클럭과 함께 위상 검출기(2)의 입력에 연결된다. 위상 검출기(2)의 출력은 합계장치(3)의 또 다른 입력에 연결된다.
주파수 미터기(1)에 있어서, 아날로그 워블 클럭에 대해서는 임의의 형태의 주파수 측정이 행해진다. 디지탈 신호인 측정된 주파수는 위상 검출기(2)에 의해 생성된 위상 정정에 더해진다. 합계장치(3)는 디지탈 로패스 필터(4)에 의해 계승된다. 입력 신호의 지터는 디지탈 필터(4)에 대한 작은 대역폭을 선택함으로써 제거된다. 낮은 지터 주파수 신호는 디지탈 필터로부터 값/주파수 변환기에 인가된다. 이 변환기는 문헌으로부터 잘 알려져 있는 DTO(Discrete Time Oscillator)이다. DTO는 가산기(6)와 누산기(7)의 주위에서 구성된다. DTO는 2개의 출력을 갖는다. 한 개의 클럭 출력(9)은 가산기(6)의 캐리 출력에 접속되고, 위상 출력(8)은 가산기(6)의 합계된 출력에 접속된다.
제 1 접근에 있어서, 값/주파수 변환기의 동작은 도 4에 나타낸 것과 같다. 톱니 모양의 신호는 도 4a에 나타낸 바와 같이 위상 출력(8) 위에 나타난다. 펄스형의 클럭은 도 4b에 나타낸 바와 같이 캐리 출력(9) 위에 나타난다.
이 실시예의 이점은 이들 동작이 VCO의 저주파수 지터에 영향을 받지 않는다는 점에 있다. 이 루프 대역폭은 지터가 증가되지 않고 가능한 작게 선택될 수 있다.
1차 모델은 DTO에 대하여 보유하지 않는다고 하는 단점이 있다. 실제로, 이 시스템 클럭은 출력 클럭보다 훨씬 높지 않고, 출력 기록 클럭의 지터에 대한 부정적인 효과를 갖는 현상이 있다.
이 부정적인 효과에 대해서는 도 4에 예시되어 있다. 도 3의 값/주파수 변환기의 클럭 성질로 인해, 도 4a 의 톱니 모양의 모든 값이 계산되는 것이 아니라, 시스템 클럭의 양으로 진행해 가는 엣지(positive-going edge)와 일치하는 값만 계산된다. 이와 같은 이유 때문에, 캐리(carry)가 "너무 늦게" 계산되고, 도 4b에 나타낸 것과 같은 "이상적인" 디지탈 클럭과 도 4c에 나타낸 것과 같은 "실질적인" 디지탈 클럭의 엣지들 사이에 지연이 발생한다.
이 지연기간은 0과 1 시스템 클럭 주기들 사이에 있고, 출력 클럭 신호에 대하여 지터를 일으킨다. 이 지터는 특히 이용에 부적합한 도 3에 나타낸 실시예를 구성한다.
도 5는 본 발명에 따른 DTO를 이용하는 전자회로를 나타낸다. 도 3에 나타낸 구성을 이용하면, 지터가 입력 클럭으로부터 필터링될 수 있다. 그러나, 주파수(5)를 기록 클럭으로 변환하기 위해서는, 도 3의 DTO의 지터없이 이 변환을 행하는 새로운 값/주파수 변환기가 사용된다. 어떠한 시점에서의 기술에 대한 본 발명의 이점은 다음과 같이 명백해질 것이다.
즉, 디지탈 실행에 대한 이점은 보다 나은 값/주파수 변환기를 사용함으로써 출력 클럭 주변의 지터가 소멸한다는 점에 있다.
또, 아날로그 실행에 대한 이점은 입력 클럭 신호의 지터의 필터링이 디지탈 필터(4)에서 발생하고, 이때 작은 대역폭이 아날로그 VCO에 의한 지터 기증을 증가시키지 않는다는 점에 있다.
도 6은 값/주파수 변환기의 제 1 실행을 나타낸다. 이 실시예는 디지탈 발진기(100), 위상 검출기(101), 아날로그 루프 필터(102), 아날로그 VCO(103) 및 디바이더(105)를 포함한다. 디지탈 발진기(100)는 디지탈 루프 필터로부터 주파수 제어신호를 수신한다. 디지탈 발진기(100)는 시스템 클럭과 동기화하여 동작한다. 디지탈 발진기(100)의 1비트 출력은 디바이더(105)의 출력과 함께, 위상 검출기에 연결된다. 위상 검출기(101)의 출력은 아날로그 루프 필터(102)의 입력에 연결된다. 루프 필터(102)의 출력은 아날로그 VCO(103)의 제어입력에 연결된다. 아날로그 VCO(103)의 출력은 기록 클럭을 생성하고, 디바이더(105)를 경유하여 위상 검출기에 연결된다.
디지탈 발진기(100)는 입력 주파수 값을 1비트 디지탈 클럭 신호로 변환한다. 종래의 아날로그 PLL은 기록 클럭을 재생하기 위해 사용된다. 이 PLL은 위상 검출기(101), 루프 필터(102), 아날로그 VCO(103) 및 귀환경로의 디바이더(105)로 구성된다.
디지탈 발진기(100)는 지터의 분광분포가 노이즈 성형에 의해 "채색"되는 방식으로 출력신호가 적응되는 이산 시간 발진기이다. 지터의 저주파수 성분이 억제되고, 고주파 성분은 전송된다.
DTO(100)루프 필터(102)의 뒤에 연결된 아날로그 PLL의 루프 필터(102)는 지터의 RF 성분을 제거한다. 결과적으로, 지터가 없는 클럭(jitter-free clock)이 형성되고, 아날로그 VCO(103)의 지터는 아날로그 PLL에 의해 필터링되어 제거되며, 디지탈 클럭 신호의 지터는 노이즈 성형에 의해 필터링되어 제거된다.
도 7은 디지탈 발진기의 실시예를 나타낸다. 이 디지탈 발진기는 제 1 가산기(103)를 포함하고, 가산기(103)의 출력은 제 1 누산기(104)에 연결된다. 제 1 누산기 (104)의 출력은 제 1 가산기(103)의 입력에 다시 연결된다. 디지탈 발진기는 또한 제 2 가산기(107)를 포함하고, 이 가산기(107)의 출력은 제 2 누산기(108)에 연결된다. 제 2 누산기(108)의 출력은 제 2 가산기(107)의 입력에 다시 연결된다. 제 1 및 제 2 누산기(104, 108)는 시스템 클럭에 응답하여 정보를 로드한다.
제 1 및 제 2 누산기(104, 108)의 출력은 "합계장치"(105)의 각 입력된 연결된다(이 합계장치(105)는 실제로 제 1 및 제 2 누산기(104, 108)의 콘텐트간의 차를 결정한다.). 합계장치(105)의 출력은 스레숄드(threshold)회로(106)에 연결된다. 스레숄드회로의 출력(115)은 디지탈 발진기의 출력을 구성한다.
제 1 가산기의 제 1 입력(5)은 주파수 제어신호를 수신한다. 제 1 가산기(103)의 제 2 입력은 감소 신호를 수신한다. 디지탈 발진기는 또한 곱셈기를 포함하는데, 이 곱셈기는 제 1 누산기(104)의 출력과 제 2 가산기(107)의 또 다른 입력 사이에 연결된다.
곱셈기는 제 1 누산기(104)의 콘텐트와 인자 α를 곱한다. 이 곱셈한 적은 임계값이 초과되었다는 것을 스레숄드회로(106)가 검출하는 경우에만 제 2 가산기(107)에 인가되고, 또 이것은 제 1 가산기(3)에 그 감소분을 공급하기 위해 보유한다. 이 조건부 공급은 제 1 및 제 2 가산기(103, 104)에 대한 스위치(101, 102)에 의해 상징화된다.
이 발진기의 동작은 도 3 및 도 4에 나타낸 발진기의 동작과 비슷하지만, 이 발진기가 더 복잡하다. 왜냐하면, 이 발진기는 2개의 적분기(103-104, 107-108)를 포함하지만, 도 3의 발진기는 1개의 적분기만을 포함하기 때문이다.
적분기(107-108)의 출력은 항상 0이었다면, 이 동작은 도 4에 나타낸 동작과 동일하다. 이러한 단순화된 경우는 도 8에 도시되어 있다. 톱니 모양의 전압은 110 상에 나타나는데, 이 110은 시스템 클럭의 상승 엣지에서만 계산된다. 값 110이 0을 초과할 때마다, 클럭 펄스는 105-106을 경유하여 115에 인가된다. 각 클럭 펄스 후에, 103-104의 누산기 값은 스위치(101)를 통해서 감소된다. 이 클럭 펄스의 위치는 "이상적인" 위치에 대응하지 않는다. 일정한 지연은 톱니 모양의 발진기의 "이상적인" 플라이백(flyback)에 비례하여 발생한다. 일정한 클럭 펄스 201에 대해서는, 이상적인 위치는 200이다. 이와 같이 시간 오류(202)가 있다. 톱니형의 일정한 경사로 인해, 이 시간 오류는 포인트 203의 높이에 비례한다.
도 7에 나타낸 디지탈 발진기는 시간오류가 통합되어도 여전히 작다는 것을 보증한다. 이것은 각 디지탈 클럭 펄스로 포인트 203의 값을 115에 제공하고, 스위치(102)를 통해서 가산기(107)와 저장소자(108)의 주변에서 형성된 디지탈 적분기에 제공함으로써 실현된다. 이 적분기의 값은 105에서의 톱니로부터 뺄셈되므로, 결정기준부(106)에 영향을 미쳐, 107-108 주변의 적분기의 값이 제한되어 있다는 것을 확실하게 한다.
이것은 다음과 같이 수학적으로 표현될 수 있다. 스레숄드회로의 출력에서 디지탈 클럭의 펄스를, "k"로 번호를 매긴다. DTO 주기의 길이, 즉 펄스 k와 펄스 k-1 사이의 시간주기는 Tk라고 칭한다(이것은 시스템 클럭 사이클의 정수이다.).
Tk는 다음과 같이 형성된다. 펄스 k-1직후에, 제 1 누산기의 콘텐트가 총계 M에 의해 감소되었다. 이와 같이, 다음 합계는 누산기 내에 존재한다.
-M + ek-1+ yk-1
이때, ek-1은 잉여값이고, 이 잉여값에 의해 스레숄드회로(106)에서 임계값이 초과되었고, yk-1는 펄스 k-1로 제 1 누산기의 콘텐트이다. ek-1은 0과 f 사이에 존재하는데, 이 때 f는 주파수의 양이고, 이것에 의해 제 1 누산기의 콘텐트가 매번 증가된다(0은 포함하지만, f는 포함하지 않는다).
제 1 누산기(104)의 콘텐트는 "f"에 의해 매번 증가된다. Tk시스템 클럭 사이클 후에, 제 1 누산기(104)의 콘텐트는 다음과 같다.
-M + ek-1+ yk-1+ fTk
간소화를 위해, f는 고정되어 있다고 가정한다. f가 변하면, 이 콘텐트에 있어서, f의 평균값이 판독되어야 한다(f와 Tk의 적 대신에, Tk클럭 주기와 f의 합계를 이용). 제 1 누산기에서의 총계 - yk는 ek만큼 임계값을 초과한다.
fTk+ ek-1+ yk+1- yk= M + ek
주기 Tk의 평균길이는 M/f이고, 지터의 길이는 다음과 같다.
지터 = ek- ek-1+ yk- yk-1
값 yk는 임계값이 초과될 때 제 1 누산기(104)의 콘텐트를 합계함으로써 결정된다. 이것은 잉여값 ek+ 제 2 누산기(108)의 콘텐트 yk-1이다.
yk= yk-1+ α(ek+ yk-1)
이와 같이 (α〈0)yk는 지터를 형성하기 위해 ek로부터 뺄셈되는 ek의 연속 평균값을 구성한다. 이 평균값의 통합 시간은 α에 의해 결정된다. 예컨대, α=-1/16일 때, 통합 시간은 기록 클럭의 16 주기에 해당한다.
yk가 ek의 평균값이기 때문에, 지터의 저주파수 성분이 제거된다.
y의 Z변형에 대하여(스펙트럼), 이것은 다음을 보유하고,
y(Z) = αe(Z)/(1-Z+α)
지터에 대하여는 다음을 보유한다.
지터(Z)=(1-Z)/(1-Z+α)(1-Z)e(z)
제 2 가산기(107)와 제 2 누산기(108)의 이용 결과로서, 정규의 DTO에 존재하는 지터의 스펙트럼((1-Z)e(z))은 인자 (1-Z)/(1-Z+α)에 의해 왜곡된다. 따라서, 저주파수 성분(대략 Z=1)은 현저하게 억제된다.
여기서 설명된 회로는 이산 시간 특성으로 인해 출력 디지탈 클럭 내에 삽입되는 지터 오류에 대한 동작을 행하고, 이 이산 시간 특성은 A/D-D/A 변환에 사용할 때, "노이즈 성형"이라고 알려져 있다. 지터의 분광분포에 대한 효과는 도 9에 도시되어 있다. 분광지터가 도 3의 모든 주파수에 대하여 일정한 영역에서, 1차 노이즈 성형이 도 7의 지터에 대하여 발생한다.
도 11은 아날로그 PLL의 폐쇄 루프 특성을 나타낸다. 이 아날로그 PLL은 저품질 인자 Q를 갖는 2차 로패스 필터로서 동작한다. -3dB 대역폭은 f1이다. 이 주파수에 대하여, 40dB/10단위의 감쇠가 발생한다. 도 12는 2개의 PLL의 종속(cascade)의 출력 지터를 나타낸다. 이 도면은 동작 메카니즘을 나타내는데, 노이즈 성형기를 가진 디지탈 발진기는 지터를 고주파수로 시프트시켰지만, 다음의 아날로그 PLL은 고주파수 지터를 필터링하여 제거한다. 그 결과, 지터가 없는 클럭으로 된다.
노이즈 성형시 라운딩 노이즈를 평균하는 시스템 클럭 사이클의 수의 선택에 의해 지터를 억제하는 주파수가 결정된다. 로패스 필터가, 적어도 노이즈 성형이 적용되는 주파수의 범위를 넘어서 노이즈 성형으로부터의 필터링을 담당하도록 PLL의 로패스 필터의 대역폭과 이 클럭 사이클의 수의 결합이 선택된다. PLL의 로패스 필터의 대역폭은 적어도 VCO의 불안정이 PLL의 제어하에 제거될 수 있을 정도로 높게 선택된다.
아날로그 PLL의 대역폭은 디지탈 지터를 정확하게 필터링하여 제거할 수 있도록 선택되어야 한다. 이것은 입력 신호의 지터를 필터링하여 제거하는 것과 동일하지 않다. 이 PLL의 대역폭은 여러 번 아날로그 전용 실행보다 더 높다.
노이즈 성형은 본 발명의 범위를 벗어나지 않고 다양한 방법으로 실행될 수 있다는 것을 자명한 것이다. 도 7에 나타낸 회로를 이용하는 대신에, 예컨대 서로 다른 수학적으로 동일한 회로가 사용될 수 있고, 또는 타이머 카운터(timer counter)를 제어하기 위해 다양한 값 T를 계산하는 마이크로제어기가 사용될 수 있다. 곱셈기에 의해 계산된 간단한 연속 평균값을 이용하는 대신에, ek의 다른 별개의 평균값도 사용될 수 있다. 위상 지터의 서로 다른 분광성분이 감소되어야 하는 경우에는, (본질적으로 로패스 필터에 의해 계산된)평균값 대신에 (좁은) 밴드패스 필터가 yk를 결정하기 위해 사용될 수 있다.
제 1 누산기(104)의 콘텐트로부터 제 2 누산기(108)의 콘텐트 yk를 뺄셈함으로써, 본래 스레숄드회로(106)의 임계값이 적용되므로, 위상 한계값, 즉 디지탈 클럭에서 펄스를 발생하는 제 1 누산기(104)의 콘텐트의 값도 적용된다. 분명히, 이 임계값 적용은 예컨대 합계장치(105)와 스레숄드회로(106) 대신에 비교기를 사용함으로써 다양한 방법으로 수행될 수 있다. 스레숄드회로 대신에, 합계장치(105)의 출력이 다수의 M을 초과할 때마다 신호를 출력하는 양자화회로를 이용할 수 있다. 그 경우에, 그 때마다 제 1 누산기(104)의 콘텐트가 감소될 필요는 없다.
값/주파수 변환기의 제 2 실시예
도 12는 본 발명과 관련된 실시예를 나타낸다. 이 실시예는 도 6의 실시예의 이중변형이다. 도 6에서, 위상 검출기는 아날로그 분리 클럭의 각 엣지에서 클록킹되었다. 위상 검출기도 디지탈 시스템 클럭의 일부 엣지에서 클록킹되었다. 클록킹이 발생했던 엣지는 디지탈 발진기에 의해 결정되었고, 이 디지탈 발진기는 잉여분의 양자화 오류를 노이즈 성형 기술에 의해 고주파수로 "성형"했다.
도 12는 그것의 2중 변형을 나타낸다. 값/주파수 변환기는 다중 비트 출력을 갖는 디지탈 발진기(100)를 포함한다. 값/주파수 변환기는 PLL를 포함하는데, 이 PLL은 위상 검출기(101), 루프 필터(102), VCO(103), 카운터(105) 및 스레숄드회로(106)를 포함한다.
디지탈 발진기(100)의 출력은 미리 설정된 카운터(105)의 데이터 입력에 연결된다. 카운터(105)의 출력은 스레숄드회로(106)에 연결된다. 스레숄드회로(106)의 출력은 (후반에는 인버터를 경유하여) 시스템 클럭과 같은 위상 검출기(101)의 입력에 연결된다. 위상 검출기(101)의 출력은 루프 필터(102)의 입력에 연결되고, 루프 필터(102)의 출력은 VOC(103)의 제어입력에 연결된다. VCO(103)의 출력은 기록 클럭 출력을 구성하여, 카운터(105)의 클럭 입력에 연결된다. 스레숄드회로(106)의 출력은 카운터(105)의 로드 입력에 연결된다.
아날로그 PLL의 위상 검출기(101)는 디지탈 시스템 클럭의 각 엣지에서 클록킹된다. 또 그것은 출력 VCO 클럭의 일정한 엣지에서 클록킹된다. 디지탈 발진기(100), 카운터(105) 및 비교기(106)는 클록킹이 발생하는 엣지를 결정한다.
따라서, VCO(103)의 신호의 주파수는 위상 검출기(101)에서의 시스템 클럭과 비교하기 전에 분리된다. 제수(divisor)는 매번 카운터(105) 내부로 로드된 미리 설정한 값을 이용하여, 디지탈 발진기(100)에 의해 결정된다. 일반적으로, 이들 미리 설정한 값은 변화하지만, 시스템 클럭과 VCO의 소망의 주파수 비율에 대응하는 평균 제수를 산출한다. 또한, 미리 설정한 값은 노이즈 성형에 영향을 받기 때문에, 위상 검출기(101)에 의해 검출된 위상 지터의 저주파수 성분은 감소된다.
한 예로서, 카운터(105)는 다운 카운터이다. VCO 의 각 클럭 엣지에 응답하여, 카운터가 카운트 다운하거나 병렬 로드를 수행할 것이다. 선택된 동작은 비교기(106)의 출력신호의 작용이다. 이 비교기가 1보다 작거나 1과 같은 카운터 값을 찾으면, 병렬 로딩이 발생하고 다른 한편으로는 위상 검출기에 대하여 "세트"가 발생된다. 그 외의 경우에는, 카운터가 카운트 다운할 것이다. 위상 검출기는 시스템 클럭의 음으로 진행해 가는 엣지(negative-going edge)의 각각에 응답하여 "리세트"된다.
이 원리는 도 14에 나타낸 동작과 같다. A는 출력 VCO 클럭을 나타내고, B는 시스템 클럭을 나타내며, C는 디지탈 발진기의 출력을 나타낸다. D는 위상 검출기의 동작을 나타낸다.
위상 검출기에 대한 세트는 105, 106(도 12)을 통해서 발생된다. 이 논리는 이전의 세트 후에 다수의 VCO 클럭에 세트가 도달한다는 것이다. 이 개수는 디지탈 발진기에 의해 다이내믹하게 결정되고, 시스템 클럭의 양으로 진행해 가는 엣지에 응답하여 변경된다.
리세트는 시스템 클럭의 음으로 진행해 가는 엣지의 각각에 응답하여 발생한다.
리세트 전에 세트가 나타나면, 위상 검출기 출력은 0에서 +1로 변경될 것이고 다시 0으로 되돌아 올 것이다.
세트 전에 리세트가 나타나면, 위상 검출기 출력은 0에서 -1로 변경되고 다시 0으로 되돌아 온다.
이전의 실시예에서와 같이, 디지탈 발진기는 노이즈 성형기를 포함한다.
도 13은 값/주파수 변환기에 사용하는 디지탈 발진기의 실행할 수 있는 실시예를 나타낸다. 이 디지탈 발진기는 제 1 가산기(131)를 포함하고, 이 제 1 가산기(131)의 출력은 제 1 누산기(132)에 연결된다. 제 1 누산기(132)의 출력은 제 1 가산기(131)의 입력에 다시 연결된다. 디지탈 발진기는 또한 제 2 가산기(133)를 포함하고, 이 제 2 가산기(133)의 출력은 제 2 누산기(134)에 연결된다. 제 2 누산기(134)의 출력은 제 2 가산기(133)의 입력에 다시 연결된다. 제 1 및 제 2 누산기(132, 134)의 출력은 합계장치(135)의 입력에 연결된다(이 합계장치는 실제로 콘텐트간의 차를 결정한다.). 합계장치(135)의 출력은 양자화기(136)를 경유하여 디지탈 발진기의 출력에 연결된다.
제 1 가산기는 제 1 누산기의 출력뿐만 아니라, 주파수 제어신호 f와 양자화기의 출력을 수신한다. 제 1 누산기(133)의 출력은 곱셈기(137)를 경유하여, 제 2 가산기(133)의 다른 입력에 접속된다. 이 곱셈기(137)는 인자 α와 제 1 누산기(132)의 콘텐트를 곱한다. 제 1 및 제 2 누산기는 시스템 클럭에 의해 클록킹된다.
도 13에 나타낸 디지탈 발진기의 동작은 다음과 같이 예시될 수 있다. xn는 시스템 클럭 사이클에 있어서 "n"으로 표시된 제 1 누산기(132)의 콘텐트이고, yn와 zn는 이 시스템 클럭 사이클에 있어서 각각 제 2 누산기의 콘텐트와 양자화기(136)의 출력신호이다. 이것은 다음을 보유한다.
zn= QM(xn-yn)
이 경우에 QM은 xn-yn의 양자화를 산출하는 양자화 함수이다.
xn-yn= MQM(xn-yn) + en
여기서, en은 xn-yn나누기 M의 정수 나누기에 의해 생성된 나머지이다(en은 0보다 크거나 0과 같고 M보다는 작다.). 사이클 "n" 다음에 오는 시스템 클럭 사이클 "n+1"에서, 이것은 다음을 유지한다.
xn+1= xn- Mzn+ fn
yn+1= yn +αxn
여기서, fn은 디지탈 발진기의 제어신호의 값이다.
동작을 설명하기 위해 위상 값 un을 채용하는 것이 편리하다. 이 위상 값 un에 대한 방정식은 용어 Mzn가 생략되면 xn에 대한 방정식과 일치한다.
un+1= un+ uf
un은 기간이 되면 증가하는 디지탈 발진기의 위상으로 간주될 수도 있다. un은 다음과 같이 xn과 관련될 수 있다.
xn= un- Mvn-1
여기서 vn는 개개의 값 zn의 합계로 정의된 출력신호 zn의 전체 누적 위상이다.
vn= vn-1+ zn
이것은 다음으로부터 추론될 수 있다.
un- yn= Mvn+ en
이것은 라운딩 오류 en을 제외하고, 출력신호의 누적 위상이, 시간이 되면 증가하고 위상 한계 시프트 yn에 의해 정정되는 디지탈 발진기의 위상 un과 동일하다는 것을 의미한다. 위상 한계 시프트 yn에 대하여, 이것은 다음을 보유한다.
yn+1= yn+ α(en+ yn)
이와 같이, yn은 라운딩 오류 en의 라운딩 시간 평균값이다. 예컨대, α=-1/16이면 en은 16개의 시스템 클럭 사이클에 대한 yn에서 평균된다. 라운딩 오류와 위상 한계의 시프트의 합계 yn+ en은 라운딩 오류의 스펙트럼과 비교해 볼 때 저주파수 성분을 제거한 스펙트럼을 갖는다. Z변형에서 보면, 라운딩 노이즈는 인자 (1-Z)/(1-Z-α)와 곱셈된다. 이 인자는 저주파수(Z=1)에 대하여 0에 접근한다.
누적 출력 신호 vn에서 노이즈가 억제되기 때문에, 실제의 출력 신호 zn에서도 노이즈가 억제된다. 출력 신호 zn는 다음과 같은 vn의 차를 갖는다.
zn= vn- vn-1
대략, 출력신호는 f/M(un의 평균차 un-un-1)을 갖고, 지터는 라운딩 노이즈 en-en-1과 비교해 볼 때 저주파수로 인자 (1-Z)/(1-Z-α)에 의해 억제되는 차액 (en+yn)-(en-1-yn-1)과 같다. 이와 같이 노이즈 성형은 디지탈 발진기의 출력신호에 인가된다.
이와 같이, 디지탈 발진기가 도 12에 나타낸 값/주파수 변환기에 사용될 때, 이 디지탈 발진기는 (제 2 누산기(134)로부터) yn에 의해 위상 한계값을 시프트함으로써 저주파수 성분을 억제하는 지터를 가진 VCO에 f/M의 평균 제수를 제공한다. 루프 필터(102)는 지터의 고주파 성분을 억제함으로써 지터가 낮은 PLL을 획득한다.
도 13은 노이즈 성형의 실행예를 나타내고, 이 노이즈 성형의 실행은 도 13에 나타낸 변형에 제한되지 않는다. 예컨대, 다양한 값 zn가 예컨대 마이크로 제어기에 의해 계산될 수 있고, yn에 의한 위상 한계값의 시프트가 다양한 방법으로 실현될 수 있다. 또한, yn은 다른 형태의 로패스 필터링에 의해 결정될 수 있고, 또한 A/D 및/또는 D/A 변환에 대하여 알려진 기술들로부터 도출될 수 있는 다른 방법의 노이즈 성형(라운딩 오류 처리)을 이용할 수 있다. 또 다른 en의 분광성분이 억제되어야 하는 경우에, 로패스 필터 대신에 밴드패스 필터를 사용할 수 있다.

Claims (9)

  1. 이산 시간 발진기의 출력신호의 주기의 각각이 클럭 사이클의 정수에 해당하는 각 길이를 갖는 이산 시간 발진기(DTO)를 가진 전자회로에 있어서, 이산 신호 발진기는 노이즈 성형을 이들 길이에 적용하는 기구를 포함한 것을 특징으로 하는 전자회로.
  2. 제 1 항에 있어서,
    노이즈 성형은 이들 길이에 있어서 지터의 스펙트럼의 저주파수 부분을 억제하는 것을 특징으로 하는 전자회로.
  3. 제 2 항에 있어서,
    연속 시간 VCO의 VCO 신호와 이산 시간 발진기의 출력신호를 록킹하는 연속시간 VCO를 가진 제 1 위상 동기 루프를 포함한 것을 특징으로 하는 전자회로.
  4. 제 3 항에 있어서,
    VCO 신호와 외부신호와의 위상 관계를 측정하는 위상 검출기를 포함하는 제 2 위상 동기 루프를 포함하고, 위상 검출기의 출력은 이산 시간 발진기와 외부신호를 록킹하기 위해 이산 시간 발진기의 주파수 제어입력에 연결된 것을 특징으로 하는 전자회로.
  5. 제 1 항에 있어서,
    이산 시간 발진기는 일련의 이산 순간의 각각에 대한 출력신호와 위상 값을 발생하도록 배치되고, 발진기의 소망의 주파수에 따라 연속 순간들 사이의 위상 값을 매번 변경하며, 관련된 순간에 대한 출력신호는 위상값이 관련된 순간과 바로 직전의 순간 사이의 새로운 주기의 위상 한계값을 넘었는지 여부를 나타내며, 또 상기 발진기는 위상 한계값이 서로 다른 순간에 변할 수 있도록 배치되어, 시작을 나타내는 순간들 사이의 거리에서의 지터의 스펙트럼의 주파수 성분이 일정한 위상 한계값의 경우에 대응하는 성분보다 작은 것을 특징으로 하는 전자회로.
  6. 제 5 항에 있어서,
    출력신호는 위상 값이 상기 관련된 순간과 바로 직전의 순간 사이를 넘었을 때마다 다수의 N 위상 한계값을 표시하는 것을 특징으로 하는 전자회로.
  7. 제 6 항에 있어서,
    VCO와, 이 VCO와 이산 시간 발진기를 동기화하는 위상 동기 루프를 구비하고, 위상 동기 루프는 참조 신호와 VCO 신호의 위상을 비교하여, 이 비교시 연속하는 순간들 사이의 일정한 수의 N 위상 한계값에 따라 VCO 신호의 다수의 주기를 매번 무시하도록 배치된 것을 특징으로 하는 전자회로.
  8. 제 7 항에 있어서,
    VCO 신호와 외부신호와의 위상관계를 측정하는 위상 검출기를 포함하는 제 2 위상 동기 루프를 구비하고, 위상 검출기의 출력은 이산 시간 발진기와 외부신호를 록킹하기 위해 이산 시간 발진기의 주파수 제어입력에 연결된 것을 특징으로 하는 전자회로.
  9. 워블 클럭 신호를 구비한 기록매체 상에 판독 또는 기록하고, 판독 또는 기록이 클럭에 의해 동기화되며, 외부신호로서 워블 클럭신호를 수신하여 VCO로 클럭을 발생하는 청구항 4 또는 청구항 8에 기재된 전자회로를 포함한 것을 특징으로 하는 판독 및 기록장치.
KR1019997007658A 1997-12-22 1998-12-14 이산 시간 발진기를 포함한 회로 KR20000075597A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP97204068.7 1997-12-22
EP97204068 1997-12-22

Publications (1)

Publication Number Publication Date
KR20000075597A true KR20000075597A (ko) 2000-12-26

Family

ID=8229112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997007658A KR20000075597A (ko) 1997-12-22 1998-12-14 이산 시간 발진기를 포함한 회로

Country Status (4)

Country Link
EP (1) EP0962056A1 (ko)
JP (1) JP2001513974A (ko)
KR (1) KR20000075597A (ko)
WO (1) WO1999033182A2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10033109C2 (de) 2000-07-07 2002-06-20 Infineon Technologies Ag Taktsignalgenerator
AU2003217053A1 (en) 2003-04-02 2004-10-25 Christopher Julian Travis Method of establishing an oscillator clock signal
US7558358B1 (en) 2004-10-13 2009-07-07 Cirrus Logic, Inc. Method and apparatus for generating a clock signal according to an ideal frequency ratio
US7599462B2 (en) 2006-09-25 2009-10-06 Cirrus Logic, Inc. Hybrid analog/digital phase-lock loop with high-level event synchronization
US7680236B1 (en) 2006-09-25 2010-03-16 Cirrus Logic, Inc. Hybrid analog/digital phase-lock loop for low-jitter synchronization
US7746972B1 (en) 2007-03-22 2010-06-29 Cirrus Logic, Inc. Numerically-controlled phase-lock loop with input timing reference-dependent ratio adjustment
US7848266B2 (en) * 2008-07-25 2010-12-07 Analog Devices, Inc. Frequency synthesizers for wireless communication systems
JP5783098B2 (ja) 2012-03-19 2015-09-24 富士通株式会社 Ｐｌｌ回路、ｐｌｌ回路の制御方法、及びデジタル回路
CN114489233B (zh) * 2022-01-24 2024-06-11 上海华力集成电路制造有限公司 一种相位可调任意波形发生器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69415378T2 (de) * 1993-04-05 1999-06-17 Koninklijke Philips Electronics N.V., Eindhoven Digitaler Phasenregelkreis
US5786778A (en) * 1995-10-05 1998-07-28 Analog Devices, Inc. Variable sample-rate DAC/ADC/converter system

Also Published As

Publication number Publication date
JP2001513974A (ja) 2001-09-04
WO1999033182A2 (en) 1999-07-01
EP0962056A1 (en) 1999-12-08
WO1999033182A3 (en) 1999-09-10

Similar Documents

Publication Publication Date Title
CA2296312C (en) Frequency synthesizer systems and methods for three-point modulation with a dc response
US5790614A (en) Synchronized clock using a non-pullable reference oscillator
US5638010A (en) Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters
KR102435034B1 (ko) 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법
US7733151B1 (en) Operating clock generation system and method for audio applications
US6792063B1 (en) Frequency control/phase synchronizing circuit
KR100373378B1 (ko) 클럭 발생 회로
US20050220240A1 (en) Clock synchroniser and clock and data recovery apparatus and method
US5808493A (en) Rational frequency division device and frequency synthesizer using the same
US5841303A (en) Digital phase-locked loop circuit
KR20000075597A (ko) 이산 시간 발진기를 포함한 회로
US4930142A (en) Digital phase lock loop
JPH0795055A (ja) ディジタル位相同期装置
US6700945B2 (en) Phase lock loop circuit
US7298808B1 (en) Cascaded jitter frequency shifting Δ-Σ modulated signal synchronization mapper
US5289141A (en) Method and apparatus for digital modulation using concurrent pulse addition and subtraction
US5812508A (en) Digital bit signal detection circuit for reproducing optical data
Riley et al. A hybrid/spl Delta//spl Sigma/fractional-N frequency synthesizer
KR0184916B1 (ko) 완전한 2차 디지탈 위상 동기 루프 및 그것을 이용한 디스터핑 회로
EP1241790B1 (en) Full digital phase locked loop and circuitry for utilizing the same
EP4258552A1 (en) Fractional-n adpll with reference dithering
JP2003023352A (ja) クロック再生回路
CN114826257B (zh) 小数-n分频锁相环及系统
JP4373307B2 (ja) 変調回路、同変調回路を有する位相同期回路及び同位相同期回路を有するインタフェース装置
JP2692669B2 (ja) クロック生成回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application