JP4373307B2 - 変調回路、同変調回路を有する位相同期回路及び同位相同期回路を有するインタフェース装置 - Google Patents

Description

本発明は、入力信号を離散的に変化させ、かつ時間平均が入力信号と一致する出力信号を生成する変調回路に係り、特に小数点以下の分周数を有する位相同期回路に適用して好適な変調回路に関し、更に同位相同期回路を用いたインタフェース装置に関する。

一般に、位相同期ループの中に分周器が配置された位相同期回路（ＰＬＬ：Phase Locked Loop）は、周波数シンセサイザとして使用され、入力される基準信号の分周数倍の周波数の信号を出力する。即ち、位相同期回路の出力信号の周波数（出力周波数）は、基準信号の周波数（基準周波数）を分周器に設定される分周数で乗算した積で表される。通常の分周器においては、分周数が整数に限定されるため、出力周波数は基準周波数の整数倍となり、基準周波数よりも細かな単位で設定することができない。従って、細かな周波数間隔で出力周波数を設定する必要がある場合、基準周波数を低くする必要がある。しかし、基準周波数を低くすると、基準信号周波数に応答したパルスがＶＣＯ（Voltage Control Oscillator）に入力され、それによってＶＣＯがスプリアスを発生し、出力信号に含まれる雑音が大きくなる。また、位相同期回路の応答帯域幅は基準周波数よりも広くできないので、位相同期回路内のループの応答特性が遅くなり、周波数の切替周期がより長くなる。

これに対して、通常の分周器に分周数を周期的に変化させる演算器を接続し、変化する分周数の平均によって小数点以下の精度の分周数を得る位相同期回路の例がある（例えば、特許文献１参照）。

再公表特許第ＷＯ９７／０６６００号公報

位相同期回路は、基本的には図２２に示すように、位相比較器（ＰＤ）４１、低域通過フィルタ（ＬＰＦ）４２、電圧制御発振器（ＶＣＯ）４３及び分周器（ＭＭＤ）４４から構成される。分周器４４は、電圧制御発振器４３から出力される出力信号fvcoの周波数を、入力される分周数Ｎ（Ｎは任意の整数）の分周信号divに従ってＮ分周し、分周後の比較信号fdivを位相比較器４１に出力する。位相比較器４１は、入力される基準信号frefの位相と、分周器４４から出力される比較信号fdivの位相とを比較し、その位相差に応じた信号を低域通過フィルタ４２を介して電圧制御発振器４３に出力する。その結果、電圧制御発振器４３の出力信号fvcoの周波数は、基準信号frefの周波数に分周数Ｎを乗じた周波数になる。ここで、小数点以下の精度の分周数を得る位相同期回路の例は、分周器４４に変調回路（ＭＯＤＣ）４５を接続して成る。小数点以下の精度の分周数は、例えば、或る２個の整数をＮ１，Ｎ２として、整数Ｎ１の出現回数と整数Ｎ２の出現回数の平均である平均分周数として与えられる。変調回路４５は、クロック信号clockにより動作して位相同期回路の平均分周数に対応する直流diviを入力し、平均分周数に応じた分周信号divを出力する。分周信号divを入力した分周器４４は、電圧制御発振器４３から出力される出力信号fvcoをＮ１，Ｎ２分周し、電圧制御発振器４３の出力信号fvcoの周波数を基準信号frefの周波数に平均分周数を乗じた周波数にする。

分周数を分周数Ｎ１，Ｎ２で変化させる場合に、その変化はランダムであることが望ましく、そのために、好適には変調回路４５の内部にΣΔ変調器が用いられる。ΣΔ変調器において、入力信号の積分結果を比較し、その比較結果を入力信号から減ずる構成の作用で比較結果がランダムを示すことが利用される。

本願の発明者は、本発明に先立って、Ｎ１＝Ｎ＋１，Ｎ２＝Ｎ−１に選び、振れ幅２で小数点以下の精度の分周数を得ることを考察した。この場合、比較的容易に変調回路を構成することができたが、電圧制御発振器４３の出力信号fvcoに生ずるジッタがやや大きいことが判明した。ジッタは、エラーレートの増大などシステムの品質低下を招くので、低減する必要がある。更に、最近の半導体集積回路装置の高集積化と共に、半導体素子の微小化が進んでいる。この微小化に伴って半導体素子の発生する雑音が増大し、結果として位相同期回路で雑音が増加し、それによってジッタが増大する。そのため、システムのジッタ仕様の中で変調回路に起因して生ずるジッタに割り当てられる許容量が制限されることとなる。

本発明の目的は、ジッタが低減される変調回路を提供すること、又はそれを用いた、小数点以下の分周数を有する位相同期回路を提供すること、或いは同位相同期回路を用いたインタフェース装置を提供することにある。

上記目的を達成するための本発明の変調回路は、入力される直流データのレベルに応じて分離された第１の信号と第２の信号を出力するレベルシフト部と、レベルシフト部が出力する第１の信号を入力し、入力されるクロックによって動作して第３の信号を出力する変調器と、変調器が出力する第３の信号と上記レベルシフト部が出力する第２の信号とを入力して演算を行ない、振れ幅１の第４の信号を出力する演算器とを具備して成ることを特徴とする。

振れ幅１の上記第４の信号は、例えば、任意の整数Ｍ，Ｎに対して、上記第１の信号を−（Ｍ＋０．５）から（Ｍ＋０．５）の範囲内の信号とし、上記第３の信号を−（Ｍ＋０．５）、−（Ｍ−１＋０．５）、−（Ｍ−２＋０．５）、・・・・・、−０．５、０．５、１．５、・・・・・・、（Ｍ−２＋０．５）、（Ｍ−１＋０．５）、（Ｍ＋０．５）としたときの、上記演算器から出力される整数値Ｎ，（Ｎ＋１），・・・・・・，（Ｎ＋２Ｍ），（Ｎ＋２Ｍ＋１）を表す信号として実現される。

第４の信号を振れ幅１の信号とすることにより、小数点以下の分周数を得るための分周数変化に起因するジッタが振れ幅２とする場合に比べて半減する。

上記目的を達成するための本発明の位相同期回路は、分周器の分周数を上記第４の信号で表される上記整数値によって変化させることによって実現される。

上記目的を達成するための本発明のインタフェース装置は、シリアルパラレル変換装置に供給するクロック信号を上記の位相同期回路を用いて生成することによって実現される。

本発明によれば、振れ幅１を実現することにより、小数点以下の分周数を得るための分周数変化に起因するジッタを半減することができる。

以下、本発明に係る変調回路、又はそれを用いた位相同期回路、或いは同位相同期回路を用いたインタフェース装置を図面に示した実施形態を参照して更に詳細に説明する。なお、図１〜図４及び図６〜図２０における同一の符号は、同一物又は類似物を表示するものとし、説明の重複を避ける。

本発明は、平均分周数として小数点以下の分周数を得るために、振れ幅１の基で複数の分周数をランダムに変化させることを基本とする。本発明の位相同期回路は、周波数シンセサイザとして使用される。

（実施形態１）
図１に本発明の実施形態１を示す。本実施形態は、本発明の特徴を最もよく表している変調回路とそれを用いた位相同期回路（ＰＬＬ）である。本実施形態では、スプレッドスペクラムを得るための三角波を変調器に入力して振れ幅１が実現される。スプレッドスペクトラムについては後で述べる。

図１に示すように、本実施形態の位相同期回路は、周波数位相比較器（ＰＦＤ）0101と、チャージポンプ（ＣＰ）0102と、低域通過フィルタ（ＬＰＦ）0103と、電圧制御発振器（以下「ＶＣＯ」と表記する）0104、ＶＣＯ0104の出力周波数を分周する高周波可変分周器（ＭＭＤ）0105、変調信号周波数生成部（ＭＦＧ）0106、変調信号生成部（ＷＧ）0107、変調回路（ＭＯＤＵＬＡＴＩＯＮ）0108、リードオンリメモリ（以下「ＲＯＭ」と表記する）0109を含んで構成される。

位相同期回路において、高周波可変分周器0105が電圧制御発振器0104の出力信号fvcoを分周する。この分周により得られた比較信号fdivは、位相比較器0101へ帰還される。

位相比較器0101は、基準信号frefと比較信号fdivとの位相差を検出して、その位相差に対応したパルス幅の電圧パルスをチャージポンプ0102へ出力する。

チャージポンプ0102は、前記電圧パルスに対応して、電荷の放電、充電、又はハイインピーダンスのいずれかの状態となり、チャージポンプ出力電流を低域通過フィルタ0103に出力する。このチャージポンプ出力電流は、低域通過フィルタ0103により平滑化、電圧変換されて、電圧制御発振器0104の制御電圧となる。

変調信号周波数生成部0106は、基準信号frefの周波数をＲＯＭ0109から読み出される分周数nmfgで分周して、変調信号の周波数fmを表す変調周波数信号fmを出力する。

変調信号生成部0107は、ＲＯＭ0109から振幅データdelta、変調信号周波数生成部0106から変調周波数信号fm、及びサンプリングパルスであるクロックclock（サンプリング周波数clock）を入力して、三角波の変調信号waveu（周波数fm）とその振幅を設定するための変調信号振幅データampを変調回路0108に出力する。なお、振幅データdeltaによって定められる変調信号振幅データampは、固定値とせず、所定の条件に応じて値を変化させることが可能である。

変調回路0108には、変調信号waveu、変調信号振幅ampを変調信号生成部0107から入力され、位相同期回路の三角波を入力しない場合の平均分周数に対応するデジタル直流入力（直流データ）diviをＲＯＭ0109から入力され、更に変調回路0108のための動作クロックclockが入力される。これらの入力により、変調信号waveuとデジタル直流入力diviに応じた分周数divoの分周信号（第４の信号）divoを、高周波可変分周器0105に出力する。なお、変調信号waveuについては、三角波形に限定されず、正弦波やランダム波などの他の波形であっても良い。また、変調信号waveu、変調周波数fm、変調信号振幅amp、サンプリング周波数clock等の信号生成方法も下記に述べる手段と異なっても良い。

次に、図２を用いて高周波可変分周器0105の構成例及び動作を説明する。分周器0105には、電圧制御発振器0104の出力信号fvcoと、変調回路0108の出力信号である分周数divoの分周信号divoとが入力される。分周器0105は、電圧制御発振器0104の出力信号fvcoを分周数Ｆ又はＦ+1だけ分周するプリスケーラ（ＰＲＳ）0201と、プリスケーラ0201の出力信号と分周信号divoの上位ビットdivopを入力してプリスケーラ0201の出力信号を分周し、比較信号fdivを出力するプログラムカウンタ（ＰＲＧ）0202と、プリスケーラ0201の出力信号とプログラムカウンタ0202が出力するリセット信号と分周信号divoの下位ビットdivosとを入力してプリスケーラ0201出力信号を分周し、分周比制御信号をプリスケーラ0201に出力するスワロカウンタ（ＳＷＬ）0203とを含んで構成される。

高周波可変分周器0105において、電圧制御発振器0104の出力信号fvcoがプリスケーラ0201で（Ｆ＋１）分周された後、プログラムカウンタ0202及びスワロカウンタ0203に入力される。スワロカウンタ0203は、プリスケーラ0201で（Ｆ＋１）分周された出力信号fvcoをＳカウントした後にパルスをプリスケーラ0201に出力する。Ｓカウントを数え終えたらプリスケーラ0201の分周数は（Ｆ＋１）からＦに切り替わる。次に、プログラムカウンタ0202は、プリスケーラ0201でＦ分周された出力信号fvcoを（Ｐ−Ｓ）カウントした後、パルスを位相比較器0101へ出力する。（Ｐ−Ｓ）カウントを数え終えたらプリスケーラ0201の分周数は（Ｆ＋１）に切り替わる。

出力信号fvcoの分周数は、スワロカウンタ0203がパルスを出力するまでは（Ｆ＋１）＊Ｓであり、プログラムカウンタ0202がパルスを出力するまではＦ＊（Ｐ−Ｓ）である。従って、出力信号fvco及び基準信号frefは、
ｆvco＝（（Ｆ＋１）＊Ｓ＋Ｆ＊（Ｐ−Ｓ））＊fref
＝（Ｆ＊Ｐ＋Ｓ）＊fref ・・・（１）
で表される。

ただし、Ｐ＞Ｓであり、後述する変調回路0108の出力信号divoの変化範囲に対して分周器0105の分周数が実現できなければならない。

式(１)の分周数を後述する変調器0108の出力信号divoに従い変化させることで、平均データとして少数点以下の精度の分周数が実現される。なお、変調回路0108を利用して上記高周波可変分周を実現する手段は限定されず、上述の手段と異なる構成でもよい。

次に、図３を用いて変調信号生成部0107の構成例及び動作を説明する。図３の変調信号生成部0107は、最小値が０である三角波を生成する。変調信号生成部0107は、１クロック遅延して入力信号を出力する遅延器（ＤＬＹ）0301と、１クロック遅延して入力信号を（−１）を乗算して出力する遅延器（ＤＬＹ−）0302と、判別器0303と、加算器0304と、レジスタ0305と、フリップフロップ0306とを含んで構成される。そして、変調信号生成部0107に、レジスタの動作クロックclockと、ＲＯＭ0109から入力される三角波の刻み幅を示す振幅データdeltaと、変調信号周波数生成部0106によって生成された変調周波数信号fmが入力される。

変調信号周波数生成部0106によって生成された変調周波数信号fmは、判別器0303に入力され、変調周波数信号fmが１のとき、判別器0303はＲＯＭ0109から入力された三角波の刻み幅を示す振幅データdeltaを、１クロック遅延して出力する。

一方、変調周波数信号fmが０のとき、判別器0303はＲＯＭ0109から入力された三角波の刻み幅を示す振幅データdeltaを、１クロック遅延して（−１）を乗算して出力する。

判別器0303の出力信号は、加算器0304とレジスタ0305とによって構成される帰還ループにおいて、１クロック前の演算結果に加算される。このとき、レジスタ0305による演算の初期値は０に設定される。

レジスタ0305の出力である変調信号waveuは、周波数が変調信号周波数生成部0106によって生成された変調周波数信号fmによって表される周波数fmであり、かつ最小値を０とする三角波となる。

この動作において、前記変調信号周波数生成部（ＭＦＧ）0106によって生成された変調周波数信号fmの１から０へ変換する時間において、変調信号waveuは最大値となる。このとき、変調周波数信号fmをクロックとしたフリップフロップに変調信号waveuが入力されると、変調信号waveuの最大値が出力されて、最小値が０であることから、フリップフロップの出力は変調信号waveuの振幅データampとして出力される。なお、上記三角波を実現する手段は限定されず、上述の手段と異なる構成でもよい。

次に、図４を用いて変調回路0108の構成例と動作を説明する。変調回路0108は、変調器（ＭＯＤ）0401と、レベルシフト部（ＬＳＢ）0403と、演算器（ＣＡＬ）0402とを含んで構成される。そして、レベルシフト部0403に位相同期回路の三角波を入力しない場合の平均分周数であるデジタル直流入力（以下では、単に「平均分周数であるデジタル直流入力」ということとする）diviと、変調信号であるデジタル入力waveuと、変調信号の振幅である振幅データampとが入力され、変調器0401に動作クロックclockが入力される。デジタル直流入力diviは、ＲＯＭ0109から読み出されてレベルシフト部0403に供給される。

レベルシフト部0403は、デジタル直流入力diviと、デジタル入力waveuと、振幅データampを入力して、変調器0401に入力する変調器デジタル入力（第１の信号）modiと変調器0401には入力しないデジタル直流信号（第２の信号）modtを出力する。

変調器0401は、動作クロックclockにより動作して、変調器デジタル入力modiを入力して出力信号（第３の信号）modoを出力する変調器である。任意の整数をＭ（Ｍ＝０を含む）とすると、変調器0401の入力信号modiは、−（Ｍ＋０．５）から（Ｍ＋０．５）の範囲内にあり、変調器0401の出力信号modoは、−（Ｍ＋０．５），−（Ｍ−１＋０．５），−（Ｍ−２＋０．５，・・・・・，−０．５，０．５，１．５，・・・・・・、（Ｍ−２＋０．５），（Ｍ−１＋０．５），（Ｍ＋０．５）となる。

演算器0402は、変調器0401の出力信号modoと変調器0401には入力しないデジタル直流信号modtを入力して、演算結果として位相同期回路の高周波可変分周器0105に与える分周数（第４の信号）divoを出力する。分周数divoは、任意の整数をＮとして、整数値Ｎ，（Ｎ＋１），・・・・・・，（Ｎ＋２Ｍ），（Ｎ＋２Ｍ＋１）となり、振れ幅１となる。

このように、本実施形態では、瞬間の分周数divoが上記整数値のいずれかで、時間平均が三角波になる、即ち平均分周数が三角波になることに特徴がある。これによって、位相同期回路及びこれと同期しながら動作する回路が干渉側となって、外部の周辺機器に雑音を誘起する場合、雑音のスペクトラムが拡散され、即ちスプレッドスペクトラムが得られ、雑音レベルが低減される。

なお、特に、ＭがＭ＝０に設定されたとき、変調器0401の出力信号は、−０．５，０．５となり、分周数divoは、Ｎ，Ｎ＋１となる（因みに、本発明に先立って考察した振れ幅２の場合は、分周数divoが例えばＮ，Ｎ＋２となる）。また、三角波が用いられず、値が一定のデジタル直流入力diviのみが入力される場合は、雑音スペクトラムが平均分周数に基づく周波数に集中し、雑音レベルが高い。その様子を、一例として図５に示す。図５では、横軸が周波数、縦軸が電圧制御発振器0104の出力電力で、三角波が入力されてスプレッドスペクトラムとなる場合と一定値の直流データのみが入力される場合の出力電力が示される。この例では、スプレッドスペクトラムによる雑音低減効果が約２０ｄＢとなる。

さて、変調器0401は、出力信号が−（Ｍ＋０．５），−（Ｍ−１＋０．５），−（Ｍ−２＋０．５），・・・・・，−０．５，０．５，１．５，・・・・・・，（Ｍ−２＋０．５），（Ｍ−１＋０．５），（Ｍ＋０．５）であること以外は限定されず、いかなる変調器においても構わない。

変調器0401に、例えば図６に示すΣΔ変調器を用いることができる。図６において、入力された変調器デジタル入力modiは、減算器５１、加算器５２を経て遅延器５３によって１クロックの時間遅延される。遅延器５３の出力信号は、加算器５２で減算器５１の出力信号と加算される。遅延器５３の出力信号は、更に、減算器５４、加算器５５を経て遅延器５６によって１クロックの時間遅延される。遅延器５６の出力信号は、加算器５５で減算器５４の出力信号と加算される。遅延器５６の出力信号は、更に、比較器５７で基準値と比較され、比較結果が変調器0401の出力信号modoとして出力される。減算器５１は、変調器デジタル入力modiから出力信号modoを減じ、減算器５４は、遅延器５３の出力信号から、乗算器５８で所定の係数５９を乗算された出力信号modoを減ずる。加算器５２と遅延器５３、及び加算器５５と遅延器５６がそれぞれ積分器となり、その積分結果の比較結果を入力信号から減ずる構成によって、２次のΣΔ変調器が構成される。

次に、図７を用いてレベルシフト部0403の構成例及び動作を説明する。レベルシフト部0403は、分周数分割部（ＤＩＶＩＤＥＤＩＳＣＲ）0501と、レベル判定部（ＬＥＶＥＬＤＩＳＣＲ）0502とを含んで構成される。分周数分割部（ＤＩＶＩＤＥＤＩＳＣＲ）0501は、位相同期回路の平均分周数であるデジタル直流入力diviを入力してデジタル直流入力diviを２つの信号diviiとdivitに分割する。レベル判定部（ＬＥＶＥＬＤＩＳＣＲ）0502は、分周数分割部0501により生成された信号diviiと信号divitを入力し、更に、変調信号であるデジタル入力waveuと、変調信号の振幅である振幅データampとを入力して、変調器0401に入力する変調器デジタル入力modiと変調器0401には入力しないデジタル直流信号modtとを出力する。

分周数分割部0501の分割動作の一例として、位相同期回路の平均分周数であるデジタル直流入力diviの整数値をdivit、小数値をdiviiとする分割動作が挙げられるが、分周数分割部0501はこの動作に限られるものではない。

次に、図８を用いてレベル判定部0502の構成例と動作を説明する。レベル判定部0502は、位相同期回路の平均分周数であるデジタル直流入力diviの下位ビットdiviiと変調信号の振幅である振幅データampを加算する加算器（ＡＤＤ）0601と、下位ビットdiviiとデジタル値Ａを入力して減算の演算を行なう減算器（ＳＵＢ）0602と、位相同期回路の平均分周数であるデジタル直流入力diviの上位ビットdivitとデジタル値Ａを入力して加算の演算を行なう加算器（ＡＤＤ）0603とを有している。更に、レベル判定部0502は、加算器0601の演算結果から、デジタル直流入力diviの下位ビットdiviiか、又は、減算器0602の演算結果か、どちらか一方を出力する判別器0604と、加算器0601の演算結果から、デジタル直流入力diviの上位ビットdivitか、又は、前記加算器0603の演算結果か、どちらか一方を出力する判別器0605とを有している。更に、レベル判定部0502は、判別器0604の出力結果とデジタル値Ｂを入力して演算結果を出力する演算器（ＣＡＬ）0606と、判別器0605の出力結果とデジタル値Ｂを入力して演算結果を変調器0401には入力しないデジタル直流信号modtとして出力する演算器（ＣＡＬ）0607と、演算器0606の出力信号と変調信号であるデジタル入力waveuを加算した加算結果を、変調器0401に入力する変調器デジタル入力modiとして出力する加算器（ＡＤＤ）0608とを有している。

加算器0601の加算結果が或るしきい値Ｈを越えているとき、判別器0604は、減算器0602の演算結果を出力する。また、判別器0605は、加算器0603の演算結果を出力する。

一方、加算器0601の加算結果が或るしきい値Ｈを越えないとき、判別器0604は、デジタル直流入力diviの下位ビットdiviiを出力する。また、判別器0605は、デジタル直流入力diviの上位ビットdivitを出力する。

判別器0604の出力結果と判別器0605の出力結果は、演算器0606と演算器0607によって演算される。

演算器0606が判別器0604の出力結果とデジタル値Ｂを減算するとき、演算器0607は判別器0605の出力結果と前記デジタル値Ｂを加算する。

一方、演算器0606が判別器0604の出力結果と前記デジタル値Ｂを加算するとき、演算器0607は判別器0605の出力結果とデジタル値Ｂを減算する。

演算器0606の演算結果は、加算器0608において、変調信号であるデジタル入力waveuを加算されて、変調器0401に入力する変調器デジタル入力modiとして出力される。

上述のように、図４の変調器0401の出力信号が−（Ｍ＋０．５），−（Ｍ−１＋０．５），−（Ｍ−２＋０．５），・・・・・・，−０．５，０．５，１．５，・・・・・・，（Ｍ−２＋０．５），（Ｍ−１＋０．５），（Ｍ＋０．５）であることから、図８のデジタル値Ａは、対応しなければならない全てのデジタル直流入力diviと変調信号であるデジタル入力waveuにおいて、加算器0608の演算結果が−（Ｍ＋０．５）から（Ｍ＋０．５）の範囲内に納まる最小の任意の整数Ｑとなり、デジタル値Ｂは０．５となる。また、判別器0604の出力結果とデジタル値Ｂを減算するとき、判別器0604と判別器0605のしきい値ＨはＭ＋０．５となる。一方、判別器0604の出力結果とデジタル値Ｂを加算するとき、判別器0604と判別器0605のしきい値ＨはＭ−０．５となる。

ここで、変調信号であるデジタル入力waveuを入力する加算器0608を入力側に配置することが可能である。そのように構成を変更したレベル判定部0502の例を図９に示す。本構成の場合の加算器0708は、加算器0601と減算器0602及び判別器0604の間に介在して配置される。本構成においても、その効果は図８に示した構成例と同一である。

次に、図８の構成に対して、デジタル値Ｂを入力する演算器0606，0607を入力側に配置することが可能である。そのように構成を変更したレベル判定部0502の例を図１０に示す。本構成の場合の演算器0806が下位ビットdiviiの入力経路に配置され、演算器0807が上位ビットdivitの入力経路に配置される。本構成において、演算器0806が減算演算を行なうとき演算器0807は加算を行なう構成となり、判別器0804と判別器0805のしきい値ＨはＭとなる。一方、演算器0806が加算を行なうとき演算器0807は減算を行なう構成となり、判別器0804と判別器0805のしきい値ＨはＭ＋１となる。本構成においても、その効果は図８に示した構成例と同一である。

更に、図１０の構成において、加算器0608を演算器0806の前段、又は直後に配置するように構成を変更しても、その効果は図８に示した構成例と同一である。

なお、上記で、分周数nmfg、振幅データdelta、デジタル直流入力diviは、位相同期回路に含まれるＲＯＭ0109から読み出されるデータとしたが、位相同期回路の外部にレジスタや書換可能なメモリを設け、それから読み出して入力するようにしても構わない。その場合は、ＲＯＭ0109は不要となる。

レベル判定部0502によって、変調器0401に入力する変調器デジタル入力modiは常に変調器レンジ内に納まる。このため、変調器0401の誤動作を回避することが可能となる。

本実施形態の効果をシミュレーションによって検証した。電圧制御発振器４３の出力信号fvcoの有するジッタが、シミュレーション結果の一例として、振れ幅を２としたときに１６psであるのに対して、振れ幅１とした本実施形態では８ｐｓとなり、出力ジッタが半減することが確かめられた。

以上、振れ幅１とする本実施形態により、ジッタが低減された小数点以下の分周数を有する位相同期回路を実現することができる。また、変調回路0108を構成するハード量は、振れ幅を１とすることにより、振れ幅を２とする場合に比べて減少させることができる。

また、本実施形態では、上述のように三角波の最小値が０である。従って、本実施形態により、出力信号が振れ幅１で振れる変調器0401を０から上方に拡散するアップスプレッドのスプレッドスペクトラムを実現する位相同期回路に採用することが可能となり、変調器起因の雑音を半減することが可能となる。

（実施形態２）
図１１に本発明の実施形態２を示す。本実施形態の位相同期回路は、図１の変調回路0108を図４に示した構成から変更する以外は実施形態１と同様であるので、図１１に本実施形態の変調回路0108のみを示す。変調回路0108には、位相同期回路の平均分周数であるデジタル直流入力diviと、変調信号であるデジタル入力waveuと、変調信号の振幅である振幅データampと、動作クロックclockとが入力される。変調回路0108は、動作クロックclockで動作する変調器（ＭＯＤ）0903と、デジタル直流入力diviとデジタル入力waveuと振幅データampを入力して、変調器0905に入力する変調器デジタル入力modiと変調器0903には入力しないデジタル直流信号modtを出力するレベルシフト部（ＬＢＳ）0901と、変調器0903に入力する変調器デジタル入力modiを調整する信号調整部（ＧＣＢ）0902と、変調器0903の出力信号と変調器0903には入力しないデジタル直流信号modtを演算して分周数を出力する演算器（ＣＡＬ）0905と、変調器0903と前記演算器0905の間に介在する比較器0904とを含んで構成される。レベルシフト部0901と演算器0905については、実施形態１におけるレベルシフト部0403と演算器0402と同一であるため、ここでは説明を割愛する。

任意の整数をＭ、任意の小数をｘとすると、変調器0903は、動作クロックclockで動作して、信号調整部0902の出力信号である−（Ｍ＋ｘ）から（Ｍ＋ｘ）の範囲内の信号をデジタル入力信号として入力し、出力信号modoとして−（Ｍ＋ｘ），−（Ｍ−１＋ｘ），・・・・・・・，−ｘ，ｘ，１＋ｘ，・・・・・・・，（Ｍ＋ｘ）を出力する。

信号調整部0902はレベルシフト部0901の出力信号である変調器デジタル入力modiをｘ／０．５して変調器0903に入力する上記信号を生成する。

変調器0903の出力信号modoである−（Ｍ＋ｘ），−（Ｍ−１＋ｘ），・・・・・・・，−ｘ，ｘ，１＋ｘ，・・・・・・・，（Ｍ＋ｘ）が入力される比較器0904は、入力が−Ｍ，−（Ｍ−１），・・・・・・・，０，・・・・・・・，（Ｍ−１），Ｍのそれぞれに対応する基準値より高い場合に０．５を、低い場合に−０．５を出力し、従って比較器0904の出力信号として、−（Ｍ＋０．５），−（Ｍ−１＋０．５），・・・・・・・，−０．５，０．５，１＋０．５、・・・・・・・（Ｍ＋０．５）を出力する。比較器0904のこの出力信号は、演算器0905において変調器0903には入力しないデジタル直流信号modtと演算されて、演算結果として図１に示す位相同期回路の高周波可変分周器0105に与える分周数divoを出力する。分周数divoは、任意の整数をＮとして、Ｎ，（Ｎ＋１），・・・・・・，（Ｎ＋２Ｍ），（Ｎ＋２Ｍ＋１）となり、振れ幅１となる。

実施形態１では、ｘがｘ＝０．５に限定されるのに対して、本実施形態では、構成は複雑になるがｘに任意の小数を採用することが可能になり、動作範囲を広げることができる。その他の効果は、実施形態１と同様である。即ち、本実施形態により、変調器0903に入力する変調器デジタル入力modiは常に変調器レンジ内に納まって、変調器0401の誤動作を回避することが可能となり、振れ幅１によってジッタが低減された小数点以下の分周数を有する位相同期回路を実現することができる。また、変調器を構成するハード量の減少が実現される。

更に、本実施形態でも、三角波の最小値が０である。従って、本実施形態により、出力信号が振れ幅１で振れる変調器0401を０から上方に拡散するアップスプレッドのスプレッドスペクトラムを実現する位相同期回路に採用することが可能となり、変調器起因の雑音を半減することが可能となる。

（実施形態３）
図１２及び図１３に本発明の実施形態３を示す。本実施形態の位相同期回路は、図１の変調信号生成部0107を図３に示した構成から変更し、変調回路0108のレベルシフト部0403におけるレベル判定部0502を図８に示した構成から変更する以外は実施形態１と同様であるので、図１２及び図１３に本実施形態の変調信号生成部0107及びレベル判定部0502のみをそれぞれ示す。本実施形態では、変調信号生成部0107において最大値が０となる変調波形が生成される。

図１２の変調信号生成部0107は、１クロック遅延して入力信号を出力する遅延器（ＤＬＹ）1001と、１クロック遅延して入力信号を（−１）を乗算して出力する遅延器（ＤＬＹ−）1002と、判別器1003と、加算器1004と、レジスタ（ＲＧＳ）1005と、フリップフロップ（ＦＦ）1006と、減算器1007とを含んで構成される。変調信号生成部0107には、レジスタ1005の動作クロックclockと、図１のＲＯＭ0109から入力される三角波の刻み幅deltaと、図１の変調信号周波数生成部0106によって生成された変調周波数信号fmとが入力される。なお、刻み幅deltaは、外部に設けたレジスタや書換可能メモリから入力するようにしても良い。

変調周波数信号fmは判別器1003に入力され、変調周波数信号fmが１のとき、判別器1003は三角波の刻み幅deltaを、１クロック遅延して出力する。

一方、変調周波数信号fmが０のとき、判別器1003は三角波の刻み幅deltaを、１クロック遅延して（−１）を乗算して出力する。

判別器1003の出力信号は、加算器1004とレジスタ1005とによって構成される帰還ループにおいて、１クロック前の演算結果に加算されていく。このとき、レジスタ1005による演算の初期値は、０と設定される。

レジスタ1005の出力は、減算器1007によって三角波振幅データであるampを減算される。この減算器1007の出力である変調信号wavedは、変調信号周波数生成部0106によって生成された変調周波数信号fmを周波数に持つ最大値を０とする三角波となる。

この動作において、変調周波数信号fmの１から０へ変換する時間において、変調信号wavedは最大値となる。このとき、変調周波数信号fmをクロックとしたフリップフロップ1006にレジスタ1005の出力を入力すると、フリップフロップ1006からは変調信号wavedの振幅データampが出力される。

なお、三角波を実現する手段は上記に限定されず、上述手段と異なる構成でもよい。

次に、図１３において、レベル判定部0502に位相同期回路の平均分周数であるデジタル直流入力diviの上位ビットdivitと、デジタル直流入力diviの下位ビットdiviiと、変調信号であるデジタル入力wavedと、変調信号の振幅である振幅データampが入力される。レベル判定部0502は、下位ビットdiviiと振幅データampを減算する減算器（ＳＵＢ）1101と、下位ビットdiviiとデジタル値Ａを入力して演算結果を出力する加算器（ＡＤＤ）1102と、上位ビットdivitとデジタル値Ａを入力して演算結果を出力する減算器1103とを有している。また、レベル判定部0502は、減算器1101の減算結果から、下位ビットdiviiか、又は、前記加算器1102の演算結果か、どちらか一方を出力する判別器1104と、減算器1101の減算結果から、上位ビットdivitか、又は、前記減算器（ＳＵＢ）1103の演算結果か、どちらか一方を出力する判別器1105とを有している。更に、レベル判定部0502は、判別器1104の出力結果とデジタル値Ｂを入力して演算結果を出力する演算器（ＣＡＬ）1106と、判別器1105の出力結果とデジタル値Ｂを入力して演算結果を変調器0401には入力しないデジタル直流信号modtとして出力する演算器（ＣＡＬ）1107と、演算器1106の出力信号とデジタル入力waveuを加算した加算結果を、変調器0401に入力する変調器デジタル入力modiとして出力する加算器（ＡＤＤ）1108とを有している。

減算器1101の減算結果が或るしきい値−Ｊを下回るとき、判別器1104は、加算器1102の演算結果を出力する。また、判別器1105は、減算器1103の演算結果を出力する。

一方、減算器1101の減算結果が或るしきい値−Ｊを越えないとき、判別器1104は下位ビットdiviiを出力する。また、判別器1105は、上位ビットdivitを出力する。

判別器1104の出力結果と判別器1105の出力結果は、演算器1106と演算器1107によって演算される。

演算器1106が、判別器1104の出力結果とデジタル値Ｂを減算するとき、演算器1107は判別器1105の出力結果とデジタル値Ｂを加算する。

一方、演算器1106が、判別器1104の出力結果とデジタル値Ｂを加算するとき、演算器1107は判別器1105の出力結果とデジタル値Ｂを減算する。

演算器1106の演算結果は、加算器1108において、デジタル入力waveuを加算されて、変調器0401に入力する変調器デジタル入力modiとして出力される。

ここで、図４の変調器0401の出力信号が−（Ｍ＋０．５），−（Ｍ−１＋０．５），−（Ｍ−２＋０．５），・・・・・，−０．５，０．５，１．５，・・・・・・，（Ｍ−２＋０．５），（Ｍ−１＋０．５），（Ｍ＋０．５）であることから、図１３のデジタル値Ａは、対応しなければならない全てのデジタル直流入力diviとデジタル入力wavedにおいて、加算器1108の演算結果が−（Ｍ＋０．５）から（Ｍ＋０．５）の範囲内に納まる最小の任意の整数Ｑとなる。デジタル値Ｂは０．５となり、判別器1104の出力結果とデジタル値Ｂを減算するとき、判別器1104と判別器1105のしきい値ＪはＭ＋０．５となる。一方、判別器1104の出力結果とデジタル値Ｂを加算するとき、判別器1104と判別器1105のしきい値ＪはＭ−０．５となる。

なお、加算器1108は、減算器1101と、加算器1102及び判別器1104との間に介在するように構成を変更しても、その効果は変更前と同じである。

これとは別に、演算器1106及び演算器1107をそれぞれ下位ビットdiviiと上位ビットdivitの入力経路に設置されるように構成を変更した場合は、演算器1106が減算を行なうとき演算器1107は加算を行なう構成となり、判別器1104と判別器1105のしきい値−Ｊは−Ｍとなる。一方、演算器1106が加算を行なうとき演算器1107は減算を行なう構成となり、判別器1104と判別器1105のしきい値−Ｊは−（Ｍ＋１）となる。この場合も、その効果は変更前と同じである。更に、この構成において、加算器1108を演算器1106の前段、又は直後に配置するように構成を変更しても、その効果は図１３に示した構成例と同一である。

本実施形態では、最大値が０となる三角波が生成可能になるほか、実施形態１と同様の効果を得ることができる。即ち、本実施形態により、変調器0903に入力する変調器デジタル入力modiは常に変調器レンジ内に納まって、変調器0401の誤動作を回避することが可能となり、振れ幅１によってジッタが低減された小数点以下の分周数を有する位相同期回路を実現することができる。また、変調器を構成するハード量の減少が実現される。

更に、本実施形態では、三角波の最大値が０であることから、本実施形態により、出力信号が振れ幅１で振れる変調器0401を、後述するシリアルＡＴＡの場合のような０から下方に拡散するダウンスプレッドのスプレッドスペクトラムを実現する位相同期回路に採用することが可能となり、変調器起因の雑音を半減することが可能となる。

（実施形態４）
図１４及び図１５に本発明の実施形態４を示す。本実施形態の位相同期回路は、図１の変調信号生成部0107を図３に示した構成から変更し、変調回路0108のレベルシフト部0403におけるレベル判定部0502を図８に示した構成から変更する以外は実施形態１と同様であるので、図１４及び図１５に本実施形態の変調信号生成部0107及びレベル判定部0502のみをそれぞれ示す。本実施形態では、変調信号生成部0107において平均値が０となる変調波形が生成される。

図１４の変調信号生成部0107は、１クロック遅延して入力信号を出力する遅延器（ＤＬＹ）1201と、１クロック遅延して入力信号を（−１）を乗算して出力する遅延（ＤＬＹ−）１202と、判別器1203と、加算器1204と、レジスタ（ＲＧＳ）1205と、乗算器1206と、フリップフロップ（ＦＦ）1207と、減算器1208とを含んで構成される。変調信号生成部0107には、レジスタ1205の動作クロックclockと、ＲＯＭ0109から入力される三角波の刻み幅deltaと、変調信号周波数生成部0106によって生成された変調周波数信号fmとが入力される。なお、刻み幅deltaは、外部に設けたレジスタや書換可能メモリから入力するようにしても良い。

変調信号周波数生成部0106によって生成された変調周波数信号fmは判別器1203に入力され、前記変調信号周波数生成部0106によって生成された変調周波数信号fmが１のとき、判別器1203はＲＯＭ0109から入力された三角波の刻み幅deltaを、１クロック遅延して出力する。

一方、変調信号周波数生成部0106によって生成された変調周波数信号fmが０のとき、判別器1203はＲＯＭ0109から入力された三角波の刻み幅deltaを、１クロック遅延して（−１）を乗算して出力する。

判別器1203の出力信号は、加算器1204とレジスタ1205とによって構成される帰還ループにおいて、１クロック前の演算結果に加算されていく。このとき、レジスタ1205による演算の初期値は０に設定される。

レジスタ1205の出力は、減算器1208によって三角波振幅データに０.５を乗じたamphを減算される。この減算器1208の出力である変調信号wavemは、変調信号周波数生成部0106によって生成された変調周波数信号fmを周波数に持つ、平均値を０とする三角波となる。

この動作において、変調信号周波数生成部0106によって生成された変調周波数信号fmの１から０へ変換する時間において、変調信号wavemは最大値となる。このとき、変調周波数信号fmをクロックとしたフリップフロップ1207にレジスタ1205の出力を入力すると、フリップフロップ1207は変調信号wavemの振幅データを出力する。このフリップフロップ1207の出力値に乗算器1206によって０.５を乗じた演算結果が変調信号wavemの振幅データの０.５倍の値である、新たな振幅データamphとして出力される。

三角波wavem及び振幅データamphを実現する手段は上記に限定されず、上述手段と異なる構成でもよい。

次に、図１５において、レベル判定部0502に位相同期回路の平均分周数であるデジタル直流入力diviの上位ビットdivit及び下位ビットdiviiと、変調信号であるデジタル入力wavemと、変調信号の振幅である振幅データamphとが入力される。レベル判定部0502は、下位ビットdiviiと前記変調信号の振幅である振幅データamphを加算する加算器（ＡＤＤ）1301と、下位ビットdiviiとデジタル値Ａを入力して演算結果を出力する減算器（ＳＵＢ）1302と、上位ビットdivitとデジタル値Ａを入力して演算結果を出力する加算器（ＡＤＤ）1303とを有する。また、レベル判定部0502は、加算器1301の加算結果から、下位ビットdiviiか、又は、減算器1302の演算結果か、どちらか一方を出力する判別器1304と、加算器1301の加算結果から、上位ビットdivitか、又は、前記加算器1303の演算結果か、どちらか一方を出力する判別器1305とを有する。更に、レベル判定部0502は、判別器1304の出力結果とデジタル値Ｂを入力して演算結果を出力する演算器（ＣＡＬ）1306と、判別器1305の出力結果とデジタル値Ｂを入力して演算結果を変調器0401には入力しないデジタル直流信号modtとして出力する演算器（ＣＡＬ）1307と、演算器1306の出力信号とデジタル入力wavemを加算した加算結果を、変調器0401に入力する変調器デジタル入力modiとして出力する加算器（ＡＤＤ）1308を有している。

加算器1301の加算結果が或るしきい値Ｈを上回るとき、判別器1304は、減算器1302の演算結果を出力する。また、判別器1305は、加算器1303の演算結果を出力する。

一方、加算器1301の加算結果が或るしきい値Ｈを越えないとき、判別器1304は、下位ビットdiviiを出力する。また、判別器1305は、上位ビットdivitを出力する。

判別器1304の出力結果と判別器1305の出力結果は、演算器1306と演算器1307によって演算される。

演算器1306が、判別器1304の出力結果とデジタル値Ｂを減算するとき、演算器1307は判別器1305の出力結果とデジタル値Ｂを加算する。

一方、演算器1306が、判別器1304の出力結果とデジタル値Ｂを加算するとき、演算器1307は判別器1305の出力結果とデジタル値Ｂを減算する。

演算器1306の演算結果は、加算器1308において、デジタル入力wavemが加算されて、変調器0401に入力する変調器デジタル入力modiとして出力される。

ここで、図４の変調器0401の出力信号が−（Ｍ＋０．５），−（Ｍ−１＋０．５），−（Ｍ−２＋０．５），・・・・・，−０．５，０．５，１．５，・・・・・・，（Ｍ−２＋０．５），（Ｍ−１＋０．５），（Ｍ＋０．５）であることから、図１５のデジタル値Ａは、対応しなければならない全てのデジタル直流入力diviとデジタル入力wavemにおいて、加算器1308の演算結果が−（Ｍ＋０．５）から（Ｍ＋０．５）の範囲内に納まる最小の任意の整数Ｑとなり、デジタル値Ｂは０．５となる。

その結果、判別器1304の出力結果と前記デジタル値Ｂを減算するとき、判別器1304と判別器1305のしきい値ＨはＭ＋０．５となる。一方、判別器1304の出力結果とデジタル値Ｂを加算するとき、判別器1304と判別器1305のしきい値ＨはＭ−０．５となる。

なお、加算器1308は、加算器1301と、減算器1302及び判別器1304の間に介在するように構成を変更しても、その効果は変更前と同じである。

これとは別に、演算器1306及び演算器1307をそれぞれ下位ビットdiviiと上位ビットdivitの入力経路に設置されるように構成を変更した場合は、演算器1306が減算を行なうとき演算器1307は加算を行なう構成となり、判別器1304と判別器1305のしきい値ＨはＭとなる。一方、演算器1306が加算を行なうとき演算器1307は減算演算を行なう構成となり、判別器1304と判別器1305のしきい値Ｈは（Ｍ＋１）となる。この場合も、その効果は変更前と同じである。更に、この構成において、加算器1308を演算器1306の前段、又は直後に設置するように構成を変更しても、その効果は図１５に示した構成例と同一である。

本実施形態では、平均値が０となる三角波が生成可能になるほか、実施形態１と同様の効果を得ることができる。即ち、本実施形態により、変調器0903に入力する変調器デジタル入力modiは常に変調器レンジ内に納まって、変調器0401の誤動作を回避することが可能となり、振れ幅１によってジッタが低減された小数点以下の分周数を有する位相同期回路を実現することができる。また、変調器を構成するハード量の減少が実現される。

更に、本実施形態では、三角波の平均値が０であることから、出力信号が振れ幅１で振れる変調器0401を中心から左右対称に拡散させるスプレッドスペクトラムを実現する位相同期回路に採用することが可能となり、同位相同期回路における変調器起因の雑音を半減することが可能となる。

（実施形態５）
図１６に本発明の実施形態５を示す。本実施形態は、変調信号を入力せずに小数点以下の分周数、即ちフラクショナル（分数）分周を実現する位相同期回路である。図１６に示すように、位相同期回路は、周波数位相比較器（ＰＦＤ）1401、チャージポンプ（ＣＰ）1402、低域通過フィルタ（ＬＰＦ）1403、ＶＣＯ1404、ＶＣＯ1404の出力周波数を分周する高周波可変分周器（ＭＭＤ）1405、変調回路（ＭＯＤＵＬＡＴＩＯＮ）1406、ＲＯＭ1407を含んで構成される。

位相同期回路の位相同期ループの構成は、実施形態１と同様であり、ここでは説明を割愛する。フラクショナル分周を担う変調回路1406は、ＲＯＭ1407から平均分周数であるデジタル直流入力diviを入力され、動作クロックclockにより動作して、平均分周数であるデジタル直流入力diviに対応した分周数divoを出力する。なお、デジタル直流入力diviは、外部に設けたレジスタや書換可能メモリから入力するようにしても良い。

次に、変調回路1406の第１の構成例を図１７に示す。変調回路1406には、動作クロックclockと、位相同期回路の平均分周数であるデジタル直流入力diviとが入力される。そして、変調回路1406は、動作クロックclockで動作する変調器（ＭＯＤ）1501と、デジタル直流入力diviを入力して、変調器1501に入力する変調器デジタル入力modi及び変調器1501には入力しないデジタル直流信号modtを出力するレベルシフト部（ＬＳＢ）1503と、変調器1501の出力信号と変調器1501には入力しないデジタル直流信号modtを演算して分周数を出力する演算器（ＣＡＬ）1502を含んで構成される。

変調器1501と演算器1502は、それぞれ実施形態１における変調器0401と演算器0402と同一であるため、ここでは詳細説明を割愛するが、変調器0401は、−（Ｍ＋０．５）から（Ｍ＋０．５）の範囲内の信号を入力して、−（Ｍ＋０．５），−（Ｍ−１＋０．５），−（Ｍ−２＋０．５，・・・・・，−０．５，０．５，１．５，・・・・・・、（Ｍ−２＋０．５），（Ｍ−１＋０．５），（Ｍ＋０．５）を出力する。そして、演算器0402が出力する分周数divoは、任意の整数をＮとして、Ｎ，（Ｎ＋１），・・・・・・，（Ｎ＋２Ｍ），（Ｎ＋２Ｍ＋１）となり、振れ幅１となる。

図１８に、変調回路1406の第２の構成例を示す。変調回路1406は、動作クロックclockが入力される変調器（ＭＯＤ）1603と、位相同期回路の平均分周数であるデジタル直流入力diviを入力して変調器1603に入力する変調器デジタル入力modiと変調器1603には入力しないデジタル直流信号modtを出力するレベルシフト部1503と、変調器1603の出力信号と変調器1603には入力しないデジタル直流信号modtを演算して分周数divoを出力する演算器（ＣＡＬ）1605とを有している。加えて、変調回路1406は、レベルシフト部1503と変調器1603の間に介在する信号調整部（ＧＣＢ）1602と、変調器1603と演算器1605の間に介在する比較器1604とを有している。

信号調整部1602と変調器1603と比較器1604と演算器1605は、それぞれ図１１の信号調整部0902と変調器0903と比較器0904と演算器0905と同一であり、ここでは詳細説明を割愛するが、任意の小数をｘとして、変調器1603は、−（Ｍ＋ｘ）から（Ｍ＋ｘ）の範囲内の信号を入力して、−（Ｍ＋ｘ），−（Ｍ−１＋ｘ），・・・・・・・，−ｘ，ｘ，１＋ｘ，・・・・・・・，（Ｍ＋ｘ）を出力する。続いて、比較器1604は、−（Ｍ＋０．５），−（Ｍ−１＋０．５），・・・・・・・，−０．５，０．５，１＋０．５、・・・・・・・（Ｍ＋０．５）を出力する。そして、演算器0402が出力する分周数divoは、Ｎ，（Ｎ＋１），・・・・・・，（Ｎ＋２Ｍ），（Ｎ＋２Ｍ＋１）となり、振れ幅１となる。

次に、レベルシフト部1503の構成例を図１９に示す。レベルシフト部1503は、位相同期回路の平均分周数であるデジタル直流入力diviを上位ビットdiviiと下位ビットdivitに分割する分周数分割部（ＤＩＶＩＤＥＤＩＳＣＲ）1701と、分周数分割部1701により生成された信号、上位ビットdiviiと下位ビットdivitを入力して、変調器1501，1603に入力する変調器デジタル入力modiと変調器1501，1603には入力しないデジタル直流信号modtを出力するレベル判定部（ＬＥＶＥＬＤＩＳＣＲ）1702からなる。

分周数分割部1701の分割動作の一例として、位相同期回路の平均分周数であるデジタル直流入力diviの整数値をdivit、小数値をdiviiとする分割動作が挙げられるが、分周数分割部1701はこの動作に限られるものではない。

次に、レベル判定部1702の構成と動作を図２０を用いて説明する。図２０において、レベル判定部1702は、デジタル直流入力diviの下位ビットdiviiとデジタル値Ａを入力して演算結果を出力する減算器（ＳＵＢ）1801と、上位ビットdivitとデジタル値Ａを入力して演算結果を出力する加算器（ＡＤＤ）1802とを有している。また、レベル判定部1702は、下位ビットdiviiから、下位ビットdivii又は減算器1801の減算結果のどちらか一方を出力する判別器1803と、下位ビットdiviiから、上位ビットdivit又は加算器1802の加算結果のどちらか一方を出力する判別器1804とを有している。更に、レベル判定部1702は、判別器1803の出力結果とデジタル値Bを入力して演算結果を変調器1501，1603に入力する変調器デジタル入力modiとして出力する演算器（ＣＡＬ）1805と、判別器1804の出力結果とデジタル値Ｂを入力して演算結果を変調器1501，1603には入力しないデジタル直流信号modtとして出力する演算器（ＣＡＬ）1806とを有している。

下位ビットdiviiが或るしきい値Ｘを越えているとき、判別器1803は、減算器1801の減算結果を出力する。また、判別器1804は、加算器1802の加算結果を出力する。

一方、下位ビットdiviiが或るしきい値Ｘを越えないとき、判別器1803は、下位ビットdiviiを出力する。また、判別器1804は、上位ビットdivitを出力する。

演算器1805が、判別器1803の出力結果と前記デジタル値Ｂを減算するとき、前記演算器1806は判別器1804の出力結果とデジタル値Ｂを加算する。

一方、演算器1805が、判別器1803の出力結果とデジタル値Ｂを加算するとき、演算器1806は判別器1804の出力結果とデジタル値Ｂを減算する。

ここで、実施形態１における記載と同じ理由のために、デジタル値Ａは任意の整数Ｑとなり、デジタル値Ｂは０．５となる。その結果、判別器1803の出力結果とデジタル値Ｂを減算するとき、判別器1803と判別器1804のしきい値ＸはＭ＋０．５となる。一方、判別器1803の出力結果とデジタル値Ｂを加算するとき、判別器1803と判別器1804のしきい値ＸはＭ−０．５となる。

なお、レベル判定部1702は、演算器1805及び演算器1806を、それぞれ下位ビットdivii入力経路及び上位ビットdivitの入力経路に設置するよう構成を変更することが可能である。この構成において、演算器1805が減算演算を行なうとき演算器1806は加算を行なう構成となり、判別器1803と判別器1804のしきい値ＸはＭとなる。一方、演算器1805が加算を行なうとき演算器1806は減算演算を行なう構成となり、判別器1803と判別器1804のしきい値ＸはＭ＋１となる。

本実施形態のレベル判定部1702によって、変調器デジタル入力modiは常に変調器レンジ内に納まる。このため、変調器1501，1603の誤動作を回避することが可能となる。このことから、振れ幅１によってジッタが低減された小数点以下の分周数を有する位相同期回路を実現することができる。また、変調器を構成するハード量の減少が実現される。更に、本実施形態では、変調信号を生成する回路が省略されるので、回路構成が簡単化される。

（実施形態６）
図２１に本発明の実施形態６を示す。本実施形態では、実施形態１〜５の位相同期回路がインタフェース装置に用いられる。一般に、光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ等のコンピュータに接続するためのインタフェースとして、標準規格のＡＴＡ（Advanced Technology Attachment）がある。ＡＴＡを使用することにより、各種の記憶メディアが同じコマンドや制御ソフトウエアの基で、コンピュータに接続される。本実施形態では、記憶メディアとして光ディスク装置が採り上げられ、同装置がホストコンピュータとシリアルＡＴＡ（ＳＡＴＡ）で接続される。

図２１において、光ディスク装置は、光ディスク2101と、光ディスク2101に光ビームを照射してデータの読出、書込を行なう光ピックアップ（pick-up）2102と、光ピックアップ2102への書込データ及び読出データの処理を行なう信号処理装置2105と、信号処理装置2105のデータをホストコンピュータ（ＨＯＳＴ−ＰＣ）2104へ入出力するためのシリアルＡＴＡインタフェース装置2106とを含んで構成される。信号処理装置2105は書込データの処理を行なう書込信号処理回路（ＷＲＩＴＥ−ＤＳＰ）と、読出データの処理を行なう読出信号処理回路（ＲＥＡＤ−ＤＳＰ）とからなる。信号処理装置2105及びシリアルＡＴＡインタフェース装置2106は、それぞれ半導体集積回路装置によって構成することが可能である。

信号処理装置2105において、データはパラレルで処理される。一方、光ディスク装置とホストコンピュータ2104はシリアルデータで接続される。そのため、シリアルＡＴＡインタフェース装置2106において、ホストコンピュータ2104からのシリアルの書込データは増幅器2110で増幅された後、シリアルパラレル変換装置（Ｓ／Ｐ）2109でパラレルの書込データに変換される。このとき、クロック・データ復元回路（CDR）において、クロック及びデータの復元が行なわれる。一方、信号処理装置2105からのパラレルの読出データは、パラレルシリアル変換装置（Ｐ／Ｓ）2112でシリアルの読出データに変換された後、増幅器2113で増幅されてホストコンピュータ2104に供給される。シリアルＡＴＡインタフェース装置2106は、このようなホストコンピュータ2104からの書込データの受信及びホストコンピュータ2104への読出データの送信をシリアルＡＴＡ規格に基づいて行なう。

パラレルシリアル変換装置2112に供給するクロック信号（ＣＬＫ）を生成する位相同期回路（ＰＬＬ）2111に実施形態１〜５で示した本発明の同期回路が採用される。

上述のように、位相同期回路2111において、変調回路0108，1406が振れ幅１で変化する分周数の信号でそれぞれ分周回路0105，1405を制御する。それにより、ジッタが低減され、ホストコンピュータ2104の誤動作が低減される。従って、ホストコンピュータ2104でのエラーレートが低減され、ホストコンピュータ2104の信頼性が高められる。

また、光ディスク装置やホストコンピュータ2104は、空間にデジタル動作による雑音電波を放射し、電源の電力配線にも同様の雑音が流れる。位相同期回路2111に実施形態１〜４の同期回路を採用する場合、スプレッドスペクトラムが実現されるので、外部の周辺機器に対して雑音低減の効果を得ることができる。

本実施形態では、メディア側が光ディスク装置、ホスト側がホストコンピュータであるが、本発明はそのような組合せに限定されない。例えば、メディア側がハードディスク装置等の記憶メディア一般、ホスト側がネットワークサーバ、ＤＶＤ（Digital Versatile Disk）レコーダ等の組合せに適用可能である。

本発明に係る小数点以下の分周数を有する位相同期回路の実施形態１を説明するためのブロック図。 図１の位相同期回路で用いられる高周波可変分周器の例を説明するためのブロック図。 図１の位相同期回路で用いられる変調波形生成部の第１の例を説明するためのブロック図。 図１の位相同期回路で用いられる変調回路の第１の例を説明するためのブロック図。 スプレッドスペクトラムの効果を説明するための図。 図４の変調回路で用いられる変調器の構成例を説明するためのブロック図。 図４の変調回路で用いられるレベルシフト部の例を説明するためのブロック図。 図７のレベルシフト部で用いられるレベル判定部の第１の例を説明するためのブロック図。 図７のレベルシフト部で用いられるレベル判定部の第２の例を説明するためのブロック図。 図７のレベルシフト部で用いられるレベル判定部の第３の例を説明するためのブロック図。 本発明の位相同期回路の実施形態２で用いられる変調回路の例を説明するためのブロック図。 本発明の位相同期回路の実施形態３で用いられる変調信号生成部の例を説明するためのブロック図。 本発明の位相同期回路の実施形態３で用いられる変調回路内のレベルシフト部におけるレベル判定部の例を説明するためのブロック図。 本発明の位相同期回路の実施形態４で用いられる変調信号生成部の例を説明するためのブロック図。 本発明の位相同期回路の実施形態４で用いられる変調回路内のレベルシフト部におけるレベル判定部の例を説明するためのブロック図。 本発明の位相同期回路の実施形態５を説明するためのブロック図。 図１６の位相同期回路で用いられる変調回路の第１の例を説明するためのブロック図。 図１６の位相同期回路で用いられる変調回路の第２の例を説明するためのブロック図。 図１７及び図１８の変調回路におけるレベルシフト部の例を説明するためのブロック図。 図１９のレベルシフト部におけるレベル判定部の例を説明するためのブロック図。 本発明の位相同期回路の適用例を実施形態６として説明するためのブロック図。 従来の位相同期回路の例を説明するためのブロック図。

符号の説明

0101，1401…位相比較器、0102，1402…チャージポンプ、0103，1403…低域通過フィルタ、0104，1404…電圧制御発振器(ＶＣＯ)、0105，1405…高周波可変分周器、0106…変調信号周波数生成部、0107…変調信号生成部、0108，1406…変調回路、0109，1407…ＲＯＭ、0401，1501…変調器、0402，1502…演算器、0403，1503…レベルシフト部、0501，1701…分周数分割部、0502，1702…レベル判定部、0601，0603，0608，1802…加算器、0602，1801…減算器、0604，0605，1803，1804…判別器、0606，0607，1805，1806…演算器、2106…シリアルＡＴＡインタフェース装置、2111…位相同期回路。

Claims (8)

1. 入力される三角波の変調信号、その振幅データ及び直流データのレベルに応じて分離された第１の信号と第２の信号を出力するレベルシフト部と、
   上記レベルシフト部が出力する上記第１の信号を入力し、入力されるクロックによって動作して第３の信号を出力する変調器と、
   上記変調器が出力する上記第３の信号と上記レベルシフト部が出力する上記第２の信号とを入力して演算を行ない、振れ幅１の第４の信号を出力する演算器とを具備し、
   上記レベルシフト部は、上記第１の信号が上記変調器の動作レンジ内に納まるように、上記振幅データと上記直流データの下位ビットとの加算値が所定のしきい値を超えない場合は、上記直流データの下位ビットに０．５を加算し、その加算値と上記三角波の変調信号とを加算した結果を上記第１の信号として出力し、上記直流データの上位ビットから０．５を減算した結果を上記第２の信号として出力する
   ことを特徴とする変調回路。
2. 上記変調器がΣΔ変調器であることを特徴とする請求項１に記載の変調回路。
3. 任意の整数Ｍ，Ｎに対して、上記第１の信号は−（Ｍ＋０．５）から（Ｍ＋０．５）の範囲内の信号であり、上記第３の信号は−（Ｍ＋０．５）、−（Ｍ−１＋０．５）、−（Ｍ−２＋０．５）、・・・・・、−０．５、０．５、１．５、・・・・・・、（Ｍ−２＋０．５）、（Ｍ−１＋０．５）、（Ｍ＋０．５）であり、上記第４の信号は整数値Ｎ，（Ｎ＋１），・・・・・・，（Ｎ＋２Ｍ），（Ｎ＋２Ｍ＋１）のいずれかと当該整数値に対して振れ幅１となる値とを表す信号であることを特徴とする請求項１に記載の変調回路。
4. 任意の整数Ｎに対して、上記第１の信号は−０．５から＋０．５の範囲内の信号であり、上記第３の信号は−０．５、０．５であり、上記第４の信号は整数値Ｎ，（Ｎ＋１）のいずれかと当該整数値に対して振れ幅１となる値とを表す信号であることを特徴とする請求項１に記載の変調回路。
5. 任意の整数Ｍ，Ｎ及び任意の小数ｘとして、上記レベルシフト部と上記変調器の間に介在して配置され、上記第１の信号を入力して−（Ｍ＋ｘ）から（Ｍ＋ｘ）の範囲内の信号を上記変調器に供給する信号調整部と、上記変調器と上記演算器の間に介在して、入力が−Ｍ，−（Ｍ−１），・・・・・・・，０，・・・・・・・，（Ｍ−１），Ｍのそれぞれに対応する基準値より高い場合に０．５を、低い場合に−０．５を出力する比較器とを更に有し、
   上記第３の信号は、−（Ｍ＋ｘ），−（Ｍ−１＋ｘ），・・・・・・・，−ｘ，ｘ，１＋ｘ，・・・・・・・，（Ｍ＋ｘ）であり、上記比較器の出力信号は、（Ｍ＋０．５），−（Ｍ−１＋０．５），・・・・・・・，−０．５，０．５，１＋０．５、・・・・・・・（Ｍ＋０．５）であり、上記第４の信号は整数値Ｎ，（Ｎ＋１），・・・・・・，（Ｎ＋２Ｍ），（Ｎ＋２Ｍ＋１）のいずれかと当該整数値に対して振れ幅１となる値とを表す信号であることを特徴とする請求項１に記載の変調回路。
6. 任意の整数Ｎ及び任意の小数ｘとして、上記レベルシフト部と上記変調器の間に介在して配置され、上記第１の信号を入力して−ｘからｘの範囲内の信号を上記変調器に供給する信号調整部と、上記変調器と上記演算器の間に介在して、入力が基準値より高い場合に０．５を、低い場合に−０．５を出力する比較器とを更に有し、
   上記第３の信号は、−ｘ，ｘであり、上記比較器の出力信号は、−０．５，０．５であり、上記第４の信号は整数値Ｎ，（Ｎ＋１）のいずれかと当該整数値に対して振れ幅１となる値とを表す信号であることを特徴とする請求項１に記載の変調回路。
7. 入力電圧に応じて発振周波数を変化させる電圧制御発振器と、
   上記電圧制御発振器の出力信号の周波数を分周する分周器と、
   上記分周器が出力する分周後の信号の位相と入力される基準信号の位相とを比較して比較結果を上記入力電圧として出力する位相比較器と、
   平均分周数に対応する直流データを入力して、上記分周器の分周数を定める分周信号を出力する変調回路とを具備して成り、
   上記変調回路は、
   三角波の変調信号、その振幅データ及び上記直流データのレベルに応じて分離された第１の信号と第２の信号を出力するレベルシフト部と、
   上記レベルシフト部が出力する上記第１の信号を入力し、入力されるクロックによって動作して第３の信号を出力する変調器と、
   上記変調器が出力する上記第３の信号と上記レベルシフト部が出力する上記第２の信号とを入力して演算を行ない、振れ幅１の演算結果を上記分周信号として出力する演算器とを具備し、
   上記レベルシフト部は、上記第１の信号が上記変調器の動作レンジ内に納まるように、上記振幅データと上記直流データの下位ビットとの加算値が所定のしきい値を超えない場合は、上記直流データの下位ビットに０．５を加算し、その加算値と上記三角波の変調信号とを加算した結果を上記第１の信号として出力し、上記直流データの上位ビットから０．５を減算した結果を上記第２の信号として出力する
   ことを特徴とする位相同期回路。
8. 所定の規格に基づいて入力されたシリアルの入力信号をパラレル変換するシリアル・パラレル変換器と、
   入力されたパラレルの入力信号をシリアル変換して上記所定の規格に基づいて出力するパラレル・シリアル変換器と、
   上記パラレル・シリアル変換器に供給するクロック信号を生成する位相同期回路とを具備して成り、
   上記位相同期回路は、
   入力電圧に応じて発振周波数を変化させる電圧制御発振器と、
   上記電圧制御発振器の出力信号の周波数を分周する分周器と、
   上記分周器が出力する分周後の信号の位相と入力される基準信号の位相とを比較して比較結果を上記入力電圧として出力する位相比較器と、
   平均分周数に対応する直流データを入力して、上記分周器の分周数を定める分周信号を出力する変調回路とを具備し、
   上記変調回路は、
   三角波の変調信号、その振幅データ及び上記直流データのレベルに応じて分離された第１の信号と第２の信号を出力するレベルシフト部と、
   上記レベルシフト部が出力する上記第１の信号を入力し、入力されるクロックによって動作して第３の信号を出力する変調器と、
   上記変調器が出力する上記第３の信号と上記レベルシフト部が出力する上記第２の信号とを入力して演算を行ない、振れ幅１の演算結果を上記分周信号として出力する演算器とを具備し、
   上記レベルシフト部は、上記第１の信号が上記変調器の動作レンジ内に納まるように、上記振幅データと上記直流データの下位ビットとの加算値が所定のしきい値を超えない場合は、上記直流データの下位ビットに０．５を加算し、その加算値と上記三角波の変調信号とを加算した結果を上記第１の信号として出力し、上記直流データの上位ビットから０．５を減算した結果を上記第２の信号として出力する
   することを特徴とするインタフェース装置。

Images