JP2001511408A - 自己アドレス指定方式によるスタック可能なマイクロ電子コンポーネントを備える心臓刺激装置 - Google Patents

自己アドレス指定方式によるスタック可能なマイクロ電子コンポーネントを備える心臓刺激装置

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JP2001511408A
JP2001511408A JP2000504914A JP2000504914A JP2001511408A JP 2001511408 A JP2001511408 A JP 2001511408A JP 2000504914 A JP2000504914 A JP 2000504914A JP 2000504914 A JP2000504914 A JP 2000504914A JP 2001511408 A JP2001511408 A JP 2001511408A
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Abstract

(57)【要約】 心臓刺激装置のようなサイズに制約のある電子製品にとりわけ有効なメモリ素子（５０）を備える心臓刺激装置（１０）。こうしたサイズに制約のある製品のために追加メモリを設けるため、メモリ・チップ（５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ）が次々にスタックされる。メモリ・チップは、アライメントのとれたボンディング・パッド、バイア、または、カステレーションを用いて、交差接点なしで、ボンディングを容易にするように構成されている。各メモリ・チップには、１つ以上のアドレス・ラインから信号を受信して、スタックをなすメモリ・チップを選択的に使用可能及び使用禁止にする、アドレス選択回路も含まれている。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、一般に、複数マイクロ電子コンポーネントのためのアドレス指定方
式に関するものである。とりわけ、本発明は、メモリ・チップのようなスタック
可能なマイクロ電子コンポーネントのための自己アドレス指定方式に関するもの
である。さらにとりわけ、本発明は、心臓刺激装置に用いられるスタック可能な
マイクロ電子コンポーネントのための自己アドレス指定方式に関するものである
。
【０００２】
【背景技術】
数十年前のトランジスタの誕生、及び、それに続く集積回路テクノロジの開発
によって、電子回路はだんだん小型化されるようになった。回路サイズが縮小さ
れたので、どの所定のサイズの電子回路の機能性も、劇的な向上を示すようにな
った。マイクロプロセッサが、この機能性の劇的な向上に大いに貢献しており、
従って、今日の電子回路の多くがマイクロプロセッサの制御下において動作する
ことは驚くには当たらない。周知のように、マイクロプロセッサは、本質的に、
多種多様な機能を実施するようにプログラム可能な汎用デバイスである。これら
特定の機能は、マイクロプロセッサを制御するソフトウェア・プログラムによっ
て指令され、これらのプログラムは、マイクロプロセッサに結合されたメモリ素
子に記憶されている。
【０００３】 マイクロプロセッサと同様、マイクロプロセッサによるアクセスを受けるメモ
リ素子は、集積回路デバイスである。換言すれば、メモリ素子には、メモリ回路
を納めた半導体チップが含まれている。メモリ・チップを含む大部分の集積回路
チップは、パッケージ内に実装される。複数のピンを集積回路チップに結合し、
チップの上にプラスチック成形を施して、それを包み込み、同時に、ピンがプラ
スチックから突き出るようにするのが最も一般的である。こうしたパッケージは
、集積回路チップそれ自体よりもかなり広い領域を占めるが、ほとんどの応用例
は、サイズにあまり影響されないので、カスタマイズされた代替案の費用増大は
、実行可能なオプションである。
【０００４】 しかし、電子製品には、パッケージングの最小化によって恩恵を受けるものも
ある。例えば、心臓刺激装置の分野では、心臓刺激装置のサイズを最小限に抑え
、同時に、その機能性及び耐用年数を最大にすることによって、恩恵が得られる
。大部分の人には明らかなように、心臓刺激装置は、心臓機能を促進させるため
に開発された医療装置である。例えば、患者の心臓が適正に鼓動していない場合
、心臓刺激装置を用いて、楽にさせることが可能である。心臓刺激装置は、電気
的刺激パルスを生じさせるためのパルス発生器、及び、これらの電気的刺激パル
スを心臓の指定部分に送るための導電性リードを用いて、患者の心臓に電気的刺
激を加える。
【０００５】 パルスを発生するための電子回路要素は、一般に、ケース内に納められている
。導電性リードの近位端は、ケースに結合されており、一方、導電性リードの遠
位端は、心臓に結合される。リードの遠位端は、必ず、患者の体内にあるが、ケ
ースは、患者の体内に埋め込むか、または、体外に装着することが可能である。
体内に取り付けられるケースを用いる場合、ケースは患者の皮膚または筋系下に
埋め込まれる。逆に、体外に取り付けられるケースを用いる場合、導電性リード
の遠位端が、患者の胸壁の開口を通って、体外取付けケースに結合する。体外取
付けケースが特定の患者にとって望ましいさまざまな状況が存在するが、一般に
は、内部取付けケースが望ましい。
【０００６】 埋込可能なケースは、一般にディスク形状である。この形状によって、患者の
皮膚または筋系下へのケースの埋込みが容易になる。好都合なことには、この形
状には、患者の不快を最小限に抑え、注入される装置によって生じる膨らみのサ
イズを制限するのにも役立つ。もちろん、これらの同じ理由から、ケースのサイ
ズを制限することも望ましい。
【０００７】 心臓刺激装置の機能性は、心臓刺激装置の性能を高めるため、それによって、
患者の安穏な状態を増進するため、増し続けているので、埋込可能な心臓刺激装
置のメモリの必要条件も厳しくなる傾向にある。しかし、上述のサイズの必要条
件のため、大部分の埋込可能な心臓刺激装置のケースに納められる電子回路要素
は、既に、実装密度が極めて高い。現行の埋込可能な心臓刺激装置は、単一チッ
プ上にその主メモリが納められている。例えば、ペースメーカは、一般に、約１
キロビット×８ビットのメモリ・アレイを備えたマイクロプロセッサ・チップ上
にランダム・アクセス・メモリが含まれており、細動除去器は、一般に、１２８
キロビット×８ビット（その大部分は、診断データ及びデジタル化波形の記憶専
用である）もの大きさになる場合もあるメモリ・アレイを備えたマイクロプロセ
ッサ・チップの外部に、ランダム・アクセス・メモリが含まれている。従って、
設計者が心臓刺激装置にプログラムしたいと考える可能性のある多種多様な機能
に適応するのに、制限された量のメモリだけしか存在しない。結果として、設計
者は、埋込可能な心臓刺激装置が備える機能、並びに、それがこれらの機能を果
たす方法に関して、時折、困難な決定を下さなければならない。また、メモリ・
アレイのサイズが増すにつれて、一般に、歩留まりが減少し、従って、より小さ
いアレイにおける同量のメモリに比べると、メモリのコストが増すことになる。
【０００８】 本発明は、上述の問題の１つ以上の解決を目的としている。
【０００９】
【発明の開示】
本発明の態様によれば、半導体メモリが得られる。このメモリには、次々にス
タックされた複数のメモリ・チップが含まれている。複数のメモリ・チップのそ
れぞれに関する複数のアドレス・ラインは、互いに結合されている。複数のメモ
リ・チップのそれぞれには、アドレス指定回路も含まれている。各アドレス指定
回路は、複数のアドレス・ラインの少なくとも１つにおいてアドレス信号を受信
するようになっている。各アドレス指定回路は、複数のアドレス・ラインの少な
くとも１つで受信する所定のアドレス信号に応答し、そのそれぞれのメモリ・チ
ップを使用可能にする。
【００１０】 本発明のもう１つの態様によれば、半導体メモリが得られる。このメモリには
、次々にスタックされた複数のメモリ・チップが含まれている。複数のメモリ・
チップのそれぞれは、メモリ・アレイと、複数のアドレス・ラインを備えている
。複数のアドレス・ラインは、複数のボンディング・パッドにおいて終端をなし
ている。複数のメモリ・チップのそれぞれにおける同様のアドレス・ラインに対
応する複数のボンディング・パッドは、互いにアライメントがとれている。複数
のボンディング・ワイヤが、複数のボンディング・パッドのそれぞれに結合され
て、複数のメモリ・チップのそれぞれに関する複数のアドレス・ラインを互いに
結合している。複数のボンディング・ワイヤは、互いにほぼ平行に延びている。
複数のメモリ・チップのそれぞれには、アドレス指定回路も含まれている。各ア
ドレス指定回路は、複数のアドレス・ラインの少なくとも１つにおいてアドレス
信号を受信するようになっている。各アドレス指定回路は、複数のアドレス・ラ
インの少なくとも１つで受信する所定のアドレス信号に応答して、そのそれぞれ
のメモリ・チップを使用可能にする。
【００１１】 本発明のさらにもう１つの態様によれば、半導体メモリが得られる。このメモ
リには、メモリ・アレイ、アドレス指定回路、及び、複数のアドレス・ラインを
備えたメモリ・チップが含まれている。複数のアドレス・ラインの少なくとも１
つは、アドレス指定回路に結合されている。アドレス指定回路は、複数のアドレ
ス・ラインの少なくとも１つで受信する所定のアドレス信号に応答して、メモリ
・チップを使用可能及び使用禁止にするようにプログラム可能である。
【００１２】 本発明のさらにもう１つの態様によれば、半導体メモリが得られる。このメモ
リには、記憶場所アレイ、アドレス指定回路、及び、複数のアドレス・ラインを
備えるメモリ・チップが含まれている。複数のアドレス・ラインの第１の部分は
、アレイの記憶場所の全てにアドレス指定するのに十分であり、複数のアドレス
・ラインの第２の部分は、アドレス指定回路に結合されている。アドレス指定回
路は、アドレス・ラインの第２の部分で受信する所定のアドレス信号に応答して
、メモリ・チップを使用可能にする。
【００１３】 本発明のもう１つの態様によれば、半導体メモリが得られる。このメモリには
、２Ｎのアドレス可能記憶場所を備えたメモリ・アレイ、アドレス指定回路、及
び、Ｎ＋Ｘのアドレス・ライン（ここで、Ｘは少なくとも１）を備えるメモリ・
チップが含まれている。Ｘのアドレス・ラインは、アドレス指定回路に結合され
ている。アドレス指定回路は、Ｘのアドレス・ラインで受信する所定のアドレス
信号に応答して、メモリ・チップを使用可能及び使用禁止にするようにプログラ
ム可能である。
【００１４】 本発明のさらにもう１つの態様によれば、電子装置が得られる。この装置には
、マイクロプロセッサ及びメモリ・チップのスタックが含まれている。メモリ・
チップは、それぞれ、記憶場所のアレイと、アドレス指定回路を備えている。複
数のアドレス・ラインが、メモリ・チップのそれぞれ及びマイクロプロセッサに
結合されている。複数のアドレス・ラインの第１の部分は、アレイの任意の１つ
における記憶場所の全てにアドレス指定するのに十分であり、複数のアドレス・
ラインの第２の部分は、メモリ・チップの１つを選択するのに十分である。各メ
モリ・チップのアドレス指定回路は、複数のアドレス・ラインの第２の部分に結
合されている。アドレス指定回路の１つは、アドレス・ラインの第２の部分で受
信する所定のアドレス信号に応答して、そのそれぞれのメモリ・チップを使用可
能にする。
【００１５】 本発明のさらにもう１つの態様によれば、心臓刺激装置が得られる。この心臓
刺激装置には、ケースと、そのケースに納められたパルス発生回路要素が含まれ
ている。パルス発生回路要素には、メモリ・チップのスタックが含まれている。
メモリ・チップは、それぞれ、記憶場所のアレイと、アドレス指定回路を備えて
いる。複数のアドレス・ラインが、メモリ・チップのそれぞれに結合されている
。複数のアドレス・ラインの第１の部分は、アレイの任意の１つにおける記憶場
所の全てにアドレス指定するのに十分であり、複数のアドレス・ラインの第２の
部分は、メモリ・チップの１つを選択するのに十分である。メモリ・チップのそ
れぞれのアドレス指定回路は、複数のアドレス・ラインの第２の部分に結合され
ている。アドレス指定回路の１つは、アドレス・ラインの第２の部分で受信する
所定のアドレス信号に応答して、そのそれぞれのメモリ・チップを使用可能にす
る。導電性リードは、パルス発生回路要素を心筋組織に結合するようになってい
る。
【００１６】 本発明のさらにもう１つの態様によれば、心臓刺激装置が得られる。この心臓
刺激装置には、ケースが含まれている。このケースには、パルス発生回路要素が
納められている。このパルス発生回路要素には、アドレス可能メモリ・チップの
スタックが含まれている。導電性リードは、パルス発生回路要素を心筋組織に結
合するようになっている。
【００１７】
【発明を実施するための最良の形態】
次に図面を検討することにして、まず図１を参照すると、心臓刺激装置の実施
態様の１つが例示されており、全体が参照番号１０で表示されている。心臓刺激
装置１０には、本明細書においてさらに詳述することになる自己アドレス指定方
式を備えたスタック可能なマイクロ電子コンポーネントが含まれている。例示の
心臓刺激装置１０は、デュアル・チャンバ・ペースメーカであるが、もちろん、
細動除去器及び単一チャンバ・ペースメーカのような他のタイプの心臓刺激装置
、並びに、さまざまな他の製品も、これらの教示から恩恵を受ける可能性がある
。
【００１８】 心臓刺激装置１０のケースには、カン１２とヘッダ１４が含まれている。心臓
刺激装置１０は、埋込可能の場合もあれば、埋込不能の場合もある。埋込可能な
場合、カン１２及びヘッダ１４は、体液がペースメーカ１０の内部回路要素に損
傷を及ぼすのを阻止するため、気密密閉される。一般に、カン１２は、チタンか
ら造られ、ヘッダ１４は、ポリエチレンから造られる。
【００１９】 例示の心臓刺激装置１０は、デュアル・チャンバ・ペースメーカであるため、
心房リード１６及び心室リード１８を含んでいる。一般に、リード１６及び１８
は、たわみ性で、保護シースによって包囲された導電性コアを含んでいる。各リ
ード１６及び１８には、心臓２４の室内表面に埋め込まれるか、または、結合さ
れるように設計されたそれぞれの先端２０及び２２が含まれている。例示のよう
に、心房リード１６の先端２０は、右心房２６の感知及び／または刺激のため、
心臓２４の右心房２６の内壁に埋め込まれている。同様に、心室リード１８のチ
ップ２２は、右心室２８の感知及び／または刺激のため、心臓２４の右心室２８
の内壁に埋め込まれている。
【００２０】 心臓刺激装置１０は、図２に例示の、全体が参照番号３０で表示された回路要
素のような、その機能を果たすための電子回路要素を利用する。電子回路要素３
０には、ペースメーカ１０の多様な機能を制御するマイクロプロセッサ３２が含
まれている。遠隔測定回路３４によって、ペースメーカ１０と患者の体外に配置
されたプログラマ（不図示）との間の通信が容易になる。医師は、プログラマを
利用することにより、電子回路要素３０にさまざまなパラメータをプログラムし
て、ペースメーカの機能性を患者の特定の状況に合わせることが可能である。
【００２１】 ペースメーカ１０の機能を制御するため、マイクロプロセッサ３２は、アドレ
ス／データ・バス３８を介して、他のさまざまな回路に結合されている。例えば
、この実施態様の場合、アドレス／データ・バス３８によって、マイクロプロセ
ッサ３２は、不揮発性メモリ４０、主メモリ４２、パルス発生回路４４、及び、
検知回路４６に結合されている。とりわけ、心臓刺激装置１０が埋込可能な種類
の場合には、もちろん、この回路要素３０は、ケースをできるだけ小さく保つた
め、心臓刺激装置１０のケース内に高密度に実装される。前述の理由から、サイ
ズ制限は、極めて重要な考慮事項であり、従って、設計者が、追加機能性を付与
するため、ケースのサイズを拡大することは滅多にない。従って、マイクロプロ
セッサ３２は、電子回路要素３０にかなりのフレキシビリティをもたらすが、心
臓刺激装置１０の機能性及び診断能力は、一般に、小さいケースに組み込むこと
が可能なメモリ量によって制限される。
【００２２】 サイズの制限されたパッケージに追加メモリを組み込むため、複数のメモリ・
チップを次々にスタックすることが可能である。この技法を利用すると、追加メ
モリは、電子回路の追加領域をほとんどまたは全く占めることがない。それどこ
ろか、電子回路は、ただ単に垂直方向においてわずかに成長するだけである。メ
モリ・チップのような集積回路チップが、電子回路基板に実装される「最も高さ
のある」コンポーネントであることは滅多にないので、２つ以上のチップからな
るスタックを収容するための垂直スペースを設けることは可能である。こうした
メモリ・チップのスタックについては、各メモリ・チップの製作、スタックのア
センブリ、及び、スタックをなす各チップに関する後続のアドレス指定を容易に
する自己アドレス指定方式と共に後述することにする。
【００２３】 次に、図３を参照すると、メモリ・チップが例示され、全体が参照番号５０で
表示されている。メモリ・チップ５０は、主メモリ４２の一部に対応するランダ
ム・アクセス・メモリとして示されているが、もちろん、本明細書に記載の教示
によって、一回限りプログラマブル読取り専用メモリ、再プログラマブル読取り
専用メモリ、及び、フラッシュ・メモリを含む、他のタイプのメモリも恩恵を受
けることが可能である。メモリ・チップ５０には、メモリ・アレイ５２が含まれ
ている。この実施態様の場合、メモリ・アレイ５２には、３２，１６８行×８列
が含まれているが、他のメモリ・サイズを用いることも可能である。チップは、
それぞれ、入力５４及び５６に印加される電圧ＶＳＳ及びＶＤＤによって電力供
給を受ける。すなわち、電圧ＶＳＳ及びＶＤＤが、メモリ・チップ５０に納めら
れた副回路に電力を供給する電力管理回路５８に供給される。
【００２４】 メモリ・チップ５０の機能は、制御論理回路６０によって制御される。上述の
ように、チップのアドレス指定時に、ピン６２においてマイクロプロセッサ３２
から受信するチップ・イネーブル信号によって、メモリ・チップ５０が使用可能
または使用禁止になる。チップ５０のアドレス指定中に、チップ・イネーブル信
号を受信すると、制御論理回路６０は、読取り及び書込みのため、メモリ・チッ
プ５０を使用可能にするか、または、使用禁止にするかについて、電力管理回路
５８に通知する。それぞれ、ピン６４及び６６における読取り及び書込み信号の
状態に基づいて、メモリ・チップ５０からのデータの読取り、または、メモリ・
チップ５０へのデータの書込みが可能になる。メモリ・チップ５０が使用可能に
なり、読取りまたは書込みモードが選択されると、ピン６８におけるアドレス・
ラッチ・イネーブル信号によって、いつ選択されたアドレスがチップ５０に保持
されるかが決定される。
【００２５】 例示のメモリ・チップ５０には、２つのバス７０及び７２も納められている。
バス７０は、８ビット幅の双方向バスであり、バス７２は、９ビット幅の単方向
バスである。組み合わせると、バス７０及び７２によって、ビットＡＤ０〜ＡＤ
７またＡ８〜Ａ１６として表示される１７ビットのアドレス及びデータ情報がア
ドレス／データ・ラッチ及びデマルチプレクサ７４に伝送される。読取りまたは
書込み操作が行われるか否かに関係なく、アドレス・ラッチ・イネーブル信号に
よって、制御論理回路６０はバス７０及び７２のアドレスをアドレス／データ・
ラッチ及びデマルチプレクサ７４に保持する。この情報は、列デコーダ７８及び
行デコーダ８０を制御して、メモリ・アレイ５２内の適合するアドレスを選択す
る制御論理回路６０に送られる。双方向バス７０によって、マイクロプロセッサ
３２またはメモリ・チップ５０上の他の回路要素（不図示）との間におけるデー
タのやりとりも行なわれる。メモリ・アレイ５２の適合するアドレスが選択され
ると、列Ｉ／Ｏ８２、アドレス／データ・ラッチ及びデマルチプレクサ７４、及
び、双方向バス７０を介して、メモリ・アレイ５２とデータのやりとりが行われ
る。
【００２６】 もちろん、１７ビット・アドレスは、１２８Ｋの異なる記憶場所の任意の１つ
を選択することが可能である。しかし、前述のように、メモリ・チップ５０には
、約３２Ｋの異なるアドレスだけしかないメモリ・アレイが納められている。従
って、この実施態様の場合、バス７０及び７２には、メモリ・アレイ５２のよう
な４つの３２Ｋビット・メモリ・アレイにアドレス指定するのに十分なアドレス
・ラインが存在するのは明白である。もちろん、追加アドレス・ライン数が、ど
れだけの追加メモリ・アレイにアクセスすることになるかによって決まるのは明
らかである。例えば、これらの追加メモリ・ラインによって、８つまでの独立し
たメモリ・アレイにアクセスすることが可能になる。
【００２７】 ４つのメモリ・アレイから選択するため、単方向バス７２の２つの最上位ビッ
トＡ１５及びＡ１６が、チップ５０のアドレス指定に用いられる自己アドレス指
定選択論理回路９０に対して経路指定される。バス７２におけるアドレスの２つ
の最上位ビットＡ１５及びＡ１６は、４つのチップ５０のそれぞれにおける自己
アドレス指定選択論理回路９０を用いて、４つの独立したメモリ・チップ５０か
ら選択することが可能である。すなわち、自己アドレス指定選択論理回路９０に
よって、２つの受信最上位ビットＡ１５及びＡ１６が、それぞれ、ライン９２及
び９４として示された、０選択ライン及び１選択ラインで入力される論理信号と
比較される。２つの最上位ビットＡ１５及びＡ１６が、０選択ライン９２及び１
選択ライン９４によって設定される論理状態に一致すると、自己アドレス指定論
理回路９０は、ライン９６によって、イネーブル信号を制御論理回路６０に供給
する。信号が一致しなければ、自己アドレス指定論理回路９０は、ライン９６に
よって、ディスエーブル信号を制御論理回路６０に供給し、これにより、メモリ
・チップ５０が使用禁止になる。アドレス・ラインは、スタックをなすメモリ・
チップの１つを選択するために用いられる信号を伝送するので、こうした選択の
実施に、アドレス・ラインから独立した追加チップ・イネーブル・ライン６２を
必要としない。
【００２８】 ワイヤ・ジャンパまたは他の導電手段を利用して、ライン９２及び９４をＶＳ
Ｓに結合し、論理１を生じさせることもできるし、あるいは、ＶＤＤに結合して
、論理０を生じさせることも可能である。代わりに、可溶性リンク、レーザ・カ
ット・リンク等を用いて、ライン９２及び９４を適合する電圧レベルに結合する
ことによって、０選択ライン９２及び１選択ライン９４の論理状態をセットする
ことも可能である。さらに、チップ製作プロセス中に、チップに組み込まれる導
体を利用して、ライン９２及び９４を適合する電圧レベルに結合することによっ
て、０選択ライン９２及び１選択ライン９４の論理状態をセットすることも可能
である。
【００２９】 図４及び５には、マイクロプロセッサ３２に結合された４つのメモリ・チップ
５０Ａ、５０Ｂ、５０Ｃ、及び、５０Ｄを含む典型的なシステム１００が示され
ている。各メモリ・チップ５０Ａ、５０Ｂ、５０Ｃ、及び、５０Ｄは、ボンディ
ング・パッド１０４Ａ、１０４Ｂ、１０４Ｃ、及び、１０４Ｄを備えている。当
該技術において周知のように、ボンディング・パッド１０４のようなボンディン
グ・パッドは、集積回路チップに納められた回路要素の終端の働きをする。こう
したボンディング・パッドの面積は、マイクロプロセッサ３２のような他の回路
要素に対する電気的接続を容易にするため、一般に、集積回路の他の部品よりも
はるかに大きい。
【００３０】 この例の場合、ボンディング・パッド１０４Ａ、１０４Ｂ、１０４Ｃ、及び、
１０４Ｄは、ほぼ同じである各メモリ・チップ５０Ａ、５０Ｂ、５０Ｃ、及び、
５０Ｄの一方の側に配置され、アライメントがとられている。後述するボンディ
ング・パッドの配列と共に、このアライメントによって、チップを次々にスタッ
クした後における、メモリ・チップ５０Ａ、５０Ｂ、５０Ｃ、及び、５０Ｄ間の
電気的接続が容易になる。
【００３１】 図５に最も明確に示されているように、底部メモリ・チップ５０Ａは、プリン
ト回路基板のような基板１０６に取り付けられていることが分かる。底部メモリ
・チップ５０Ａは、任意の適合する方法によって基板１０６に取り付けることが
可能であるが、接着剤によるボンディングが有効に働くことが分かった。メモリ
・チップ５０Ｂは、メモリ・チップ５０Ａの上に取り付けられる。この説明図に
おいて注目すべきは、ボンディング・パッド１０４Ｂの列を納めたメモリ・チッ
プ５０Ｂのエッジが、ボンディング・パッド１０４Ａの列を納めたメモリ・チッ
プ５０Ａのエッジからわずかにずれしていることである。このわずかなずれによ
って、ボンディング・ワイヤ１０８を用いたボンディングのため、下方メモリ・
チップ５０Ａのボンディング・パッド１０４Ａにアクセスすることが可能になる
。しかし、当然明らかなように、ずらさずに、例えば、バイアまたはカステレー
ションの利用といった、スタックをなすメモリ・チップ５０Ａ、５０Ｂ、５０Ｃ
、及び、５０Ｄを互いに電気的に結合する他の適正な方法を利用することも可能
である。
【００３２】 同様に、メモリ・チップ５０Ｃは、ボンディング・パッド１０４Ｃの列を納め
たメモリ・チップ５０Ｃのエッジが、ボンディング・パッド１０４Ｂの列を納め
たメモリ・チップ５０Ｂのエッジに隣接するようにして、メモリ・チップ５０Ｂ
の上にわずかにずらして取り付けられる。最後に、メモリ・チップ５０Ｄは、ボ
ンディング・パッド１０４Ｄの列を備えるメモリ・チップ５０Ｄのエッジが、ボ
ンディング・パッド１０４Ｃの列を納めたメモリ・チップ５０Ｃのエッジに隣接
した位置につくようにして、メモリ・チップ５０Ｃの上にわずかにずらして取り
付けられる。メモリ・チップ５０Ａ、５０Ｂ、５０Ｃ、及び、５０Ｄは、互いに
適合するやり方で取り付けることが可能であるが、接着剤によるボンディングが
うまく働くように思われることが分かっている。
【００３３】 さらに留意すべきは、バス７０及び７２のそれぞれのアドレス／データ・ライ
ン、並びに、制御及び電力ラインを終端させるボンディング・パッド１０４Ａ、
１０４Ｂ、１０４Ｃ、及び、１０４Ｄは、メモリ・チップ５０Ａ、５０Ｂ、５０
Ｃ、及び、５０Ｄのそれぞれと同じ順に配列されているという点である。従って
、各メモリ・チップ５０Ａ、５０Ｂ、５０Ｃ、及び、５０Ｄに対応するボンディ
ング・パッドは、例えば、ボンディング・ワイヤ、バイア、または、カステレー
ションを用いた交差接続を施さずに、互いに直接結合することが可能である。図
４に例示のように、メモリ・チップ５０Ａ、５０Ｂ、５０Ｃ、及び、５０Ｄのそ
れぞれのデータ、アドレス、制御、及び、電力ラインを終端させるボンディング
・パッド１０４Ａ、１０４Ｂ、１０４Ｃ、及び、１０４Ｄが、互いにアライメン
トがとられているので、ボンディング・ワイヤ１０８は、全て、互いに平行に延
びている。従って、ワイヤ１０８には、その実施が製造プロセスの負担になる、
異なる高さにおける交差またはボンディングを施す必要がない。
【００３４】 自己アドレス指定の選択に対応するボンディング・パッド１０４Ａ、１０４Ｂ
、１０４Ｃ、及び、１０４Ｄは、やはり、都合のよいようにアライメントがとら
れているが、理由は異なる。図４に示すように、あるメモリ・チップにおける自
己アドレス指定パッドを、他のメモリ・チップにおけるそれぞれの自己アドレス
指定パッドに結合する必要がないことは明らかである。従って、このアライメン
トでは、上述のアドレス／データ、制御、及び、電力ラインに対応するパッドの
アライメントのように、メモリ・チップ間の相互接続に関連した利点は得られな
い。しかし、このアライメントの場合には、製作されると、メモリ・チップ５０
Ａ、５０Ｂ、５０Ｃ、及び、５０Ｄが、全て、同じになるようにすることができ
るという利点が得られる。各チップの性格は、上述のボンディング・ワイヤ、可
溶性リンク、レーザ・カット・リンク等を用いた製作後に、プログラムすること
が可能である。従って、回路設計者に必要なのは、４つの異なるメモリ・チップ
とは対照的に、アドレス可能メモリ・チップのスタックを形成するために、ある
タイプのメモリ・チップを調達して、適合させることだけである。
【００３５】 図４の実施態様の場合、メモリチップ５０Ａ、５０Ｂ、５０Ｃ、及び、５０Ｄ
のそれぞれの性格及びアドレスは、ボンディング・ワイヤ１０８を用いて、各チ
ップの０選択ライン及び１選択ラインに対応するボンディング・パッドをそれぞ
れの論理電圧レベルに結合することによってセットされる。すなわち、メモリ・
チップ５０Ａの０選択ライン及び１選択ラインが、チップのアドレスを００にセ
ットするため、それぞれ、ＶＤＤに結合される。同様に、メモリ・チップ５０Ｂ
の０選択ライン及び１選択ラインが、チップのアドレスを０１にセットするため
、それぞれ、ＶＤＤ及びＶＳＳに結合され、メモリ・チップ５０Ｃの０選択ライ
ン及び１選択ラインが、チップのアドレスを１０にセットするため、それぞれ、
ＶＳＳ及びＶＤＤに結合され、メモリ・チップ５０Ｄの０選択ライン及び１選択
ラインが、チップのアドレスを１１にセットするため、ＶＳＳに結合される。従
って、アドレスの２つの最上位ビットＡ１５及びＡ１６の論理状態によって、そ
の０選択ライン及び１選択ラインにおける同じ論理状態を備えたメモリ・チップ
５０Ａ、５０Ｂ、５０Ｃ、及び５０Ｄの１つが選択されて、アドレス指定を受け
、同時に、他のビットＡＤ０〜Ａ１４によって、選択されたメモリ・チップのメ
モリ・アレイにおける記憶場所が選択される。
【図面の簡単な説明】
【図１】 患者の心臓に結合された２つのリードを備える心臓刺激装置を示す図である。
【図２】 本発明による心臓刺激装置の電子回路要素を示すブロック図である。
【図３】 本発明によるランダム・アクセス・メモリ・チップ上に納められた回路要素の
ブロック図である。
【図４】 本発明によるマイクロプロセッサに結合されたスタックをなす４つのメモリ・
チップの平面図である。
【図５】 図４に示すマイクロプロセッサに結合されたスタックをなすメモリ・チップの
側面図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 心臓刺激装置（１０）であって、 ケース（１２）と、 前記ケース内に納められたパルス発生回路要素（３０）と、前記パルス発生回
    路要素を心筋組織に結合するようになっている導電性のリード（１６、１８）と
    を含み、前記パルス発生回路要素に、それぞれ、記憶場所のアレイとアドレス指
    定回路を備えた、メモリ・チップ（５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ）のスタッ
    クが含まれていることと、前記メモリ・チップのそれぞれに、複数のアドレス・
    ライン（１０８）が結合されていることと、前記複数のアドレス・ラインの第１
    の部分が、前記アレイの任意の１つにおける前記記憶場所の全てにアドレス指定
    するのに十分であり、前記複数のアドレス・ラインの第２の部分が、前記メモリ
    ・チップの１つを選択するのに十分であることと、前記メモリ・チップのそれぞ
    れの前記アドレス指定回路が、前記複数のアドレス・ラインの前記第２の部分に
    結合されていることと、前記アドレス指定回路の１つが、アドレス・ラインの前
    記第２の部分で受信する所定のアドレス信号に応答して、そのそれぞれのメモリ
    ・チップを使用可能にすることを特徴とする、心臓刺激装置。
  2. 【請求項２】 前記複数のアドレス・ライン（１０８）が、前記メモリ・チ
    ップのそれぞれの所定のエッジに沿ってアライメントがとれた複数のボンディン
    グ・パッド（１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ）に結合されることを特
    徴とする、請求項１記載の心臓刺激装置。
  3. 【請求項３】 前記複数のアドレス・ライン（１０８）に、前記複数のボン
    ディング・パッド（１０４）のそれぞれに結合された複数のボンディング・ワイ
    ヤが含まれることと、前記複数のボンディング・ワイヤが、互いにほぼ平行に延
    びていることを特徴とする、請求項２記載の心臓刺激装置。
  4. 【請求項４】 各アドレス指定回路に、それぞれの論理信号を伝送する少な
    くとも１つの論理選択ライン（９２、９４）が含まれていることと、各アドレス
    指定回路が、前記それぞれの論理信号に等しい論理信号を備える前記所定のアド
    レス信号に応答して、そのそれぞれのメモリ・チップを使用可能にすることを特
    徴とする、請求項１記載の心臓刺激装置。
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