JP2001507555A - 普遍的にプログラム可能の可変長デコーダ - Google Patents

Abstract

(57)【要約】 多数の異種符号化標準のいずれかにより符号化された多数の可変長符号語を含む入力ディジタル・データ流を復号するための可変長デコーダ。この可変長デコーダは、入力ディジタル・データ流を受信して先導語を付したビット流を含む復号窓を形成する入力回路と、入力ディジタル・データ流を符号化した符号化標準に応じて多数の異種復号回路構成から選んだとおりに構成可能の復号回路とを含み、その復号回路は、入力ディジタル・データ流における各符号語の長さおよび値を復号するために先導語を付したビット流に係合している。この可変長デコーダは、さらに、入力ディジタルデータ流の符号化に用いた符号化標準に応じて多数の異種復号方式のいずれかにより可変長デコーダの動作を制御するためのプログラム可能の制御器を含む。このプログラム可能の制御器は、入力ディジタル・データ流の符号化に用いた符号化標準を判定し、ついで、その判定に基づき、入力ディジタル・データ流の復号に適した復号回路構成のとおりにその復号回路を自動的に構成する。この可変長デコーダは、入力ディジタル・データ流の符号語の値を復号するのに用いる符号語値メモリも含んでいる。その符号語値メモリは、個々にアドレス可能のページ群に論理的に構成され、そのページ群の少なくとも一つは、符号称号および他の符号称号に組み合わせた多数の分枝群を蓄積して、メモリの利用度を増大させるとともに、所要メモリ量を低減させる。

Description

【発明の詳細な説明】 普遍的にプログラム可能の可変長デコーダ 本発明は、一般に、デイジタル・ビデオデータ伝送システムのようなデータ伝 送システムに用いられる可変長デコーダ（ＶＬＤ）、特に、ＭＰＥＧ−１，ＭＰ ＥＧ−２，ＪＰＥＧ，Ｈ．２６１，Ｈ．２６３，ＤＶＣなど現行の符号化方式と 、ＭＰＥＧ−４，Ｈ．２６３＋，標準拡張などのような展開する従来の符号化方 式との両方を含む種々異なるデイジタル・ビデオ圧縮（エンコード）標準のいず れによってもエンコードされるデイジタル・ビデオ・データ流デコード用のプロ グラム可能なＶＬＤに関するものである。 デイジタル的に圧縮した画像の伝送には有効な通信方式が用いられる。かかる 方式は、標準および高品位のテレビジョン、ビデオ会議、磁気テープ上のビデオ 記録および静止画像伝送のような種々異なる用途を目標にして創造されたもので ある。かかる方式のいくつかは、ＭＰＥＧ−１，ＭＰＥＧ−２，ＪＰＥＧ，Ｈ． ２６１，Ｈ．２６３，ＤＶＣその他のように標準化されている。他の方式は、Ｍ ＰＥＧ−４，Ｈ．２６３＋および標準拡張のように、従来標準化されるように発 展しつつある。かかる方式のすべてにおいて、ビデオ・データの種々の成分の圧 縮にハフマン・コードが用いられている。可変長デコーダ（ＶＬＤ）は、デイジ タル・ビデオ・データにおいて、可変長符号化（ＶＬＣ）されたワードやシンボ ルからなるハフマン・コード化したビット流を復号するのに用いられる。 異種デイジタル・ビデオ圧縮標準の相互間には驚くべき一般的類似性がある。 例えば、ビデオ圧縮標準の多くは、動き評価を利用して時間的なデータ圧縮を達 成し、量子化分離余弦波変換（ＤＣＴ）を利用して空間的なデータ圧縮を達成す る。その結果として、「ＤＣＴブロック」および「マクロブロック」のデータ表 現ガほぼ一般的に用いられ、ＤＣおよびＡＣの係数と動きベクトルとのような符 号語が多くの標準においてほぼ同様に取り扱われる。他の情報とともにかかる基 礎的データがＶＬＤによって復号されたとすると、このデータは、複合圧縮標準 を復号し得る普遍的デコーダで使用することができる。しかしながら、ビデオ・ デコーダは、それぞれのＶＬＤに対して所定のアルゴリズムで著しく相違してい る。 デイジタル・ビデオ・デコーダは、一般に、四つの連続した機能、すなわち、 可変長復号、逆量子化、逆分離余弦波変換および動き圧縮を行なう。可変長復号 、逆量子化および逆分離余弦波変換の機能がほぼ普遍的に用いられるのに反し、 動き圧縮の機能は、ある圧縮標準（ＭＰＥＧ−２，Ｈ．２６１）では用いられ、 他の圧縮標準（ＪＰＥＧ，ＤＶＣ）では用いられない。 デイジタル・ビデオ・デコーダの設計では、圧縮したデイジタル・ビデオ・ビ ット流は、通常、圧縮標準によって一般的に定まる十分な量のメモリを用いて緩 衝される。ＶＬＤは、「レートバッファ」と呼ぶ緩衝メモリが一般に先行する。 レートバッファに蓄積されるビット流片のビット幅は、通常、圧縮方式における 最長語によって決まり、この最長語は、現在用いられるビデオ圧縮標準では３２ ビットを超えない。この蓄積ビット流片のハフマン符号化データビットは、符号 に際してはＶＬＤ回路に提示される。 現実のＶＬＤ、想定可能のＶＬＤともに、明確な３機能、すなわち、ビット流 の分割もしくは分解、データ値の再構成および後続するハフマン・シンボルの種 類の予測を行なわなければならない。このようにすれば、ＶＬＤは、現下のシン ボルの値を形成し、ビット流片における次のシンボルへの前進、ついで、復号に おける適切な表の選択を行なうことができる。 基本的な表ルックアップＶＬＤが、サン他の出願による米国特許第５，１７３ ，６９５号に開示されており、その開示を参考までにここに示す。この現実のＶ ＬＤは、最大長符号語に等しいビット幅を有する出力復号窓を構成するバレル・ シフタを含んでいる。このバレル・シフタは、制御信号に応じて、各符号語の検 出に伴い、一連の利用可能の入力ビット群に沿って直接にその復号窓をシフトさ せる。各符号語の検出には、復号窓内の先導ビット群をルックアップ表の記入符 号語と比較する。符号語が検出されると、対応する符号語長が、予め符号語長を 収容した収容器の値に加算されて、復号されたばかりの符号語のビット数だけ復 号窓を直接にシフトさせる制御信号を形成する。従って、復号窓は、有効な入力 ビット群の未復号列中を次の符号語の始端までシフトされる。復号窓のシフトお よび符号語の復号は、１クロック周期で改良させ得る。その結果、表ルックアッ プ・デコーダは、ビット長には無関係ニ、クロック周期当り１符号語を復号し、 予め利用可能の３探索アルゴリズムのＶＬＤに対して、そのＶＬＤのデータ出利 を増大させることができる。例えば、進歩した３検索アルゴリズムＶＬＤ（「多 重符号帳可変長デコーダ」）が、本発明者の１９９５年１２月２８日出願に係り 、本発明の譲受人に譲渡されて、参考までにここに開示される米国特許出願０８ ／５８０，４０４に開示されている。 留意すべきことに、（共同発明者ビクターＬ．ゴーンスタインおよびハワード Ｂ．ペインとともに）本発明者は、ＶＬＤにおける「１ホット」データ表現を利 用することによりＶＬＤ動作の速度を著しく改善する独特のＶＬＤ技術を開発し ており、その結果、タイミング極限長の復号ループを著しく加速させるＶＬＤ技 術を得ており、このＶＬＤ技術は、１１１９９７年７月２２日公告の米国特許第 ５，６５０，９０５号および１９９６年６月２８日出願の米国特許出願０８／６ ７１，８９１（前出特許’９０５の継続出願）に開示されている。これらの特許 も本発明の譲受人に譲渡されており、参考までにここに示されている。長さ復号 ループの１ホット技術によれば、バレル・シフタは１ホット・ビット流バレル・ シフタ・マトリックスで置換し、普通の語長復号器は１ホット語長復号器で置換 し、加算収容器は１ホット・リング・バレル・シフタ・マトリックスおよび１ホ ット・オーバーフロー・マトリックスで置換するのが好適である。本発明を限定 するものではないが、この１ホット・データ表現および１ホット長復号ループ技 術は、以下に開示する本発明の好適な実施例で利用されている。 ハフマン・ルックアップ表における可変長符号の変形の個数は比較的小さいが 、長さおよび値のデコーダにおけるメモリ群の直接利用は、必要とするアドレス ・フィールドが極めて広いので、実際的ではない。かかる理由とともに、ＨＤＴ Ｖなどの多くの用途における速度に基づき、論理配列復号構成が通常利用されて いる。典型的には、論理配列復号構成は、多数（平面）の固定幅アンド・ゲート を備えて、その入力信号が、それぞれ、選択的に変換されて、使用する符号化方 式によって決まるハフマン符号のそれぞれ異なった符号に適合させる。このアン ド平面にはオア平面が後続して、同じ符号結果に到達するすべての符号変化を結 合させて出力を形成する。 かかる論理配列復号構成が、単独の固定符号化方式（圧縮標準）に従って符号 化されたビット流の復号に捧げられることは容易に明白になろう。したがって、 これはプログラム可能ではないので、他の任意の符号化方式によって符号化され たビット流の復号は不可能である。 現時点においてはＭＰＥＧ−１，ＭＰＥＧ−２，ＪＰＥＧ，Ｈ．２６１，Ｈ． ２６３，ＤＶＣなど現行の符号化方式と、ＭＰＥＧ−４，Ｈ．２６３＋，標準拡 張などのような展開する従来の符号化方式との両方を含む種々異なるデイジタル ・ビデオ圧縮標準のいずれによってもエンコードされるデイジタル・ビデオ（お よび他のハフマン符号化）データ流デコード用のプログラム可能なＶＬＤに対す る産業上の必要性が存在している。ビット流の分解においては、ＶＬＤの長さ復 号ループに本質的な伝搬遅延が、データ出力が極めて高度のＨＤＴＶ用途で解決 が極めて困難な周知の問題になっている。プログラム可能性の特徴の導入は、Ｖ ＬＤ動作の速度を実質的に犠牲にしてはならない。この理由で、かかるプログラ ム可能のＶＬＤ（ｐＶＬＤ）を最良状態にして、いずれのＶＬＤにおいても最も タイミングに敏感な部分である長さ復号ループに最高速度を与えるのが好ましい 。さらに、かかるｐＶＬＤが、最小量のメモリを用いるとともに、媒界処理に十 分に適合するようにコンパクトにするのが好ましい。本発明は、技術上のかかる 必要性を満たすものである。 発明の要約 本発明は、多数の異種符号化標準のいずれかによって符号化した可変長符号を 含む入力デイジタル・データ流を復号するためのプログラム可能の可変長デコー ダ（ｐＶＬＤ）を含むものである。この可変長デコーダは、入力デイジタル・デ ータ流を受信して、先導語を付したビット流を含める復号窓を形成する入力回路 と、入力デイジタル・データ流を符号化した符号化標準に応じて複数の異種復号 回路構成から選んだとおりに構成可能であって入力デイジタル・データ流におけ る各符号語の長さおよび値を復号するために先導語を付したビット流に係合する 復号回路とを含んでいる。 この可変長デコーダは、入力デイジタル・データ流を符号化した符号化標準に 応じて複数の異種復号方式の何れかにより可変長デコーダの動作を制御するため のプログラム可能の制御器をさらに含んでいる。このプログラム可能の制御器は 、入力デイジタル・データ流の符号化に用いられた符号化標準を判定し、ついで 、その判定に基づき、入力デイジタル・データ流の復号に適した復号回路構成に その復号回路を自動的に構成する。 この可変長デコーダは、入力デイジタル・データ流における符号語の値の復号 に用いられる符号語値メモリも含んでいる。この符号語メモリは、論理的に、多 数の個々にアドレス可能のページ群に組織され、そのうちの少なくとも一つは、 符号称号および他の符号称号に組合わされた多数の分枝を蓄積して、メモリの利 用度を最大にするとともに、メモリの所要量を最小にする。 本発明のｐＶＬＤは、ＭＰＥＧ−１，ＭＰＥＧ−２，ＪＰＥＧ，Ｈ．２６１， Ｈ．２６３，ＤＶＣなど現行の符号化方式と、ＭＰＥＧ−４，Ｈ．２６３＋，標 準拡張などのような展開する将来の符号化方式との両方を含む種々異なるデイジ タル・ビデオ圧縮標準のいずれによってもエンコードされるデイジタル・ビデオ （および他のハフマン符号化）データ流デコード用に普遍的にプログラム可能に するのが好適である。 本発明のｐＶＬＤのプログラム可能性は、プログラム可能のアンド平面および そのアンド平面の出力端群に係合した入力端群を有するプログラム可能のオア平 面よりなる十分にプログラム可能の論理配列（ｐＬＡ）によって達成され、普遍 的にプログラム可能の状態機によって制御されるのが好適である。プログラム可 能のアンド平面は、個々のアンド平面要素の１組を備えており、その少なくとも 幾つかは、入力ビットの選択した結合（すなわち符号）にアンド・ゲートを応動 させるために選択的にマスクし得る幾つかの入力端を有している。 マスクされた入力端は、目下復号中のシンボルに無関係のビット流片の終端を 無視し得ないようにした入力端である。かかるゲートに対する入力論理は、プロ グラム可能のインバータと、「高」論理（無視）状態に入力端を強いる手段とを 含んでいる。個々に構成されたアンド平面要素の出力端からの種々の符号称号は 先導符号語の符号長の１ホット・データ表現を形成するために、オア平面内で相 互に結合する。オア平面のプログラム可能性は、オア平面内で適切なオア・ゲー トの選択した入力端に供給された制御ビットを辿ることによって達成される。オ ア平面探索制御ビットおよびアンド平面マスクビットの値は、プログラム可能の ｐＬＡ構成全部に対して適値を蓄積したｐＬＡ設定ＲＡＭによって用意するのが 好適である。 本発明のｐＶＬＤは、長さ復号の加速に上述したｐＬＡを用いるが、所要メモ リ量を最小にするために、値復号用を分担するアドレス・ページ付きの値ＲＡＭ を利用するのが好適である。平行モードおよび樹本探索モードで動作し得る低メ モリ、単一ビットを駆動、前処理器、補助のｐＶＬＤ特殊状態機を本発明のｐＶ ＬＤで利用するのも好適である。 図面の簡単な説明 本発明の上述した目的、特徴および利点は、添付図面を参照して行なう以下の 詳細な説明から明らかになろう。 図１は、ハフマン符号用可変幅マスク可能のアンド平面を説明する線図である 。 図２は、典型的なハフマン表構成を説明する線図である。 図３Ａ〜３Ｄは、本発明の説明用実施例によって構成したプログラム可能アン ド平面要素をそれぞれ示すブロック線図である。 図４は、本発明の説明用実施例によるアンド・オア平面装置を示すブロック線 図である。 図５は、本発明の好適実施例により開示された可変長符号化（ＶＬＣ）データ ・アドレス計画の設定に利用された本発明のｐＶＬＤの値および長さ復号ループ の各種要素を図示したブロック線図である。 図６は、本発明の方法論による低レベル・ページ分担および連合した５乃至４ 符号化の例を説明する線図である。 図７は、本発明の方法論により分担した高レベル値ＲＡＭアドレスの例の説明 に用いられた値ＲＡＭアドレスを示す線図である。 図８は、本発明の説明用実施例のｐＶＬＤの値ＲＡＭの低部２５６語メモリ・ ページ内におけるＭＰＥＧ−２ＡＣ係数表０の値のアドレスを説明する線図であ る。 図９は、本発明の好適な実施例により構成したｐＶＬＤを示すブロック線図で ある。 図１０は、本発明の好適な実施例により構成したｐＶＬＤ状態機を示すブロッ ク線図である。 図１１は本発明の好適な実施例により構成したｐＶＬＤ状態機前処理器を示す ブロック線図である。 図１２は、マクロブロック・パターンおよびＤＣＴブロック群を復号する一方 、図１０に示したｐＶＬＤ状態機を前進させるために単独ビット表現における中 間復号結果（ＩＤＲ）使用の例を説明する線図である。 発明の詳細な説明 特殊用途に対する説明用実施例を参照して本発明を説明するが、本発明はこれ に限定されるものではないことを理解すべきである。以下の教示に接した関連技 術分野の当業者は本発明の範囲内および有為に利用される付加的分野における付 加的変形、用途および実施例を認めるであろう。 概観するに、本発明は、ＭＰＥＧ−１，ＭＰＥＧ−２，ＪＰＥＧ，Ｈ．２６１ ，Ｈ．２６３，ＤＶＣなど現行の符号化方式と、ＭＰＥＧ−４，Ｈ．２６３＋， 標準拡張などのような展開する将来の符号化方式との両方を含む種々異なるデイ ジタル・ビデオ圧縮標準のいずれによってもエンコードされるデイジタル・ビデ オ（および他のハフマン符号化）データ流デコード用に普遍的にプログラム可能 のＶＬＤに指向されている。本発明のｐＶＬＤのプログラム可能性は、プログラ ム可能のアンド平面およびそのアンド平面の出力端群に係合した入力端群を有す るプログラム可能のオア平面よりなる十分にプログラム可能の論理配列（ｐＬＡ ）によって達成され、普遍的にプログラム可能の状態機によって制御される。プ ログラム可能のアドレス平面は、個々のアンド平面要素の１組を備えており、そ の少なくとも幾つかは、入力ビットの選択した結合（すなわち符号）にアンド・ ゲートを応動させるために選択的にマスクし得る幾つかの入力端を有している。 マスクされた入力端は、目下復号中のシンボルに無関係のビット流片の終端を無 視し得ないようにした入力端である。かかるゲートに対する入力論理は、プログ ラム可能のインバータと、「高」論理（無視）状態に入力端を強いる手段とを含 んでいる。個々に構成されたアンド平面要素の出力端からの種々の符号称号は、 以下に詳細に説明するように、符号長を示す出力を形成するために、オア平面内 で結び合わなければならない。オア平面のプログラム可能性は、オア平面内での 適切なオアゲートの選択した入力端に供給される制御ビット（以下では「探索ビ ット」と呼ぶ）によって達成される。オア平面探索ビットおよびアンド平面マス スク・ビットの各値は、以下に詳細に説明する態様で、あらゆるプログラム可能 のｐＬＡに対する適切な値を蓄積するＲＡＭによって提供するのが好適である。 本発明のｐＶＬＤは、長さ復号の加速に上述したｐＬＡを用いるが、所要メモ リ量を最小にするために、値復号用を分担するアドレス・ページ付きの値ＲＡＭ を利用するのが好適である。値ＲＡＭアドレス・ページ分担技術は、以下に詳細 に説明する。平行モードおよび樹木探索モードで動作し得る低メモリ、単一ビッ ト駆動、前処理器補助のｐＶＬＤ特殊状態機を本発明のｐＶＬＤで利用するのも 好適である。 符号長がビット流における符号発生の確立に逆比例するハフマン符号のピラミ ッド構造を与えるト、ハフマン表を構成する接近を用いたプログラム可能の可変 幅マスク可能のアンド平面が最も適切である。この平面は、幅が増大する１組の アンド・ゲートからなっており、そのアンド・ゲートの一つは、図１に示されて いる。このアンド・ゲートは、先導ビット入力端１０がマスクされず（無視され ず）、末尾ビット入力端１１がマスクされる（無視し得る）ようにして設計され ている。マスクされていない入力端（Ｕ）とマスクされた入力端（Ｍ）とはプロ グラム可能のインバータに係合している。かかるアンド・ゲートは、ＵからＵ＋ Ｍまでの幅を有するようにプログラムすることができる。各アンドゲート用のマ スクされた入力端の個数は、必ずしも同じではなく、固定するように選ばれた幾 つかのゲートに対しては零に当しくなり得る。実質的論理および設定メモリ資源 の節減は、かかる構成で実現することができる。 最小限度の総論理に沿って適切な論理資源を設けるためのアンド平面の最適化 は決定的である。一般に、プログラム可能姓のレベルは、マスクされた入力端の 個数の増大とともに増大する。他方、マスクされた入力端の個数（すなわち、マ スクされた領域）の増大には、より高度の論理の利用が伴っている。したがって 、特殊用途の特定用件に応じ、妥協解決案が各特殊用途毎に見出さなければなら ない。 ハフマン表の典型的な構成は、図２に示してある。符号長は符号称号２０によ り独自に識別され、その符号称号２０には、同じビット長さを有する符号に対し て１組の値を独自に識別する分枝２１が後続している。多くの符号では、分枝の 最終ビットは記号ビットである。「高」と「低」との両論理レベルを採り得る符 号語では記号ビットが最終ビットであるから、その値は、値復号用のルックアッ プ回路に影響もせず、符号長判定過程に含まれてもいない。 図２に示してあるように、本発明は、異なった符号称号（ＡとＢと）が、同じ 符号長であっても組が異なる値を識別し得ることを認めている。ＡとＢとの和が シンボルの長さを独自に識別する一方、かかる称号のそれぞれが、組合わされた 値の復号を簡単にするための中間論理項として用いられる。 現在用いられる圧縮標準に用いられるハフマン表の解析は、符号称号領域が１ ２ビットを超えない一方、分枝領域は、適用可能の場合４ビットに記号を加えた ものを超えないことを明らかにしている。したがって、符号称号に対する符号長 の変化は、目下１乃至１２ビットであり、分枝に対する符号長の変化は、終端に 記号の可能性を伴った０乃至４ビットである。かかる観察は、プログラム可能の ＶＬＤにおけるｐＬＡの論理資源を閉じ込めて保存するのに有効に使用し得る。 マスクされない５入力端とマスクされた２入力端（Ｕ＝５，Ｍ＝２）を有する 典型的な基本プログラム可能のアンド平面要素２０が図３Ａに描かれている。こ のアンド平面要素２０は、長さと値と両方の復号区域２２、２４をそれぞれ備え ている。５〜７ビット長さの称号符号、０〜４ビットの範囲の最悪時の分枝およ び、要すれば、任意の位置の記号ビットを取扱うようにプログラムすることがで きる。 アンド平面要素２０はｐＶＬＤの符号長復号ループに含まれている可変幅プロ グラム可能アンド・ゲート２５を含んでいる。例えば、ＨＤＴＶのような用途で は、この区域での伝搬遅延をできるだけ小さくしなければならない。このアンド ・ゲートの構成は、（図５および９に全体として示した）ｐＬＡ設定ＲＡＭが蓄 積している異なった設定ビット（ｐＬＡ構成ビット）で印をつけた小区画の分散 組で図３に模式的に示すｐＬＡ設定ＲＡＭの出力端と出力端群（例えば、Ｐ０〜 Ｐ６，Ｍ５〜Ｍ６，ＴＪ３〜ＴＪ０，Ｓ３〜Ｓ０，Ｅ）とを用いてプログラムさ れる。ｐＬＡ構成データは、ｐＬＡ設定ＲＡＭにｐＶＬＤ初期化周期中に書込ま れる。アンド・ゲート２５が用いられない特殊な構成では、ｐＬＡ設定ＲＡＭの ゲート駆動ビットＥに論理「低」レベルを割当てることにより、そのゲートを閉 じ（不能にす）ることができる。これは、後続するオア平面（図４，５および９ 参照）への影響も不能にする。要すれば、ｐＶＬＤ制御器から「消去」制御を加 えるために、アンド平面（図４，５および９参照）の全アンド・ゲートに余分の 入力端を付加することができる。 先導語を付したビット流のビットＢ０〜Ｂ４は、各プログラム可能インバータ ・セル群３１（図３Ｂに排他オア・ゲート２７としてそれぞれ示し得る）のマス クしない５入力端に供給される。ｐＬＡ設定ＲＡＭからの入力極性制御ビットＰ ０〜Ｐ４はその要素を検出するようにプログラムする称号符号に適合されるため に、アンド・ゲート２５の対応する入力端で信号群を反転させるべきか否かを決 める。排他オアゲート２７がこの機能を果たす。 ビット流のビットＢ５およびＢ６は、図３Ｃに示すように排他オアゲート２９ およびオアゲート２８からなる、プログラム可能、マスク可能のインバータ・セ ル３２のマスクされた２入力端に供給される。同様に、ｐＬＡ設定ＲＡＭの入力 極性制御ビットＰ５乃至Ｐ６は、称号符号を適合させるために、アンド・ゲート ２５の対応する入力端で信号群を反転させるべきか否かを決める。セル３２の排 他オア・ゲート２９は、プログラム可能インバータの機能を果たす。オア・ゲー ト２８の出力は、ｐＬＡ設定ＲＡＭのマスクビットＭ５乃至Ｍ６のいずれかによ り論理「高」（無視）状態を強いられ、したがって、マスクの機能を果たす。 その結果として、図３のアンド・ゲート２５は、５，６および７ビット動作に 対してプログラムすることができる。この要素の出力端ＰＲＥＦＩＸ−ＯＵＴは オア平面の語長を独自に識別して、分枝で利用し得る余分のビットにより語の値 を効率よくアドレスするのに用いる低い方の（値復号）区域の出力端を活動状態 にするのに用いられる。 この例に示すアンド・ゲート２５は５〜７ビットの広さになし得るので、（存 在すれば）分枝は、如何にプログラムされているかにより、ビット位置Ｂ５，Ｂ ６もしくはＢ７で始動し得る。この始動位置は、マスクビットＭ５およびＭ６に より独自に識別される。かかるビット群は、かかる可能な３ケースで分枝を見出 す機能を有するセル３３に供給される。このセル３３に対する真値表を図３Ｄに 示す。 両ビットＭ５およびＭ６が「高」であれば、アンドゲート２５の幅は５ビット となり、最長４ビットの分枝に記号を加えたものがビット群Ｂ５乃至Ｂ９中に見 出されることになる。ビットＭ５が「低」であり、ビットＭ６が「高」である場 合には、アンドゲート幅は６ビットとなり、４ビット分枝に記号を加えたものが ビット群Ｂ６乃至Ｂ１０に位置する。同様に、７ビット幅アンド・ゲートに対し ては、ビットＭ５およびＭ６がともに「低」にプログラムされ、分枝と記号とは ビット群Ｂ７乃至Ｂ１１に位置する。Ｍ６に対する「低」割当てに結合したＭ５ に対する「高」割当ては、符号は「破壊」し得ない、すなわち、全ビットは隣接 していなければならないので、許されない。 ビット流の分枝と記号とのビット位置は、セル３３の出力端ＳＴ４乃至ＳＴ０ に供給される。分枝は、組合わされた値を蓄積しているＶＣＬ値ＲＡＭ（図９参 照）をアドレスするのに利用される。分枝は、０乃至３ビットの可変長を有し、 記号ビットを後続させ得るので、無関係のビット群を無視する能力を備えなけれ ばならない。分枝は正統化されるべきであり、余剰ビットは、ＶＬＣ値ＲＡＭに 独自の固定寸法の低レベル・ページ・アドレスを与えるためにマスクされるべき である。記号ビットも位置付けされるべきである。 分枝を正統化する方法の一つは、不使用ビット位置を満たす「０」を伴った所 定ビット数だけビット群ＳＴ４乃至ＳＴ０をシフトさせることである。図３に提 示した説明用実施例は、分枝の終端から始まる論理「低」レベルに分枝の余剰部 分を設定することにより、分枝符号の反転を行なうものである。設定ＲＡＭビッ トＴＪ３乃至ＴＪ０は、分枝の余剰ビット群をマクスする（この場合は論理「低 」レベルを強いる）のに用いられる。例えば、関連符号称号に対して期待される 分枝が４ビット幅であれば、全ビット群ＴＪ３乃至ＴＪ０は「高」に設定されて 、全分枝ビット群が各分枝正統化アンドゲート３７ａ〜３７ｄを介して通過させ る。分枝正統化の全ビットで「低」（分枝が期待されていない）場合には、全分 枝ビットが「低」に強いられ、したがって、分枝正統化アンド・ゲート３７ａ〜 ３７ｄ全部の出力端が「低」に強いられる。期待される分枝が２ビット幅の場合 には、分枝のビットＳＴ２およびＳＴ１が、ビットＴＪ３およびＴＪ２を「低」 に設定することによってマスクされる。ビットＴＪ１およびＴＪ０は、「高」に 設定されて、ビットＳＴ４およびＳＴ３に存在する２ビット分枝を通過させる。 かかる逆正統化動作は、固定長形式の値ＲＡＭの低い方のページをアドレスする のに用いられる分枝符号の独自性を保存する。 分枝に直従する記号ビットの位置は、同じ分枝正統化ビットＴＪ３乃至ＴＪ０ によって制御される簡単な多重器４１によって容易に判定することができる。 現下の好適実施例では、ｐＶＬＤ技術は、値ＲＡＭのアドレス・フィールド削 減の３段階、すなわち、ビット流自体の替わりの符号称号の使用、低レベル・ア ドレス・ページの分担、および、高レベル・アドレス・ページの分担を、所要ｐ ＶＬＤメモリ資源の最小化の第１目的のために備えている。 ４ビット長の分枝は、値ＲＡＭにおける１６値の全ページをアドレスする。こ の低レベル・アドレス・ページは、今度は、図３に示したアンド平面要素２０の 上側（長さ復号）区域２２で復号された符号称号を用いてアドレスされる。より 低いビット数の分枝は、かかるページの一部分のみをアドレスし得て、そのペー ジの残部は不使用のままにする。例えば、分枝が存在しない場合には、そのペー ジの１アドレスのみが有用なデータを含んでいる。分枝の２ビットは、有用な４ メモリ位置のみをアドレスする。より有効なメモリ利用には、より良い解法を見 付けなければならないことは、容易に判る。シリコン実施では、埋蔵メモリの量 が生産の容易性に対して決定的である。 設計が支持する符号称号の個数が例えば２５に等しく選定された場合には、低 レベル・アンド・ページは５ビットでアドレスされなければならない。したがっ て、値ＲＡＭのメモリ空間の主要部分は効率よくは利用されないであろう。メモ リ利用度を改善するには、以下に説明するように分担する低レベル・アドレスが 採用される。 分枝正統化回路３６に後続する一群のプログラム可能オア・ゲート４４ａ〜４ ４ｄは、その目的で図３に示してあるアンド平面要素２０で利用されている。（ 「Ｕ」（マスクされていない）５入力端および「Ｍ」（マスクされている）２入 力端を意味する）「５＋２」アンド平面要素２０を２ビット分枝を受入れるよう にプログラムしてある場合には、その分枝の余分な低い方の２ビットが、分枝正 統化回路３６の分枝正統化アンド・ゲート３７ａ〜３７ｄの出力端で「低」を強 いられる。かかるビット群は、設定ＲＡＭの低レベル分担ビットＳ３乃至Ｓ０を 用いて容易に取扱うことができる。低レベル・アドレス・ページ分担を設けるた めには他のアンド平面要素を幾つか含めなければならない。 簡単な例としては、他の３アンド平面要素に２ビット分枝をもたせる必要があ るものとする。かかる要素のそれぞれにおいて零を強いる余分の２ビットが、相 互間で異なる符号値を有するようにプログラムされる。かかる余分のビット群に 零値を強いるのは、低レベル分担ビットＳ３およびＳ２によって行なわれる。論 理「高」レベルを強いるには、Ｓビットの「高」レベルが必要である。論理「低 」レベルを強い、もしくは、値を不変のまま通過させるには、Ｓビットの「低」 レベルが必要デアル。この例では、分枝の３組を異なる称号用に保留してあるペ ージに置くことにより、符号値をアドレスするのに必要な称号の個数を効率よく ３だけ、すなわち、２５から２２に低減させる。 他の例として、同じアンド平面において、全電位に用いるべき２ビット分枝一 つと１ビット分枝二つと（全部で１６（８＋４＋２＋２）アドレス位置）を有す る低レベル・アドレス・ページ上で他の３ビット分枝を分担するものとする。低 レベル・アドレス・ページの分担がなければ、含まれる分枝は、つぎの出力端（ Ｘは分枝データビット）を有することになる。 分枝１（３ビット）：ＸＸＸ０． 分枝２（２ビット）：ＸＸ００． 分枝３（１ビット）：Ｘ０００． 分枝４（１ビット）：Ｘ０００． 低レベル・アドレス・ページの分担を容易にするために、かかる各分枝は、そ れぞれのアンド平面要素内でつぎのように変形される。 分枝１（３ビット）：ＸＸＸ０． 分枝２（２ビット）：ＸＸ０１． 分枝３（１ビット）：Ｘ０１１． 分枝４（１ビット）：Ｘ１１１． この例では、３組の分枝を、異なる称号用に保留してあるページに移すことに より、符号値をアドレスに要する称号の個数を３だけ、すなわち、２２から１９ にさらに低減させる。 ハフマン符号のピラミッド構造を与えれば、多数の低ビット分枝と分枝を有し ていない符号とを合理的に大きいハフマン表内に見出すのは容易である。説明し たように、かかる符号群は他のページ内に容易に保持される。上述の例では、称 号項の個数の２５から１６への低減は容易に達成される。その結果として、本来 ２５称号項を提示する必要があった５ビット符号を４ビットに低減することがで きる。メモリ・アドレス・フィールドにおける単一ビットの低減は値ＲＡＭの所 要量を係数２だけ低減させる。 分担した低レベル・アドレス線ＬＬＡ３乃至ＬＬＡ０および記号ビットは、例 えば、組合わせたアンド・ゲート２５の「称号出力」出力信号により局部的に活 動させる三つ組状態バッファ４８ａ〜４８ｄを用いて、同一平面における他の低 レベルアドレス線と多重される。 ｐＶＬＤの値復号区域２４は、図３に見られるように、タイミング極限長の復 号ループの外側に位置している。値長さ復号ループでは、容易に筒抜けにし得る ので、より複雑な論理回路が許される。 上述した低レベルｐＶＬＤ技術では、その出力インターフェースが他のものと 同一であれば、種々の構成のアンドゲートと分枝処理能力とを個々のアンド平面 要素に組込むことができる。例えば、特殊要素が、固定アンド幅を有し、２ビッ トまでの分枝のみを取扱うように設計されている場合には、その要素用の型３の セルは、分枝の位置が知られているので、必要でなくなるであろう。低レベル分 担回路の残余の成分ともども、記号多重器も簡単化されるであろう。ハフマン符 号のピラミッド構造は、アンド平面要素の相互間における複雑性レベルの幾分同 一の分布に変換される。 個々に構成したアンド平面要素の出力端からの種々の符号称号は、符号長を表 わす出力を形成するために、オア平面内で結び合わされるべきである。オア平面 は、その入力端を構成するのに、設定ＲＡＭからの限定量の設定を必要とする。 図４に示した説明用実施例では、４種類のアンド平面要素５０がオア平面５２ 上で相互に結合している。上側のアンド平面要素５０は、「２＋１」アンドゲー トとして構成されており、すなわち、２個の「Ｕ」（マスクされていない）入力 端と１個の「Ｍ」（マスクされている）入力端とを有している。この要素に関連 した可能な符号長はつぎのとおりである。最小符号長は、アンドゲートの最小幅 、すなわち、分枝および記号が用いられていない、としたときの２に等しい。最 大符号長は、そのゲートの最高有効幅が３に等しいとすると６であり、２ビット の最大分枝には１記号ビットが後続する。２と６との間のあらゆる値が、この要 素については可能となる。同様に、図４に示した他の３アドレス平面要素５０の 符号長は、「Ｕ」と「Ｍ」との入力端の個数、分枝ビットが固定（Ｆ）か可変（ Ｖ）かによって受入れた分枝ビットの個数および記号ビット（Ｓ）によって決ま る。 アンド平面５３の出力端は、オア平面からの「高」レベル信号および設定ＲＡ Ｍからの探索ビットＲによって活性化された一連の２入力アンド・ゲート５７を 用いて、適切なオア・ゲート５５の入力端で活性化される。オアゲート５５の「 高」レベル出力端は、予期されたハフマン符号の長さを明瞭に示し、すなわち、 目下復号されたシンボルの長さの「１ホット」表現を構成している。 特殊のハフマン表に対し、上側アンド平面要素５０が４ビット長符号を期待する ようにプログラムされている場合には、オアゲート「４」への入力端におけるオ ア平面探索ビットＲが「高」に設定される一方、このアンド平面要素５０に組合 わせた他のＲビットが全て「低」に設定される。このようにして、上側アンド平 面要素５０は、４ビットの符号長に対してプログラムされ、その出力端は、オア ゲート「４」の入力端でのみ活性化される。しかしながら、アンド平面要素能力 は、異なったハフマン表の選択では変化せず、したがって、長さ２乃至６の範囲 はそのまま残るので、同じ符号帳内の異なるハフマン表２に対して両平面が再構 成される場合には、この選択が変化するであろう。 オア平面５２の探索が、全く簡単であって、アンド平面５３に設計されたプロ グラム可能性のレベルに著しく依存することは、容易に判る。例えば、無条件に 存在するものとされる、固定幅の分枝および記号を備えたより低い固定幅アンド 平面要素５０は、つねに９の符号長を形成し、何らオア平面探索論理を必要とし ない。 ＦＬＣ（固定長符号化）語の長さは、「ＦＬＣ」の札をつけた線を介し、明白 な（「１ホット」）符号内で外部的にオア平面に導入される。アンド平面５３は 、入力デイジタル・ビデオ・データ流のＶＬＣ（可変長符号化）成分の復号に含 まれているに過ぎず、設定ＲＡＭのＥビットもしくは付加的ゲート制御信号（図 示せず）を用いて、ＦＬＣモードで切り離すことができる。図４に示すように、 ＦＬＣ入力端は、何ら探索論理を必要としない。ＥＮＡＢＬＥ（活性化）信号Ｅ は、ｐＶＬＤ状態機（図９参照）からオア平面５２に与えられて、「１００００ ０００ ００００００００ ００００００００ ００００００００」の「１ホッ ト」零シフト出力を強制する。ＥＮＡＢＬＥ信号が「低」に設定されると、ＶＬ ＣおよびＦＬＣの両回路は、ともに不活性となる。 オア平面５２がタイミング極限符号長復号ループに含まれているので、明白な 低遅延オア平面構成は全く有利である。 ｐＬＡ設定ＲＡＭ５９、アンド平面５３、オア平面５２およびＶＬＣ値ＲＡＭ ６０を描いたより高レベルのブロック線図を図５に示す。設定ＲＡＭ５９は、ｐ ＶＬＤ状態機（図９参照）が発生させたＶＬＣ型信号により選択した（通常十分 な）８種類のｐＬＡ設定の変形を保持している。有料負荷、特に、通常データ総 量の約９５％を構成するＡＣ係数が単一クロック周期で復号されるのは大いに望 ましい。他の形式のデータは、すべて、より多くの時間が処理に認められている 。したがって、ｐＬＡモードを一つのＶＬＣ型から他の型に変化させる場合には １クロック周期より多くの時間が認められる。ｐＬＡをＡＣ係数モードに一旦切 換えると、ＡＣ係数の長い連鎖が高率で復号されてしまうまで、他のモードに切 換えられなくなる。かかる長い連鎖が特殊なＤＣＴブロックに対して存在しない 場合には、圧縮比が高く、そのブロックに対しては高度のＶＬＤ処理情報量は要 しない。かかる概念は、ＶＬＤ特性を犠牲にすることなく、異なったＶＬＣ型デ ータとＦＣＬ型データとの間での低速ｐＬＡ切換えの使用を可能にする。 先導語付きビット流ＬＷＡＢは、以上に詳述したように、一連のアンド平面要 素からなるプログラム可能のアンド平面５３に供給される。低レベルの４アドレ ス・ビットＬＬＡと記号ビット群５とが内部活性化信号を用いて多重される。Ｌ ＬＡ出力は、低レベル・アドレス・ページの分担を受入れて、ＶＬＣ値ＲＡＭ６ ０の低い方のアドレス・ビット群ＬＬＡに直接に供給される。 アンド平面５３の称号出力端５３１は、オア平面５２でＶＬＣ符号長を識別す るのに用いられる。ＦＬＣ符号長ＦＬＣＬは、前述したように、オア平面５２に 個々に入力される。アンド平面５３の（例えば３２までの）称号出力端５３１は 、エンコーダ６３によって５ビットに符号化される。小さい高レベル分担ＲＡＭ ６５は、そのアドレス入力端に、能動称号および目下選択したＶＬＣ型を識別す る５ビットを受信する。 高レベル分担ＲＡＭ６５は、低レベルと高レベルとのアドレス分担を結合させ た機能を実行することにより、ＶＬＣ６５のアドレス・フィールドを減らすよう に設計されている。先ず、低レベル分担の利益を実現するために、称号の５ビッ トは、大きい（１６より高い）個数の独自の称号を特徴とするＶＬＣ表に対して ４（もしくは、できればより小さい）ビット群に符号化しなければならない。５ →４ＶＬＣ型制御エンコーダ６３は、この目的に用いられる。この５→４符号化 の後に、ＶＬＣ値ＲＡＭ６５のアドレスは、多重低レベル・アドレス・ビットＬ ＬＡの４ビット、前述したようにエンコーダ６３の５称号ビットから取出した４ ビットおよびＶＬＣ型を表わす３ビット、すなわち、全部で１１ビットから構成 することができる。 低レベル・ページ分担および関連した５→４符号化の例を図６に示す。２６復 号称号は、値ＲＡＭ６０をアドレスするのに５ビットを必要とする。称号１６乃 至２５は、４ビット・ページに容易に保持し得る４，２および１語の分枝を含ん でいる。この目的で、称号５，１３および１４は、低レベル・ページ分担用に選 択されている。分担の後に、中レベル・アドレスは、図６に示すように、４ビッ トで表わされる。 高レベル分担ＲＡＭ６５の他の機能は、ＶＬＣデータ型は種々異なるメモリ資 源を必要とする、という観察に基づき、値ＲＡＭ６０を効率よく利用することで ある。最大のハフマン表は、通例、ＡＣ係数表である。マクロブロック内のブロ ック群のパターンの存在を識別する（種々の圧縮標準でそれぞれ異なって呼ばれ る）ＭＰＥＧ−２標準の符号化ブロック・パターン表は、通常２番目に大きいと される。かかる二つに比べると、他のハフマン表は、すべて相対的に小さい。Ｍ ＰＥＧ−２のような幾つかの標準は、ＡＣ係数の復号に二つの大きい表を用いる 。かかる観察に基づき、高レベル・ページ分担は、高レベル分担ＲＡＭ６５によ って実行することができる。 図７は、高レベル・アドレス分担の例を示したものである。最大のＶＬＣ表の 大きさは２５６である、とするとともに、ＭＰＥＧ−２のような最も要求の強い 標準を満たすのにかかるＲＡＭ領域を二つ設けるとすると、残余のＶＬＣ型は、 比例してそれだけ小さくしなければならない。図７に示した値ＲＡＭアドレス作 図例は、１２８語領域二つと６４語領域四つとを付加的に設けてある。かかる資 源は、最近の標準を満たすのに十分である。高レベル分担を利用するには、高レ ベル分担ＲＡＭ６５は、３ビットＶＬＣ型符号を２ビット符号に有効に低減する とともに、その線に沿い、より小さい高レベル・ページを組織するために、図７ に例として示した値まで中間レベルのアドレス・ビットを強制しなければならな い。 図８は、極めて大きいＭＰＥＧ−２ＡＣ係数表Ｏを満たすのに適した値より割 当てられた資源が多い、という事実を図示したものである。実際に、より小さい 分担可能の分枝の分布が与えられると、この表は１２８語のページで実現するこ とができる。この表の特別な場合、すなわち、エスケープ・コード（ＥＳＣ）、 ブロック・コードの終端（ＥＯＢ）および（ラン＝０，レベル＝１）コードの二 つの変形が、標準との一貫性に対して与えられている。ＥＳＣコードおよびＥＯ Ｂコードの各値は、ＶＬＣ値ＲＡＭ６０に蓄積されるべきものではない。 中間レベルおよび高レベルのアドレス変形は、ともに、高レベル分担ＲＡＭ６ ５で行なわれる。得られた利益は、ＶＬＣ値ＲＡＭ６０の大きさの係数２だけの 一層の低減である。高レベル・アドレスは、全分担動作の結果として、８ビット から６ビットに修正される。したがって、ＶＬＣ値ＲＡＭ６０の全アドレス・フ ィールドは１０ビットに低減される。 ＡＣ係数については、ハフマン表は極めて大きい値を含んでいない。「ラン」 値に対して６ビット、「レベル」値に対して６ビットを用いれば十分である。他 のＶＬＣ成分は、それぞれの値を表わすのに、一般に、より少ないビットしか必 要としない。したがって、値ＲＡＭに対する極めてコンパクトな１０２４×１２ の構成が達成され、これはシリコン装置では全く容易である。 高レベル分担ＲＡＭ６５の大きさは２５６×６であり、ＰＬＡ設定ＲＡＭ５９ は８×５８６の大きさを有している、と評価されている。かかる評価によれば、 前述したｐＶＬＤ機能を備えるに要する総合メモリ・サイズは１８，５１２ビッ ト（２，２５９８キロバイト）を超えない。 いま、図９を参照するに、本発明の好適実施例により構成したｐＶＬＤ７０の ブロック線図が認められる。この全体構造は、ブログラム可能性の特徴を備えた 前述の回路を除けば、米国特許第５，６５０，９０５号および米国特許出願０８ ／６７１，８９１に開示された「１ホット」ＶＬＤのものと同じである。 ｐＶＬＤ７０は、そのｐＶＬＤの求めに応じた固定寸法の緩衝されたビット流 データ区画によって新しくなった二つのレジスタＡおよびＢと、最大長符号語（ すなわち３２）に等しいビット幅を有する出力復号窓７３１を設けるビット流バ レル・シフタ７３とを含んでいる。ビット流バレル・シフタ７３は、一連の有要 な入力ビット群に亘る復号窓を各符号語が検出されるに伴ってシフトさせる。そ の復号窓は、最後に復号した復号語の長さに対応するビット数によってシフトさ れる。リング・バレル・シフタ７７、オーバーフロー・バレル・シフタ７９およ びポインタ・レジスタ８１を備えた収積回路は、予め復号した符号長の収積和に 基づくビット流の中の新たな語を指摘するのに用いられる。収積回路のオーバー フロー条件は、オーバーフロー・バレル・シフタ７９で検出され、その結果はデ ータ要求信号ＤＲの活性化となり、その信号ＤＲはレジスタＡおよびＢの更新を おこす。分枝正統化低レベル分担回路３６、高レベル・アドレス符号基（６３， ６５）、ＶＬＣ値ＲＡＭ６０および切換え可能補足回路８７を備えた値復号回路 ８４は、検出した符号語に組合わせた値を復号する。ｐＶＬＤ状態機９０（およ び前処理器）は復号過程を監視するのに用いられる。 ｐＶＬＤ動作は、状態機９０に外部から加えた開始信号ＳＴＡＲＴによって開 始される。この信号は、ハードウエアのプリセットにより、前述した多数の初期 化状態の最初のものに強制する。ｐＶＬＤは、ポインタ・レジスタ８１を初期化 する再負荷信号ＲＬを発生させて符合群を始動させ、今度はポインタ・レジスタ ８１がデータ請求信号ＤＲを活性化して、レジスタＢからレジスタＡへおよびメ モリからレジスタＢへのビット流片を起す。オアゲート９３は、この目的に用い られるが、これは、勿論、本発明を限定するものではない。総合極限通路を増大 させないためには、前述した機能性をオーバーフロー・バレル・シフタ７９の非 極限通路（ＤＩＮからＤＯＵＴへ）に容易に組込むことができる。 状態機９０をさらに単純化するためには、注視開始符号検出器９９をレジスタ Ｂの内容の定常監視に用いて開始符号の存在を求める。レジスタＢで開始符号が 検出されると、アンドゲート１０１の両入力端は、収積回路のオーバーフローが 発生した場合に「高」になり、したがって、アンドゲート１０１の出力端を「高 」に駆動し、結局、ハードウエアのプリセットにより、前述した初期化状態の第 ２のものに状態機９０を強制する。信号ＳＢＣに応動して、状態機９０は、再負 荷信号ＲＬを発生させる。このハードウエア・プリセットは開始信号の調整によ りビット流が中断された場合に特に有用である。この構成では、３２ビットで調 整した開始信号が好適である。 完全にマスクした（個々には図示せず）アンドゲートが、ビット流の復号が起 っている特別の状態に応じて、アンド平面５３に設けられる。アンド平面５３の 特別出力端（図９のＳＰ）は、状態機９０でハードウエア・プリセット信号とし て用いられて、状態機９０を幾つかの可能な状態から選んだ一つの状態に置く。 この特徴は、特に、ブロック終端（ＥＯＢ）、エスケープ（ＥＳＣ）など、その 存在が復号アルゴリズムを左右する特別の信号を監視するのに有用である。 ｐＶＬＤ７０は、状態機９０の活性化出力端Ｅにより動的に停滞させて活性化 する。この信号は、リングおよびオーバーフローの各バレル・シフタ７７および ７９の入力端で零シフト符号長を強制することができ、その結果、ビット流を分 解させずに処理の余分なクロック周期を必要とする場合に語指摘値ＷＰを停滞さ せる。活性化信号ＥもｐＶＬＤ出力データの価値を認めるのに用いられる。 ｐＶＬＤ状態機９０は、全体的データ型（ＶＬＣおよびＦＬＣ）を選択して、 その情報を長さと値との両方の復号区分に与えることにより、復号過程を制御す る。ＶＬＣデータ型は、個々のアドレスとして設定ＲＡＭ５９に与えられる。そ のＶＬＣデータ型に基づき、設定ＲＡＭ５９は、アンド平面５３、オア平面５２ および分枝正統化乃至低レベル分担回路３６を再構成する。 好適な実施例では、復号過程は、ＡＣ係数ような有料情報の復号速度を最大に するために最良化される。前述したように、設定ＲＡＭ５９は、本来の速度制限 により、ＶＬＤ特性を有意に犠牲にすることなく、要すれば、単一クロック周期 により長い時間に上述した各回路を再構成するのを許される。各回路が一旦特別 のＶＬＣ用に構成されると、復号過程を高速で実行し得ることになる。 アンド平面構成は、許し得る資源と望むだけ多くの圧縮標準を満足するのに必 要な柔軟性との妥協に基づいて最良化される。未知の将来の標準はｐＶＬＤ技術 が許すより高レベルの柔軟性を必要とする。 アンド平面５３の出力端からの中間復号用語は、オア平面５２における語長の 復号とともに、ＶＬＣ値ＲＡＭ６０への簡易アドレスの構成に用いられる。分枝 正統化乃至低レベル分担回路３５は、可変長符号化分枝および記号ビットを構成 して、その構成における種々の分枝間の低レベル・アドレス・ページを分担する 柔軟な手段を設ける。高レベル・アドレス符号器（６３、６５）は、低レベル・ ページの分担により、ＶＣＬ値ＲＡＭ６０のアドレス・フィールドを低減するの に用いられる。これは種々のＶＣＬ成分のハフマン表の大きさの幅広い変化に基 づき、そのＲＡＭの可変寸法高レベル・ページを構成することにより、ＶＬＣ値 ＲＡＭ６０のアドレス・フィールドをさらに低減するのにも用いられる。高レベ ルの柔軟性が低レベルおよび高レベルのページ分担に設けられる。 ＶＣＬデータ型がｐＶＬＤ状態機９０によって選択されると、切換え可能２補 足回路８７に供給される全体型信号ＧＴは、ＶＬＣ値ＲＡＭ６０の出力端をｐＶ ＬＤデータ出力端に接続する。かかる動作を要求するＶＬＣデータ型用の２補足 表現は、全体型信号の制御のもとに選択的に得られる。同時に、ｐＶＬＤ状態機 ９０のＶＬＣ／ＦＬＣ出力端はアンド平面出力端で切り換わり、ＦＬＣ符号長信 号ＦＬＣＬは、ｐＶＬＤ状態機９０で内部的にリセットされる。 ＦＬＣデータは、一般に、何らの説明も必要とせず、ビット流から直接にｐＶ ＬＤ出力端に写すことができる。ＦＬＣデータ型が状態機９０によって選択され ると、切換え可能２補足回路８７の入力端の一つに供給された全体型信号ＧＴは 、この回路の出力端をビット流入力端に直接に接続する。同時に、状態機９０の ＦＬＣ符号長出力端ＦＬＣＬがオア平面５２に供給され、状態機９０のＶＬＣ／ ＦＬＣ出力端がアンド平面出力端を切離す。 要すれば、状態機９０は、マクロブロックのパターンや型のようなデータ型を 復号するための分枝探索モードで動作し得る。マクロブロック型のような成分は 、係のＶＬＣ型の個数を実質的に増大させて、より高度のメモリ利用に導き得る 多数の小さいＶＬＣ副表を有することができる。ＶＬＣ型の個数を最小（例えば ８）に保つために、状態機９０は、分枝モードで復号した値を、ＥＳＲ線を介し 、切り換え可能２補足回路８７に供給する能力を備えている。かかる状態では、 ＦＬＣ符号線５２１を介してＶＬＣ語のビット長がオア平面５２に導入される。 処理の最適速度を有する状態機は、一般に状態レジスタの帰還グループ内で可 能な最小寸法のＲＡＭを用いて達成される。他方、かかる接近に伴う問題は、こ のＲＡＭのアドレス・バスに供給された場合に、状態変数自身以外の変数の何れ の単一ビットも、このＲＡＭの大きさを係数２だけ倍増させることである。この 問題は、圧縮方式のきわどい成分とそれほどきわどくない成分との処理速度の間 の妥協として一応解決されている。状態機９０は、最も広い意味で本発明を限定 するものと考えるべきではないが、ＡＣ係数の高速処理のために最良化されてい る。 次に図１０を参照するに、本発明の好適実施例によって構成されたｐＶＬＤ状 態機９０’のブロック線図が示されている。ｐＶＬＤ状態機９０’は、最も普通 の「見張り犬」状態用の伝達論理の量の低減に用いられる二つのプリセット・ハ ードウェアＩＮＩＴ１（１１０１）およびＩＮＩＴ２（１１０２）を有する９ビ ット状態レジスタ１１０を備えている。 状態機９０’は、（入力端ＩＮＩＴ１に供給された）開始信号ＳＴＡＲＴによ り予定の状置に置かれ、その開始信号は、（切片の全水準ラスタの始端を示す信 号）マイクロスライス同期、垂直同期、もしくは、プロセッサからの何らかの指 令信号にして、復号動作を開始させることができる。マイクロスライス同期は、 ｐＶＬＤ装置を簡単さのためにＳＴＲＡＴ信号とするのが好ましい。 ｐＶＬＤ論理は、３２ビット開始信号調整によって実質的に簡単にすることが できる。この設計では、開始符号が３２ビットに調整され、レジスタＢおよびＡ に全ビット流切片として現われるだけである。注視開始符号検出器９０（図９） は、レジスタＡに現われる前に開始符号の存在を検出する。開始符号より前のビ ット流の無意味な終端部分（切片中の最終ビット流片の終端、ビット流誤差）は 捨てるべきである、という状況における「よりさっぱりした」ｐＶＬＤ同期につ いては、開始符号検出器出力（ＳＴＣ）とオーバーフロー・バレル・シフタ７９ の出力端からの「境界交差」信号（ＢＮＤＲＹ−ＣＲＯＳＳ）との論理的結合が 、状態レジスタ１１０を（入力端ＩＮＩＴ２を介し）初期化して第２の予定初期 化状態にするのに用いられる。ｐＶＬＤ状態機９０は、そのあらゆる状態におけ るかかる条件について定常的に監視するように設計するのが好適である。 開始符号に接続するビット流全部の終端をすべて零にリセットすることが大い に勧告される。未検出誤差を取り扱う際に、開始符号の先導ビットに結合した最 終語の切り詰め部分は、境界交差信号が開始符号支持に伴って発生するので、誤 って復号されるのが許されない「不法な」認識可能のシンボルを発生させ得る。 ブロック終端（ＥＯＢ）やエスケープ（ＥＳＣ）の各符号の発生のような特別 の状況は、ビット流成分を復号しながら監視しなければならない。状態機９０’ の幾つかの特別の状態は、かかる状況に捧げることができる。アンド平面出力端 ＳＰＥＣＡＬは、現下の若干の状態から選んだ状態にプリセットされたハードな ｐＶＬＤ状態機として役立つ。「ブロック始端復号」や「非ハフマン向けモード 」のような予定の状態は、時世に先立って割当てられ、状態レジスタ１１０の入 力端ＩＮＩＴ３におけるＳＰＥＣＩＡＬ信号によって引起された場合には、状態 機９０’をかかる状態にプリセットするのに簡単なハード論理が用いられる。こ のハード論理の初期化手順は、状態機９０’の複雑さを実質的に低減することが できる。 状態機ＲＡＭ１１３の大きさを低減するためには、中間復号結果（ＩＤＲ）が 、すべて、単一アドス入力端Ａ９を介してこのＲＡＭに導入される。一連の所定 の状態は、出力がレジスタ１１９により登録され、状態レジスタ１１０と同時に 調整されるハードの状態復号器１１６によりｐＶＬＤ制御信号として説明される 。機能を予め説明したかかる信号は、ＶＬＣ型、ＶＬＣ／ＦＬＣ、全体型、活性 化および再負荷である。 ＦＬＣ符号長信号は、アドレス線が全体型信号により制御されているＦＬＣ ＲＡＭ１１７によって発生する。ＦＬＣ ＲＡＭアドレス線は、活性化信号が活 性でない場合には、零にリセットされる。ＦＬＣ ＲＡＭアドレス線は、すべて 零になるべきである。活性化信号はＶＬＣ／ＦＬＣ信号も不活性にし、そのＶＬ Ｃ／ＦＬＣ信号は、今度は、ｐＬＡのアンド出力を不活性にする。９ビットＥＳ Ｒ信号は、望むならば、分枝探索モードで復号されたＶＬＣシンボルのビット長 を設定するために、ＦＬＣ ＲＡＭ出力端の先導９ビットに多重される。 図１１に描かれたｐＶＬＤ状態前処理器１２０は、中間復号結果（ＩＤＲ）を 状態器９０’に導入するように設けられている。状態器９０の復号アルゴリズム に影響する必須の復号パラメータのみが、ビット流から抽出されて、ＩＤＲ線を 介し、状態機９０’に提示される。 ＩＤＲデータは、現下のもしくは蓄積された必須要素として状態機９０’に提 示される。ブロック終了端符号ＥＯＢのような現下の必須要件は、ＡＣ係数を復 号しながらＤＣＴブロックの復号を終結させるために、状態機９０’によって定 常的に監視される。マクロブロックパターンや型データのような蓄積された必須 要素は、復号されて、必須要素ＲＡＭ１２２に蓄積され、後に復号アルゴリズム で使用される。 現下の必須要素は、異なった二つの方法で同時に状態機９０’に利用可能であ る。信号ＳＰＥＣＩＡＬが認めた必須要素は、所定初期化状態のうち、状態機９ ０’の現在の状態に応じて選んだ状態に状態機９０’の推移を押しつけることが できる。必須要素は、必須要件設定ＲＡＭ１２４、マスク可能の比較機１２６の 配列およびオアゲート１２８を用いることにより、一層多才な方法で認めること もできる。 状態機の状態出力によって制御される必須要件設定ＲＡＭ１２４は、多種多様 の必須パターンおよびマスクを蓄積している。かかるパターン群は、マスク可能 の比較器１２６の配列により、ビット流の先導９ビットと比較される。かかるパ ターン群は、可変長を有しているので、必須マスク信号は、必須パターンの無意 味のビット群をマスクするのに用いられる。現下の必須要件整合信号は、ＭＣ出 力端ＯＵＴ１が、現下の状態で予期した条件が適合していることを示す「低」で ある場合にば、「高」に設定されるであろう。多重器１３０は、ＧＥＴ ＩＤＲ 信号が活性でない限り、状態器９０’にこの信号を運ぶ。 この技術は、例えば、ＡＣ係数の急速復号に有効に用いることができる。この 係数が複号される一方、状態機９０は、現下の必須要件整合出力端におけるブロ ック終端符号の存在を監視することができる。同時に、存在する場合には、エス ケープ符号の発生を示すとともに、ハードのプリセットにより状態機９０を適切 な所定の状態に推移させるＳＰＥＣＩＡＬ信号によって非ハフマン・モードが監 視される。二以上の現下の整合（状態機の説明における中間記述の等価物）を監 視すれば、上述したところ以外のものが一連の状態を必要とする。 必須要件ＲＡＭ１２２は、現下の必須要件整合値、ビット流の９ビット切片も しくは他の用途に状態機９０’により必須要件設定ＲＡＭ１２４に蓄積したパタ ーンを蓄積することができる。マウク可能比較器ＭＣ内のビット多重器ＭＵＸは 、ビット流と必須パターンとの間でＭＣの出力端ＯＵＴ２を切換える。この多重 器は、必須要件設定ＲＡＭ１２４のＢ／ＥＰ出力によって制御される。必須要件 ＲＡＭ１２２は、常時、ＲＤ／ＷＲ信号により制御される読取りもしくは書込み モードにある。アドレスと動作の読取り／書込みモードとの両方が必須要件設定 ＲＡＭ１２４により制御される。かかる動作を必要としない状態で零アドレスへ の書込み動作が行われる。かかるアドレス位置におけるデータは、特別の注意を 払えば使用できる。 必須要件ＲＡＭデータが状態機９０’によって必要とされる場合には、ＲＡＭ １２４が設定され、そのデータは必須シフト・レジスタ１２７に負荷される。状 態機９０’は、ビット流に含まれているフラグもしくは必須要件設定ＲＡＭ１２ ４に本来蓄積されているパターンを要求することができる。かかるパターンは、 小さいカウンタの構成、ビット長の設定その他のような種々の用途に必要とされ 得る。蓄積された必須要素は、多重器ＭＵＸを介して順次に状態機９０’に伝達 される。必須要素シフト・レジスタ１２７の順次読取りおよび多重器ＭＵＸの切 換えはＧＥＴ ＩＤＲ信号により制御される。 必須要素シフトレジスタ１２７の並列出力ＥＳＲは、分枝探索モードで復号さ れた若干の成分のビット幅および値を伝達するために、ＰＶＬＤ値および長さ復 号区域で利用可能にする。 前記処理器１２０を含む状態機９０’回路を設けるのに要する総メモリ量は２ ２、０６４ビットすなわち２．６９３４キロバイトを超えない。したがってＰＶ ＬＤメモリの総使用量は、２．２５９８＋２．６９３４＝４．９５３２キロバイ トに等しい。 状態機アルゴリズムに影響する情報は、ハフマン符号化することができる。か かる情況では、ビット流の未復号ビット群は状態機９０’に対して無意味である 。 かかるデータの例は、マクロブロック・パターンおよび型である。復号された データが、幾分遅れてｐＶＬＤ貫通値路で利用し得るようになっても、必ずしも 、状態機９０’が必要とする形ではないであろう。例えば、復号されたマクロブ ロック・パターンはマクロブロック内のブロック群のパターンを表すが、状態機 ９０’が本当に必要とするのはマクロブロックを終わらせるためのブロックの個 数である。この理由で、状態機９０’の構成は、分岐探索モードＢを、復号結果 に到達するためにビット順次の探索を行うモードに適応させるのが好適である。 分岐探索モードを実行するには二つの方法がある。その一つは、マスク可能の 比較器１２６の配列のＥＰとＥＭとの両入力端を試験ビット用に「高」に設定す る。パターンは、連続状態で先導ビットから、状態機９０’を探索するＩＤＲビ ットとともに、分枝の葉に到達するまでスライドする。このようにして到達した 状態は、多種多様の方法で説明することができる。もう一つの方法はビット流片 を必須要件ＲＡＭ１２２に蓄積し、必要なときに必須要件シフト・レジスタ１２ ７にパターンを再負荷し、さらに、ＧＥＴ ＩＤＲ信号を活性化して、シンボル ・ビットを順次に状態機９０’で利用し得るようにすることである。 ＶＬＣデータ型の個数が８より多い場合には、分岐探索モードで復号した成分 の符号値およびビット長が、必須要件シフト・レジスタ１２７の出力端ＥＳＲを 介して復号回路で利用し得るようになる。ＤＣＴブロック群を処理する場合には 、分岐探索復号モードは、必要でなく、使用すべきではない。 マクロブロック・パータンおよびＤＣＴブロック群を復号しながらｐＶＬＤ状 態機９０を進めるのに単一ビットＩＤＲを使用する例を図１２に示す。状態Ｘで は、状態機９０’は、分岐探索モード１２１を取り入れて、マクロブロックパタ ーン・ビット流を含んだ９ビット切片が必須要件ＲＡＭ１２２に書き込まれる。 このビット流の復号が必要な場合には、その切片を必須要件シフト・レジスタ１ ２７に負荷して、ＧＥＴ ＩＤＲ信号を活性化することにより順次に読出す。 分岐探索モードでビット群を試験した後に、状態機９０’は、マクロブロック 内のブロックの総数の可能性に対応して、６状態１乃至６の一つに（４：２：０ モードで）到達する。図１２に描いた６パターンの一つが、マスク可能の比較器 配列１２６内の多重器を、必須要件設定ＲＡＭ１２４に蓄積したパターンに、Ｂ ／ＥＰ信号を用いて切替えることにより、必須要件ＲＡＭ１２２に蓄積する。 ブロック復号の過程１２２では、必須要件パターンおよび必須要件マスクは、 現下の必須要件整合信号を繰り返すＩＤＲ出力端を用いて、ブロック終端信号（ この側ではＡ０１１０）を監視するように設定される。ＥＯＢ整合が起こると、 必須要件シフト・レジスタ１２７はＧＥＴ ＩＤＲ信号によって進められ（１２ ４）、書込んだパターンの現下のビットが試験される。この過程は、全ブロック 群が復号されてしまうまで繰返される（１２５）。 状態数９０’および前処理器１２０は、ｐＶＬＤメモリの所要量を最小にする ように設計される。さらに、上述した３種類のハードのプリッセットは状態機遷 移論理の低減を支援する。 ＧＥＴ ＩＤＲが分岐探索その他の動作モードで活性化されるべき活性化型お よび非活性型の多重状態のような複雑な多重状態は、キー動作に割り当てされる べきである。再負荷動作は、開始符号により常に同じ結果のＢ同期に到達するの で、多重状態に組み合わせるべきでない。 状態機状態の個数は、必要な場合におけるＩＦ型動作の順次実施のような多周 期動作、もしくは、分岐探索モード動作に適応させるために故意に誇張されてい る。比較すれば、ｐＶＬＤ状態機９０’が５１２状態を有する反面、複雑なＭＰ ＥＧ−２状態機は３５乃至４０状態を用いて設けることができる。これは補助論 理の実質的量を含んでいない。 用意したＰＬＡ構成によれば、図５のＰＬＡ設定ＲＡＭ５９は、図３のアンド 平面ゲート２５の極性（Ｐ）およびマスク（Ｍ）の各入力端を構成するのに２４ ３本の線、図３の低レベル・アドレス・ページ分担区域の分岐正統化（ＴＪ）お よび低レベル分担（Ｓ）の各入力端を構成するのに１６３本の線およびオア平面 ５２の探索（Ｒ）入力端を構成するのに１８０本の線を設けなければならなくな る。したがって、ＰＬＡ設定ＲＡＭ５９の所要データ出力端の総合幅は５８６ビ ットになる。この個数は、ある個数の分岐は分担し得ない、あるいは分担容量に は制限があると、仮定すれば、潜在的に低減させることができる。より厳密な最 良化もこの数値を減らすことができる。かかる仮定によれば、ＰＬＡ設定ＲＡＭ ５９は８×５１２に構成し得ると仮定しても安全である。 かかる特別の設計は、優れた結果（上述した期待より良好でさえある、すなわ ち上述した５から４への符号化より、称号の５から３への符号化が達成された） を生じている。特に、値の復号に組合わされたハフマン・シンボルに関する２２ の積の項は、第１の例においては、１６から減らした低レベルの８ページに折り 込まれている。第２の例では、１９の積の項が低レベルの６ページに折り込まれ ている。 特別の設計用に考慮する表の全部に対して同様の結果が達成されるならば、低 レベル・ページ・アドレス・フィールドは４ビットから３ビットに低減され、こ れが更なる値ＲＡＭの大きさの係数２だけの低減（・７５キロバイトの節約）に 変換される。他方、かかるメモリの節約を選ぶよりも、寧ろ、このメモリを利用 して、このメモリを必要とする将来の圧縮標準により符号化したデータの復号に 対する柔軟性をもたらすのが好ましい。 上述したような本発明のｐＶＬＤは、特性が最良化されて、他のデータ型に比 べてＡＣ係数データより高度の出力が得られる。しかしながら、最も広い意味で 、これは本発明を限定するものではない。本発明のｐＶＬＤの構成は、プログラ ム可能のアンド乃至オア平面ｐＬＡ、アドレスページの分担を有する可変長符号 化（ＶＣＬ）データアドレス計画、および、並行と分枝探索との両動作モードで ＶＬＤを制御し得る前処理器を備えた普遍的な単一ビット駆動の状態機のような 幾つかの新規の概念を含んでおり、かかる概念は、それぞれ、その本来の資質で 個々の明確な発明を構成するものと信じられる。さらに、本発明のｐＶＬＤは、 フィリプス、半導体の３媒体もしくはそれを集積する他の媒体処理器の適切なハ ードウェア加速器ブロックとして設けられ、もしくは、標準装置として設けられ る。以上に詳述した好適実施例におけるＲＡＭの総利用量は４．９５３２キロバ イトであり、上述した・７５キロバイトのメモリ節約は含まれていない。 本発明の好適な種々の説明用実施例を以上に詳述したが、当業者に明らかな発 明の基本的概念の変形が請求の範囲に規定した発明の範囲内に入ることは明らか である。例えば、ＶＬＤのメモリを保持するために、外部論理素子（例えばＶＬ Ｄを組み合わせたマイクロプロセッサもしくは媒体プロセッサ）を入力デジタル ・データ流の符号化に用いた符号化標準を決定して、その符号化標準に適した設 定ＲＡＭに復号構成制御データを負荷するのに用いるのが好適である。しかしな がら、メモリの大きさや費用が制約でなければ、幾つかの種々の符号化標準に対 する復号構成制御データは、適当な復号構成制御データを自動的に選択して、必 要なＶＬＤを動的に再構成する役をする制御器を伴った設定ＲＡＭに負荷するこ とができる。

Claims (1)

1. 【特許請求の範囲】 １．複数の異種符号化標準のいずれかにより符号化した複数の可変長符号語を含 む入力ディジタル・データ流を復号するために、入力デジタル・データ流を復 号するために、入力ディジタル・データを受信して、先導語を付したビット流 を含む復号窓を形成する入力回路（レジスタＡ，レジスタＢ、７３）と、入力 ディジタル・データ流を符号化した符号化標準に応じて複数の異種複号回路構 成から選んだとおりに構成可能であって、入力ディジタル・データ流における 各符号語の長さ及び値を復号するために先導語を付したビット流に係合する復 号回路（３６、５２、５３、５９、６０、６３、６５、７７、７９、８１、８ ４、８７）とを含んだ可変長デコーダ（７０）。 ２．入力ディジタル・データ流を符号化した符号化標準に応じて複数の異種復号 方式の何れかにより、可変長デコーダ（７０）の動作を制御するためのプログ ラム可能の制御器（９０）をさらに含んでいる請求項１記載の可変長デコーダ 。 ３．外部論理装置が、入力ディジタル・データ流を符号化した符号化標準を判定 して、入力ディジタル・データ流の復号に通した復号回路構成に復号回路（３ ６、５２、５３、５９、６０、６３、６５、７７、７９、８１、８４、８７） を自動的に構成する請求項２記載の可変長デコーダ。 ４．復号回路がプログラム可能の論理配列（５２、５３）を含んでいる請求項３ 記載の可変長デコータ。 ５．プログラム可能の論理配列が、少なくとも複数のものがそれぞれ選択的に分 担可能の複数の第１論理ゲート（５３）を含んでいる請求項４記載の可変長デ コーダ。 ６．少なくとも複数のものが第１論理ゲート（５３）の出力端を出力線に選択的 に結び付けるようにプログラム可能の複数の第２論理ゲート（５２）をプログ ラム可能の論理配列がさらに含んでいる請求項５記載の可変長デコーダ。 ７．第１論理ゲート（５３）がアンドゲートを備え、第２論理ゲート（５２）が 前記アンドゲートの出力端に選択的に係合した入力端を有するオアゲートを備 えた請求項６記載の可変長デコーダ。 ８．プログラム可能の論理配列が、先導語を付したビット流に係合した入力端を 有する複数のアンド平面要素（５０）を含んだアンド平面（５３）、および、 アンド平面（５３）の出力端に係合した入力端を有するオア平面（５２）を含 み、少なくとも複数のアンド平面要素（５０）のアンドゲート（２５）が選択 的に可変幅の入力端を有している請求項４記載の可変長デコーダ。 ９．入力ディジタル・データ流の少なくとも１種の符号語が符号称号を含み、少 なくとも１種の符号語の複数の異種群のそれぞれが、異種符号称号を有しては いるが同一ビット長である請求項８記載の可変長デコーダ。 10．選択的に可変幅の入力端を備えたアンドゲート（２５）を有するアンド平面 要素（５０）のアンドゲート（２５）をそれぞれ異なる種類の符号称号を検出 するようにプログラムするプログラム回路（２７、２９、３１）をさらに含ん でいる請求項９記載の可変長デコーダ。 11．先導符号語を付したビット流における先導符号語の符号称号を検出するアン ドゲート（２５）の出力端のみが論値高レベルにある請求項１０記載の可変長 デコーダ。 12．オア平面（５２）が、少なくとも１入力端をそれぞれ有する複数のオアゲー ト（５５）、および、同じビット長を有する符号語群に属する符号称号を検出 するようにプログラムしたアンドゲート（２５）の出力端を同じオアゲート（ ５５）の入力端に結びつける探索回路（５７）を含んでいる請求項１１記載の 可変長デコーダ。 13．入力ディジタル・データ流を符号化した符号化標準に応じて複数の異種探索 回路構成に探索回路（５７）をプログラム可能にした請求項１２記載の可変長 ｓｗコーダ。 14．入力端の一つで高レベル・アンドゲート出力を受信するオアゲート（５５） の出力端のみが論理高レベルにあって、先導語を付したビット流における先導 語のビット長の１ホットデータ表現を構成する請求項１３記載の可変長デコー ダ。 15．選択的に可変幅の入力端を有する各アンドゲート（２５）が、Ｎをアンドゲ ート（２５）に対する入力端の総数として、Ｍ＞０，Ｕ＞０およびＭ＋Ｕ＝Ｎ のときに、Ｍ個のマスク可能入力端とＵ個のマスク可能入力端とを有する請求 項１０記載の可変長デコーダ。 16．入力ディジタル・データ流における符号語の値の復号に用いる符号語値メモ リ（６０）をさらに含み、その符号値メモリ（６０）が、複数の個々にアドレ ス可能のページ群に論理的に組織され、そのページ群の少なくとも一つが、第 １符号称号によりアドレスされて、第１符号称号に少なくとも一つの他の符号 称号に組合わせた分枝を加えたものによりアドレスして、メモリの利用度を最 大にするとともにメモリの所要量を最小にする個々の符号語値を含んでいる請 求項１記載の可変長デコーダ。 17．制御器（９０）が、入力ディジタル・データ流を符号化した符号化標準を示 す符号型識別信号を発生させる請求項３記載の可変長デコーダ。 18．制御器（９０）が、複数の所定初期化状態を有する状態機（９０’）を含み 、状態機（９０’）の現下の状態に応じて、所定初期化状態のうちの選択した 一の状態に自動的にリセットするために、複数のハードウェア・リセット信号 のそれぞれに応動する請求項３記載の可変長デコーダ。 19．制御機（９０）が、先導語を付したビット流に係合した第１セットの入力端 （Ｂ）、第２セットの入力端（STATE）および中間復号結果(IDR)の１ビット表 現を構成するＩＤＲ出力端を有する状態機前処理器(120)；状態機前処理器（1 20）のＩＤＲ出力端に係号した第１アドレス入力端（Ａ９），第２アドレス入 力端（Ａ８，０）のセットおよび状態機（９０’）の次の状態を示す多ビット 出力端を有する状態機メモリ（１１３）；状態機メモリ（１１３）の多ビット 出力端に係合した第１セットへの入力端および状態機（９０’）の現下の状態 を示す多ビット出力端を有し、多ビット出力端が状態機メモリ（１１３）の第 ２アドレス入力端（Ａ８，０）および状態機処理器（１２０）の第２セット入 力端（STATE）に係合している状態レジスタ（１１０）、並びに、可変長デコ ーダ（７０）の動作制御用の一群の制御信号（ＶＬＣ，ＴＹＰＥ，ＶＬＣ／Ｆ ＬＣ，ＧＬＯＢＡＬ ＴＹＰＥ，ＥＮＡＢＬＥ，ＲＥＬＯＡＤ，ＧＥＴＩＤＲ ）を形成するために、状態機メモリ（１１３）の多ビット出力復号用の状態デ コーダ（１１６）を含む状態機（９０’）を含んでいる請求項３記載の 可変長デコーダ。 20．制御機（９０）が、先導語を付したビット流における所定型の符号語の検出 に応じて分枝探索信号モードで動作する状態機（９０’）を含んでいる請求項 ３記載の可変長デコーダ。 21．複数の異種符号化標準によって符号化した複数の可変長符号語を含む入力デ ィジタル・データ流を復号するために、入力ディジタル・データ流を受信して 先導語を付したビット流を含む復号窓を形成するための入力手段（レジスタＡ ，レジスタＢ、７３）と、入力ディジタル・データ流を符号化した符号化標準 に応じて、複数の異種復号回路構成の何れか選択した一つに構成可能であって 、入力ディジタル・データ流における各符号語の長さおよび値を復号するため に先導語を付したビット流に係合した復号回路（３６、５２、５３、５９、６ ０、６３、６５、７７、７９、８１、８４、８７）とを含んだ可変長デコーダ 。