JP2001506070A

JP2001506070A - 固定パターン認識のためのシリアルデータ転送方法

Info

Publication number: JP2001506070A
Application number: JP52457798A
Authority: JP
Inventors: ビルケランド，ブヨルン
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン
Priority date: 1996-11-27
Filing date: 1997-11-26
Publication date: 2001-05-08
Anticipated expiration: 2017-11-26
Also published as: DE69728419D1; JP4152442B2; EP0950224B1; US6658026B1; CA2273024A1; AU726131B2; NO965051D0; CN1097776C; NO965051L; WO1998024030A1; CN1238847A; EP0950224A1; DE69728419T2; AU5140298A

Abstract

(57)【要約】この発明は、フレーム同期パターンを認識するためのシリアルデータに関し、特にＶ．１１０同期パターン用の高速で信頼性あるアルゴリズムを提供するために、この発明は、第一バイトと、第２バイトの値から作られるチェックバイトとのバイナリＡＮＤ演算を遂行することにより、二つの連続するバイトを検査し、前記第１バイトと第２バイトが同期パターンのための候補として適格であるかどうかを確立するために前記ＡＮＤ演算を検査し、問題のフレームにより与えられる更なる基準をチェックすることにより、前記候補を更に検証することを特徴とする方法を示唆する。

Description

【発明の詳細な説明】固定パターン認識のためのシリアルデータ転送方法発明の分野この発明は、固定同期ビットパターンを認識するためのシリアルデータ転送に関連する方法に関する。この発明は、Ｖ．１１０プロトコルに関連して開発されてきたが、この発明の一般原則が類似のシステムに関連してもそのアプリケーションを見出し得ることを理解すべきである。発明の背景速度変換によるシリアルデータ転送用に、一般に使用されるプロトコルは、Ｖ．１１０である。このプロトコルのための装置を開発するときに、如何にしてＶ．１１０パターンを認識するかという問題に、人は直面する。ハードウェアか、ソフトウェアか、ハードウェアとソフトウェアの両方の組み合わせを、人は選択できる。ソフトウェアの代替物がＣＰＵ容量を取りすぎると思われるので、しばしばハードウェアによる解決が好まれる。しかしながら、このアルゴリズムによれば、同期検出をソフトウェアできわめて容易に処理できる。ソフトウェアに内で通常行われる他のＶ．１００処理に比較して、これによる余分な負荷は非常に小さい。この発明の方法またはアルゴリズムを説明する前に、如何にして８０ビットのＶ．１１０フレームが出現するかを図示する図１を参照すべきである。オクテット０は全てのバイナリ０を含むが、オクテット５は、バイナリ１に続く７個のＥビットからなる。オクテット１ないし４と同６ないし９は、ビット番号１にバイナリ１、ビット番号８にステータスビット（ＳビットまたはＸビット）、ビット位置２ないし７に６個のデータビット（Ｄビット）を含む。ビット伝送の順序は、左から右へ、また上から左へである。１７個のフレーム同期ビット（＊）は、オクテット０内のバイナリ０へセットされた８個全てのビットと、続く９個のオクテット内のビット位置０へセットされたビットを含む。本書全体を通じて、これらの同期ビット（＊）に特別の注意を集中すべきである。最初に一見したところでは、同期パターンの発見はきわめて容易であると考えられるかもしれない。これらの１０個のオクテットが問題のコンピュータメモリ内にいつもバイト整列されて（ｂｙｔｅ−ａｌｉｇｎｅｄ）到着する場合には、本当にこれが容易に見えるであろう。しかし、問題はここから始まる。シリアルビットストリームがコンピュータメモリ内の受信バッファメモリへ「カチカチと着信する」とき、フレーム内のオクテットが対応するバイトアドレス可能な位置へ区分されるという保証は何もない。図２は、如何に半端なシリアルビットストリームが、バイトアドレス可能なコンピュータメモリストアへ到着し得るかを図示する。結果として、図２に現れるビットストリームに含まれるＶ．１１０フレームのオクテットは、図１と比較して、必ずしもバイト整列されて（ｂｙｔｅ−ａｌｉｇｎｅｄ）いない。こうして、各オクテットは、バイト整列に関して、２つの連続するアドレスの間で分割されたり、部分的にカバーしたりする。従来技術米国特許公報第５２０４８８３号（ブランク）から、シリアルビットストリーム内に分配されたフレーム指示パターンを認識する方法と装置が知られている。このフレーム指示パターンは、着信シリアルビットストリーム内で、１フレーム指示ビットの開始から次の開始までを測定したビットの数Ｎ個である、固定数の間隔で分配されたＭ個の単一ビットを含んでなる。先行技術のシステムは、Ｎ個の着信データの任意のグループの各受信にしたがって計算を行い、「それらしい」フレーム指示パターンと「真の」フレーム指示パターンの間を識別する最少数の計算ステップの後に、ビットストリーム内の「真の」パターンの位置そのものを曖昧無しに指摘して、こうしてストリーム全体の同期を可能にする。この先行技術は、ビットパターンに関する同期方法を記述しており、ここでパターン内の各ビットはその間にランダムに配置されたユーザデータにより分配される。しかしながら、この先行技術の技法は、「ビット分配され」ないビットを発見することに付いては何も語らず、したがってそうしたビットパターンの認識に使用できないであろう。米国特許公報第５１７７７３８号（デローロ他）は、総合ディジタル通信網（ＩＳＤＮ）用の速度整合のための方法とモノリシック的に集積された装置を開示しており、これは、前記ネットワークからのデータ受信中に、前記ＩＳＤＮの同期端末および非同期端末の速度整合のために、フレーム同期ビットとデータビットを含むビットのオクテット行（ｏｃｔｅｔ−ｒｏｗ）に構成されるシリアルビットストリームの種々な長さの非同期データフレームを同期化し分解する方法に関する。ＥＰ０７２７８８６−Ａ２（アンダーソン／ワンデルおよびゴルターマンテクノロジー社）は、ディジタルデータシーケンスパターンフィルタリングに関する方法を開示し、その方法は、オクテット／バイトに向けられている。実際これは、この方法がバイトストリーム上で作動され、バイト整列を仮定できることを含んでいる。しかしながら、この先行技術は、ビットストリームに関する方法について、何の指示も与えず、ましてや認識すべきビットパターンに関して整列されたバイトでないことを表記された（ｅｎｆａｃｅｄ）いかなる解決も与えない。ＵＳ５４１２７５４（ニュウリー他）はパターン認識システムに関し、データビットと所定のビットパターンを含むビットのシリアルストリームを送信し受信する送信機と受信機を含んでなるが、このシステムを前記ビットパターンの認識用に適応させることができる。このシステムは、所定のビットパターンが認識されるまで、各受信ビットをチェックして、先行ビットの状態値と比較する。このシステムは、各受信ビットを比較しチェックすることを要するので、遅いシステムである。言い換えれば、各第８受信ビットについてのみ比較またはチェックすることについて、この発明は何も語らない。シリアルデータ転送に関するＵＳ５４１２６１０（鈴木）は、シリアルデータがＦＩＦＯバッファへ／から転送されるシリアルデータ転送装置に関する。しかしながら、この公報には、そうしたバッファにおいて、ある特定のビットパターン、たとえばシリアル通信リンクから受信されたデータが、どのように認識されるかに関して何の情報もない。結論として、Ｖ．１１０プロトコルによるフレーム内の同期パターンを如何にして認識するかに関して、引例はいずれも何の情報も与えないし、ましてやそうしたＶ．１１０同期パターンのための高速サーチアルゴリズムにより、この認識を遂行できることについて、何の情報も与えない。発明の要約この発明の主要な目的は、Ｖ．１１０同期パターンのための高速サーチアルゴリズムを供給することである。ビットストリーム内で１個の一（１）が後に続く１１個のゼロ（０）（ＥＯＬ、すなわちエンドオブラインとして知られる）を認識するのが目的のＦＡＸアプリケーションのための高速サーチアルゴリズムを供給することもこの発明の一つの目的である。この発明のもう一つの目的は、そうした高速サーチアルゴリズムに関して使用される適当なチェックビットマスクテーブル（ＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅ）を供給することである。この発明の更なる目的は、２つの任意のビットグループまたはバイトを互いに比較して、その結果を、Ｖ．１１０が与える更なる規準と比較するアルゴリズムを供給することである。その発明の更にもう一つの目的は、ソフトウェア内で処理しやすく、ソフトウェア内の関係する処理に比較して非常に僅かな負荷しか表現しないアルゴリズムを供給することである。この発明のなおもう一つの目的は、ビット分配されないビットパターンを発見するアルゴリズムを供給することである。この発明のなお更なる目的は、ビットストリーム内の各８番目に受信されるビットのみについて比較またはチェックを行うアルゴリズムを供給して、これにより、アルゴリズムが作動できる速度を増大することである。発明の簡単な開示上記の諸目的は前文中に述べた方法に関連して達成され、この方法はこの発明によれば、二つの相次ぐ要素を検査して、第１要素と、第２要素からなるチェック要素の間でバイナリＡＮＤ演算を遂行することにより、それから前記第１要素と第２要素が同期パターンとして適格であるかどうかを確立し、更に問題のフレームにより与えられた更なる規準をチェックすることにより前記候補を更に検証することを特徴とする。この発明により与えられる更なる特徴と利点は、同封の特許請求の範囲から見えてくると共に、同封の図面および付録と共にされる以下の説明から見えてくるであろう。図面および付録の簡単な説明図１は、８０ビットＣＣＩＴＴＶ．１１０フレームのレイアウトを示す。ビットの番号付けの方式が図２と比較して使用されていることに注意されたい。Ｖ．１１０フレーム内のオクテットを参照するときは、ビットは通常左から右へ、１から８まで番号をつけられる。１バイト内のビットは、図２のように、右から始まり左へ、０から７まで番号をつけられる。アステリスク（＊）は、フレーム同期ビットを指摘する。図２は、あるコンピュータメモリ内のバッファへ受信された任意のシリアルビットストリームを図解するテーブルである。アステリスク（＊）に注意し、またバイトアドレス可能なバッファに対してオクテットが如何に半端に整列しているかに注意されたい。付録Ａは、この発明による方法に関連して使用されるチェック値を生成するのに使用され得るテーブルの実施例を図示する。付録Ｂは、この発明による方法を実現するために使用され得るコンピュータプログラムの印刷出力である。発明の実施例の詳細な説明図１に関連して以前に説明したように、Ｖ．１１０フレーム同期パターンが８０ビットで現れ、一つのフレームは常に８個のゼロ（０）ビットに１個の一（０）ビットが続く。図２に示すように、このシリアルビットストリームは、バイトアドレス可能な複数の位置の中に連続的だが任意の位置を取り得るし、またこの発明の一実施例が、バッファ／アレイ内のそうした任意の位置に関連して説明される。同じく図２を参照すると、下記の仮定が観察される。 − 受信されたビットストリームは、バイトアドレス可能なバッファ／アレイ内に記憶される。 − バッファ内のバイトは、シリアル線からビットが次々と入ってくるときに、左から右へ書きこまれ、ここで最上位ビット（ＭＳＢ）が最初に受信されると仮定される。しかしながら、最下位ビット（ＬＳＢ）も同様に使用できるが、そのときはチェックバイト（後で説明する）を反転しなければならない。上記の仮定が実現すると、この発明の一実施例は、検査すべき各受信されたバイトについて、下記のステップを含んでなる。 1. 検討されるバイトと特別なチェックバイトの間でＡＮＤ演算をすることにより、問題のバイトをチェックせよ。このチェックバイトは、問題のバイトに続くバイト内に先行ゼロビットがあるのと同じ数の先行ゼロビットを有すべきである。このチェックバイト内のその他のビットは、一（１）にセットされなければならない。 2. このＡＮＤ演算の結果がもしゼロであって、問題のバイトに続くバイトがそれ自体ゼロでなければ、そのときは８個の連続したゼロ（０）に続いて、少なくとも一個の一（１）ビットが発見されているであろう。以下の例は、図２を参照することにより、それが如何に作動するかがより良く説明されるであろう。この例では、バイト０、バイト１、バイト２などの表記は、それぞれのメモリオフセット０、１、２などのバイトを言及する。もしバイト０が８個の連続したゼロビットの開始のための候補であったならば、バイト０に続くバイト１は２個だけのゼロビット（ｂ７とｂ６）を有するので、ビット０からビット５まではゼロでなければならない。バイト０と、先行の２個のビットだけがゼロで残りが一（１）にセットされたバイトとによるバイナリＡＮＤは、もしバイト０候補であれば、結果ゼロを与える。もしバイト１が８個の連続したゼロビットの開始のための候補であったならば、バイト２が４個の先行ビット（ビット７からビット４まで）を含むので、ビット０からビット３まではゼロでなければならない。バイト１と、先行の４個のビットだけがゼロで残りが一（１）にセットされたバイトとによるバイナリＡＮＤは、もしバイト１候補であれば、結果ゼロを与える。８個の連続したゼロ（０）ビットが発見された。最初の４個はバイト１内のｂ３−ｂ０に発見され、残りはバイト２内のｂ７−ｂ４に続いて発見された。バイト２は非ゼロなので、セットされる最初の同期ビット（図１のオクテット１内のビット８）が、ビット位置ｂ３でバイト２内に含まれなければならない。しかしｂ３は８個のバイトバイト３．．バイト８の全ての中にセットされてないので、バイト１は同期パターンの部分であり得ず、こうしてバイト２をチェックし続ける。バイト２と、８個の先行ゼロ（バイト３におけると同じ数の先行ゼロ）を有する１バイトとによるバイナリＡＮＤは、常にゼロの結果を与えるが、バイト３はゼロ自体なので、この８個の連続ビットに一つの一（１）ビットが続くものは、バイト２の範囲内で開始できず、こうしてバイト２もまた除去される。バイト３と、２個の先行ゼロ（バイト４におけると同じ数の先行ゼロ）を有する１バイトにより、続いてバイナリＡＮＤを行うことによりゼロの結果が与えられ、こうしてわれわれは、残りの一（１）の同期ビットをチェックしなければならない。バイト４内で最初の先行一（１）がビット位置ｂ５に見出されるので、ビットｂ５を残りのバイトバイト５．．バイト１２内でチェックしなければならない。そうしたｂ５位置は、これらのバイト内に全てセットされているので、有効なスタートが発見された。図Ｂは、上記のアルゴリズムの実施例Ｃを示す。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年１月１５日（１９９９．１．１５）【補正内容】請求の範囲 1. ビット分配されないで連続的な非整列バイト要素としてバッファ／アレイ内に記憶された、固定パターンを認識するためのシリアルデータに関連する方法であって、第１バイト要素と、第２バイト要素から計算されるチェック要素との間のＡＮＤビット演算を遂行することにより、連続する２つの非整列バイト要素を検査することと、前記第１バイト要素と前記第２バイト要素が非整列連続バイト要素により与えられる前記パターンの候補となるかどうかをその後に規定するために、前記ビット演算を検査することと、を特徴とする前記方法。 2. 前記シリアルデータのビットストリームがその中に受信されたバッファ／アレイ内の第１バイトを検査するステップと、前記第１バイトに続く第２バイトを検査するステップと、前記次のバイトに基づいてチェックバイトを計算するステップと、前記第１バイトの値と前記第２バイトの値との間でバイナリＡＮＤ演算を遂行するステップと、前記ＡＮＤ演算を検査して、８個の連続するゼロビット（’０’）が見出されるかどうかを検査するステップと、前記第２バイト内の最初の’１’ビットのビット位置を検査するステップと、残りの各バイト内の対応する’１’ビット位置をそれぞれチェックして、正しい同期パターンを検証するステップとを特徴とする、請求項１記載の方法。 3. 第１ＣｕｒｒｅｎｔＰｔｒを初期化して、バッファ内の第１バイトについて、フレームの開始を含み得ることを指摘するステップと、ＮｅｘｔＰｔｒを初期化して、ＣｕｒｒｅｎｔＰｔｒが指摘するバイトに続くその次のバイトを指摘するステップと、ＮｅｘｔＰｔｒが指摘するバイトの値を使用して、ＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅアレイからＣｈｅｃｋＢｉｔＭａｓｋを検索するステップと、ＣｕｒｒｅｎｔＰｔｒが指摘するバイトの値と、ＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅに見出されるＣｈｅｃｋＢｉｔＭａｓｋの値のバイナリＡＮＤ演算を実行して、結果がゼロであるかどうかをチェックするステップと、もし結果がゼロでなければ、ＣｕｒｒｅｎｔＰｔｒが指摘するバイトを除去して、前記ＣｕｒｒｅｎｔＰｔｒを検査すべき次のバイトへ進ませ（ＣｕｒｒｅｎｔＰｔｒ＝ＮｅｘｔＰｔｒをセットする）、ＮｅｘｔＰｔｒをバッファ内の次のバイトへ進ませるステップと、もしバッファ内に更なるバイトが存在すれば、そのときはＮｅｘｔＰｔｒが指摘するバイトの値を使用し、さもなければヒット無しでサーチを終了するステップと、もしＮｅｘｔＰｔｒがゼロバイトを指摘すれば、そのときは前記バイトを廃棄し、さもなければ、少なくとも８個の連続したゼロ（０）ビットの後に一つの一（１）ビットが続くのが見出されるかどうかをチェックするステップと、を特徴とする請求項１、または請求項２に記載の方法。 4. ＮｅｘｔＢｙｔｅＰｔｒが指摘するバイト内の最左の一（’１’）のビットと同じビット位置で一つの一（’１’）のビットを、次の８バイトが含むかどうかをチェックして、これにより正しい同期パターンが発見されたことを検証することを特徴とする、請求項３に記載の方法。 5. ２５６個の入力を有するＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅを使用し、その各々は８ビット幅パターンであるＣｈｅｃｋＢｉｔＭａｓｋを含み、各入力は、その入力の位置番号自体の中の先行ゼロビット（’０’ビット）に対応する先行ゼロビット（’０’ビット）から作られたパターンを含むが、その他の入力ビットはそれぞれ一（’１’）へセットされることを特徴とする、前項までの請求項のいずれかの請求項に記載の方法。 6. 最上位ビット（ＭＳＢ）が最初に受信されるビットストリームに関連して使用されるように調整されたＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅを使用することを特徴とする前項までの請求項のいずれかの請求項に記載の方法。 7. 最下位ビット（ＬＳＢ）が最初に受信されるビットストリームに関連して使用されるように調整されたＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅを使用することを特徴とする前項までの請求項のいずれかの請求項に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims

【特許請求の範囲】 1. 固定パターンを認識するためのシリアルデータに関連する方法であって、第１要素と、第２要素から計算されるチェック要素との間のビット演算を遂行することにより、連続する２つの要素を検査することと、前記第１要素と前記第２要素が前記パターンの候補となるかどうかをその後に規定するために、前記ビット演算を検査することと、を特徴とする前記方法。 2. 前記シリアルデータのビットストリームがその中に受信されたバッファ／アレイ内の第１バイトを検査するステップと、前記第１バイトの次に来る第２バイトを検査するステップと、前記次のバイトに基づいてチェックバイトを計算するステップと、前記第１バイトの値と前記第２バイトの値との間でバイナリＡＮＤ演算を遂行するステップと、前記ＡＮＤ演算を検査して、８個の連続するゼロビット（’０’）が見出されるかどうかを検査するステップと、前記第２バイト内の最初の’１’ビットのビット位置を検査するステップと、残りの各バイト内の対応する’１’ビット位置をそれぞれチェックして、正しい同期パターンを検証するステップとを特徴とする、請求項１記載の方法。 3. 第１要素と、第２要素のためのＣｈｅｃｋＢｉｔＭａｓｋとの間のＡＮＤ演算を遂行することにより、二つの連続する要素を検査することを特徴とする請求項１または請求項２に記載の方法。 4. 第１ＣｕｒｒｅｎｔＰｔｒを初期化して、バッファ内の第１バイトについて、フレームの開始を含み得ることを指摘するステップと、ＮｅｘｔＰｔｒを初期化して、ＣｕｒｒｅｎｔＰｔｒが指摘するバイトに続くその次のバイトを指摘するステップと、ＮｅｘｔＰｔｒが指摘するバイトの値を使用して、ＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅアレイからＣｈｅｃｋＢｉｔＭａｓｋを検索するステップと、ＣｕｒｒｅｎｔＰｔｒが指摘するバイトの値と、ＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅに見出されるＣｈｅｃｋＢｉｔＭａｓｋの値のバイナリＡＮＤ演算を実行して、結果がゼロであるかどうかをチェックするステップと、もし結果がゼロでなければ、ＣｕｒｒｅｎｔＰｔｒが指摘するバイトを除去して、前記ＣｕｒｒｅｎｔＰｔｒを検査すべき次のバイトへ進ませ（ＣｕｒｒｅｎｔＰｔｒ＝ＮｅｘｔＰｔｒをセットする）、ＮｅｘｔＰｔｒをバッファ内の次のバイトへ進ませるステップと、もしバッファ内に更なるバイトが存在すれば、そのときはＮｅｘｔＰｔｒが指摘するバイトの値を使用し、さもなければヒット無しでサーチを終了するステップと、もしＮｅｘｔＰｔｒがゼロバイトを指摘すれば、そのときは前記バイトを廃棄し、さもなければ、少なくとも８個の連続したゼロ（０）ビットの後に一つの一（１）ビットが続くのが見出されたかどうかをチェックするステップと、を特徴とする請求項１、請求項２、請求項３に記載の方法。 5. ＮｅｘｔＢｙｔｅＰｔｒが指摘するバイト内の最左の一（’１’）のビットと同じビット位置で一つの一（’１’）のビットを、次の８バイトが含むかどうかをチェックして、これにより正しい同期パターンが発見されたことを検証することを特徴とする、請求項４に記載の方法。 6. ２５６個の入力を有するＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅを使用し、その各々は８ビット幅パターンであるＣｈｅｃｋＢｉｔＭａｓｋを含み、各入力は、その入力の位置番号自体の中の先行ゼロビット（’０’ビット）に対応する先行ゼロビット（’０’ビット）から作られたパターンを含むが、その他の入力ビットはそれぞれ一（’１’）へセットされることを特徴とする、前項までの請求項のいずれかの請求項に記載の方法。 7. 最上位ビット（ＭＳＢ）が最初に受信されるビットストリームに関連して使用されるように調整されたＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅを使用することを特徴とする前項までの請求項のいずれかの請求項に記載の方法。 8. 最下位ビット（ＬＳＢ）が最初に受信されるビットストリームに関連して使用されるように調整されたＣｈｅｃｋＢｉｔＭａｓｋＴａｂｌｅを使用することを特徴とする前項までの請求項のいずれかの請求項に記載の方法。