JP2001505720A - アナログ・インターフェース回路 - Google Patents

Abstract

(57)【要約】 プロセス・コントローラと共に使用されるインターフェース回路（７０）は、プロセス・コントローラの２進インターフェースを介してプロセス・コントローラにアナログ信号（８４）を入力することを許容し、２進インターフェースを介してプロセス・コントローラからアナログ信号（９４）を出力することを許容する。入力されたアナログ信号はＮビットのデジタルワードへ変換される。識別又はＮビットのデジタルワードが、プロセス・コントローラの走査時間と両立するように選択された速度でプロセス・コントローラへ送信される。プロセス・コントローラは、Ｎビットのデジタルワードを認識するためのソフトウェア・ルーチンを含む。等価なアプローとを用いて、プロセス・コントローラの２進インターフェースを介してアナログ信号が出力される。インターフェース回路は、複数のアナログ信号を入力又は出力するための多重チャネルを備える。

Description

【発明の詳細な説明】 アナログ・インターフェース回路 発明の分野 本発明は、プロセス・コントローラとプロセス・モニタとのためのインターフ ェース回路に関し、更に詳しくは、アナログ信号をデジタル・インターフェース を介してプロセス・コントローラに入力し、アナログ信号をデジタル・インター フェースを介してプロセス・コントローラから出力する回路に関する。 発明の背景 プロセス・コントローラとプロセス・モニタとは、広範囲の工業的、商業的お よび科学的応用において用いられている。プロセス・コントローラは、マイクロ プロセッサを含むことがあるが、プロセスをモニタするセンサやトランスデュー サからの１又は複数の入力を受け取る。プロセス・コントローラは、入力を評価 し、ユーザーが定義した規準に基づくすべての必要な作用を決定し、プロセスを 制御する１又は複数の信号を出力する。プロセス・コントローラは、スイッチ、 リミット・センサまたは２つの状態を有するそれ以外のデバイスの状態を表す２ 進信号を入力するデジタル入力カードを含む。デジタル出力カードは、プロセス の制御に関係するランプおよび２進デバイスを制御する２進出力信号を提供する 。それ以外の場合には、プロセス・コントローラは、別個の入力および出力カー ドを介在しないデジタル・インターフェースを介して、２進信号を受信および送 信する。プロセス・モニタは、入力を、センサやトランスデューサから受け取る が、プロセスを制御する出力を提供しない。 多くの場合に、温度、流体レベル、圧力、ｐＨ、導電率などの連続的に変化し うるパラメータをモニタするためには、プロセス・コントローラまたはプロセス ・モニタにアナログ信号を入力することが必要である。そのような連続的に変化 しうるパラメータを制御するアナログ信号を出力することも必要な場合がある。 オプショナルなアナログ・インターフェース・カードと共に用いることができる プロセス・コントローラもある。典型的には、アナログ・インターフェース・カ ードは、４個以上のアナログ入力または出力を処理し、デジタル・フィルタリン グやアナログ信号のスケーリングなどの追加的な特徴を有することもある。その ようなアナログ・インターフェース・カードは、満足できる性能を提供するので あるが、比較的高価である。ただ１つまたは２つのアナログ入力だけが要求され るとき、または、典型的なアナログ・インターフェース・カードの追加的な特徴 が要求されないときには、アナログ・インターフェース・カードの費用は、特に 、望ましくない。 アナログ入力および出力の能力を有さず、バイナリ入力および出力だけで動作 するプロセス・コントローラも存在する。従来は、アナログ信号をそのようなプ ロセス・コントローラに入力したり、そのようなプロセス・コントローラからア ナログ信号を出力することは、不可能であった。 プロセス制御の応用例における入力または出力アナログ信号は、温度や流体レ ベルなどのゆっくりと変動するパラメータを表すことがあるが、その場合に、意 味を有する変化は、秒、分またはそれよりも長いオーダーの時間で生じる。従来 技術によるシステムでは、そのようなゆっくりと変動するパラメータをモニタす るためには、アナログ・インターフェース・カードの費用を負担することが必要 であった。高性能のアナログ入力カードの費用を負担することなく、アナログ信 号をプロセス・コントローラまたはプロセス・モニタに入力するインターフェー ス回路を提供することが、望ましい。また、高性能のアナログ出力カードの費用 を負担することなく、アナログ信号をプロセス・コントローラから出力するイン ターフェース回路を提供することが、望ましい。 発明の概要 本発明の第１の特徴によると、２進インターフェースを有するプロセス装置か らのアナログ値をインターフェース回路まで伝送する方法および装置が提供され る。プロセス装置によってインターフェース回路まで伝送される信号は、識別（ identification）とそれに続くアナログ値を表すＮビットのデジタルワードとを 含む。インターフェース回路は、その識別子とそれに続くＮビットのデジタルワ ードとを受け取る手段と、Ｎビットのデジタルワードをアナログ値に変換する 手段とを備えている。Ｎビットのデジタルワードのそれぞれは、少なくともＸの 期間を有する第１の一定値と、それに続く少なくとも３Ｘの期間を有するデータ ビットと、更にそれに続く少なくともＸの期間を有する第２の一定値とを有する シーケンスとして伝送される。ただし、Ｘは、プロセス装置が２進インターフェ ースにおいて出力値を変更する走査時間を表す。インターフェース回路は、Ｎビ ットのそれぞれに対して、シーケンスからデータビットを抽出する。好適な実施 の形態では、第１の一定値はオン状態を有し、第２の一定値はオフ状態を有する 。識別は、好ましくは、少なくとも５Ｘの期間を有するオフ状態と、それに続く 少なくとも３Ｘの期間を有するオン状態と、更にそれに続く少なくとも５Ｘの期 間を有するオフ状態と、を有する。この構成は、１又は複数のアナログ信号を表 すデジタルワードを伝送するのに用いることができる。デジタルワードが複数の アナログ信号を表すときには、デジタルワードは、２進インターフェースの１つ の線上で時間多重化されるか、または、２進インターフェースの別々の複数の線 上を伝送される。 本発明の第２の特徴によると、インターフェース回路と高速カウンタ・モード のプロセス装置とに、また、これらの間でアナログ値を伝送する方法および装置 が提供される。高速カウンタ・モードのプロセス装置にアナログ信号を入力する インターフェース回路は、アナログ信号の値をＰ個のパルスを有するデジタルワ ードに変換する手段と、２進インターフェースの１つの線上を、プロセス装置ま で、デジタルワードのＰ個のパルスとそれに続く終端指標とを直列に伝送する手 段と、を備えている。ここで、Ｐは、アナログ信号の値を表す数である。プロセ ス装置は、２進インターフェースにおいて受け取ったパルスを計数する手段を含 む。プロセス装置は、デジタルワードのＰ個のパルスを計数して、アナログ信号 の値を判断する。好ましくは、プロセス装置まで伝送されたデジタルワードのＰ 個のパルスは、一定数のパルスと、可変数のパルスとを含む。可変数のパルスは 、アナログ信号の値を表す。終端指標は、好ましくは、少なくとも２Ｘの期間を 有するオフ状態を有する。ただし、Ｘは、プロセス装置がバイナリ・インターフ ェースにおける入力をサンプリングする走査時間を表す。アナログ値は、インタ ーフェース回路からプロセス装置まで、または、プロセス装置から高速カウンタ ・ モードのインターフェース回路まで送信される。 本発明の第３の特徴によると、インターフェース回路と２進重み付けカウンタ ・モードのプロセス装置とに、また、これらの間でアナログ値を伝送する方法お よび装置が提供される。２進重み付けカウンタ・モードの２進インターフェース を有するプロセス装置にアナログ信号を入力するインターフェース回路は、アナ ログ信号の値をＮビットのデジタルワードに変換する手段と、２進インターフェ ースの１つの線上を、プロセス装置まで、識別とそれに続くＮビットのデジタル ワードとを直列に送信する手段と、を備えている。プロセス装置は、バイナリ・ インターフェースにおける入力をサンプリングする走査時間Ｘと有し、バイナリ ・インターフェースにおいて受け取ったパルスを計数する手段を含む。Ｎビット のデジタルワードのそれぞれは、データビットの２進状態を表すパルスの数と、 それに続く少なくとも２Ｘの期間を有するオフ状態とを有するシーケンスとして 送信される。プロセス装置は、デジタルワードにおけるそれぞれのデータビット の２進状態を表すパルスを計数して、アナログ信号の値を判断する。好ましくは 、シーケンスは、第１の２進状態を表す１つのパルスまたは第２の２進状態を表 す２つのパルスを有する。識別は、好ましくは、少なくとも３つのパルスと、そ れに続く少なくとも２Ｘの期間を有するオフ状態とを有する。アナログ値は、イ ンターフェース回路からプロセス装置まで、または、プロセス装置から２進重み 付けカウンタ・モードのインターフェース回路まで送信される。この構成は、１ 又は複数のアナログ信号を表すデジタルワードを伝送するのに用いられる。デジ タルワードが複数のアナログ信号を表すときには、デジタルワードは、２進イン ターフェースの１つの線上で時間多重化されるか、または、２進インターフェー スの別々の複数の線上を伝送される。 本発明の第４の特徴によると、インターフェース回路とデルタ・モードのプロ セス装置とに、また、これらの間でアナログ値を伝送する方法および装置が提供 される。デルタ・モードの２進インターフェースを有するプロセス装置にアナロ グ信号を入力するインターフェース回路は、アナログ信号の現在の値とアナログ 信号の以前の値との差を決定する手段と、その差がスレッショルド限度よりも小 さいときにはその差をデルタ・デジタルワードに変換する手段と、その差がスレ ッショルド限度以上であるときにはアナログ信号の現在の値をＮビットの完全な デジタルワードに変換する手段と、識別とそれに続くデルタ・デジタルワードす なわち完全なデジタルワードの指標と更にそれに続くＭビットのデルタ・デジタ ルワードまたはＮビットの完全なデジタルワードとを２進インターフェースの１ つの線上をプロセス装置まで送信する手段と、を備えている。プロセス装置は、 Ｍビットのデルタ・デジタルワードによって表されている差をアナログ信号の以 前の値に加算し、デルタ・デジタルワードの指標に応答して、アナログ信号の現 在の値を決定し、フル・デジタルワードの指標に応答して、アナログ信号の現在 の値を表すものとして、Ｎビットの完全なデジタルワードを処理する。デルタ・ モードは、アナログ値をインターフェース回路からプロセス・コントローラまで 送信するのに、または、アナログ値をプロセス・コントローラからインターフェ ース回路まで送信するのに用いられ得る。デルタ・モードは、識別を含むフォー マットの任意のものと共に用いることができる。この構成は、１又は複数のアナ ログ信号を表すデジタルワードを伝送するのに用いることができる。デジタルワ ードが複数のアナログ信号を表すときには、デジタルワードは、２進インターフ ェースの１つの線上で時間多重化されるか、または、２進インターフェースの別 々の複数の線上を伝送される。 図面の簡単な説明 本発明をよりよく理解するために、添付の図面が参照される。これらの図面は 、この出願に含まれ、以下の通りである。 図１は、アナログ信号をプロセス・コントローラに入力する単一チャネルのイ ンターフェース回路を組み入れたプロセス制御システムのブロック図である。 図２は、アナログ信号をプロセス・コントローラから出力する単一チャネルの インターフェース回路を組み入れたプロセス制御システムのブロック図である。 図３および図３Ａは、アナログ信号をプロセス・コントローラに入力する４チ ャネルのインターフェース回路を組み入れたプロセス制御システムのブロック図 である。 図４および図４Ａは、アナログ信号をプロセス・コントローラから出力する４ チャネルのインターフェース回路を組み入れたプロセス制御システムのブロック 図である。 図５は、単一チャネルのインターフェース回路のブロック図である。 図６は、データ伝送のためのフォーマットを示すタイミング図である。 図７は、図５のマイクロコントローラによって実行される初期化ルーチンを図 解する流れ図である。 図８は、図５のマイクロコントローラによって実行されるデータ取得および値 操作ルーチンを図解する流れ図である。 図９は、プロセス・コントローラによって実行され直列データをインターフェ ース回路から受け取る、または、図５のマイクロコントローラによって実行され 直列データをインターフェース回路から受け取るルーチンを図解する流れ図であ る。 図１０は、図５のマイクロコントローラによって実行され直列データをプロセ ス・コントローラまで伝送する、または、プロセス・コントローラによって実行 され直列データをインターフェース回路まで伝送するルーチンを図解する流れ図 である。 図１１は、単一チャネルのインターフェース回路の別の実施の形態の回路図で ある。 図１２は、プロセス・コントローラからインターフェース回路へのデータ送信 のための別のフォーマットを示すタイミング図である。 図１３は、プロセス・コントローラによって実行され直列データをインターフ ェース回路へ、図１２に示されたフォーマットで送信するルーチンを図解する流 れ図である。 図１４は、インターフェース回路によって実行され直列データをプロセス・コ ントローラから図１２に示されたフォーマットで受信するルーチンを図解する流 れ図である。 図１５は、高速カウンタ・モードでのデータ伝送のためのフォーマットを示す タイミング図である。 図１６は、インターフェース回路またはプロセス・コントローラによって実行 され直列データを図１５に示されたフォーマットで送信するルーチンを図解する 流れ図である。 図１７は、インターフェース回路またはプロセス・コントローラによって実行 され直列データを図１５に示されたフォーマットで受信するルーチンを図解する 流れ図である。 図１８は、２進重み付け高速カウンタ・モードでのデータ伝送のためのフォー マットを示すタイミング図である。 図１９は、インターフェース回路またはプロセス・コントローラによって実行 され直列データを図１８に示されたフォーマットで送信するルーチンを図解する 流れ図である。 図２０は、インターフェース回路またはプロセス・コントローラによって実行 され直列データを図１８に示されたフォーマットで受信するルーチンを図解する 流れ図である。 図２１は、インターフェース回路またはプロセス・コントローラによって実行 され直列データをデルタ・モードで送信するルーチンを図解する流れ図である。 図２２は、インターフェース回路またはプロセス・コントローラによって実行 され直列データをデルタ・モードで受信するルーチンを図解する流れ図である。 図２３は、クアッド・チャネル回路のブロック図である。 詳細な説明 本発明の第１の実施の形態を組み入れたプロセス制御システムのブロック図が 、図１に示されている。トランスデューサなどの信号源からのアナログ信号が、 オプションである信号コンディショナ（conditloner）１０を介して、アナログ ・デジタル・インターフェース回路１２に供給される。インターフェース回路１ ２は、アナログ信号を予め定められた速度でサンプリングし、データワードを単 一の線１４上をデジタル入力カード１６まで直列に伝送する。インターフェース 回路によって伝送されるそれぞれのデータワードは、識別（ＩＤ）パルスとＮビ ットのデジタル・サンプルとを含み、符号ビットや範囲外ビットなどの追加的な 情報を含むこともある。Ｎビットのデジタル・サンプルは、アナログ信号のサン プ ル値を表す。デジタル入力カード１６は、アナログ信号を表すデータワードのス トリームをプロセス・コントローラ２０に送る。インターフェース回路１２から プロセス・コントローラへの送信は、これらの回路が別のクロックに基づいて動 作しているという点で、完全に非同期である。更に、プロセス・コントローラ２ ０は、インターフェース回路１２からのデータワードの受信を肯定応答（acknow ledge）しない。 入力アナログ信号は、典型的には、熱的抵抗値検出器（ＲＴＤ）、熱電対温度 センサ、振動トランスデューサ、流体レベル・トランスデューサ、フロー・トラ ンスデューサ、圧力トランスデューサ、ｐＨトランスデューサ、導電率トランス デューサ、パワー・レベル・トランスデューサ、湿度トランスデューサ、速度ト ランスデューサ、位置トランスデューサ、または任意のそれ以外のトランスデュ ーサなどのトランスデューサから受信される。一般に、アナログ信号は、任意の アナログ・ソースから得られる。 インターフェース回路１２は、データワードをプロセス・コントローラ２０ま で高速で直列に伝送することができる。しかし、インターフェース回路１２は、 プロセス・コントローラ２０における制限のために、それよりも低いデータ伝送 速度に制限されたり、従って、ゆっくりと変動するアナログ信号に制限されるこ とがあり得る。更に詳しくは、データ伝送速度は、プロセス・コントローラ２０ の最大走査時間によって制限される。走査時間は、プロセス・コントローラが特 定の入力線上に存在する２進値を感知する間隔を定義し、プロセス・コントロー ラによって実行されているソフトウェアの関数である。 信号コンディショナ１０によって、インターフェース回路１０が様々な入力ア ナログ信号を与えることが可能になる。信号コンディショナ１０は、入力アナロ グ信号の電圧レンジとインピーダンスとを、インターフェース回路１２と互換性 のある値に変換することができる。例えば、入力アナログ信号は、スケーリング 、レベル・シフティング、および／またはフィルタリングを必要とすることがあ る。熱電対信号やＲＴＤ信号などの非線形な信号は、線形化を必要とする。以下 で説明するように、インターフェース回路１２が線形化を実行する。信号コンデ ィショナ１０は、トランスデューサからのアナログ信号がインターフェース回路 １２ への入力と互換性を有するときには、必要ではない。信号コンディショナ１０の 詳細は、本発明の範囲には含まれないので、これ以上は説明されない。 デジタル入力カード１６は、典型的には、２進信号をプロセス・コントローラ ２０に入力するのに用いられる。このような入力の例には、スイッチが閉じるこ と、リミット・センサの出力などが含まれ、これらは、２つの状態の一方である 。典型的なデジタル入力カード１６には、１６の入力線が含まれる。しかし、本 発明は、アナログ信号当たり１つの入力線を必要とするだけである。ある場合に は、２以上のアナログ信号を表すデジタル・サンプルが、時間多重化された態様 で単一の入力線上を直列に伝送されることもあり得る。 プロセス・コントローラ２０は、典型的には、プロセス制御システムにおける 必要なすべての動作を実行するマイクロプロセッサを含む。プロセス・コントロ ーラの例には、アレン・ブラドレイ社から入手可能なモデルＰＬＣ５およびＳＬ Ｃ５００が含まれる。プロセス・コントローラ２０は、プロセス・コントローラ ２０によって実行されているソフトウェアに依存する間隔で、デジタル入力カー ド１６からの入力を受け取る。プロセス・コントローラ２０は、デジタル入力カ ード１６からの入力を、走査時間として知られている間隔で走査し、その入力を 要求されるように処理する。走査時間は、典型的には、約１０ミリ秒のオーダー の値を有するが、ある場合には、プロセス・コントローラ２０によって実行され ているソフトウェアに依存して、それよりも長くなることもある。デジタル入力 カード１６を介してプロセス・コントローラ２０に供給されている２進入力は、 受け入れ可能な誤り率でのプロセス・コントローラ２０による認識を確実にする ためには、充分な時間、存在していなければならない。走査時間が長すぎる場合 には、インターフェース回路第１および第２のからの入力をより頻繁に受信する ために、あるプロセス・コントローラから入手可能な選択可能な時間割り込みを 用いることが必要であることがある。以下で説明するように、インターフェース 回路１２からプロセス・コントローラ２０へ送信されるデータワードのタイミン グ・パラメータは、プロセス・コントローラの平均的な操作時間と互換性を有す るように選択される。 プロセス・コントローラ２０は、デジタル入力カード１６の特定の入力線を操 作時間によって決定される速度で走査し、インターフェース回路１２から受け取 ったデータワードのそれぞれを認識し処理するソフトウェア・ルーチンを含む。 このソフトウェア・ルーチンは、データワードの開始として識別パルスを認識し 、それに続くＮビットのデジタル・サンプルを読む。典型的には、デジタル・サ ンプルのビットは、レジスタにおいてアセンブルされ、メモリにロードされて、 プロセス・コントローラ２０の他のルーチンによって処理される。ソフトウェア ・ルーチンについては、以下で詳細に説明する。 本発明の第２の実施の形態を組み入れたプロセス制御システムのブロック図は 、図２に示されている。図２の実施の形態では、プロセス・コントローラ２４は 、デジタル出力カード２６またはそれ以外の２進インターフェースを介して、ア ナログ信号を出力する。プロセス・コントローラ２４は、データワードのストリ ームを、デジタル出力カード２６に送る。それぞれのデータワードには、アナロ グ信号の値を表すＮビットのデジタル・サンプルと、識別パルスとが含まれる。 プロセス・コントローラ２４は、データワードのストリームを、特定のタイミン グ・パラメータを有するデジタル出力カード２６の特定の線上で伝送するソフト ウェア・ルーチンを含んでいる。データワードは、単一の線２８上をデジタル・ アナログ・インターフェース回路３０まで、直列に伝送される。インターフェー ス回路３０は、識別パルスを認識し、Ｎビットのデジタル・サンプルをアナログ 値に変換する。アナログ値は、信号のスケーリング、レベル・シフティングおよ び／またはフィルタリングを含む信号コンディショナ３２に供給される。信号コ ンディショナ３２は、プロセスの制御のためのアナログ出力信号を供給する。 本発明の第３の実施の形態を組み入れたプロセス制御システムのブロック図が 、図３に示されている。図３の実施の形態は、図１の実施の形態と類似するが、 アナログ信号をデジタル入力カードを介してプロセス・コントローラに入力する ２以上のチャネルを含んでいる。図３の例では、４つのチャネル・システムが図 解されている。４つのアナログ信号が、それぞれの入力アナログ信号のスケーリ ング、レベル・シフティングおよび／またはフィルタリングを実行する信号コン ディショナ４０に入力される。更に、信号コンディショナ４０は、これらの４つ のアナログ入力信号をアナログ・デジタル・インターフェース回路４４への線４ ２ 上にシーケンシャルに出力するアナログ・マルチプレクサを含む。インターフェ ース回路４４は、マルチプレクサ制御信号を信号コンディショナ４０に供給し、 アナログ信号をシーケンシャルに選択する。インターフェース回路４４は、それ ぞれのアナログ入力信号をシーケンシャルにサンプリングする。アナログ信号の デジタル・サンプルは、インターフェース回路によって一時的に記憶される。イ ンターフェース回路４４は、アナログ入力信号のそれぞれに対応する４つの出力 を有する。インターフェース回路４４のそれぞれの出力は、データワードのスト リームであり、それぞれが、識別パルスと記億されたデジタル・サンプルの１つ とを含む。データワードは、それぞれのアナログ信号に対応するデジタル入力カ ード４６の別々の線上を、プロセス・コントローラ４８へ送信される。プロセス ・コントローラ４８は、デジタル入力カード４６の入力線を走査して、対応する アナログ入力信号を表すデータワードを受け取る。プロセス・コントローラ４８ は、以下で説明するように、ソフトウェア・ルーチンを含み、識別パルスを認識 して、この識別パルスに続くデジタル・サンプルを処理する。 図３の実施の形態の変形が、図３Ａに示されている。図３と図３Ａとで同じ構 成要素は、同じ参照番号を有している。２以上のアナログ信号を表すデータワー ドは、インターフェース回路４４によって、時間多重化された態様で、デジタル 入力カード４６の単一の線４５上をプロセス・コントローラ４８へ直列に送信さ れる。第１のアナログ信号を表すデータワードの次には、第２のアナログ信号を 表すデータワードが続き、以下も同様になっている。より多くのアナログ信号が 単一の線上で時間多重化されるので、それぞれのアナログ信号の更新時間は増加 する。 本発明の第４の実施の形態を組み入れたプロセス制御システムのブロック図が 、図４に示されている。図４の実施の形態は、図２の実施の形態と類似するが、 アナログ信号をデジタル出力カード５２を介してプロセス・コントローラ５０か ら出力する２以上のチャネルを含んでいる。図４の例では、４つのチャネル・シ ステムが図示されている。プロセス・コントローラ５０は、データワードのスト リームを、デジタル出力カード５２の４つの出力線のそれぞれの上で送信する。 それぞれのデータワードは、識別パルスと、アナログ信号の値を表すＮビットの デ ジタル・サンプルとを含む。これらのデータワードは、それぞれの識別パルスを 認識し関連するデジタル・サンプルを一時的に記憶するデジタル・アナログ・イ ンターフェース回路５４に入力される。デジタル・サンプルは、インターフェー ス回路５４によって、４つのアナログ信号を表すアナログ値に変換される。アナ ログ値は、時間多重化された態様で、線５６上を信号コンディショナ５８まで供 給される。信号コンディショナ５８は、対応するアナログ信号のアナログ値を記 憶するそれぞれのアナログ信号に対するサンプル・ホールド回路を含む。線５６ 上のアナログ値は、インターフェース回路５４のデマルチプレクス信号の制御の 下で、対応するサンプル・ホールド回路に供給される。信号コンディショナ５８ は、また、それぞれのアナログ出力信号のスケーリング、レベル・シフティング および／またはフィルタリングを行う回路を含む。 図４の実施の形態の変形が、図４Ａに示されている。図４と図４Ａとで同じ構 成要素は、同じ参照番号を有している。２以上のアナログ信号を表すデータワー ドが、プロセス・コントローラ５０によって、デジタル入力カード５２の単一の 線５３上をインターフェース回路５４へ直列に送信される。第１のアナログ信号 を表すデータワードの次には、第２のアナログ信号を表すデータワードが続き、 以下も同様になっている。 図１から図４に示され以上で説明したプロセス制御システムは、いくつかの共 通する特徴を有している。それぞれの場合において、アナログ信号のデジタル化 された値が、データワードのストリームとして、プロセス・コントローラに入力 され、または、プロセス・コントローラから出力されている。それぞれのデータ ワードは、識別パルスとＮビットのデジタル・サンプルとを含む。以下で説明す るように、伝送された値は、また、符号ビットと範囲外ビットとを含む。識別パ ルスとデジタル・サンプルのＮビットとは、通常は、スイッチを閉じることやラ ンプ制御信号などのような２進信号を受信し、又は、送信する役割を有するデジ タル入力または出力カードを介して、伝送される。それぞれの場合に、インター フェース回路とプロセス・コントローラとは、非同期的に動作する。識別パルス によって、それ以降のデジタル・サンプルが、同期信号、肯定応答などを伝送す ることなく、認識されることが可能になる。以下で説明するように、識別パルス とデジタル・サンプルのビットとのタイミングは、プロセス・コントローラの最 大走査時間と互換性を有するように選択される。 図１から図４に示され以上で説明したプロセス制御システムは、２進情報の入 力のためのデジタル入力カードと２進情報の出力のためのデジタル出力カードと を用いる。単純に、２進情報を入力および出力する入力／出力端子を有するプロ セス・コントローラもある。入力／出力カードと入力／出力端子とのそれぞれは 、２進情報をプロセス・コントローラまで転送する、または、プロセス・コント ローラから転送する２進インターフェースとして機能する。本発明は、２進情報 をプロセス・コントローラまで転送する、または、プロセス・コントローラから 転送する２進インターフェースを有する任意のプロセス・コントローラと共に用 いることができる。更に、本発明は、プロセス・コントローラと共に用いること には限定されない。より一般的に、本発明は、プロセス・コントローラとプロセ ス・モニタとを含む任意のプロセス装置と共に用いることができる。最後に、図 ３、図３Ａ、図４、図４Ａに示されている複数のチャネルの実施の形態では、任 意の所望の数のチャネルを設けることができる。 単一チャネル・インターフェース回路の適切な実現例のブロック図が図５に示 されている。図５のインターフェース回路は、図１に示されたアナログ‐デジタ ル・インターフェース１２と図２に示されたデジタル‐アナログ・インターフェ ース回路３０との両方を実現するのに用いることができるが、以下で、修正につ いて説明する。インターフェース回路の動作を制御するプロセッサ７０は、マイ クロコントローラ７２と、リード・オンリ・メモリ（ＲＯＭ）７４と、アドレス ・ラッチ７６とを含む。好適な実施の形態においては、マイクロコントローラ７ ２は、インテル８０３２マイクロコントローラを備え、ＲＯＭ７４は、インター フェース回路プログラムの記憶のために８Ｋバイトを有する。マイクロコントロ ーラ７２のアドレスおよびデータ・バス７８は、ラッチ７６の入力と、ＲＯＭ７ ４の出力とに接続されている。ＲＯＭ７４は、直接にマイクロコントローラ７２ からの上位アドレス・ビットと、ラッチ７６からの下位アドレス・ビットとを受 け取る。ＲＯＭ７４のデータ出力は、バス７８上を、マイクロコントローラ７２ に供給される。 バス７８には、ラッチ８０も接続されており、ラッチ８０は、セレクタ・スイ ッチ８２からの入力を受け取る。セレクタ・スイッチ８２によって、ユーザは、 データワードのタイミング・パラメータを選択することが可能になる。更に、セ レクタ・スイッチ８２によって、トランスデューサのタイプの識別と、任意の他 の所望のパラメータの選択とが可能になる。 インターフェース回路がアナログ信号のデジタル・サンプルをプロセス・コン トローラに入力するように構成されているときには、アナログ‐デジタル・コン バータ８４が用いられる。アナログ-デジタル・コンバータ８４は、信号コンデ ィショナ１０（図１）からアナログ入力信号を受け取り、そのデータ出力は、バ ス７８に接続されている。アナログ‐デジタル・コンバータ８４は、例えば、テ レダイン社の製造によるタイプ７１０９でよい。デコーダ９０は、マイクロコン トローラ７２から上位アドレス・ビットを受け取り、イネーブル信号を、ＲＯＭ ７４、ラッチ８０およびアナログ・デジタル・コンバータ８４に供給する。 マイクロコントローラ７２は、入力を、マイクロコントローラ７２のプログラ ムされたＩ／Ｏ線上を、デジタル‐アナログ・コンバータ９４に供給する。デジ タル-アナログ・コンバータ９４が用いられるのは、インターフェース回路がア ナログ信号のデジタル・サンプルをプロセス・コントローラから受け取るように 構成されているときだけである。デジタル‐アナログ・コンバータ９４の出力は 、信号コンディショナ３２（図２）に接続される。 マイクロコントローラ７２は、データワードを、ドライバ１００とセレクタ・ スイッチ１０２とを介して、デジタル入力カード１６に供給する。マイクロコン トローラ７２は、データワードを、スイッチ１０２とドライバ１０４とを介して 、デジタル出力カード２６から受け取る。ドライバ１００および１０４は、好ま しくは、光アイソレータである。スイッチ１０２によって、プロセス・コントロ ーラが、ドライバ１００またはドライバ１０４に選択的に接続されることが可能 になる。プロセス・コントローラは、インターフェース回路がアナログ信号のデ ジタル・サンプルをプロセス・コントローラに入力するように構成されていると きには、デジタル入力カード１６を介して、ドライバ１００に接続される。プロ セス・コントローラは、インターフェース回路がアナログ信号のデジタル・サン プ ルをプロセス・コントローラから受け取るように構成されているときには、デジ タル出力カード２６を介して、ドライバ１０４に接続される。 図５のインターフェース回路がデジタル・サンプルをプロセス・コントローラ に入力するように構成されているときには、アナログ‐デジタル・コンバータ８ ４がこの回路にインストールされ、スイッチ１０２が位置１に配置されてドライ バ１００の出力をデジタル入力カード１６に接続する。インターフェース回路は 、識別パルスとそれに続くデジタル・サンプルとを含むデータワードのストリー ムを、セレクタ・スイッチによって決定された速度でプロセス・コントローラに 送信する。インターフェース回路がデジタル・サンプルをプロセス・コントロー ラから受け取るように構成されているときには、デジタル‐アナログ・コンバー タ９４がこの回路にインストールされ、スイッチ１０２が位置２に配置されてド ライバ１０４の入力をデジタル出力カード２６に接続する。インターフェース回 路は、データワードのストリームを、セレクタ・スイッチによって決定された速 度で受け取る。セレクタ・スイッチ８２は、プロセス・コントローラから受け取 ったデータワードのデータ速度を整合させるように設定されている。 インターフェース回路の動作を制御するＲＯＭ７４内のファームウェアは、３ つの基本的な機能を含む。初期化ルーチンは、セレクタ・スイッチ８２の値を読 み出して、要求されるタイミングおよびそれ以外の可変のパラメータを確立する 。データ取得および値操作ルーチンは、アナログ‐デジタル・コンバータ８４を 制御し、アナログ‐デジタル・コンバータ８４の出力を記憶し、必要であればア ナログ信号を線形化する。図５のインターフェース回路がデジタル・サンプルを プロセス・コントローラに入力するように構成されているときには、データ送信 ルーチンは、セレクタ・スイッチ８２によって確立されたタイミングで、プロセ ス・コントローラへの記憶されたデータワードの直列伝送を制御する。インター フェース回路がプロセス・コントローラからデジタル・サンプルを受け取るよう に構成されているときには、データ入力ルーチンは、識別パルスとそれぞれのデ ータビットとを認識して、受信データを記憶する。これらのソフトウェア・ルー チンは、以下で詳細に説明される。 インターフェース回路によって送信される、または、インターフェース回路に よって受信されるデータワードのフォーマットを示すタイミング図が、図６に示 されている。それぞれのデータワードは、識別パルス１１０と、それに続くデジ タル・サンプルのゼロ１１２、オプションの範囲外ビット１１４、オプションの 符号ビット１１６、１２データビット１１８、１２０、・・・、１２２とを含む 。より一般的には、デジタル・サンプルは、Ｎビットを含み、符号ビットと範囲 外ビットとを含むこともある。最後のデータビット１２２の次には、タイムアウ ト期間１２６が続く。タイムアウト期間は、次のデータワードのための識別パル ス１２８によって終了する。データワードの重要なタイミング・パラメータは、 識別パルスの期間Ｔ１と、それぞれのデータビットの期間Ｔ２と、タイムアウト 期間Ｔ３とである。 タイミング期間Ｔ１、Ｔ２、Ｔ３は、プロセス・コントローラの最大走査時間 に基づいて選択される。走査時間は、プロセス・コントローラが２進情報を特定 のインターフェース線上に入力または出力する速度を特定する。従って、例えば 、走査時間が１０ミリ秒であるときには、プロセス・コントローラは、平均で１ ０ミリ秒毎に、デジタル入力カード１６の特定の入力線を読み出す。識別パルス の期間Ｔ１は、少なくとも、操作時間の２倍である。好ましくは、期間Ｔ１は、 プロセス・コントローラの走査時間の３倍以上である。デジタル・サンプルのデ ータビットのそれぞれの期間Ｔ２は、識別パルスをデータビットと区別できるの に十分な量だけ、識別パルスの期間Ｔ１よりも長い。これによって、データワー ドの開始を認識することが可能になる。期間Ｔ２は、走査時間の少なくとも４倍 、好ましくは５倍以上の長さを有する。好適な実施の形態では、識別パルスの期 間Ｔ１は３Ｘであり、データビットのそれぞれの期間Ｔ２は５Ｘである。ただし 、ここで、Ｘは、プロセス・コントローラの走査時間を表す。タイムアウト期間 Ｔ３は、データワードの間の時間を確立しており、３０ミリ秒から１００ミリ秒 の範囲にある。タイミング期間Ｔ１、Ｔ２、Ｔ３は、特定の応用例でのプロセス ・コントローラの走査時間を知ることに基づいて、セレクタ・スイッチ８２（図 ５）によって確立される。典型的な応用例では、０．８６秒の全体のサイクル時 間に対して、走査時間Ｘは１０ミリ秒であり、Ｔ１は３０ミリ秒であり、Ｔ２は ５０ミリ秒であり、Ｔ３は５０ミリ秒である。 マイクロコントローラ７２によって実行される初期化ルーチンの流れ図が、図 ７に図示されている。マイクロコントローラ初期化ステップ２００および２０２ の後で、セレクタ・スイッチ８２（図５）が、ステップ２０４において読み出さ れる。セレクタ・スイッチの設定から、識別パルスの期間Ｔ１が、ステップ２０ ６において決定され、デジタル・サンプルのそれぞれのビットの期間Ｔ２が、ス テップ２０８で決定される。自己テストが、ステップ２１０で実行される。 マイクロコントローラ７２によって実行されるデータ取得および値操作ルーチ ンの流れ図が、図８に示されている。インターフェース回路が複数のチャネルを 有している場合には、ソフトウェア・チャネル・カウンタが、ステップ２２０で 設定される。カウンタは、処理されているチャネルを表している。アナログ‐デ ジタル・コンバータ８４におけるデータの存在を示す状態ビットは、ステップ２ ２２でチェックされる。データがアナログ‐デジタル・コンバータ８４に存在す るときには、下位バイトがステップ２２４において読み出され、高位バイトがス テップ２２６において読み出される。アナログ‐デジタル・コンバータ８４から の高位および低位バイトは、ステップ２２８において、マイクロコントローラ７ ２の内部ＲＡＭに記憶される。ステップ２３０では、チャネル・カウンタが増分 される。チャネル・カウンタがシステムにおけるチャネル数に到達していない場 合には（ステップ２３２）、ステップ２２２から２３０が、すべてのチャネルの 値が読み出され記憶されるまで、反復される。ステップ２３４で、記憶された値 の線形化が必要であると判断される場合には、この値は、ステップ２３６におい て線形化され、線形化された値は、ステップ２３８において、特定のＲＡＭ位置 に移動される。 インターフェース回路から受信されたデータワードを認識し処理するプロセス ・コントローラ２０におけるソフトウェア・ルーチンの流れ図が、図９に示され ている。類似するソフトウェアが、インターフェース回路がプロセス・コントロ ーラからデジタル・サンプルを受信するように構成されているときには、インタ ーフェース回路によって実行される。ステップ４００では、データワードを受信 する特定の入力線が調べられる。ステップ４００と共に開始するルーチンは、プ ロセス・コントローラの走査時間に対応する間隔で初期化される。ステップ４０ ２において入力がアクティブであると判断される場合には、識別パルス・タイマ が、ステップ４０４で始動する。タイマは、特定の入力が非アクティブであると ステップ４０８で判断されるまで、ステップ４０６においてタイミングを継続す る。 特定の入力が非アクティブになると、タイマは停止し、ＩＤパルスのパルス幅 が、ステップ４１０において上側および下側の限度と比較される。典型的には、 上側の限度は、通常のＩＤパルス幅と走査時間との和であり、下側の限度は、通 常のＩＤパルス幅と走査時間との差である。例えば、通常のＩＤパルス幅Ｔ１が ３０ミリ秒であり、走査時間が１０ミリ秒であるときには、プロセス・コントロ ーラは、ＩＤパルスとして、２０ミリ秒から４０ミリ秒の範囲のパルスを認識す る。ＩＤパルスを認識する上側および下側の限度が要求されるが、その理由は、 ＩＤパルスの始点が、プロセス・コントローラによる特定の入力線の走査と非同 期であるからである。データビットはＩＤパルスとしては認識されないが、その 理由は、ＩＤパルスに対する上側限度よりも大きなパルス幅を有しているからで ある。ＩＤパルスが特定の時間限度内にないとステップ４１０で決定されるとき には、ルーチンはリセットされ、それ以降のデータビットはすべて無視される。 ＩＤパルスが特定の時間限度内にあると仮定すると、データ・タイマがステッ プ４１４で始動し、データ・タイマはステップ４１５において継続してタイミン グを続け、ステップ４１６で特定の入力が調べられる。ステップ４１８において 入力がアクティブであると判断される場合には、ステップ４２０において、１つ の１がシフトレジスタの最下位ビットに記録される。入力がアクティブでないと きには、ステップ４２２において、１つのゼロがシフトレジスタの最下位ビット に記録される。ステップ４２３では、データ・タイマが予め定められた値と比較 される。データ・タイマが予め定められた値に到達していないときには、ルーチ ンはステップ４１５に戻り、タイマがタイミングを継続することを許容する。デ ータ・タイマが予め定められた値に到達しているときには、ステップ４２４にお いて、シフトレジスタにおけるアクティブな位置は、左へ、１つの位置だけシフ トされ、シフト・レコード・カウンタが、ステップ４２６で増分される。 シフト・カウントがステップ４３０においてＮよりも小さいと判断されるとき には、データ・タイマは、ステップ４３２においてリセットされ、データビット の記録は、Ｎビットのデジタル・サンプルが受け取られるまで反復される。ソフ ト・カウントがＮに到達すると、符号ビットがステップ４３４においてテストさ れ、デジタル・サンプルの符号がステップ４３６または４３８において適切に設 定される。範囲外ビットは、ステップ４４０においてテストされる。範囲外ビッ トがセットされると、デジタル・サンプルの整数値がその値にステップ４４２に おいてセットされる。範囲外ビットがセットされていないときには、シフトレジ スタに記憶されているＮビットが、ステップ４４４において、デジタル・サンプ ルの整数値として確立される。ＩＤパルスの受け取られたビットは、ステップ４ ４６においてリセットされる。 プロセス・コントローラ２４（図２）によって実行され２進インターフェース を介してデータワードをインターフェース回路５４まで送信するルーチンの流れ 図が、図１０に示されている。インターフェース回路がデジタル・サンプルをプ ロセス・コントローラに送信するように構成されているときには、類似のソフト ウェア・ルーチンが、インターフェース回路によって実行される。ＩＤパルス・ タイマは、ステップ５００で始動する。ＩＤパルス・タイマが予め設定された時 間Ｔ１に到達したとステップ５０６において判断されるまで、タイマはステップ ５０２でタイミングを継続し、データワードの送信の特定の出力がステップ５０ ４において付勢される。ＩＤパルス・タイマがタイムアウトした後で、特定の出 力がステップ５０８において消勢され、従って、ＩＤパルスを終了させる。ステ ップ５１０では、直列データ・タイマが始動される。データ時間周期がステップ ５１４において第１のデータ時間期間であると決定されると、データ・タイマが 終了したとステップ５１８で判定されるまで、特定の出力が、ステップ５１６に おいて非アクティブに保持される。これは、図６に示されているゼロ１１２に対 応する。データ・タイマが終了すると、特定の出力がステップ５１９において消 勢され、データ・タイマはステップ５５０でリセットされ、シフト・カウンタは 、ステップ５５２でテストされる。 第３のデータ時間期間では、デジタル・サンプルの最上位ビットがステップ５ ３０で調べられる。最上位ビットが１に等しいとステップ５３２で判定されると 、 ステップ５３４において特定の出力が付勢される。最上位ビットがゼロであると きには、特定の出力がステップ５３６においてゼロに保持される。データ・タイ マが終了したとステップ５４０において判定されたときには、デジタル・サンプ ルを保持しているレジスタにおける位置が、ステップ５４２において、左へ１位 置だけシフトされる。ステップ５４６においてシフト・カウンタが増分され、ス テップ５５０において、データ・タイマがリセットされる。シフト・カウンタが Ｎの値に到達していないとステップ５５２で判断されるときには、送信プロセス は、デジタル・サンプルのＮビットのそれぞれに対して、反復される。 インターフェース回路が２以上のアナログ信号をプロセス・コントローラへ送 信する、または、２以上のアナログ信号をプロセス・コントローラから受信する ように構成されているときには、図５に示されている回路は、それぞれのチャネ ルにドライバ１００および１０２を追加し、それぞれのチャネルに対してパラメ ータを設定する追加のセレクタ・スイッチ８２を追加することによって修正され る。更に、マイクロコントローラ７２は、処理されているチャネルを選択する制 御信号を提供する。入力構成においては、選択されたチャネルに対するアナログ 信号が、アナログ‐デジタル・コンバータ８４に供給される。出力構成では、デ ジタル‐アナログ・コンバータ９４の出力が、信号コンディショナの選択された チャネルに供給され、信号コンディショナのそれぞれのチャネルは、サンプル・ ホールド回路を含む。最後に、出力構成では、デジタル‐アナログ・コンバータ ９４は、このデジタル‐アナログ・コンバータ９４をマイクロコントローラ７２ のＩ／Ｏポートに接続するのではなく、バス７８上の外部ＲＡＭであるかのよう に、描かれている。 アナログ‐デジタル・コンバータ１２の別の実現例が、図１１に示されている 。この回路の主要な成分は、アナログ入力６５２とアナログ・グランド６５４と の間に印加されたアナログ信号をデジタル・サンプルに変換するアナログ‐デジ タル・コンバータ６５０である。基準源６５５が、アナログ‐デジタル・コンバ ータ６５０に基準電圧を発生する。デジタル・サンプルは、出力６５６上に直列 に伝送される。アナログ‐デジタル・コンバータ６５０は、例えば、アナログ・ デバイシズ社によって製造された１２ビットのＡＤＣのタイプＡＤ７８９３でよ い。 アナログ‐デジタル・コンバータ６５０から出力６５６の上に出力された直列デ ータは、ダイオード６５８を介して、インバータ６６０とドライバ・トランジス タ６６２と光アイソレータ６６４とを含む出力回路に供給される。出力線１４上 への光アイソレータ６６４の出力は、デジタル入力カード（図１）に供給される 。上で述べた例では、シリアル・データ出力は、１６ビットを含み、４つのゼロ が先行し、それに第１および第２のビットの変換データが続く。 インターフェース回路１２の出力はまた、識別パルスも含んでいる。識別パル スは、ワンショット・パルス発生器６７０によって発生される。図６に示されて いるように、識別パルス１１０は期間Ｔ１を有している。パルス発生器６７０か らの識別パルスは、線６７２上をダイオード６７４を介して、出力インピーダン ス回路に供給される。識別パルスはまた、線６８２上をアナログ‐デジタル・コ ンバータ６５０の変換入力にも供給される。変換入力がアサートされるときには アナログ‐デジタル・コンバータ６５０は、アナログ入力をサンプリングし、サ ンプリングされたアナログ値をデジタル・サンプルに変換する。デジタル・サン プルは、線６８４上のクロック信号によって、アナログ‐デジタル・コンバータ ６５０からクロックされる。直列に伝送されたデジタル・サンプルのそれぞれの ビットは、図６に示されているように、期間Ｔ２を有している。図１１の実施の 形態では、データワードは、範囲外ビットや符号ビットを含まない。 水晶発振子６９０が、３２ｋＨｚの周波数でクロック信号を発生する。発振子 の周は、カウンタ６９２に与えられる。カウンタ６９２は、クロック出力を３２ 分の１に分周し、１ｋＨｚの時間ベースを、線６９４上を、カウンタ６９６およ び６９８とフリップフロップ７００とを含むタイミング回路に供給する。スイッ チ７０２および７０４は、カウンタ６９６および６９８の予めロードされた入力 にそれぞれ接続される。スイッチ７０２および７０４を適切に選択することによ って、フリップフロップ７００からの出力クロックは、１から５０ミリ秒の間の クロック周期を有する。フリップフロップ７００の出力は、線６８４上をアナロ グ‐デジタル・コンバータ６５０の直列クロック入力と、カウンタ７１０のクロ ック入力とに供給される。カウンタ７１０は、入力クロックパルスの後で、イン バータ７１２を介して出力を供給し、フリップフロップ７１４を設定する。線７ １６上のフリップフロップ７１４の出力は、カウンタ６９２および７１０とをリ セットし、ワンショット・パルス発生器７２０をトリガする。フリップフロップ ７１４の出力は、１６個のクロック・パルスがアナログ‐デジタル・コンバータ ６５０に供給されたことを示しており、それによって、１２ビットのデジタル・ サンプルすべてがデジタル入力カード１６に送信されたことを保証している。 パルス発生器７２０は、データワードの送信の間のタイムアウト期間Ｔ３を確 立する。パルス発生器７２０の出力は、パルス発生器６７０の入力に供給される 。タイムアウト期間の最後に、パルス発生器６７０がトリガされ、別の識別パル スを発生し、よって、上述したような、アナログ入力のデジタル・サンプルへの 変換と識別パルスおよびデジタル・サンプルのデジタル入力カード１６への送信 とを含む１サイクルを初期化する。このサイクルは、識別パルスと、それに続く ４つの先行するゼロと１２ビットのデータと、更にそれに続くタイムアウト期間 とを含む。このサイクルは、連続的に反復される。 識別パルス８０の期間Ｔ１は、約１ミリ秒から３００ミリ秒の範囲で、パルス 発生器６７０のＲＣ時定数７２４を調節することによって調節可能である。変換 サイクルの間のデジタル・サンプルのそれぞれのビットの継続時間は、パルス発 生器７２０のＲＣ時定数７２６を変動させることによって調節可能である。タイ ミング値Ｔ１、Ｔ２、Ｔ３は、上述したように、プロセス・コントローラ２０と の互換性を得るように、調節される。 図１２には、プロセス・コントローラからインターフェース回路へのデータワー ドの送信のための代替のフォーマットのタイミング図が示されている。単一のア ナログ値を表すそれぞれのメッセージは、Ｎ個のデータビット８１０、８１１等 のデジタルワードが後置される指示を含む。タイミングはプロセス・コントロー ラの走査時間Ｘ、即ち、プロセス・コントローラが入力をサンプリングし又は２ 進インターフェースにおいて出力を変更する間隔に基づいている。図１２に示す 例においては、識別は、５走査時間（５Ｘ）の期間を有するオフ状態からなる第 １部分８００と、その後の３走査時間（３Ｘ）の期間を有するオン状態からなる 第２部分８０２と、その後の５Ｘの期間を有するオフ状態からなる第３部分８０ ４とを含む。それぞれのデータビット８１０，８１１等は、第１の一定値８１２ と、その後の２進値のデータビット８１４と、その後の第２の一定値８１６とに よって表される。図１２に示すとおり、第１の一定値８１２はパルス即ちオン状 態からなり、第２の一定値８１６はオフ状態からなる。２進値８１４は、データ ビットの２進値に依存して、オン又はオフの状態にある。第１の一定値８１２及 び第２の一定値８１６は少なくともＸの期間を有しており、データビット８１４ は少なくとも３Ｘの期間を有する。それぞれのデータビット８１０の開始におけ る一定の遷移８１６は、インターフェース回路によって受信されるそれぞれのデ ータビットの再タイミングを許容する。 図１２に示すデータワードの送信フォーマットは、１個以上のアナログ信号を 表すデジタルワードを送信するために使用される。デジタルワードが１個のアナ ログ信号を表す場合、デジタルワードは図１２に示すようなデジタル出力カード によって送信される。デジタルワードが２個以上のアナログ信号を表すときには 、デジタルワードは図４Ａに示すようなデジタル出力カードの単一の線上で時間 多重化されるか、又は、図４に示すようなデジタル出力カードの個別の線上で送 信される。２個以上のアナログ信号を表すデジタルワードが単一の線上で時間多 重化される場合、それぞれのアナログ信号に対するデータビットは所定の順序で それぞれのデジタルワードに組み込まれる。こうして、例えば、それぞれがＮビ ットのサンプルによって表される４つのアナログ信号を表すデジタルワードを送 信すべき場合、それぞれのデジタルワードは所定の順序の４Ｎ個のビットを含む 。 図１２に示すフォーマットでデータを送信するためのプロセス・コントローラ により実現されるルーチンのフローチャートが図１３に示されている。ステップ ８３０において、送信されるべきデジタルワードはテンポラリ・ワード・レジス タに移動される。デジタルワードの符号はステップ８３２において調節される。 典型的には、１つのデータビットはデジタルワードの符号を表す。出力はステッ プ８３４においてオフにされ、ステップ８３６においてタイマーが増分される。 ステップ８３８において決定されるように、５走査時間（５Ｘ）に等しい時間が 経過すると、ステップ８４０において出力はオンにされる。ステップ８４２にお いてタイマーが増分される。ステップ８４４において決定されるように、出力が ３走査時間（３Ｘ）の期間オンであったとき、ステップ８４６において出力はオ フにされる。ステップ８４８においてタイマーが増分される。ステップ８５０に おいて決定されるように、出力が５走査時間（５Ｘ）の期間オフであったとき、 プロセスはステップ８５２へ進む。ステップ８３４〜８５０は図１２に示す識別 の送信を実行する。 ステップ８５２において、データ・パルス・カウンタＤＣは増分され、ステッ プ８５４においてデータ・パルス・カウンタは、全データビットの送信が完了し たかどうかを決定するために試験される。図１３の例においては、１４個のデー タビットが送信される。理解されるとおり、本発明にしたがって、異なる数のデ ータビットを送信してもよい。ステップ８５６において、一定値（図１２）を送 信するように出力を１走査時間の期間オンにする。ステップ８５８において、デ ータビットが２進値「０」を有すると決定されると、ステップ８６２において出 力はオフにされる。ステップ８６０、８６２に続いて、ステップ８６４において タイマーは増分される。ステップ８６６において決定されるように、タイマーが ３走査時間（３Ｘ）の値に到達すると、ステップ８６８において出力は１走査時 間の期間オフにされる。これは、図１２に示す第２の一定値８１６を表す。次い で、テンポラリ・データ・レジスタ内のデータワードは、ステップ８７０におい て、ＭＳＢへ向かって１ビット位置だけシフトされ、プロセスは次のデータビッ トを送信するためにステップ８５２へ戻る。プロセスは全データビットの送信が 完了するまで反復される。 図１４には、図１２のフォーマットのデータワードを受信するためにインター フェース回路によって実行されるルーチンのフローチャートが示される。ステッ プ９００において、レジスタ１と指示されたレジスタがクリアされ、プロセス・ コントローラからの入力がステップ９０２において検査される。ステップ９０４ において入力がオンであると決定されると、レジスタ１はステップ９０６におい て増分される。ステップ９０８において入力は検査される。ステップ９１０にお いて決定されるように、入力がオンのままであれば、レジスタ１はプロセス・コ ントローラの走査時間毎に増分される。ステップ９１０において決定されるよう に、入力がオフ状態になると、レジスタ１１における値はステップ９１４におい て試験される。レジスタ１の値が２と３の間にあり、識別パルス８０２の受信を 指示していれば、プロセスはデータビットの受信のためにステップ９１４へ進む 。 ステップ９１４において、レジスタ１の値ｎはデジタルワードのビット数を表 す１４にセットされ、テンポラリ・レジスタはステップ９１６においてクリアさ れる。ステップ９１８において入力が検査される。ステップ９２０において入力 がオンであると決定されると、ステップ９２２において、プロセスはプロセス・ コントローラの２．５走査時間（２．５Ｘ）だけ待機し、次いで、ステップ９２ ４において入力を検査する。第１の一定値８１２の受信後に２．５Ｘ待機するこ とにより、ステップ９２４において、入力は２進値８１４のほぼ中間で検査され る。ステップ９２６において入力がオンであると決定されると、テンポラリ・レ ジスタのｎ番目のビットがステップ９２８においてセットされる。ステップ９２ ６において入力がオフであると決定されると、テンポラリ・レジスタのｎ番目の ビットがステップ９３０においてクリアされる。値ｎはステップ９３２において 減分される。ｎがステップ９３４において０であると決定されると、デジタルワ ードの受信が完了し、ステップ９３６においてテンポラリ・レジスタの値がユー ザー出力ワードへ移動される。ｎがステップ９３４において０ではないと決定さ れると、ステップ９３８において入力が検査され、第２の一定値８１６を試験す る。ステップ９４０において入力がオフであると決定されると、プロセスはステ ップ９１８に戻る。ステップ９１８〜９４０を含むデータビットを受信するため のサブルーチンはデータビット毎に反復される。 図１５には、高速カウンタ・モードにおいて使用されるデータ・フォーマット のタイミング図が示されている。高速カウンタ・モードにおいては，単一のアナ ログ値を表すそれぞれのメッセージはアナログ値を表す一連のパルスを含むデー タワード９６２を含む。送信されるパルスの数は送信されるべきアナログ値を表 す。送信されるＰ個のパルスは一定数のパルスと可変数のパルスとを含むことが 好ましい。可変数のパルスはアナログ値を表す。一定数のパルスは、アナログ値 がゼロのときであっても１個以上のパルスが送信されることを保証する。好まし い実施の形態においては、送信時間を最小にするために、１個の一定のパルスが 送信される。Ｐ個のパルスは均一なパルス幅とパルス速度とを持ち、パルス数に よってアナログ値を表すことが好ましい。データワード９６２の後には終端識別 ９６０が続く。例えば、終端識別９６０はプロセス・コントローラの２走査時間 （２Ｘ）の期間に出力をオフ状態に保持することを含む。これによりデータワー ド間の明瞭な線引きが保証される。 高速カウンタ・モードは，幾つかのプロセス・コントローラで利用可能なカウ ンタを利用する。特に，プロセス・コントローラ内のカウンタは２進インターフ ェースのデータ線と接続され、プロセス・コントローラによる走査とは独立に、 データ線上で受信されたパルスの計数を累算する。プロセス・コントローラは１ 走査時間の期間におけるカウンタの値を検査するようプログラムされる。プロセ ス・コントローラ内のカウンタは、典型的には、約１０ｋＨｚまでの速度の一連 のパルスを受信することができる。高速カウンタ・モードはプロセス・コントロ ーラに存在するカウンタを利用するが、図１５に示されるデータ・フォーマット はプロセス・コントローラからインターフェース回路へのデータの送信、及び、 インターフェース回路からプロセス・コントローラへのデータの送信のために使 用される。 図１５の高速カウンタ・モードにおいてデータを送信するためのルーチンのフ ローチャートが図１６に示される。走査カウンタｘはステップ１０００において クリアされる。走査カウンタｘは、ステップ１００２において、プロセス・コン トローラの走査時間Ｘに等しい期間が経過するたびに増分される。ステップ１０ ０４において決定されるように走査カウンタの値が２に等しいとき、図１５に示 される終端識別９６０の送信に対応して、ステップ１００６において、暫定値を 送信されるべきアナログ値と一定値との和に設定する。パルス出力ルーチン１０ １０は図１６に示す主ルーチンと並行に動作する。ステップ１０１２において１ 個のパルスが出力され、暫定値はステップ１０１４において減分される。上記の とおり、暫定値は送信されるべき値と一定値との和を表す。ステップ１０１６に おいて暫定値が試験される。暫定値が０に等しくない限り、ステップ１０１２に おいて追加のパルスが送信される。暫定値が０に到達して、所望の数のパルスが 送信されたことを指示すると、ステップ１０２０において完了ビットがセットさ れる。主ルーチンを参照すると、完了ビットはステップ１０２２において試験さ れる。完了ビットはパルス出力ルーチン１０１０によってセットされ、データワ ードの送信が完了したことを示す。次いで、完了ビットはステップ１０２４にお いてリセットされる。次ぎのデータワードの送信を行うため、プロセスはステッ プ１０００へ戻る。 図１７には、図１５の高速カウンタ・モードにおいてデータを受信するための ルーチンのフローチャートが示される。ステップ１０５０において，プロセス・ コントローラ内のカウンタが読まれる。前記のとおり、カウンタは２進インター フェースのデータ線と接続され、データ線上で受信されたパルスの計数を累算す る。図１７のルーチンはレジスタ１、レジスタ２、レジスタ３として指示された 、プロセス・コントローラ内のレジスタを使用する。ステップ１０５２において 、レジスタ２内の値はレジスタ１にロードされ、ステップ１０５４において、カ ウンタから読み出された値はレジスタ２にロードされる。ステップ１０５６にお いて、レジスタ２の値が試験される。レジスタ２の値が０より大きく、パルスが カウンタによって受信されたことを示すとき、ステップ１０５８においてレジス タ２はレジスタ１と比較される。レジスタ１の値は前の走査からのカウンタの値 を表す。レジスタ１とレジスタ２との値が等しいことによって指示されるように 、計数が２走査の期間同じであるとき、カウンタは完全なデータワードの受信を 完了している。逆に、プロセス・コントローラの２走査時間の期間にデータワー ドが受信される。この場合、レジスタ１及びレジスタ２の値は等しくなく、プロ セスはカウンタのもっと後の読みを得るためにステップ１０５０へ戻る。ステッ プ１０５８においてレジスタ１とレジスタ２の値が等しいと決定され、データワ ードの送信が完了したことを指示すると、レジスタ２の値はステップ１０６０に おいてレジスタ３へロードされる。次いで、レジスタ３は送信された値を含む。 ステップ１０６２においてカウンタはクリアされ、レジスタ１及びレジスタ２は それぞれステップ１０６４、１０６６においてクリアされる。次いで，プロセス ・コントローラは新たなデータワードを受信するための準備をする。 高速カウンタ・モードは、データをインターフェース回路からプロセス・コン トローラへ送信するために、又は、データをプロセス・コントローラからインタ ーフェース回路へ送信するために使用される。こうして、図１６のルーチンは高 速カウンタ・モードにおいてデータを送信するためにインターフェース回路又は プロセス・コントローラにおいて実行される。同様に、図１７のルーチンは高速 カウンタ・モードにおいてデータを受信するためにインターフェース回路又はプ ロセス・コントローラにおいて実行される。高速カウンタ・モードにおいてイン ターフェース回路がプロセス・コントローラからデータを受信すると、マイクロ コントローラはプロセス・コントローラから受信されたパルスを計数するようプ ログラムされ、かくて、カウンタの機能を実行する。 図１８は、２進重み付けカウンタ・モードで利用されるデータ・フォーマット のタイミング図を示す。単一のアナログ値を表すメッセージは識別１１００及び Ｎ個のデータビット１１０２、１１０４、．．．を含む。図１８に示される２進 重み付けカウンタ・モードは、高速カウンタ・モードと結合して上で説明したよ うに、プロセス・コントローラ内のカウンタ・ハードウェアを利用する。しかし ながら、送信されるパルス数がアナログ値を表す高速カウンタ・モードとは対照 的に、２進重み付けカウンタ・モードにおいてはアナログ値は２進符号によって 表される。特に、アナログ値は、それぞれが個別に送信されるＮ個のビット１１ ０２、１１０４、．．．のデジタルワードによって表される。図１８に示すよう に、それぞれのデータビットは、データビットが第１の２進値を有するときには 第１のパルス数で表され、データビットが第２の２進値を有するときには第２パ ルス数で表される。好ましい実施の形態においては、単一のパルス１１１０は２ 進値「０」を表し、２つのパルス１１１０及び１１１２は２進値「１」を表す。 少なくとも２走査時間（２Ｘ）の期間を有するオフ状態１１１４はデータビット のパルスの後に続く。データビット１１０２のシーケンスはデータワードにおけ るデータビット毎に反復される。識別１１００は、一連の３個のパルス１１１６ 、１１１８、１１２０と、その後の、少なくとも２走査時間（２Ｘ）の期間を有 するオフ状態１１２２とを含むことが好ましい。図１８のフォーマットにおいて 、パルス１１１０、１１１２、１１１６、１１１８、１１２０はプロセス・コン トローラ内のカウンタの最大速度までの速度で，典型的には１０ｋＨｚで送信さ れる。 ２進重み付けカウンタ・モードは、アナログ信号を表すデジタルワードをイン ターフェース回路からプロセス・コントローラへ送信するために、又は、アナロ グ信号を表すデジタルワードをプロセス・コントローラからインターフェース回 路へ送信するために使用される。更に、２進重み付けカウンタ・モードはは、１ 個以上のアナログ信号を表すデジタルワードを送信するために使用される。デジ タルワードが１個のアナログ信号を表すとき、このデジタルワードは図１及び図 ２に示すように送信される。デジタルワードが２個以上のアナログ信号を表すと き、このデジタルワードは、図３及び図４Ａに示すように、デジタル入力カード 又はデジタル出力カードの単一の線上で時間多重化され、又は、図３および図４ に示すように、デジタル入力カード又はデジタル出力カードの個別の線上で送信 される。２個以上のアナログ信号を表すデジタルワードが単一の線上で時間多重 化されるとき、それぞれのアナログ信号に対するデータビットは所定の順序で各 デジタルワードへ組み込まれる。こうして、例えば、それぞれがＮビットのサン プルによって表される４個のアナログ信号を表すデジタルワードが送信されるべ きであるとき、各デジタルワードは所定の順序の４Ｎ個のビットを含む。 図１８の２進重み付けカウンタ・フォーマットを使用してデータを送信するた めのルーチンのフローチャートが図１９に示される。ステップ１１５０において 、値３が出力値レジスタにロードされる。ステップ１１６０において走査カウン タがクリアされる。走査カウンタはステップ１１６２において増分され、ステッ プ１１６４において決定されるように走査カウンタが値２に到達すると、ステッ プ１１６６においてパルス出力ルーチン１１５２が開始される。パルス出力ルー チン１１５２はパルスの送信のために図１９の主ルーチンと並行に動作する。パ ルス出力ルーチン１１５２において、ステップ１１５４においてパルスが送信さ れ、ステップ１１５６においてパルス数が出力値レジスタに対してチェックされ る。特定の数のパルスが送信されると、完了ビットがステップ１１５８において セットされる。完了ビットは主ルーチンのステップ１１６８において試験される 。完了ビットはステップ１１７０においてリセットされ、データワードのＭＳＢ が検査されたかどうかがステップ１１７２において決定される。ＭＳＢの検査が 完了していたならば、ステップ１１７４においてデータは１ビットだけ左へシフ トされ、ステップ１１７６においてデータ・カウンタが増分される。ステップ１ １７８において、データ・カウンタは送信されるべきデータビット数と比較され る。 全データの送信が完了したことをデータ・カウンタが指示すると、データワード のＭＳＢがステップ１１８０において検査される。その代わりに，ステップ１１ ７２において、ＭＳＢの検査が完了していないものとステップ１１７２において 決定されるならば、プロセスはステップ１１８０へ直接に進む。ステップ１１８ ２において、ＭＳＢが２進値「１」を有すると決定されると、ステップ１１８４ において出力値は２にセットされる。ステップ１１８２においてＭＳＢが２進値 「０」を有すると決定されると、ステップ１１８６において出力値は１にセット される。ステップ１１８４における値２はパルス１１１０、１１１２が送信され ることを指示する。ステップ１１８５における値１はパルス１１１０のみが送信 されることを指示する。次いで、プロセスはステップ１１６０へ戻り、プロセス ・コントローラの２走査時間（２Ｘ）の期間オフ状態１１１４を発生する。１個 のパルス又は２個のパルスの各データビットはパルス出力ルーチン１１５２によ って送信される。プロセスは全データビットの送信が完了するまで反復される。 図１８の２進重み付けカウンタ・モードにおいてデータワードを受信するため のルーチンを図２０に示す。図２０のルーチンではレジスタ１、２、３、４が使 用される。インターフェース回路からパルスを受信するカウンタは、ステップ２ ０００において読まれる。レジスタ２の内容はステップ１２０２においてレジス タ１にロードされ、カウンタの内容はステップ１２０４においてレジスタ２にロ ードされる。ステップ１２０６においてレジスタ２は試験される。レジスタ２が ０より大きい値を含むならば、レジスタ２の内容はステップ１２０８においてレ ジスタ１の内容と比較される。レジスタ１とレジスタ２の内容が等しく、識別又 はデータビットの送信が完了したことを指示するとき、ステップ１２１０におい てレジスタ２の内容がレジスタ３へロードされる。ステップ１２１２においてカ ウンタはクリアされ、レジスタ１及びレジスタ２はステップ１２１４及び１２１ ６においてそれぞれクリアされる。レジスタ３の値はステップ１２１８において 試験される。レジスタ３の値が３に等しく、識別が受信されたことを指示すると き、ステップ１２２０において、変数の値ｎが受信されるべきデータビットの数 にセットされる。また、ルーチンはテンポラリ・レジスタ１、２を使用する。テ ンポラリ・レジスタ１、２はステップ１２２２および１２２４においてそれぞれ クリアされる。ステップ１２００〜１２１６を含むルーチン１２２６はステップ １２２８において実施される。レジスタ３の値はステップ１２３０において試験 される。レジスタ３が値２を含み、データビットが２個のパルスを含んでいたこ とを指示すると、テンポラリ・レジスタ２のｎ番目のビットがステップ１２３２ においてセットされる。レジスタ３が値１を含み、データビットが１個のパルス を含むことを指示するとき、テンポラリ・レジスタ２のｎ番目のビットはステッ プ１２３４においてリセットされる。ステップ１２３６において値ｎが減分され 、ステップ１２３８においてｎの値が試験される。値ｎがゼロに等しくないとき 、プロセスは次ぎのデータビットを処理するためにステップ１２２８へ進む。値 ｎがゼロに等しいとき、ステップ１２４０において、データビットは受信された データワードとしてレジスタ４にロードされる。カウンタ及びレジスタ１、２は 、それぞれステップ１２４２、１２４４、１２４６においてクリアされる。次い で、プロセスは別のデータワードを受信するためにステップ１２００へ進む。 上に示すように、２進重み付けカウンタ・モードは、インターフェース回路か らプロセス・コントローラへのデータの送信のために使用され、又は、プロセス ・コントローラからインターフェース回路へのデータの送信のために使用される 。こうして、図１９のルーチンは、２進重み付けカウンタ・モードでデータを送 信するために、インターフェース回路又はプロセス・コントローラによって実行 される。同様に、図２０のルーチンは、２進重み付けカウンタ・モードでデータ を受信するために、インターフェース回路又はプロセス・コントローラによって 実行される。 インターフェース回路とプロセス・コントローラとの間のいずれかの方向での データ伝送量を低減するために、及び、それによって送信時間を短縮するために 、デルタ・モードが利用可能である。デルタ・モードは、プロセス・コントロー ラとの間で伝送されているアナログ値は典型的には時間の函数として徐々に変化 するという事実に基づいている。こうして、連続する値の間の変化即ちデルタは 典型的には小さな値である。小さな値は少ない２進ビット又はパルスで表すこと ができ、短時間に伝送することができる。例えば、全アナログ値の伝送には１２ ビット又は１４ビットを必要とするが、以前の値からの変化の伝送は３ビット又 は ４ビットを要するのみである。デルタ・モードは、図６、１２、１８のデータ・ フォーマットを含む、伝送の同期を取るための識別を含む任意のデータ・フォー マットと共に使用することができる。これらのデータ・フォーマットは、以前の アナログ値からのデルタに対応するよう、送信されるビットの数を単に減らすこ とによって利用される。送信されるビットの１つは、データワードがデルタ値を 表すデルタ・データ・ワードであるか、完全なアナログ値を表す完全なデータワ ードであるかを指示する。 デルタ・モードは、アナログ信号を表すデジタルワードをインターフェース回 路からプロセス・コントローラへ送信するために、又は、デジタルワードをプロ セス・コントローラからインターフェース回路へ送信するために使用される。更 に、デルタ・モードは、１個以上のアナログ信号を表すデジタルワードを送信す るためにも使用される。デジタルワードが１個のアナログ信号を表すとき、この デジタルワードは図１及び図２に示すように送信される。デジタルワードが２個 以上のアナログ信号を表すとき、このデジタルワードは、図３Ａ及び図４Ａに示 すように、デジタル入力または出力カードの単一の線上で時間多重化され、又は 、図３及び図４に示すように、デジタル入力又は出力カードの個別の線上で送信 される。２個以上のアナログ信号を表すデジタルワードが単一の線上で時間多重 化されるとき、各アナログ信号に対するデジタルビットは所定の順序で各デジタ ルワードに組み込まれる。こうして、例えば、それぞれがＮビットのサンプルに よって表される４個のアナログ信号を表すデジタルワードが送信されるべき場合 、各デジタルワードは所定の順序の４Ｎビットを含む。 デルタ・モードでデータを送信するためのルーチンが図２１に示される。ステ ップ１３００において、識別が生成される。識別は前述のフォーマットのうちの 任意のものを有する。ステップ１３０２において決定されるように識別が完全で あると、ステップ１３０４においてアナログ値が読まれる。ステップ１３０６に おいて、現在のアナログ値と以前のアナログ値との差の絶対値が、任意に設定さ れ得る最大デルタ値と比較される。現在の値と以前の値との差が最大デルタ値を 越えるとき、完全なアナログ値を表す完全なデルタワードがステップ１３０８に おいて送信される。現在の値と以前の値との差が最大デルタ値を越えないとき、 差即ちデルタがステップ１３１０において送信される。次いで、ステップ１３１ ２において、現在の値が以前の値として記憶される。次いで、プロセスは次のデ ータワードを送信するためにステップ１３００へ戻る。 図２２には、デルタ・フォーマットにおいてデータワードを受信するためのル ーチンのフロー図が示される。入力はステップ１３５０において検査される。ス テップ１３５２において入力がオンであると決定されると、テンポラリ・カウン タｘはステップ１３５４において増分される。カウンタｘの値がステップ１３５ ６において０と５との間の範囲にあると決定されると、ＩＤビットがステップ１ ３５８においてセットされ、ステップ１３６０においてカウンタｘはクリアされ る。カウンタｘはステップ１３６２において増分される。ステップ１３６４にお いてカウンタｘが３以上の値を有すると決定されると、ステップ１３６６におい て３の連続整数遅延が行われ、カウンタｘがステップ１３６８においてクリアさ れる。次いで、カウンタｘはステップ１３７０において増分される。カウンタｘ の値がステップ１３７２において５以上であると決定されると、ステップ１３７ ４において連続データ・サンプリングが行われ、カウンタｘはステップ１３７６ においてクリアされる。ステップ１３７８において長さビットＬが検査され、ス テップ１３８０において長さビットＬが記憶される。ステップ１３８２において 長さビットＬが「１」に等しいと決定されると、ステップ１３８４において、送 信されるべきビット数Ｎがデルタ・データに対応する値にセットされる。ステッ プ１３８２において決定されるように長さビットＬが「１」に等しいとき、ステ ップ１３８８においてＮの値が完全なデータワードを送信するためのビット数に セットされる。ステップ１３８８においてデータ・カウンタｙが増分される。ス テップ１３９０においてｙの値が１に等しいと決定されると、ステップ１３９２ において範囲外ビットがセットされ、送信されるべき値がステップ１３９４にお いてＬＳＢの方へ１ビットだけシフトされる。次いで、プロセスはステップ１３ ８８へ進み、データ・カウンタｙを増分する。ステップ１３９６においてｙの値 が２に等しいと決定されると、ステップ１３９８において符号ビットがセットさ れる。次いで、プロセスはステップ１３９４へ進む。ステップ１４００において 決定されるようにｙの値が３に等しいとき、ＭＳＢはステップ１４０２において テンポラリ・ワードにセットされる。次いで、プロセスはステップ１３９４へ進 む。ステップ１４０４において決定されるようにｙの値が４に等しいとき、ステ ップ１４０６においてビットＭＳＢ−１がテンポラリ・ワードにセットされる。 次いで、プロセスはステップ１３９４へ進む。ステップ１４０８において決定さ れるようにｙの値がＮに等しいと決定されると、ステップ１４１０においてＬＳ Ｂがテンポラリ・ワードにセットされる。次いで、プロセスはステップ１３９４ へ進む。ステップ１４２０において決定されるようにｙの値がＮ＋１に等しいと き、長さビットＬの値はステップ１４２２において試験される。長さビットＬが １に等しいとき、ステップ１４２４においてテンポラリ・ワードがユーザーのワ ードに加算され、ステップ１４２６においてテンポラリ・ワードはクリアされる 。ステップ１４２２において決定されるように長さビットＬが１に等しくないと き、ステップ１４３０においてテンポラリ・ワードはユーザーのワードヘ移され 、ステップ１４３２においてテンポラリ・ワードはクリアされる。 図２３には、クアッド・チャネル・インターフェース回路のブロック図が示さ れている。マルチプレクサ及び信号条件付け回路１５００はチャネルＡ入力及び チャネルＢ入力を受け取る。Ａ及びＢの信号は計装増幅器１５０２を介してアナ ログ‐デジタル変換器（ＡＤＣ）１５０４へ供給される。ＡＤＣ１５０４の出力 はマイクロコントローラ１５０６へ供給される。マイクロコントローラ１５０６ はデジタル入力及び出力をインターフェース回路１５０８を介してプロセス・コ ントローラ又はプロセス・モニタに提供する。マイクロコントローラ１５０６は インターフェース回路１５１０を介してデジタル入力及び出力をパーソナル・コ ンピュータに提供する。インターフェース回路の出力はチャネルＡのデジタル‐ アナログ変換器（ＤＡＣ）１５１２及びチャネルＢのＤＡＣ１５１４を介してマ イクロコントローラ１５０６によって提供される。ＤＡＣ１５１２、１５１４の 出力はそれぞれ出力条件付け回路１５１６、１５１８を介して供給される。回路 １５１６、１５１８は電圧範囲及び電流範囲に関してソフトウェア制御可能であ る。好ましい実施の形態においては、マイクロコントローラ１５０６はジーメン ス製のＳＡＢＣ５０１であり、ＡＤＣ１５０４はＡＤ７７１７のような１６ビッ トのデルタ・シグマＡＤＣであり、ＤＡＣ１５１２、１５１４はＡＤ４２０ＡＲ −３２のような１６ビットのデルタ・シグマＤＡＣである。 インターフェース回路からプロセス・コントローラへの、及び、プロセス・コ ントローラからインターフェース回路へのデータの伝送は、データの送受信にハ ンドシェーキング又は誤り訂正技術を使用しない。インターフェース回路及びプ ロセス・コントローラは完全に非同期で動作し、データの受信を確認するために プロセス・コントローラからインターフェース回路へいかなる種類のフィードバ ックも送信されない。プロセス・コントローラによって識別パルスが認識される 。これは、そのパルス持続時間が直列に送信されるデジタルサンプルの各データ ビットの持続時間とは異なるからである。その結果、アナログ信号を、アナログ 信号を処理するためにも直列データを処理するためにも設計されていないデジタ ル入力カード又は他のデジタル・インターフェース回路を介して、プロセス・コ ントローラへ伝送することができる。同様に、アナログ信号を、アナログ信号を 処理するためにも直列データを処理するためにも設計されていないデジタル入力 カード又は他のデジタル・インターフェース回路を介して、プロセス・コントロ ーラから伝送することができる。こうして、この出願は、アナログ信号をプロセ ス装置に入力し且つアナログ信号をプロセス装置から出力する安価なアプローチ を提供する。 この発明の好ましい実施の形態とみなされるものを図示し説明してきたが、添 付の請求の範囲によって定義された発明の範囲から逸脱することなく種々の変更 、修正を行うことが出来ることは、当業者には自明である。

Claims (1)

1. 【特許請求の範囲】 １．２進インターフェースを備え、該２進インターフェースの出力値を変更する ための走査時間Ｘを有するプロセス装置によって直列に伝送される信号であって 、アナログ値を表すＮビットのデジタルワードが後置された識別を含む信号を変 換するためのインターフェース回路において、 Ｎビットの前記デジタルワードが後置された前記識別を受信するための受信手 段であって、Ｎビットの前記デジタルワードのそれぞれを、少なくともＸの期間 を持つ第１一定値と、その後の少なくとも３Ｘの期間を持つデータビットと、そ の後の少なくともＸの期間を持つ第２の一定値とを含むシーケンスとして認識す る手段を有する受信手段と、 Ｎビットの前記デジタルワードを前記アナログ値へ変換するための手段と、 を具備するインターでース回路。 ２．前記第１の一定値がオン状態を含み、前記第２の一定値がオフ状態を含む、 請求項１記載のインターフェース回路。 ３．前記識別が、少なくとも５Ｘの期間を持つオフ状態と、その後の少なくとも ３Ｘの期間を持つオン状態と、その後の少なくとも５Ｘの期間を持つオフ状態と を含む、請求項１記載のインターフェース回路。 ４．前記デジタルワードが１個以上のアナログ信号を表し、 前記変換手段が、Ｎビットの前記デジタルワードを前記２個以上のアナログ信 号へ変換するための手段を有する、 請求項１記載のインターフェース回路。 ５．２進インターフェースと、走査時間Ｘにより２進値を前記２進インターフェ ースに出力するための手段と、アナログ信号を表すＮビットのデジタルワードが 後置された識別を前記２進インターフェースの単一の線上に直列に送信するため の送信手段であって、Ｎビットの前記デジタルワードのそれぞれを、少なくとも Ｘの期間を持つ第１一定値と、その後の少なくとも３Ｘの期間を持つデータビッ トと、その後の少なくともＸの期間を持つ第２の一定値とを含むシーケンスとし て送信する送信手段とを備えるプロセス装置と、 前記プロセス装置から、Ｎビットの前記デジタルワードが後置された前記識別 を直列に受信するための受信手段であって、Ｎビットのデジタルワードのそれぞ れを前記シーケンスとして認識する手段と、Ｎビットの前記デジタルワードを前 記アナログ信号へ変換する手段とを有する受信手段と、 を具備するシステム。 ６．２進インターフェースを備え、該２進インターフェースの出力値を変更する ための走査時間Ｘを有するプロセス装置からアナログ信号を出力するための方法 であって、 アナログ信号を表すＮビットのデジタルワードが後置された識別を含む信号で あって、Ｎビットの前記デジタルワードのそれぞれが、少なくともＸの期間を持 つ第１一定値と、その後の少なくとも３Ｘの期間を持つデータビットと、その後 の少なくともＸの期間を持つ第２の一定値とを含むシーケンスを有する信号をプ ロセス装置からインターフェース回路へ直列に送信するステップと、 前記インターフェース回路が、Ｎビットの前記デジタルワードが後置された前 記識別を受信し、前記識別及びそれぞれの前記Ｎビットのシーケンスを認識する ステップと、 前記インターフェース回路が、Ｎビットの前記デジタルワードを前記アナログ 値へ変換するステップと、 を具備する方法。 ７．前記デジタルワードが２個以上のアナログ信号を表し、Ｎビットの前記デジ タルワードを前記アナログ値へ変換するステップがＮビットの前記デジタルワー ドを前記２個以上のアナログ信号へ変換するステップを含む、請求項６記載の方 法。 ８．２進インターフェースを有するプロセス装置へアナログ信号を入力するため のインターフェース回路において、 前記アナログ信号の値を、Ｐ個（ただし、Ｐは前記アナログ信号の値を表す数 である）のパルスを有するデジタルワードへ変換するための手段と、 終端識別が後置されたＰ個のパルスの前記デジタルワードを、前記インターフ ェース回路の単一の線上で、前記２進インターフェースから受信されたパルスを 計数するための手段を備える前記プロセス装置へ直列に送信するための手段と、 を具備するインターフェース回路。 ９．前記プロセス装置へ送信された前記デジタルワードのＰ個のパルスが、一定 数のパルスと可変数のパルスとを含み、該可変数のパルスが前記アナログ信号の 値を表す、請求項８記載のインターフェース回路。 １０．前記プロセス装置が前記２進インターフェースでの入力をサンプリングす るための走査時間を有しており、前記終端識別が少なくとも２Ｘの期間を持つオ フ状態を含む、請求項８記載のインターフェース回路。 １１．２進インターフェースと、該２進インターフェースにおいて受信されたパ ルスを計数するための手段とを備えるプロセス装置、及び アナログ信号の値をＰ個（ただし、Ｐはアナログ信号の値を表す数である）の パルスからなるデジタルワードへ変換するための手段と、終端識別が後置された 前記デジタルワードのＰ個のパルスを前記２進インターフェースの単一の線上で 前記プロセス装置へ直列に送信するための手段とを備えるインターフェース回路 、を具備するシステム。 １２．２進インターフェースを有するプロセス装置によって直列に送信された信 号を変換するためのインターフェース回路であって、前記信号が、終端識別が後 置されたＰ個（ただし、Ｐはアナログ信号の値を表す数である）のパルスからな るデジタルワードを含むインターフェース回路において、 前記終端識別が後置されたＰ個のパルスの前記デジタルワードを受信するため の手段と、 Ｐ個のパルスの前記デジタルワードを前記アナログ値へ変換するための手段と 、 を具備するインターフェース回路。 １３．２進インターフェースと、終端識別が後置されたＰ個（ただし、Ｐはアナ ログ信号の値を表す数である）のパルスからなるデジタルワードを前記２進イン ターフェースの単一の線上で直列に送信するための手段、及び 前記終端識別が後置されたＰ個のパルスの前記デジタルワードを前記プロセス 装置から直列に受信するための手段と、Ｐ個のパルスの前記デジタルワードを前 記アナログ値へ変換するための手段とを含むインターフェース回路、 を具備するシステム。 １４．２進インターフェースを有するプロセス装置にアナログ信号を入力するた めの方法であって、 インターフェース回路において、前記アナログ信号の値をＰ個（ただし、Ｐは アナログ信号の値を表す数である）のパルスからなるデジタルワードへ変換する ステップと、 終端識別が後置されたＰ個の前記デジタルワードを前記２進インターフェース の単一の線上で前記インターフェース回路から前記プロセス装置へ直列に送信す るステップと、 前記プロセス装置がＰ個のパルスの前記デジタルワードを計数して前記アナロ グ信号の値を決定するステップと、 を具備する方法。 １５．２進インターフェースを有するプロセス装置からアナログ信号を出力する ための方法であって、 終端識別が後置されたＰ個（ただし、Ｐはアナログ信号の値を表す数である） の前記デジタルワードを前記２進インターフェースの単一の線上で前記プロセス 装置からインターフェース回路へ直列に送信するステップと、 前記インターフェース回路が、前記終端識別が後置されたＰ個のパルスの前記 デジタルワードを受信するステップと、 前記インターフェース回路がＰ個のパルスの前記デジタルワードを前記アナロ グ値へ変換するステップと、 を具備する方法。 １６．２進インターフェースを有するプロセス装置へアナログ信号を入力するた めのインターフェース回路であって、 前記アナログ信号の値をＮビットのデジタルワードへ変換するための手段と、 Ｎビットの前記デジタルワードが後置された識別を前記２進インターフェースの 単一の線上で前記プロセス装置へ直列に送信するための手段と、 を具備し、 前記プロセス装置が、前記２進インターフェースでの入力をサンプリングする ための走査時間Ｘを有しており、且つ、前記２進インターフェースにおいて受信 されたパルスの数を計数するための手段を備えており、前記送信するための手段 が、少なくとも２Ｘの期間を持つオフ状態が後置されたデータビットの２進状態 を表す複数のパルスを有するシーケンスとして、Ｎビットの前記デジタルワード のそれぞれを送信するための手段を備えるインターフェース回路。 １７．前記シーケンスが、第１の２進状態を表す１個のパルス又は第２の２進状 態を表す２個のパルスを含む、請求項１６記載のインターフェース回路。 １８．前記識別が、少なくとも２Ｘの期間を持つオフ状態が後置された少なくと 野３個のパルスを含む、請求項１６記載のインターフェース回路。 １９．前記デジタルワードが２個以上のアナログ信号を表し、前記変換するため の手段が、前記２個以上のアナログ信号を表すビットを前記デジタルワードへ時 間多重化するための手段を備える、請求項１６記載のインターフェース回路。 ２０．２進インターフェースと、前記２進インターフェースの入力を走査時間Ｘ でサンプリングする手段と、前記２進インターフェースで受信されたパルスを計 数するための手段とを備えるプロセス装置、及び アナログ信号の値をＮビットのデジタルワードへ変換するための手段と、Ｎビ ットの前記デジタルワードが後置された識別を前記２進インターフェースの単一 の線上で前記プロセス装置へ直列に送信するための手段であって、少なくとも２ Ｘの期間を持つオフ状態が後置されたデータビットの２進状態を表す複数のパル スを含むシーケンスとして、Ｎビットの前記デジタルワードのそれぞれを送信す るための手段を備える手段、 を具備するシステム。 ２１．前記デジタルワードが２個以上のアナログ信号を表し、前記変換するため の手段が、前記２個以上のアナログ信号を表すビットを前記デジタルワードに時 間多重化して前記プロセス装置へ送信するための手段を備える、請求項２０記載 のシステム。 ２２．２進インターフェースを有するプロセス装置によって直列に送信され且つ アナログ値を表すＮビットのデジタルワードが後置された識別を含む信号を変換 するためのインターフェース回路であって、前記プロセス装置が前記２進インタ ーフェースでの出力置を変更するための走査時間Ｘを有するインターフェース回 路において、 Ｎビットの前記デジタルワードが後置された前記識別パルスを受信するための 手段であって、少なくとも２Ｘの期間を持つオフ状態が後置されたデータビット の２進状態を表す複数のパルスを含むシーケンスとして、Ｎビットの前記デジタ ルワードのそれぞれを認識するための手段を備える手段と、 Ｎビットの前記デジタルワードを前記アナログ値へ変換するための手段と、 を具備するインターフェース回路。 ２３．２進インターフェースを持ち且つ該２進インターフェースの入力をサンプ リングするための走査時間Ｘを有するプロセス装置へアナログ信号を入力するた めの方法であって、 インターフェース回路において、前記アナログ信号の値をＮビットのデジタル ワードへ変換するステップと、 Ｎビットの前記デジタルワードが後置された識別を前記２進インターフェース の単一の線上で前記インターフェース回路から前記プロセス装置へ直列に送信す るステップであって、少なくとも２Ｘの期間を有するオフ状態が後置されたデー タビットの２進状態を表す複数のパルスからなるシーケンスとしてＮビットの前 記デジタルワードのそれぞれを送信するステップを含むステップと、 前記プロセス装置が、前記デジタルワードの各データビットの２進状態を表す パルスを計数して前記アナログ信号の値を決定するステップと、 を具備する方法。 ２４．前記デジタルワードが２個以上のアナログ信号を表し、前記変換するステ ップが、前記２個以上のアナログ信号を表すビットを前記デジタルワードへ時間 多重化して前記プロセス装置へ送信するステップを含む、請求項２３記載の方法 。 ２５．２進インターフェースを有するプロセス装置へアナログ信号を入力するた めのインターフェース回路であって、 前記アナログ信号の現在の値と該アナログ信号の以前の値との間の差を決定す るための手段と、 前記差がスレッショルド限界よりも小さいとき、前記差をＭビットのデルタ・ デジタルワードへ変換するための手段と、 前記差がスレッショルド限界以上のとき、前記アナログ信号の現在の値をＮビ ットの完全なデジタルワードへ変換するための手段と、 Ｍビットの前記デルタ・デジタルワード又はＮビットの完全なデジタルワード が後置されたデルタ・デジタルワードまたは完全なデジタルワードの指示が後に 続く識別を前記２進インターフェースの単一の線上で前記プロセス装置へ送信す るための手段と、 を具備するインターフェース回路。 ２６．前記送信するための手段が、デルタ・デジタルワード又は２個以上のアナ ログ信号を表す完全なデジタルワードを送信するための手段を備える、請求項２ ５記載のインターフェース回路。 ２７．２進インターフェースと、該２進インターフェースでの入力をサンプリン グするための手段とを備えるプロセス装置、及び、 アナログ信号の現在の値と該アナログ信号の以前の値との間の差を決定するた めの手段と、前記差がスレッショルド限界よりも小さいとき、前記差をＭビット のデルタ・デジタルワードへ変換するための手段と、前記差がスレッショルド限 界以上のとき、前記アナログ信号の現在の値をＮビットの完全なデジタルワード へ変換するための手段と、Ｍビットのデルタ・デジタルワード又はＮビットの完 全なデジタルワードが後置されたデルタ・デジタルワードまたは完全なデジタル ワードの指示が後に続く識別を前記２進インターフェースの単一の線上で前記プ ロセス装置へ送信するための手段とを備えるインターフェース回路、 を具備し、前記プロセス装置が、前記デルタ・デジタルワードの指示に応答して 前記デルタ・デジタルワードを前記アナログ信号の以前の値に加算して該アナロ グ信号の現在の値を決定するための手段と、前記完全なデジタルワードの指示に 応答してＮビットの前記デジタルワードを前記アナログ信号の現在の値を表すも のとして処理するための手段とを備えるシステム。 ２８．２進インターフェースを有するプロセス装置へアナログ信号を入力するた めの方法であって、 インターフェース回路において、前記アナログ信号の現在の値と該アナログ信 号の以前の値との差を決定するステップと、 前記インターフェース回路において、前記差がスレッショルド限界よりも小さ いとき、前記差をＭビットのデルタ・デジタルワードへ変換するステップと、 前記インターフェース回路において、前記差がスレッショルド限界以上のとき 、前記差をＮビットの完全なデジタルワードへ変換するステップと、 Ｍビットの前記デルタ・デジタルワード又はＮビットの前記完全なデジタルワ ードが後置されたデルタ・デジタルワードまたは完全なデジタルワードの指示が 後に続く識別を前記２進インターフェースの単一の線上で前記インターフェース 回路から前記プロセス装置へ送信するステップと、 前記プロセス装置が、前記デルタ・デジタルワードの前記指示に応答して、Ｍ ビットの前記デジタルワードによって表された前記差を前記アナログ信号の以前 の値に加算して前記アナログ信号の現在の値を決定し、前記完全なデジタルワー ドの前記指示に応答して、前記アナログ信号の現在の値を表すものとしてＮビッ トの前記完全なデジタルワードを処理するステップと、 を具備する方法。 ２９．前記送信するステップが、２個以上のアナログ信号を表す前記デルタ・デ ジタルワード又は完全なデジタルワードを送信するステップを含む、請求項２８ 記載の方法。 ３０．２進インターフェースと、アナログ信号の現在の値と該アナログ信号の以 前の値との間の差を決定するための手段と、前記差がスレッショルド限界よりも 小さいとき、前記差をＭビットのデルタ・デジタルワードへ変換するための手段 と、前記差がスレッショルド限界以上のとき、前記アナログ信号の現在の値をＮ ビットの完全なデジタルワードへ変換するための手段と、Ｍビットのデルタ・デ ジタルワード又はＮビットの完全なデジタルワードが後置されたデルタ・デジタ ルワードまたは完全なデジタルワードの指示が後に続く識別を前記２進インター フェースの単一の線上で前記プロセス装置へ直列に送信するための手段とを備え るプロセス装置、及び Ｍビットのデルタ・デジタルワード又はＮビットの完全なデジタルワードが後 置されたデルタ・デジタルワードまたは完全なデジタルワードの指示が後に続く 識別を前記プロセス装置から直列に受信するための手段と、前記デルタ・デジタ ルワードの前記指示に応答して、Ｍビットの前記デジタルワードによって表され た前記差を前記アナログ信号の以前の値に加算して前記アナログ信号の現在の値 を決定する手段と、前記完全なデジタルワードの前記指示に応答して、前記アナ ログ信号の現在の値を表すものとしてＮビットの前記完全なデジタルワードを処 理する手段とを含むインターフェース回路、 を具備するシステム。 ３１．２進インターフェースを有するプロセス装置からアナログ信号を出力する ための方法であって、 前記プロセス装置において、前記アナログ信号の現在の値と該アナログ信号の 以前の値との差を決定するステップと、 前記プロセス装置において、前記差がスレッショルド限界よりも小さいとき、 該差をＭビットのデルタ・デジタルワードへ変換するステップと、 前記プロセス装置において、前記差がスレッショルド限界以上のとき、前記ア ナログ信号の現在の値をＮビットの完全なデジタルワードへ変換するステップと 、 Ｍビットの前記デルタ・デジタルワード又はＮビットの完全なデジタルワード が後置されたデルタ・デジタルワードまたは完全なデジタルワードの指示が後に 続く識別を前記２進インターフェースの単一の線上で前記プロセス装置から前記 インターフェース回路へ送信するステップと、 前記インターフェース回路が、前記デルタ・デジタルワードの前記指示に応答 して、Ｍビットの前記デジタルワードによって表された前記差を前記アナログ信 号の以前の値に加算して前記アナログ信号の現在の値を決定する手段と、 前記完全なデジタルワードの前記指示に応答して、前記アナログ信号の現在の 値を表すものとしてＮビットの前記完全なデジタルワードを処理するステップと 、を具備する方法。 ３２．前記送信するステップが、２個以上のアナログ信号を表すデルタ・デジタ ルワード又は完全なデジタルワードを送信するステップを含む、請求項３１記載 の方法。